JPS63141A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS63141A JPS63141A JP61141504A JP14150486A JPS63141A JP S63141 A JPS63141 A JP S63141A JP 61141504 A JP61141504 A JP 61141504A JP 14150486 A JP14150486 A JP 14150486A JP S63141 A JPS63141 A JP S63141A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、半導体記憶装置に一於いて、ビット線或いは
ワード線を金属配線で構成し、該金属配線を多層化し、
上層の金属配線は下層の金属配線を覆う平坦な絶縁膜上
に形成することに依り、下層金属配線と上層金属配線と
の最短距離を平面的に見た場合の距離に比較して大きく
することを可能にし、高集積化した場合に金属配線間の
距離が小さくなって寄生容量が増加するのを防止できる
ようにしたものである。
ワード線を金属配線で構成し、該金属配線を多層化し、
上層の金属配線は下層の金属配線を覆う平坦な絶縁膜上
に形成することに依り、下層金属配線と上層金属配線と
の最短距離を平面的に見た場合の距離に比較して大きく
することを可能にし、高集積化した場合に金属配線間の
距離が小さくなって寄生容量が増加するのを防止できる
ようにしたものである。
本発明は、多層金属配線を有する半導体記憶装置に関す
る。
る。
第２図は１トランジスタ・１キヤパシタのメモリ・セル
で構成されたダイナミック・ランダム・アクセス９メモ
リ（ｄｙｎａｍｉｃ ｒａｎｄ。
で構成されたダイナミック・ランダム・アクセス９メモ
リ（ｄｙｎａｍｉｃ ｒａｎｄ。
ｍ ａｃｃｅｓｓ ｍｅｎｎｏｒｙ：ＤＲＡＭ）の
要部切断側面図を表している。
要部切断側面図を表している。
図に於いて、１はｐ型シリコン半導体基板、２は二酸化
シリコン（ＳｉＯｚ）からなるフィールド絶縁膜、２Ｇ
はゲート絶縁膜、２Ｃは５ｉ０２からなるキャパシタ誘
電体膜、３及び４はｎ＋型不純物領域、５はｎ″″型不
純物領域、６は多結晶シリコンからなるワード線（ゲー
ト電極）、７は多結晶シリコンからなるセル・プレート
、８は例えば５ｉ０２からなる眉間絶縁膜、９はアルミ
ニラム（Ａ１）からなるビット線、ＱＴはトランスファ
・ゲート・トランジスタ部分、Ｃ８は情報蓄積キャパシ
タ部分をそれぞれ示している。
シリコン（ＳｉＯｚ）からなるフィールド絶縁膜、２Ｇ
はゲート絶縁膜、２Ｃは５ｉ０２からなるキャパシタ誘
電体膜、３及び４はｎ＋型不純物領域、５はｎ″″型不
純物領域、６は多結晶シリコンからなるワード線（ゲー
ト電極）、７は多結晶シリコンからなるセル・プレート
、８は例えば５ｉ０２からなる眉間絶縁膜、９はアルミ
ニラム（Ａ１）からなるビット線、ＱＴはトランスファ
・ゲート・トランジスタ部分、Ｃ８は情報蓄積キャパシ
タ部分をそれぞれ示している。
図から判るように、本従来例では、ビア）線９がＡ１で
、また、ワード線６が多結晶シリコンでそれぞれ構成さ
れている。尚、これとは逆に、ワード線をＡｌで、また
、ビット線を多結晶シリコンで構成することもある。
、また、ワード線６が多結晶シリコンでそれぞれ構成さ
れている。尚、これとは逆に、ワード線をＡｌで、また
、ビット線を多結晶シリコンで構成することもある。
第３図は第２図に見られるＤＲＡＭに於けるビット線に
ついて説明する為のもので、（Ａ）は要部平面図、（Ｂ
）は要部切断側面図をそれぞれ表し、第２図に於いて用
いた記号と同記号は同部分を示すか或いは同じ意味を持
つものとする。
ついて説明する為のもので、（Ａ）は要部平面図、（Ｂ
）は要部切断側面図をそれぞれ表し、第２図に於いて用
いた記号と同記号は同部分を示すか或いは同じ意味を持
つものとする。
図に於いて、９Ａはビット線９に於ける張り出し部分、
９Ｂは電極コンタクト窓、Ｌはビット線ピッチをそれぞ
れ示している。
９Ｂは電極コンタクト窓、Ｌはビット線ピッチをそれぞ
れ示している。
現在、この種のＤＲＡＭに於いては、ビット線ピッチＬ
が２〜３〔μｍ〕である。
が２〜３〔μｍ〕である。
近年、ＤＲＡＭは更に大規模化される趨勢にあり、それ
に伴い、ＤＲＡＭを構成する諸パターンは一層の高密度
化が図られている。
に伴い、ＤＲＡＭを構成する諸パターンは一層の高密度
化が図られている。
そこで、前記説明したビット線９に於いても、そのピッ
チＬを小さくすることが考えられ、例えば１６Ｍビット
ＤＲＡＭでは、ビット線９の幅を０．６ Ｃμｍ） 、
また、ビット線９の間を０．６〔μｍ〕、従って、ピッ
チＬを１．２〔μｍ〕とすることが必要とされている。
チＬを小さくすることが考えられ、例えば１６Ｍビット
ＤＲＡＭでは、ビット線９の幅を０．６ Ｃμｍ） 、
また、ビット線９の間を０．６〔μｍ〕、従って、ピッ
チＬを１．２〔μｍ〕とすることが必要とされている。
然しなから、第２図及び第３図（Ａ）、 （Ｂ）につ
いて説明した従来例に於いては、ビット１９が同一面に
配列されている為、現在、とッチＬが２〜３〔μｍ〕で
あるものを１．２〔μｍ〕にした場合には、ビット′ｌ
ａ９間の寄生容量が２倍以上になってしまい、スピード
が大幅に低下することになる。
いて説明した従来例に於いては、ビット１９が同一面に
配列されている為、現在、とッチＬが２〜３〔μｍ〕で
あるものを１．２〔μｍ〕にした場合には、ビット′ｌ
ａ９間の寄生容量が２倍以上になってしまい、スピード
が大幅に低下することになる。
本発明は、ビット線或いはワード線など多数の金属配線
の配列に簡単な改変を加え、それ等金属配線間の寄生容
量を増加させることなくビット線ピッチの狭小化を可能
とした半導体記憶装置を提供する。
の配列に簡単な改変を加え、それ等金属配線間の寄生容
量を増加させることなくビット線ピッチの狭小化を可能
とした半導体記憶装置を提供する。
本発明に依る半導体記憶装置に於いては、平坦な絶縁膜
（例えば５ｉ０２膜８）上に形成された金属からなるビ
ット線（例えばピッ）ＮＩＡ９）或いはワード線である
下層配線と、該下層配線を覆い且つ表面が平坦化されて
いる絶縁膜（例えば５ｔＯ２膜１１）と、前記下層配線
を覆っている絶縁膜上に形成されて該下層配線と同じ動
作をする金属からなる上層配線（例えばピッＨ１１２）
とを備えてなる構成になっている。
（例えば５ｉ０２膜８）上に形成された金属からなるビ
ット線（例えばピッ）ＮＩＡ９）或いはワード線である
下層配線と、該下層配線を覆い且つ表面が平坦化されて
いる絶縁膜（例えば５ｔＯ２膜１１）と、前記下層配線
を覆っている絶縁膜上に形成されて該下層配線と同じ動
作をする金属からなる上層配線（例えばピッＨ１１２）
とを備えてなる構成になっている。
前記手段を採ることに依り、ビット線或いはワード線を
平面的に見て高密度化しても、それ等の間に発生する寄
生容量は小さく抑えることが可能となり、従って、大規
模の半導体記憶装置を構成しても、その高速性を維持す
ることができる。
平面的に見て高密度化しても、それ等の間に発生する寄
生容量は小さく抑えることが可能となり、従って、大規
模の半導体記憶装置を構成しても、その高速性を維持す
ることができる。
第１図は本発明一実施例を説明する為のもので′あり、
（Ａ）は要部平面図、（Ｂ）は要部切断側面図をそれぞ
れ表し、第２図及び第３図（Ａ）。
（Ａ）は要部平面図、（Ｂ）は要部切断側面図をそれぞ
れ表し、第２図及び第３図（Ａ）。
（Ｂ）に於いて用いた記号と同記号は同部分を示すか或
いは同じ意味を持つものとする。
いは同じ意味を持つものとする。
図に於いて、１０は５ｉ０２からなる絶縁膜、１１はＳ
ｉ Ｏ２からなる絶縁膜、１２は第２層目のビット線
、１２Ａはビット線に於ける張り出し部分、１２Ｂは電
極コンタクト窓、Ｌｌは絶縁膜１１の厚さ、Ｌ２は第１
層目のビット線９と第２層目のビット線１２間を平面的
に見た距離、Ｌ３はビット線９とビット線１２との間の
最短距離をそれぞれ示している。
ｉ Ｏ２からなる絶縁膜、１２は第２層目のビット線
、１２Ａはビット線に於ける張り出し部分、１２Ｂは電
極コンタクト窓、Ｌｌは絶縁膜１１の厚さ、Ｌ２は第１
層目のビット線９と第２層目のビット線１２間を平面的
に見た距離、Ｌ３はビット線９とビット線１２との間の
最短距離をそれぞれ示している。
図から判るように、本実施例では、金属配線であるビッ
ト線９及び１２を多層にすること、そして、上層の金属
配線、この場合にはビット線１２は平坦な絶縁膜１１上
に形成されていることが大きな特徴になっている。
ト線９及び１２を多層にすること、そして、上層の金属
配線、この場合にはビット線１２は平坦な絶縁膜１１上
に形成されていることが大きな特徴になっている。
このようにすると、例えばｗＡ縁膜１１の厚さＬｌが１
〔μｍ〕であり、また、ビット線９とビット綿１２と
の間に於ける平面的に見た距離Ｌ２が１ 〔μｍ〕であ
るとした場合でも、それ等の最短路ＡｆｌＬ３は１．４
〔μｍ〕となって、それ等の間に於ける寄生容量の値は
、ビット線９とビット線１２が１ 〔μｍ〕の距離を保
って同一平面に配置されている場合に比較すると小さく
なることは明らかである。
〔μｍ〕であり、また、ビット線９とビット綿１２と
の間に於ける平面的に見た距離Ｌ２が１ 〔μｍ〕であ
るとした場合でも、それ等の最短路ＡｆｌＬ３は１．４
〔μｍ〕となって、それ等の間に於ける寄生容量の値は
、ビット線９とビット線１２が１ 〔μｍ〕の距離を保
って同一平面に配置されている場合に比較すると小さく
なることは明らかである。
また、本発明に於いては、第２層目のビット線１２を形
成する為の下地であるＳ ｉ０２膜１１は平坦であるこ
とが絶対的に必要である。
成する為の下地であるＳ ｉ０２膜１１は平坦であるこ
とが絶対的に必要である。
これは、配線を形成する際、段差がない方が断線を生じ
ないから好ましいこと等とは別に、平坦にしないと本発
明の目的を達成できない場合を生ずるからである。即ち
、ビット線９を形成した上に、そのままの状態でＳ ｉ
Ｏ２膜１１を形成すると、ビット線９上の部分では５
ｉ０２膜１１が凸状に、そして、その他の部分では凹状
になることは当然である。従って、その凹状の部分には
ビット線１２が形成されることになるが、そのようにし
たのでは、ビット線９とビット線１２間の最短距離Ｌ３
は前記図示例に比較すると小さくなってしまうことは容
易に理解されよう。
ないから好ましいこと等とは別に、平坦にしないと本発
明の目的を達成できない場合を生ずるからである。即ち
、ビット線９を形成した上に、そのままの状態でＳ ｉ
Ｏ２膜１１を形成すると、ビット線９上の部分では５
ｉ０２膜１１が凸状に、そして、その他の部分では凹状
になることは当然である。従って、その凹状の部分には
ビット線１２が形成されることになるが、そのようにし
たのでは、ビット線９とビット線１２間の最短距離Ｌ３
は前記図示例に比較すると小さくなってしまうことは容
易に理解されよう。
従って、５ｔｏ２膜１１が平坦であることは必須要件と
なる。
なる。
さて、Ｓ ｆｏ２膜１１を平坦に形成するには、次のよ
うにすると良い。
うにすると良い。
（１）Ｓｉ０２膜８上にビット線９を形成する。
ｆ２）ｓｉｏ２膜１０膜上０ト線９の厚さよりも厚く形
成する。
成する。
（３）表面が平坦になるよう厚いフォト・レジスト膜を
形成する。
形成する。
（４） 適当なドライ・エツチング法を適用すること
に依り、ビット線９の表面が露出するまでフォト・レジ
スト膜及び５ｉＯ２膜１０の全面エツチングを行う。
に依り、ビット線９の表面が露出するまでフォト・レジ
スト膜及び５ｉＯ２膜１０の全面エツチングを行う。
これに依り、Ｓ ｉ ０２膜１０はビット線９と同じ厚
さとなって全面に亙り平坦となる。
さとなって全面に亙り平坦となる。
（５＞５ｔｏ２膜１１を形成する。下地が平坦であるか
ら、Ｓ ｉ Ｏ２膜１１の表面も平坦になることは当然
である。
ら、Ｓ ｉ Ｏ２膜１１の表面も平坦になることは当然
である。
本発明に依る半導体記憶装置に於いては、ビット線或い
はワード線を金属配線で構成し、該金属配線を多層化し
、上層の金属配線は下層の金属配線を覆う平坦な絶縁膜
上に形成するようにしている。
はワード線を金属配線で構成し、該金属配線を多層化し
、上層の金属配線は下層の金属配線を覆う平坦な絶縁膜
上に形成するようにしている。
前記構成を採ることに依り、ビット線或いはワード線を
平面的に見て高密度化しても、それ等の間に発生する寄
生容量は小さく抑えることが可能となり、従って、大規
模の半導体記憶装置を構成しても、その高速性を維持す
ることができる。
平面的に見て高密度化しても、それ等の間に発生する寄
生容量は小さく抑えることが可能となり、従って、大規
模の半導体記憶装置を構成しても、その高速性を維持す
ることができる。
第１図は本発明一実施例を説明する為のものであり、（
Ａ）は要部平面図、（Ｂ）は要部切断側面図、第２図は
１トランジスタ・１キヤパシタのメモリ・セルで構成さ
れたＤＲＡＭの要部切断側面図、第３図は第２図に見ら
れるＤＲＡＭに於けるビット線について説明する為のも
ので、（Ａ）は要部平面図、（Ｂ）は要部切断側面図を
それぞれ表している。 図に於いて、１はｐ型シリコン半導体基板、２は５ｉ０
２からなるフィールド絶縁膜、２Ｇはゲート絶縁膜、２
ＣはＳ ｉ ０２からなるキャパシタ誘電体膜、３及び
４はｎ＋型不純物領域、５はｎ−型不純物領域、６は多
結晶シリコンからなるワード線（ゲート電極）、７は多
結晶シリコンからなるセル・プレート、８は例えばＳ
ｉ０２からなる眉間絶縁膜、９はＡｌからなるビア）線
、ＱＴはトランスファ・ゲート・トランジスタ部分、Ｃ
３は情報蓄積キャパシタ部分、１０はＳ ｉ０２からな
る絶縁膜、１１は５ｉ０２からな北緯縁膜、１２は第２
層目のビット線、１２Ａはビット線に於ける張り出し部
分、１２Ｂは電極コンタクト窓、ＱＴはトランスファ・
ゲート・トランジスタ部分、Ｃ３は情報蓄積キャパシタ
部分、Ｌｌは絶縁膜１１の厚さ、Ｌ２は第１層目のビッ
ト線９と第２層目のビット線１２間を平面的に見た距離
、Ｌ３はビット線９とビット線１２との間の最短距離を
それぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 半導体記憶装璽の要部切断側面図 第２図
Ａ）は要部平面図、（Ｂ）は要部切断側面図、第２図は
１トランジスタ・１キヤパシタのメモリ・セルで構成さ
れたＤＲＡＭの要部切断側面図、第３図は第２図に見ら
れるＤＲＡＭに於けるビット線について説明する為のも
ので、（Ａ）は要部平面図、（Ｂ）は要部切断側面図を
それぞれ表している。 図に於いて、１はｐ型シリコン半導体基板、２は５ｉ０
２からなるフィールド絶縁膜、２Ｇはゲート絶縁膜、２
ＣはＳ ｉ ０２からなるキャパシタ誘電体膜、３及び
４はｎ＋型不純物領域、５はｎ−型不純物領域、６は多
結晶シリコンからなるワード線（ゲート電極）、７は多
結晶シリコンからなるセル・プレート、８は例えばＳ
ｉ０２からなる眉間絶縁膜、９はＡｌからなるビア）線
、ＱＴはトランスファ・ゲート・トランジスタ部分、Ｃ
３は情報蓄積キャパシタ部分、１０はＳ ｉ０２からな
る絶縁膜、１１は５ｉ０２からな北緯縁膜、１２は第２
層目のビット線、１２Ａはビット線に於ける張り出し部
分、１２Ｂは電極コンタクト窓、ＱＴはトランスファ・
ゲート・トランジスタ部分、Ｃ３は情報蓄積キャパシタ
部分、Ｌｌは絶縁膜１１の厚さ、Ｌ２は第１層目のビッ
ト線９と第２層目のビット線１２間を平面的に見た距離
、Ｌ３はビット線９とビット線１２との間の最短距離を
それぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 半導体記憶装璽の要部切断側面図 第２図
Claims (1)
- 【特許請求の範囲】 平坦な絶縁膜上に形成された金属からなるビット線或い
はワード線である下層配線と、 該下層配線を覆い且つ表面が平坦化されている絶縁膜と
、 前記下層配線を覆っている絶縁膜上に形成されて該下層
配線と同じ動作をする金属からなる上層配線と を備えてなることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61141504A JPS63141A (ja) | 1986-06-19 | 1986-06-19 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61141504A JPS63141A (ja) | 1986-06-19 | 1986-06-19 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63141A true JPS63141A (ja) | 1988-01-05 |
Family
ID=15293490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61141504A Pending JPS63141A (ja) | 1986-06-19 | 1986-06-19 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63141A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4840359A (en) * | 1987-07-23 | 1989-06-20 | Firma Carl Freudenberg | Encapsulated rubber cushion |
| JPH04340271A (ja) * | 1991-02-07 | 1992-11-26 | Nec Corp | 半導体メモリおよびその製造方法 |
| JPH0521426A (ja) * | 1991-07-11 | 1993-01-29 | Nec Corp | 半導体集積回路 |
| US7400009B2 (en) | 2001-06-28 | 2008-07-15 | Samsung Electronics Co., Ltd. | Floating trap non-volatile semiconductor memory devices including high dielectric constant blocking insulating layers |
| US7473959B2 (en) | 2001-06-28 | 2009-01-06 | Samsung Electronics Co., Ltd. | Non-volatile semiconductor memory devices and methods of fabricating the same |
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| US8253183B2 (en) | 2001-06-28 | 2012-08-28 | Samsung Electronics Co., Ltd. | Charge trapping nonvolatile memory devices with a high-K blocking insulation layer |
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| US8525275B2 (en) | 2007-07-16 | 2013-09-03 | Samsung Electronics Co., Ltd. | Methods of forming non-volatile memory devices |
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-
1986
- 1986-06-19 JP JP61141504A patent/JPS63141A/ja active Pending
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