DE4215203A1 - Speicherkondensator und verfahren zu dessen herstellung - Google Patents

Speicherkondensator und verfahren zu dessen herstellung

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DE4215203A1
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Hiang C Chan
Pierre Fazan
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Description

Die vorliegende Erfindung bezieht sich auf Halbleiter­ schaltungs-Speichervorrichtungen und betrifft ein Verfahren zum Herstellen von in hochdichten DRAM-An­ ordnungen (Dynamic Random Access Memory-Anordnungen) verwendeten dreidimensionalen Stapelzellen-Kondensato­ ren.
Bei dynamischen Halbleiterspeichervorrichtungen ist es wesentlich, daß die Zellenplatten der Speicherkno­ ten-Kondensatoren trotz parasitärer Kapazitäten und trotz Rauschens, die während des Betriebs der Schal­ tung auftreten können, groß genug sind, um eine ange­ messene Ladung oder Kapazität beizubehalten. Wie es bei den meisten integrierten Halbleiterschaltungen der Fall ist, nimmt die Schaltungsdichte mit einer ziem­ lich konstanten Rate weiter zu. Der Gesichtspunkt der Aufrechterhaltung der Speicherknotenkapazität ist von besonderer Bedeutung, wenn die Dichte von DRAM-Anord­ nungen für zukünftige Generationen von Speichervor­ richtungen weiter erhöht wird.
Die Fähigkeit, Speicherzellen dicht zu packen und dabei die erforderlichen Kapazitätsniveaus aufrechtzu­ erhalten, ist eine Hauptanforderung an Halbleiterher­ stellungstechnologien, wenn zukünftige Generationen erweiterter Speichervorrichtungen erfolgreich herge­ stellt werden.
Ein Verfahren zum Aufrechterhalten sowie zum Erhöhen der Speicherknotengröße in dichtgepackten Speichervor­ richtungen besteht in der Verwendung des "Stapel­ speicherzellen"-Aufbaus. Bei dieser Technologie werden zwei oder mehr Schichten eines leitfähigen Materials, wie z. B. polykristallines Silizium (im folgenden kurz "Polysilizium") genannt, über einer Zugriffsvorrich­ tung auf einen Siliziumwafer aufgebracht, wobei dielektrische Schichten sandwichartig zwischen den Polysiliziumschichten angeordnet werden. Eine auf diese Art und Weise ausgebildete Zelle ist als Stapel­ kondensatorzelle (STC) bekannt. Eine derartige Zelle nutzt den Raum über der Zugriffsvorrichtung für Kondensatorplatten, weist eine geringe Soft Error Rate (SER) auf und kann in Verbindung mit zwischen den Platten vorgesehenen isolierenden Schichten hoher Dielektrizitätskonstante eingesetzt werden.
Es ist jedoch schwierig, mit einem herkömmlichen STC- Kondensator eine ausreichende Speicherkapazität zu erhalten, da der Speicherelektrodenbereich auf die Grenzen seines eigenen Zellenbereichs beschränkt ist. Auch wird das Aufrechterhalten einer hohen dielektri­ schen Durchschlagfestigkeit zwischen Polysilizium­ schichten in dem STC-Kondensator zu einem großen Problem, sobald die Dicke des Isolators angemessen dimensioniert ist.
Ein unter dem Titel "3 - DIMENSIONAL STACKED CAPACITOR CELL FOR 16M AND 64M DRAMS" von T. Ema et al. ver­ faßter Artikel in IEDM, Dig. Tech. Papers, Seiten 592 bis 595, 1988, der hierin durch Bezugnahme aufgenommen wird, befaßt sich mit einer dreidimensionalen Stapel­ kondensator-Flossenstruktur.
Die Flossenstruktur und ihre Entwicklung sind in dem genannten Artikel in Fig. 1 auf Seite 593 dargestellt. Der Speicherknoten wird durch zwei als Flossen bezeichnete Polysiliziumschichten mit Lücken zwischen den Flossen gebildet (die Anzahl der Flossen kann erhöht werden, ist jedoch durch die verwendeten Gestaltungsregeln begrenzt). Eine Kondensator-Dielek­ trikumschicht umgibt die gesamte Oberfläche der Poly­ siliziumflossen (die für eine Kondensatorzellenplatte verwendet werden), die die Flossen bedeckt und die Lücken füllt. Diese Ausbildung kann unter Verwendung derzeitiger Verfahren hergestellt werden und erhöht die Speicherkapazität, ist jedoch nicht für eine DRAM- Zelle geeignet, die nach den Regeln aufgebaut ist, welche für ein Design im tiefen Submikrometerbereich (wie z. B. 0,2 µm) gelten, da die Gesamtdicke der meh­ reren, die Zellenplatten bildenden Flossen viel größer ist als die minimale Merkmalsgröße. Der zur Realisie­ rung der Flossenstruktur erforderliche Prozeßablauf macht außerdem eine exakte Ausrichtung zwischen zwei benachbarten Wortleitungen und Bitstellenleitungen bzw. Ziffernleitungen erforderlich. Diese Ausrichtung, zusammen mit dem Erfordernis, daß das Speicherknoten- Polysilizium den Speicherknotenkontakt überlappt, führt zu einem größeren Zellenbereich, der nicht für die vorstehend erwähnten Regeln für einem 0,2 µm-Design geeignet ist.
Auch ein von S. Inoue et al. verfaßter Artikel mit dem Titel "A New Stacked Capacitor Cell with Thin Box Structured Storage Node", Ext. Abst., 21. Conf. on S.S.D.M., Seiten 141 bis 144, 1989, der durch Bezug­ nahme hierin aufgenommen wird, befaßt sich mit einer kastenartigen STC-Zelle bzw. Stapelkondensatorzelle. Die kastenartige Stapelkondensatorzelle erhöht den effektiven Kapazitätsbereich durch Erweitern der Innenfläche des Speicherknotens.
Die vorliegende Erfindung entwickelt einen bestehenden Herstellungsprozeß für Stapelkondensator weiter, um ohne Ausführung zusätzlicher photolithographischer Schritte eine dreidimensionale Stapelkondensatorzelle mit H-förmigem Querschnitt zu bilden. Die Kondensator­ bodenplatte (oder Speicherknotenplatte) verläuft parallel zu Ziffernleitungen und ist durch einen selbstausgerichteten, vergrabenen Kontakt (oder Kno­ tenkontakt) mit einem aktiven Bereich eines Zu­ griffstransistors verbunden. Außerdem ist keine kriti­ sche Ausrichtung des Speicherknotens mit dem Knoten­ kontakt erforderlich, wodurch bei einer gegebenen lithographischen Auflösung die Herstellung eines kleineren Zellenbereichs bzw. einer kleineren Zellen­ fläche ermöglicht ist.
Die Erfindung ist darauf gerichtet, die Speicherzel­ len-Oberflächenausdehnung in einem Herstellungsverfah­ ren für hochdichte/großvolumige DRAMs zu maximieren. Ein bestehendes Stapelkondensator-Herstellungsverfah­ ren wird modifiziert, um einen dreidimensionalen Sta­ pelkondensator mit H-förmigem Querschnitt zu bilden, der im folgenden als H-förmige Stapelkondensatorzelle oder SHC-Zelle bezeichnet wird. Die SHC-Ausbildung definiert eine Kondensatorspeicherzelle, die bei der vorliegenden Erfindung bei einem DRAM-Verfahren ver­ wendet wird, wobei für den Fachmann jedoch klar ist, daß diese Schritte auch in anderen Speicherzellen benötigenden Prozessen, wie z. B. bei VRAMs oder dergl., verwendet werden können.
Nach Vorbereitung eines Siliziumwafers unter Verwen­ dung herkömmlicher Verfahrensschritte entwickelt die vorliegende Erfindung eine H-förmige Stapelkondensa­ torzelle durch Niederschlagen und Mustergebung von zwei miteinander in Verbindung stehenden Schichten aus Polysilizium, die in speziellen Bereichen voneinander getrennt sind, um die parallel zu Ziffernleitungen verlaufende Speicherknoten-Struktur mit H-förmigem Querschnitt zu bilden. Die dreidimensionale H-förmige Struktur führt zu einem vergrößerten Kondensator­ platten-Oberflächenbereich für jede Speicherzelle. Eine derartige Struktur stellt eine ernorme Ver­ besserung gegenüber der STC-Zelle dar, indem die für einen Speicherknoten zur Verfügung stehende Fläche maximiert ist.
Bevorzugte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.
Die Erfindung und Weiterbildungen der Erfindung werden im folgenden anhand der zeichnerischen Darstellungen eines Ausführungsbeispiels noch näher erläutert. In den Zeichnungen zeigen:
Fig. 1 eine Querschnittsansicht einer fertigen H- förmigen Stapelkondensatorzelle gemäß der vorliegenden Erfindung;
Fig. 2 eine Draufsicht auf einen Teil eines im Herstellungsprozeß befindlichen Wafers unter Darstellung von Ziffernleitungen, Wortlei­ tungen und Speicherkondensatoren;
Fig. 3 eine Querschnittsansicht entlang der unter­ brochenen Linie A-A der Fig. 2;
Fig. 4 eine Querschnittsansicht entlang der unter­ brochenen Linie B-B der Fig. 2;
Fig. 5 eine Querschnittsansicht des im Herstel­ lungsprozeß befindlichen Waferteils der Fig. 3 nach dem Niederschlag von konformen dielektrischen Schichten über bestehenden Ziffernleitungen (nicht gezeigt) und Wort­ leitungen (gezeigt), wobei die dielektri­ schen Schichten jeweils aus einer ersten Oxidschicht, einer ersten Nitridschicht, einer zweiten Oxidschicht, einer zweiten Nitridschicht und einer dritten Oxidschicht gebildet sind;
Fig. 6 eine Querschnittsansicht des im Herstel­ lungsprozeß befindlichen Waferteils der Fig. 5 nach Photoresist- und Ätzschritten an einem vergrabenen Kontakt;
Fig. 7 eine Querschnittsansicht des im Herstel­ lungsprozeß befindlichen Waferteils der Fig. 6 nach dem Niederschlagen und planaren Ausbilden einer ersten Polysiliziumschicht;
Fig. 8 eine Querschnittsansicht des im Herstel­ lungsprozeß befindlichen Waferteils der Fig. 7 nach dem Niederschlagen und planaren Ausbilden eines dicken Oxids;
Fig. 9 eine Querschnittsansicht des im Herstel­ lungsprozeß befindlichen Waferteils der Fig. 8 nach der Mustergebung einer Speicher­ knotenplatte;
Fig. 10 eine Querschnittsansicht des im Herstel­ lungsprozeß befindlichen Waferteils der Fig. 9 nach dem Entfernen eines Photoresist, einem zweiten Polysilizium-Niederschlag sowie einem zweiten Polysilizium-Rückätzvor­ gang zur Bildung von Polysilizium-Abstands­ elementen;
Fig. 11 eine Querschnittsansicht des im Herstel­ lungsprozeß befindlichen Waferteils der Fig. 10 nach dem Ätzen der zweiten Nitridschicht;
Fig. 12 eine Querschnittsansicht des im Herstel­ lungsprozeß befindlichen Waferteils der Fig. 11 nach dem Ätzen der zweiten, dritten und vierten Oxidschicht; und
Fig. 13 eine Querschnittsansicht des im Herstel­ lungsprozeß befindlichen Waferteils der Fig. 12 nach Abdeckniederschlägen eines konformen Zellen-Dielektrikums sowie einer dritten Polysiliziumschicht.
Die Erfindung ist darauf gerichtet, den Speicherzel­ len-Oberflächenbereich in einem Herstellungsverfahren zur Herstellung von hochdichten/großvolumigen DRAMs zu maximieren, und zwar in einer Abfolge, wie sie in den Fig. 2 bis 13 dargestellt ist.
Ein Siliziumwafer wird unter Verwendung herkömmlicher Herstellungsschritte bis zu dem Punkt des Festlegens einer Zellenanordnung vorbereitet. Daran schließt sich die Herstellung der Wortleitungen, Ziffernleitungen und einer Kondensatorzelle gemäß der vorliegenden Erfindung wie folgt an:
Der Kondensator jeder Zelle stellt eine Verbindung mit einem vergrabenen bzw. verborgenen Kontakt innerhalb der Zelle her, während sich der Kondensator bis zu dem aktiven Bereich einer benachbarten Zelle erstreckt. Alle aktiven Bereiche innerhalb der Anordnung sind durch dickes Feldoxid voneinander getrennt. Die akti­ ven Bereiche können in ineinandergreifenden Spalten und nicht-ineinandergreifenden Reihen oder anders ausgedrückt parallel sowie in Ausrichtung miteinander sowohl in vertikaler als auch in horizontaler Richtung angeordnet sein. Die aktiven Bereiche werden zur Bil­ dung aktiver MOS-Transistoren benutzt, die abhängig von ihrer beabsichtigten Verwendung als NMOS- oder PMOS-Typ-FETs dotiert werden können.
Fig. 2 zeigt eine Draufsicht auf eine fertige, mehr­ schichtige Speicheranordnung mit den Hauptaufbau­ blöcken, die Ziffernleitungen bzw. Bitstellenleitungen 11, Wortleitungen 12 sowie eine Speicherknotenplatte 13 eines SHC-Kondensators beinhalten.
Wie in Fig. 3 gezeigt ist, werden Polysilizium 22 und dieses überdeckendes Silizid 23 und Dielektrikum 24 (entweder Oxid oder Nitrid) in derartige Muster ge­ bracht, daß sie als Wortleitungen 12 dienen. Das Silizid 23 kann aus der aus Wolframsilizid (WSi2), Titansilizid (TiSi2) oder dergl. bestehenden Gruppe von Siliziden ausgewählt werden. Das Polysilizium 22 wird leitfähig dotiert, um eine Kombination mit dem Silizid 23 einzugehen und dadurch den Leiter für die Wortleitungen 12 zu bilden. Die Wortleitungen 12 sind außerdem voneinander sowie von nachfolgenden leit­ fähigen Schichten durch dielektrische Abstandselemente 26 (ebenfalls Oxid oder Nitrid) getrennt. Die Wortlei­ tungen 12 sind zuvor über einer dünnen Schicht aus Gateoxid 25 oder einer dicken Schicht aus Feldoxid 27 niedergeschlagen worden. Die aktiven Bereiche 21 sind in herkömmlichen Verfahrensschritten zweckmäßig zu einem gewünschten Leitfähigkeitstyp dotiert worden, und zwar mit Dotierstoff, der in die Hauptmasse des Siliziumwafers 20 eindringt. Der Wafer ist nun für die Bildung der Ziffernleitungen bereit, die im rechten Winkel über den Wortleitungen 12 verlaufen.
Fig. 4 zeigt die Bildung der Ziffernleitungen 11. Eine konforme Schicht aus Dielektrikum 31 wird über der vorhandenen Waferoberfläche niedergeschlagen, um die zuvor gebildeten aktiven Bereiche 21 von der nachfol­ genden Bildung der Ziffernleitungen 11 zu isolieren.
Zuerst werden die Muster der vergrabenen Kontakte der Ziffernleitungen ausgebildet und durch das Dielektri­ kum 31 hindurch derart geätzt, daß an den gewünschten Stellen Zugang zu den aktiven Bereichen 21 ermöglicht ist, wobei die vergrabenen Kontakte der Ziffernleitun­ gen in der Querschnittsansicht der Fig. 4 nicht zu sehen sind. Als nächstes werden die Ziffernleitungen 11 aus in Muster gebrachten Schichten gebildet, die aus Polysilizium 32, Silizid 33 und Dielektrikum 34 bestehen und der Lage der vergrabenen Ziffernleitungs­ kontakte folgen. Bei dem Dielektrikum 34 kann es sich entweder um Nitrid oder Oxid handeln, und es wird durch chemische Gasphasenabscheidung (CVD) abgeschie­ den, wobei dies wegen seiner ausgezeichneten Konformi­ tät bevorzugt wird. Das Polysilizium 32 ist zuvor derart leitfähig dotiert worden, daß es sich mit dem Silizid 33 elektrisch koppelt und als Leiter für die Ziffernleitungen 11 dient. Das Silizid 33 kann aus der aus Wolframsilizid (WSi2) Titansilizid (TiSi2) oder dergl. bestehenden Gruppe von Siliziden ausgewählt werden. Die Ziffernleitungen 11 verlaufen rechtwinklig zu den in Fig. 3 gezeigten Wortleitungen 12 sowie über deren Oberseite und sind der Waferoberfläche angepaßt, woraus sich eine wellenformähnliche Topologie ergibt, die sowohl in Ziffernleitungsrichtung als auch in Wortleitungsrichtung verläuft. Nun wird ein zweites Dielektrikum, wie z. B. Nitrid oder Oxid, niederge­ schlagen, gefolgt von einem anisotropen Ätzvorgang zur Bildung vertikaler dielektrischer Abstandselemente 35.
Bis zu diesem Punkt ist der Verfahrensablauf demjeni­ gen einer Anordnung mit herkömmlichen Stapelkondensa­ torzellen gefolgt. Von nun an ist der Herstellungsvor­ gang neuartig für eine Anordnung mit Speicherkondensa­ toren vom SHC-Typ.
Die Fig. 5 bis 13 zeigen die Verfahrensschritte des bevorzugten Ausführungsbeispiels auf der Basis der Darstellung der Querschnittsansicht der Fig. 3, in der eine Querschnittsansicht der parallelen Wortleitungen 12 dargestellt ist, um die vorliegende Erfindung deutlicher zu veranschaulichen. Das bevorzugte Ausfüh­ rungsbeispiel wird daher im folgenden unter Bezugnahme auf den Wortleitungs-Querschnitt erläutert.
Wie in Fig. 5 gezeigt ist, werden die Wortleitungen 12 mit Dielektrikum 41 überdeckt, das aus einer dicken ersten Oxidschicht 42, einer dünnen ersten Nitrid­ schicht 43, einer dünnen zweiten Oxidschicht 44, einer dicken zweiten Nitridschicht 45 und einer dicken dritten Oxidschicht 46 gebildet ist. Die Dicke jeder dielektrischen Schicht ist nicht von kritischer Bedeu­ tung, mit Ausnahme bei der dritten Oxidschicht 46, da deren Dicke zum Festlegen der gewünschten Höhe der später fertigzustellenden Speicherknotenplatte bei­ trägt. Es ist jedoch wichtig, daß abwechselnd Schichten aus Oxid und Nitrid vorhanden sind, wie dies aus der nachfolgenden Beschreibung noch deutlicher ersichtlich wird.
Wie in Fig. 6 gezeigt ist, wird ein vergrabener ausge­ richteter Kontakt mit dem aktiven Bereich 21 festge­ legt, indem man die Waferoberfläche mit Photoresist 51 bedeckt. Nach Anwendung der passenden Photomaske wird dann in einem anisotropen Ätzvorgang eine Öffnung für den vergrabenen Kontakt 52 geschaffen, wodurch Zugang zu dem aktiven Bereich 21 ermöglicht ist.
Wie in Fig. 7 gezeigt ist, ist das Photoresist 51 der Fig. 6 entfernt worden und eine dicke Schicht aus konformem Silizium 61 niedergeschlagen sowie planar ausgebildet worden. Die konforme Polysiliziumschicht 61 steht über den vergebenen Kontakt 52 mit dem akti­ ven Bereich 21 in Verbindung.
Wie in Fig. 8 gezeigt ist, wird eine konforme Schicht aus dickem Oxid 71 vorzugsweise durch chemische Gasphasenabscheidung niedergeschlagen und dann planar ausgebildet. Die Höhe des niedergeschlagenen Oxids 71 wird gesteuert, da es in Kombination mit der Oxid­ schicht 46 eine wichtige Rolle bei der Festlegung des Gesamtoberflächenbereichs der noch fertigzustellenden SHC-Zelle spielt.
Wie in Fig. 9 gezeigt ist, werden Bereiche des Oxids 71, des Polysiliziums 61 und des Oxids 46 in Muster gebracht, wobei diese vorzugsweise über dem vergrabe­ nen Kontakt 52 zentriert werden und die Musterbildung durch Anwendung einer geeigneten Photomaske an dem Photoresist 81 sowie Wegätzen der nicht geschützten Bereiche des Oxids 71, des Polysiliziums 61 und des Oxids 46 erfolgt, wobei der Ätzvorgang auf der zweiten Nitridschicht 45 stoppt.
Wie in Fig. 10 gezeigt ist, ist das Photoresist 81 der Fig. 9 entfernt worden, und es wird eine Schicht aus Polysilizium niedergeschlagen, gefolgt von einem Polysilizium-Rückätzvorgang, der das Oxid 71 freilegt und Polysiliziumabstandselemente 91 bildet, die mit den freiliegenden Kanten des in ein Muster gebrachten Polysiliziums 61 in Verbindung stehen.
Wie in Fig. 11 gezeigt ist, wird die zweite Nitrid­ schicht 45 weggeätzt, um dadurch die Oxidschichten 44 und 46 freizulegen. Wie in Fig. 12 gezeigt ist, werden die Oxidschichten 44, 46 und 71 durch einen Oxid-Ätz­ vorgang weggeätzt, wonach eine Polysilizium-Struktur mit H-förmigem Querschnitt übrigbleibt, die aus dem in ein Muster gebrachten Polysilizium 61 und den Polysi­ lizium-Abstandelementen 91 gebildet ist. Diese im Querschnitt H-förmige Polysilizium-Struktur wird nun auf den gewünschten Leitfähigkeitstyp (p-Leitfähigkeit oder n-Leitfähigkeit) dotiert und dient dann als leitfähige Polysilizium-Speicherknotenplatte 111.
Wie in Fig. 13 gezeigt ist, wird nach der Dotierung der Polysiliziumplatte 111 eine dielektrische Schicht aus Nitrid 121 niedergeschlagen, die der Polysilizium- Speicherknotenplatte 111 angepaßt ist. Das Nitrid 121 dient als Kondensator-Dielektrikum für die SHC-Zelle. Obwohl bei dem bevorzugten Ausführungsbeispiel Nitrid 121 als Kondensator-Dielektrikum ausgewählt worden ist, könnte man auch jegliches andere Material mit hoher Dielektrizitätskonstanste verwenden, wie z. B. Ta2O5 oder SrTiO3. Außerdem könnte man die Nitrid­ schichten oder Ta2O5-Schichten auch oxidieren. Nach dem Niederschlagen des Nitrids 121 erfolgt ein Abdeck­ niederschlag aus konformem Polysilizium 122. Das Polysilizium 122 wird leitfähig dotiert, und zwar entweder mit n-Leitfähigkeit oder mit p-Leitfähigkeit, je nachdem, welcher Leitfähigkeitstyp für den aktiven Bereich 21 erwünscht ist. Das Polysilizium 122 dient nun als obere Polysilizium-Kondensatorzellenplatte des SHC-Speicherkondensators, wobei sie auch eine gemein­ same Zellenplatte für alle SHC-Speicherkondensatoren in der Anordnung wird. Alle zur Bildung des SHC- Kondensators verwendeten, konformen Polysilizium­ schichten werden vorzugsweise durch chemische Gas­ phasenabscheidung niedergeschlagen, obwohl auch andere konforme Niederschlagverfahren verwendet werden könnten.
Durch die neuartige H-förmige Gestalt der Polysilizium-Speicherknotenplatte 11 zusammen mit der die Platte 111 umschließenden oberen Polysilizium- Kondensatorzellenplatte 122 wird am Speicherknoten in beträchtlichem Ausmaß Kondensatorplattenoberfläche gewonnen. Da die Kapazität in erster Linie durch den Oberflächenbereich bzw. die Oberflächengröße der Zellenplatte eines Kondensators bewirkt wird, kann die durch eine dreidimensionale H-förmige Zellenstruktur zusätzlich gewonnene Fläche einen zusätzlichen 200 prozentigen oder höheren Zuwachs der Kapazität gegen­ über derjenigen eines herkömmlichen STC-Kondensators verfügbar machen, ohne daß dafür mehr Raum beansprucht wird als derjenige, der zum Bilden einer Stapelkonden­ sator-Speicherzelle benötigt wird. Durch die Verwirk­ lichung einer kleineren Zellenfläche wird außerdem eine höhere Dichte bei einer gegebenen Kapazität er­ möglicht.

Claims (18)

1. Speicherkondensator in einer Halbleitervorrichtung, gekennzeichnet durch:
eine leitfähig dotierte erste Polysiliziumschicht (61), die ein erstes und ein zweites Ende aufweist, wobei das erste Ende mit einem Speicherknotenan­ schluß einer Zugriffsvorrichtung Kontakt (52) herstellt und das zweite Ende von benachbartem leitfähigem Material durch ein Dielektrikum iso­ liert ist;
eine leitfähig dotierte zweite Polysiliziumschicht (91), die an der ersten Polysiliziumschicht (61) anhaftet, so daß eine Speicherknotenplatte (111) mit H-förmigem Querschnitt gebildet ist;
eine Isolierschicht (121) aus einem Kondensator- Dielektrikum, die der Speicherknotenplatte (111) benachbart und mit Ausnahme von Bereichen für die Kontaktstelle (52) an dem ersten Ende und die Isolierung an dem zweiten Ende erstreckungsgleich mit der Speicherknotenplatte (111) ist; und durch
eine leitfähig dotierte dritte Polysiliziumschicht (122), die eine Zellenplatte (122) bildet, die eine obere und eine untere Oberfläche aufweist und der Kondensator-Dielektrikumschicht (111) benachbart sowie erstreckungsgleich mit dieser ist.
2. Speicherkondensator nach Anspruch 1, dadurch gekennzeichnet, daß die Halbleitervorrichtung aus der im wesent­ lichen aus DRAMs und VRAMs bestehenden Gruppe aus­ gewählt ist.
3. Auf einem Siliziumsubstrat ausgebildete DRAM- Speicheranordnung, gekennzeichnet durch:
eine Mehrzahl aktiver Bereiche (21), die in paral­ lelen ineinandergreifenden Reihen und parallelen nicht-ineinandergreifenden Spalten angeordnet sind, wobei die aktiven Bereiche (21) durch eine Isolier­ einrichtung (27) voneinander getrennt sind und jeder aktive Bereich (21) einen Ziffernleitungs­ anschluß und einen Speicherknotenanschluß aufweist;
eine Mehrzahl paralleler leitfähiger Wortleitungen (12), die entlang der Reihen derart ausgerichtet sind, daß ein Ziffernleitungsanschluß und ein Speicherknotenanschluß innerhalb jedes aktiven Bereiches (21) durch eine Wortleitung (12) über­ brückt sind, wobei jede Wortleitung (12) von zuge­ ordneten aktiven Bereichen (21) durch eine Gate- Dielektrikumschicht (25) isoliert ist;
eine Mehrzahl paralleler leitfähiger Ziffernleitun­ gen (11), die entlang der Spalten derart ausgerich­ tet sind, daß eine Ziffernleitung (11) mit jedem Ziffernleitungsanschluß innerhalb einer Spalte elektrischen Kontakt herstellt, wobei die Ziffern­ leitungen (11) im rechten Winkel über den Wortlei­ tungen (12) verlaufen und dadurch eine dreidimen­ sionale, wellenformähnliche Topologie gebildet ist, wobei die Ziffernleitungen (11) und die Wortleitun­ gen (12) durch eine Isoliereinrichtung (31) elek­ trisch voneinander getrennt sind; und durch
wenigstens einen Speicherkondensator für jeden aktiven Bereich (21), wobei jeder Kondensator eine Speicherknotenplatte (111), die sich in elektri­ schem Kontakt mit ihrem zugehörigen aktiven Bereich (21) befindet, sowie eine der gesamten Anordnung gemeinsame Zellenplatte (122) aufweist, wobei jede Speicherknotenplatte (111) von der Zellenplatte (122) durch eine kapazitive dielektrische Schicht (121) isoliert ist sowie einen H-förmigen Quer­ schnitt aufweist.
4. Speicheranordnung nach Anspruch 3, dadurch gekennzeichnet, daß der Kondensator aufweist:
eine leitfähig dotierte erste Polysiliziumschicht (61), die der bestehenden Topologie entspricht sowie ein erstes und ein zweites Ende aufweist, wobei das erste Ende mit dem Speicherknotenanschluß Kontakt (52) herstellt und das zweite Ende von einem benachbarten aktiven Bereich durch dickes Oxid (27) isoliert ist;
eine leitfähig dotierte zweite Polysiliziumschicht (91), die an der ersten Polysiliziumschicht (61) anhaftet, wodurch die Speicherknotenplatte (111) mit H-förmigem Querschnitt gebildet wird;
eine Isolierschicht (121) aus dem Kondensator- Dielektrikum, die der Speicherknotenplatte (111) benachbart und mit Ausnahme von Bereichen für die Kontaktstelle (52) an dem ersten Ende und die Iso­ lierung an dem zweiten Ende erstreckungsgleich mit der Speicherknotenplatte (111) ist; und
eine leitfähig dotierte dritte Polysiliziumschicht (122), die die Zellenplatte (122) bildet, die eine obere und eine untere Oberfläche aufweist sowie der Kondensator-Dielektrikumschicht (121) benachbart sowie erstreckungsgleich mit dieser ist.
5. Verfahren zur Herstellung einer DRAM-Anordnung auf einem Siliziumsubstrat, gekennzeichnet durch folgende Schritte:
  • - Erzeugen einer Mehrzahl gesondert voneinander isolierter aktiver Bereiche (21), die in parallelen ineinandergreifenden Reihen und parallelen nicht­ ineinandergreifenden Spalten angeordnet sind;
  • - Erzeugen einer Gate-Dielektrikumschicht (25) oben auf jedem aktiven Bereich (21);
  • - Bilden einer ersten leitfähigen Schicht (22, 23) oben auf der Oberfläche der Anordnung;
  • - Bilden einer ersten dielektrischen Schicht (24) oben auf der ersten leitfähigen Schicht (22, 23);
  • - Markieren und Ätzen der ersten leitfähigen Schicht (22, 23) und der ersten dielektrischen Schicht (24), um eine Mehrzahl von parallelen leit­ fähigen Wortleitungen (12) zu bilden, die entlang der Reihen derart ausgerichtet sind, daß sich jede Wortleitung (12) über einen inneren Teil jedes aktiven Bereichs (21) erstreckt und davon durch einen Überrest der Gate-Dielektrikumschicht (25) getrennt ist;
  • - Bilden von vertikalen dielektrischen Abstandsele­ menten (26) benachbart den Wortleitungen (12);
  • - Erzeugen eines leitfähig dotierten Ziffernlei­ tungsanschlusses und eines leitfähig dotierten Speicherknotenanschlusses in jedem aktiven Bereich (21) an entgegengesetzten Seiten jeder Wortleitung (12);
  • - Bilden einer zweiten dielektrischen Schicht (31) oben auf der Anordnungsoberfläche;
  • - Erzeugen einer ersten ausgerichteten vergrabenen Kontaktstelle an jeden Ziffernleitungsanschluß in jedem aktiven Bereich (21);
  • - Bilden einer zweiten leitfähigen Schicht (32, 33) oben auf der Anordnungsoberfläche, wobei die zweite leitfähige Schicht (32, 33) an den ersten vergrabe­ nen Kontaktstellen direkten Kontakt mit den Ziffernleitungsanschlüssen herstellt;
  • - Bilden einer dritten dielektrischen Schicht (34) oben auf der zweiten leitfähigen Schicht (32, 33);
  • - Maskieren und Ätzen der zweiten leitfähigen Schicht (32, 33) und der dritten dielektrischen Schicht (34) zur Bildung einer Mehrzahl von paral­ lelen leitfähigen Ziffernleitungen (11), die so entlang der Spalten ausgerichtet sind, daß eine Ziffernleitung (11) bei jedem Ziffernleitungsan­ schluß in einer Spalte elektrischen Kontakt her­ stellt, wobei die Ziffernleitungen (11) unter Bildung einer dreidimensionalen, wellenform­ ähnlichen Topologie senkrecht zu und über den Wortleitungen (12) verlaufen;
  • - Bilden sowie planares Ausbilden einer vierten dielektrischen Schicht (42) oben auf der bestehen­ den Anordnungsoberfläche;
  • - Bilden einer fünften dielektrischen Schicht (43) oben auf der planar ausgebildeten vierten dielek­ trischen Schicht (42);
  • - Bilden einer sechsten dielektrischen Schicht (44) oben auf der fünften dielektrischen Schicht (43);
  • - Bilden einer siebten dielektrischen Schicht (45) oben auf der sechsten dielektrischen Schicht (44);
  • - Bilden einer achten dielektrischen Schicht (46) oben auf der siebten dielektrischen Schicht (45);
  • - Erzeugen einer zweiten ausgerichteten vergrabenen Kontaktstelle (52) bei jedem Speicherknotenanschluß in jedem aktiven Bereich (21);
  • - Bilden einer dritten leitfähigen Schicht (71) oben auf der bestehenden Anordnungsoberfläche, die ansprechend auf die bestehende Topologie eine ent­ sprechende Oberflächenkonfiguration annimmt, wobei die dritte leitfähige Schicht (61) bei den zweiten vergrabenen Kontaktstellen (52) Kontakt zu den Speicherknotenanschlüssen herstellt;
  • - planares Ausbilden der dritten leitfähigen Schicht (61);
  • - Bilden sowie planares Ausbilden einer neunten dielektrischen Schicht (71) oben auf der planar ausgebildeten dritten leitfähigen Schicht (61);
  • - Maskieren und Ätzen der neunten dielektrischen Schicht (71), der planar ausgebildeten dritten leitfähigen Schicht (61) und der achten dielektri­ schen Schicht (46), wodurch eine Mustergebung eines unteren Bereichs einer leitfähigen Speicherknoten­ platte erfolgt und durch die Mustergebung die untere Speicherknotenplatte mit der Mitte jedes zugehörigen zweiten vergrabenen Kontakts ausge­ richtet wird;
  • - Bilden einer vierten leitfähigen Schicht (91) oben auf der bestehenden Wafer-Topologie;
  • - Bilden von Polysilizium-Abstandselementen (91) aus der vierten leitfähigen Schicht, wobei die Polysilizium-Abstandselemente (91) an die freilie­ genden Kanten der in ein Muster gebrachten neunten dielektrischen Schicht (71), der in ein Muster gebrachten dritten leitfähigen Schicht (61) und der in ein Muster gebrachten achten dielektrischen Schicht (46) angrenzen und in dem letztgenannten Ätzvorgang die siebte dielektrische Schicht (45) freigelegt wird;
  • - Entfernen der siebten dielektrischen Schicht (45), um dadurch die sechste dielektrische Schicht (44) freizulegen;
  • - Entfernen der neunten (71), der achten (76) und der sechsten (44) dielektrischen Schicht unter Bildung einzelner leitfähiger Speicherknotenplatten (111) mit H-förmigem Querschnitt;
  • - Bilden einer Zellen-Dielektrikumschicht (121) angrenzend an sowie erstreckungsgleich mit der Speicherknotenplatte (111) sowie angrenzend an die Anordnungsoberfläche; und durch
  • - Bilden einer fünften leitfähigen Schicht (122) angrenzend an sowie erstreckungsgleich mit der Zellen-Dielektrikumschicht (121) zur Bildung einer für die gesamte Speicheranordnung gemeinsamen Zellenplatte (122).
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß die erste leitfähige Schicht (22, 23) und die zweite leitfähige Schicht (32, 32) eine Schicht aus Silizid und dotiertem Polysilizium aufweisen.
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß die Silizidschicht aus der im wesentlichen aus Wolframsilizid und Titan­ silizid bestehenden Gruppe ausgewählt ist.
8. Verfahren nach einem der Ansprüche 5 bis 7, dadurch gekennzeichnet, daß es sich bei der vierten (42), der sechsten (44) der achten (46) und der neunten (71) dielektrischen Schicht und der Gate- Dielektrikumschicht (25) um Oxidschichten handelt.
9. Verfahren nach einem der Ansprüche 5 bis 8, dadurch gekennzeichnet, daß die fünfte (43) und die siebte (45) dielektrische Schicht aus Nitrid bestehen.
10. Verfahren nach einem der Ansprüche 5 bis 9, dadurch gekennzeichnet, daß die dritte (61), die vierte (91) und die fünfte (122) leitfähige Schicht aus dotiertem Polysilizium bestehen.
11. Verfahren zur Herstellung eines DRAM-Speicher­ kondensators auf einem Siliziumsubstrat (20) mit aktiven Bereichen (21), Wortleitungen (12) und Ziffernleitungen (11), gekennzeichnet durch folgende Schritte:
  • - Bilden und planares Ausbilden einer ersten dielektrischen Schicht (42) auf der bestehenden Oberfläche des Siliziumsubstrats (20), wobei ein unterer Bereich der ersten dielektrischen Schicht (42) der vorhandenen Topologie entspricht;
  • - Bilden einer zweiten dielektrischen Schicht (43) oben auf der planar ausgebildeten ersten dielektrischen Schicht (42);
  • - Bilden einer dritten dielektrischen Schicht (44) oben auf der zweiten dielektrischen Schicht (43);
  • - Bilden einer vierten dielektrischen Schicht (45) oben auf der dritten dielektrischen Schicht (44);
  • - Bilden einer fünften dielektrischen Schicht (46) oben auf der vierten dielektrischen Schicht (45);
  • - Erzeugen einer zweiten ausgerichteten vergrabe­ nen Kontaktstelle (52) an jeden Speicher­ knotenanschluß in jedem aktiven Bereich (21);
  • - Bilden einer ersten leitfähigen Schicht (61) oben auf der bestehenden Anordnungsoberfläche, die dadurch eine Oberflächenkonfiguration ansprechend auf die bestehende Topologie annimmt, wobei die dritte leitfähige Schicht (61) bei den zweiten ausgerichteten vergrabenen Kontaktstellen (52) Kontakt zu den Speicherknotenanschlüssen herstellt;
  • - planares Ausbilden der ersten leitfähigen Schicht (61);
  • - Bilden und planares Ausbilden einer sechsten dielektrischen Schicht (71) oben auf der ersten leitfähigen Schicht (61);
  • - Maskieren und Ätzen der sechsten dielektrischen Schicht (71), der ersten leitfähigen Schicht (61) und der fünften dielektrischen Schicht (46), wodurch eine Mustergebung eines unteren Bereichs einer leitfähigen Speicherknotenplatte erfolgt und durch die Mustergebung die untere Speicher­ knotenplatte mit dem Zentrum jedes zugehörigen zweiten vergrabenen Kontakts (52) ausgerichtet wird;
  • - Bilden einer zweiten leitfähigen Schicht (91) oben auf der bestehenden Wafer-Topologie;
  • - Bilden von Polysilizium-Abstandselementen (91) aus der zweiten leitfähigen Schicht (91), wobei die Polysilizium-Abstandselemente (91) den frei­ liegenden Kanten der in ein Muster gebrachten sechsten dielektrischen Schicht (71), der in ein Muster gebrachten ersten leitfähigen Schicht (61) und der in ein Muster gebrachten fünften dielek­ trischen Schicht (46) benachbart sind und durch den letzgenannten Ätzvorgang die vierte di­ elektrische Schicht (45) freigelegt wird;
  • - Entfernen der vierten dielektrischen Schicht (45), um dadurch die dritte dielektrische Schicht (44) freizulegen;
  • - Entfernen der sechsten (71), der fünften (46) und der dritten (44) dielektrischen Schicht unter Schaffung einzelner leitfähiger Speicherknoten­ platten (111) mit H-förmigem Querschnitt;
  • - Bilden einer Zellen-Dielektrikumschicht (121) angrenzend an sowie erstreckungsgleich mit der Speicherknotenplatte (111) sowie benachbart der Anordnungsoberfläche; und durch
  • - Bilden einer dritten leitfähigen Schicht (122) angrenzend an sowie erstreckungsgleich mit der Zellen-Dielektrikumschicht (121) zur Bildung einer für die gesamte Speicheranordnung gemein­ samen Zellenplatte (122).
12. Verfahren nach Anspruch 5 und 11, dadurch gekennzeichnet, daß alle dielektrischen Schichten aus der im wesentlichen Oxid und Nitrid bestehenden Gruppe ausgewählt werden.
13. Verfahren nach Anspruch 11 oder 12, dadurch gekennzeichnet, daß die erste (42), die dritte (44), die fünfte (46) und die siebte (71) dielektrische Schicht aus Oxid bestehen.
14. Verfahren nach einem der Ansprüche 11 bis 13, dadurch gekennzeichnet, daß die zweite (43) und die vierte (45) dielektrische Schicht aus Nitrid bestehen.
15. Verfahren nach einem der Ansprüche 11 bis 14, dadurch gekennzeichnet, daß die erste (61), die zweite (91) und die dritte (122) leitfähige Schicht aus dotiertem Polysilizium bestehen.
16. Verfahren nach Anspruch 10 und 15, dadurch gekennzeichnet, daß das dotierte Poly­ silizium durch chemische Gasphasenabscheidung niedergeschlagen wird.
17. Verfahren nach Anspruch 5 und 11, dadurch gekennzeichnet, daß alle dielektrischen Schichten durch chemische Gasphasenabscheidung niedergeschlagen werden.
18. Verfahren nach Anspruch 5 und 11, dadurch gekennzeichnet, daß die Zellen-Dielek­ trikumschicht (111) aus der im wesentlichen aus Nitrid, oxidiertem Nitrid, Ta2O5, oxidiertem Ta2O5 und SrTio3 bestehenden Gruppe ausgewählt wird.
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