JPH05175451A - スタック型ｈ字形セルキャパシタおよびその製造方法 - Google Patents

スタック型ｈ字形セルキャパシタおよびその製造方法

Info

Publication number
JPH05175451A
JPH05175451A JP4143656A JP14365692A JPH05175451A JP H05175451 A JPH05175451 A JP H05175451A JP 4143656 A JP4143656 A JP 4143656A JP 14365692 A JP14365692 A JP 14365692A JP H05175451 A JPH05175451 A JP H05175451A
Authority
JP
Japan
Prior art keywords
dielectric layer
layer
forming
storage node
conductive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP4143656A
Other languages
English (en)
Inventor
Pierre Fazan
ピエール・ファザン
Hiang C Chan
ヒャン・シー・チャン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of JPH05175451A publication Critical patent/JPH05175451A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/86—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions
    • H01L28/87—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】 本発明は、Ｈ字形の断面を調節でき、キャパ
シタプレートの表面積を従来のスタック型キャパシタに
比べて２００％ないしそれ以上増加させることができる
三次元ポリシリコン記憶ノードプレート（１１１）を提
供することを目的とする。 【構成】 本発明の方法によれば、従来のスタック型キ
ャパシタの製造方法を、スタック型Ｈ字形セル（ＳＨ
Ｃ）と呼ぶ三次元スタック型キャパシタを製造するため
に改良する。本発明におけるＳＨＣとは、ＤＲＡＭの製
造プロセスにおいて使用されるキャパシタ記憶セルのこ
とである。ＳＨＣは、Ｈ字形断面の上部と下方に延びて
埋設接触子（５２）を介して活性領域（２１）と接触す
る下部を含むポリシリコン記憶ノード（１１１）構造か
らなる。ポリシリコン記憶ノード（１１１）構造は、ポ
リシリコン層（１２２）を、誘電体層（１２１）を間に
挟みながら被せ、ＳＨＣキャパシタを完成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体回路メモリ装置
に係り、特に高密度のダイナミックランダムアクセスメ
モリ（ＤＲＡＭ）アレイに使用される三次元スタック型
（stacked)セルキャパシタに関する。
【０００２】
【従来の技術】ダイナミック半導体メモリ装置において
は、記憶ノードとなるキャパシタ・セルプレートが十分
な大きさを有し、寄生容量や回路の作動中に生ずるノイ
ズにかかわらず適量の電荷もしくは容量を保持できるこ
とが重要である。ところで、多くの半導体集積回路にお
いて、回路密度はかなりの率で上昇を続けている。この
ため、上述のように記憶ノードの容量を維持すること
は、ＤＲＡＭアレイの密度が将来世代のメモリ装置に向
けて増加を続けている限り重要となる。
【０００３】所望の容量を保持しながら記憶セルを稠密
に充填できるということは、もし拡張メモリアレイ装置
を間違いなく製造しようとするならば、半導体製造技術
にとって重要な要求となる。
【０００４】稠密に充填されたメモリ装置の中で記憶ノ
ードの大きさを維持・増大する一つの方法は、「スタッ
ク型記憶セル」を配置することである。このスタック型
記憶セルを利用する場合は、多結晶シリコン（以下「ポ
リシリコン」ともいう）等の導電体を、シリコンウエハ
のアクセス装置上に、二つのポリシリコンに挟まれる誘
電体層を含めて二層ないしそれ以上蒸着する。このよう
にして構成されたセルは、スタック型キャパシタセル
（ＳＴＣ;stacked capacitor cell)として知られてい
る。このようなセルは、キャパシタプレート用アクセス
装置上の空間を利用するもので、高い誘電率を有するプ
レート内（inter-plate;インタープレート）絶縁層に接
続して使用され、ソフトエラーの発生率（soft error r
ate;ＳＥＲ）が低いという利点を有する。
【０００５】
【発明が解決しようとする課題】しかしながら、記憶電
極領域がそのセル領域内に限定されるようになると、従
来のＳＴＣキャパシタでは、十分な記憶容量を得るのは
難しい。また、ＳＴＣキャパシタにおいては、一度絶縁
厚さが適量に定められると、ポリシリコン間の良好な絶
縁破壊特性を維持することが、大きな関心事となる。
【０００６】エマら「１６Ｍおよび６４Ｍ用三次元スタ
ック型キャパシタ」，ＩＤＥＭ，ディジタル技術，第59
2-595 頁（1988年）（T. Ema et al.,"3-DIMENSIONAL S
TACKED CAPACITOR CELL FOR 16M AND 64M DRAMS,"IDEM,
Dig. Tech. Papers, pp.592-595,(1988))は、三次元ス
タック型キャパシタのフィン構造体について論じてい
る。
【０００７】ここで、このフィンの構造とその製造仕様
は、上述の文献の第５９３頁にある第１図に示してある
が、記憶ノードは、「フィン（ひれ）」と呼ばれる２つ
のポリシリコン層およびこれらフィン間の空隙により形
成される。フィンの数は増やすことができるが、それは
採用する設計技術に依存する。キャパシタの誘電体フィ
ルムは、ポリシリコンのフィンを被覆し、かつこれらの
間の空隙を充填しながら、ポリシリコンフィン（キャパ
シタセルプレートとして使用される）の表面全体を包囲
する。この構造体は今日知られている方法で製造するこ
とができ、また記憶容量を増大させることができる。し
かし、このフィン構造体は、サブミクロン程度（例えば
０．２ミクロン）の設計のＤＲＡＭセルの場合は、セル
プレートを構成する数個のフィンの厚さが最小限度のも
のよりずっと厚くなるため、適当なものではなくなる。
加えて、このフィン構造体を製造する場合は、このフィ
ン構造体を、隣接する２本のワード線とディジット線の
間に正確に配置しなければならない。また、このように
記憶ノードとなるポリシリコンを記憶ノードの接触子に
重ねるように配置する場合は、セル領域を大きくしなけ
ればならず、上述の０．２ミクロン設計のＤＲＡＭセル
には適さなくなる。
【０００８】また、イノウエら「薄いボックス構造の記
憶ノードを備えた新しいスタック型キャパシタセル」，
S.S.D.M.第２１回会合要約第141-144 頁（1989年）（S.
Inoue et al.,"A New Stacked Capacitor Cell with T
hin Box StructuredStorageNode," Ext. Abst., 21th C
onf. on S.S.D.M., pp. 141 - 144, 1989)は、ボックス
型のＳＴＣについて論じている。このボックス型ＳＴＣ
は、記憶ノードの内表面積を拡大することにより、有効
容量領域を拡張する。
【０００９】そこで、本発明は、従来のスタック型キャ
パシタの製造工程に何らフォトリソグラフィー工程を追
加することなく、Ｈ字形の断面を有する三次元スタック
型キャパシタセルを製造できる方法を提供することを目
的とする。本発明によれば、キャパシタの底部プレート
（記憶ノードプレート）は、ディジット線に平行に配置
され、自己配列型埋設接触子（ノード接触子）によりア
クセストランジスタの活性領域に接続される。
【００１０】さらに本発明によれば、記憶ノードは、ノ
ード接触子上に正確に配列する必要はなく、現在のリソ
グラフィー技術による解像度で、より小さいセル領域を
製造することができる。
【００１１】
【課題を解決するための手段および作用】本発明は、高
密度・大容量ＤＲＡＭの製造プロセスにおいて、記憶セ
ルの表面積を最大にすることを目的とする。本発明にお
いては、既存のスタック型キャパシタの製造プロセス
を、本発明に係る三次元スタック型キャパシタ（以下
「スタック型Ｈ字形セル（ＳＨＣ）」と呼ぶ）を形成す
べく改良する。ＳＨＣの設計とは、本発明に係るキャパ
シタ記憶セルを製造することである。しかし、当業者に
は、本発明に係る工程をＶＲＡＭその他のメモリセルの
製造プロセスに組み込むことも容易であろう。
【００１２】本発明においては、従来の方法を用いてシ
リコンウエハを用意した後、二つのポリシリコン中間接
続層を蒸着・パターニングし、ＳＨＣを製造する。この
ポリシリコンは、特定の領域において、ディジット線と
平行に走るＨ字形の断面をもつ記憶ノード構造体を形成
する。この三次元Ｈ字形構造体は、各記憶セルについて
キャパシタプレートの表面積を増加させる。よって、こ
のような三次元Ｈ字形構造体は、従来のＳＴＣセルに比
べ、記憶ノードとして使用する面積を拡大できるという
利点を有する。
【００１３】
【実施例】本発明の一実施例に係るスタック型Ｈ字形キ
ャパシタセルは図１に示す断面を有するが、本発明に係
る方法は、添付の図２ないし図１３に連続して示すよう
に、高密度・大容量ＤＲＡＭの製造プロセスにおいて、
記憶セルの表面積を最大にすることを目的とするもので
ある。
【００１４】シリコンウエハは、セルアレイの製造まで
に従来の方法で用意しておく。そこで以下に、本発明に
よるワード線、ディジット線およびキャパシタセルの製
造方法を説明する。
【００１５】各セルのキャパシタは、セル内で埋設接触
子と接触するが、このキャパシタは隣接するセルの活性
領域にも延び出る。アレイ内の各活性領域は、厚いフィ
ールド酸化膜で互いに離隔され、各活性領域は、ディジ
ット線間に列（カラム；column）、また非ディジット線
間に行（ロウ；row)の形で配置されるか、または垂直お
よび水平方向に互いに平行に線状に配置される。活性領
域は、用途に応じてドープ（添加）され、ＮＭＯＳもし
くはＰＭＯＳ型の電界効果トランジスタとなる活性ＭＯ
Ｓトランジスタを形成するために用いられる。
【００１６】図２は、ＳＨＣキャパシタのディジット線
１１、ワード線１２および記憶ノードプレート１３を備
えた主要な構造ブロックを含む、完成した多層メモリア
レイの一部を示す平面図である。
【００１７】図３に示すように、ポリシリコン２２は、
これを覆うケイ化物２３および誘電体（酸化物もしくは
窒化物）２４とともに、ワード線１２を形成するようパ
ターン形成される。ケイ化物２３は、ケイ化タングステ
ン（WSi2）、ケイ化チタン（TiSi2 ）その他の類似ケイ
化物から選択される。ポリシリコン２２は、ケイ化物２
３と組み合わさってワード線１２用の導電体を形成する
よう、所定の導電型にドープされる。ワード線１２は、
誘電体スペーサ（これも酸化物もしくは窒化物）２６に
より、互いに、またその後形成される導電層と離隔され
る。ワード線１２は、ゲート酸化膜２５の薄膜もしくは
フィールド酸化膜２７の厚膜上に、ディジット線形成前
に蒸着しておく。活性領域２１は、シリコンウエハ２０
内に従来の方法によって所望の導電型にドープする。こ
うしてウエハ２０は、ワード線１２の上にこれと垂直に
走るディジット線を形成する用意ができたことになる。
【００１８】図４は、このメモリアレイに形成されたデ
ィジット線１１を示す。すでに形成されている活性領域
２１を、この後に形成されるディジット線１１と離隔す
るため、これまでの形状との整合性を有する誘電体層３
１が、ウエハ２０の表面上に蒸着される。そして、誘電
体層３１を貫通して、埋設ディジット線接触子が、所望
の位置で活性層２１にアクセスできるよう、この誘電体
層３１をエッチング、そしてパターン形成する（埋設デ
ィジット線接触子は図３においては見ることができな
い）。埋設ディジット線接触子を設置した後、ディジッ
ト線１１は、ポリシリコン３２、ケイ化物３３および誘
電体３４からなるパターン層からつくり上げられる。誘
電体３４は窒化物もしくは酸化物から形成され、均一な
層ができることから化学蒸着（ＣＶＤ）によって蒸着す
るのが好ましい。ポリシリコン３２は、ケイ化物３３と
電気的に結合してディジット線１１用の導電体として働
くよう、予め所定の導電型にドープしておく。ケイ化物
３３は、ケイ化タングステン（WSi2）、ケイ化チタン
（TiSi2)その他の類似ケイ化物から選択される。ディジ
ット線１１は、ワード線１２（図３に示した）の上にこ
れと垂直方向に横断して設けられ、しかもウエハ２０の
表面と一体になるため、ディジット線とワード線の両方
向に波打った形状の構造物ができる。そして、今度は第
２番目の誘電体（窒化物もしくは酸化物）が蒸着され、
この誘電体の垂直誘電体スペーサ３５を形成するための
異方性エッチングが行われる。
【００１９】ここまでのプロセスは、従来のスタック型
キャパシタセルを含むアレイの製造プロセスを踏襲した
ものである。しかし以後のプロセスは、本発明に係るＳ
ＩＣ記憶キャパシタを備えたアレイ独特のものである。
【００２０】図５〜図１３は、図３から引続く好ましい
態様の製造工程を示すもので、本発明をより分りやすく
説明する、平行なワード線１２の断面図である。よっ
て、以下に本発明の好ましい態様をこれらワード線の断
面図を参照して説明する。
【００２１】図５に示すように、ワード線１２は、厚い
第１の酸化膜４２、薄い第１の窒化膜４３、薄い第２の
酸化膜４４、厚い第２の窒化膜４５および厚い第３の酸
化膜４６の５つの膜からなる誘電体複合膜４１によって
被覆される。各誘電体膜４２〜４６の厚さは、第３の酸
化膜４６のそれを除いてはさほど重要ではない。第３の
酸化膜４６は、最終的に完成される記憶ノードプレート
の高さを規定する。しかし、酸化膜と窒化膜を交互に積
層することは重要である。この意味は後の工程で明らか
となろう。
【００２２】図６に示すように、活性領域２１に対する
埋設接触子は、ウエハ表面のフォトレジスト５１で被覆
した位置にある。そこで、適当なフォトマスクを当ては
めた後、異方性エッチングを施して埋設接触子５２用の
開口を形成し、活性領域２１へのアクセスを可能にす
る。
【００２３】さて、つぎは図７に示すように、フォトレ
ジスト５１（図６参照）を剥してこれまでの形状との整
合性があるポリシリコン６１の厚膜を蒸着し、かつその
蒸着表面を平滑にする。ここで、ポリシリコン層６１
は、埋設接触子５２を介して活性領域２１と接続する。
【００２４】この後は図８に示すように、整合性の厚い
酸化膜７１を好ましくはＣＶＤにより蒸着し、平滑化す
る。酸化膜７１はすでに形成されている酸化膜４６との
組み合わせにより、この後完成されるＳＨＣキャパシタ
の全表面積を決定するという重要な役割を担う。このた
め、この酸化膜７１の厚さは制御される。
【００２５】ついで、図９に示すように、酸化膜７１、
ポリシリコン層６１および酸化膜４６の一部に適当なフ
ォトマスクを適用し、酸化膜７１、ポリシリコン層６１
および酸化膜４６のフォトマスクで保護されていない部
分をエッチング除去することにより、好ましくは埋設接
触子５２を中心としてその上方でパターン形成される。
なお、このエッチングは窒化膜４５において食い止めら
れる。
【００２６】つぎに、図１０に示すように、フォトレジ
スト８１（図９参照）を取り除き、ポリシリコン層を蒸
着する。このポリシリコン層は次いでエッチングし、そ
の下にある酸化膜７１を露出させながら、パターニング
されたポリシリコン層６１の端部と接続するポリシリコ
ンスペーサ９１を形成する。
【００２７】その後、図１１に示すように、第２の窒化
膜４５をエッチングにより除去し、酸化膜４４と４６を
露出させる。また図１２に示すように、酸化膜４４，４
６および７１もエッチングにより除去され、後には、パ
ターニングされたポリシリコン層６１とポリシリコンス
ペーサ９１からなるＨ字形の断面を有するポリシリコン
構造体が残る。このＨ字形のポリシリコン構造体は、こ
こで所望の導電型（ｎ型もしくはｐ型）にドーピングさ
れ、導電性ポリシリコンからなる記憶ノードプレートと
して機能することになる。
【００２８】最後に、図１３に示すように、ポリシリコ
ン記憶ノードプレート１１１のドーピングの後、このポ
リシリコン記憶ノードプレート１１１と整合する窒化膜
絶縁層１２１を蒸着する。この窒化膜１２１は、ＳＨＣ
用のキャパシタ絶縁層として作用する。なお、この好ま
しい態様においては、キャパシタ絶縁層として窒化膜１
２１を採用したが、Ta2O5 やSrTiO3など高い誘電率を有
する物質も使用できる。また、窒化膜やTa2O5 層はさら
に酸化することもできる。窒化膜１２１を蒸着した後
は、整合性のポリシリコン１２２をブランケット蒸着す
る。ポリシリコン１２２は、活性領域２１に要求される
導電型に応じてｎ型もしくはｐ型にドーピングされる。
これで、ポリシリコン１２２は、ＳＨＣ記憶キャパシタ
最上層のポリシリコン・キャパシタ・セルプレートとし
て機能することになり、またこのポリシリコン１２２は
アレイ中の全ＳＨＣ記憶キャパシタに共通のセルプレー
トにもなる。このＳＨＣキャパシタを製造するために用
いたすべての整合性ポリシリコン層は、好ましくはＣＶ
Ｄにより蒸着されるが、他の蒸着方法も整合性の層が形
成されるならば使用することができる。
【００２９】ポリシリコン記憶ノードプレート１１１の
特異な形（Ｈ字形）および、このプレート１１１上に展
開する最上層キャパシタ・セルプレート１２２のおかげ
で、かなり広いキャパシタプレートの表面積が記憶ノー
ドに確保される。こうなると、容量は、主にキャパシタ
セルプレートの表面積によって決定されるため、三次元
Ｈ字形セル構造の場合は、従来のＳＴＣキャパシタと比
べ、ＳＴＣ記憶セルのスペースを増やさなくても、表面
積が２００％ないしそれ以上増える。そして、このよう
に、所与の容量に対して高密度の記憶ノードが実現され
るため、より小さな表面積のセルを実現することもでき
る。
【００３０】これまで、本発明は好ましい態様に従って
説明したが、当業者にとって容易な構造および方法につ
いての種々の変形も、本発明の引用形式の請求項から逸
脱しない範囲で本発明の中に含まれる。
【００３１】
【発明の効果】以上説明したように、本発明によれば、
高密度・大容量ＤＲＡＭの製造プロセスにおいて、記憶
セルの表面積を最大にする方法が提供される。また本発
明によれば、従来のスタック型キャパシタの製造工程に
何のフォトリソグラフィー工程を追加しなくても三次元
スタック型キャパシタセルを製造できる。
【図面の簡単な説明】
【図１】本発明の方法により完成したスタック型Ｈ字形
セルの断面図。
【図２】ディジット線、ワード線および記憶キャパシタ
を示す、製造の中途におけるウエハの一部平面図。
【図３】図２のＡ−Ａ線断面図。
【図４】図２のＢ−Ｂ線断面図。
【図５】ディジット線（図示せず）およびワード線（図
示）上に整合性の、第１酸化膜、第１窒化膜、第２酸化
膜、第２窒化膜および第３酸化膜を順に積層した誘電体
複合層を形成した後の図３のウエハ部の断面図。
【図６】埋設接触子をフォトエッチングした後の図５の
ウエハの断面図。
【図７】第１のポリシリコン層を蒸着・平滑化した後の
図６のウエハの断面図。
【図８】厚い酸化膜を蒸着・平滑化した後の図７のウエ
ハの断面図。
【図９】記憶ノードプレートをパターニングした後の図
８のウエハの断面図。
【図１０】フォトレジストを取り除き、第２のポリシリ
コン層を蒸着し、この第２のポリシリコン層をエッチン
グしてポリシリコンスペーサを形成した後の図９のウエ
ハの断面図。
【図１１】第２の窒化膜をエッチングした後の図１０の
ウエハの断面図。
【図１２】第２、第３および第４の酸化膜をエッチング
した後の図１１のウエハの断面図。
【図１３】整合性のセル誘電体および第３のポリシリコ
ン層をブランケット蒸着した後の図１２のウエハの断面
図。
【符号の説明】
５２ 接触子 ６１ 第１のポリシリコン層 ９１ 第２のポリシリコン層 １２１ 記憶ノードプレート １２１ キャパシタ誘電体層 １２２ 第３のポリシリコン層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヒャン・シー・チャン アメリカ合衆国、83706 アイダホ州、ボ イーズ、ジケラー・レーン ナンバー３ 3675

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 半導体装置における記憶キャパシタであ
    って、 所定の導電型にドープされた第１のポリシリコン層（６
    １）であって、アクセス装置の記憶ノード接合子（５
    ２）に接する第１の終端および、隣合う導電体とは誘電
    体層を介して離隔される第２の終端を有する第１のポリ
    シリコン層（６１）と、 前記第１のポリシリコン層（６１）に接する、所定の導
    電型にドープされた第２のポリシリコン層（９１）であ
    って、Ｈ字形断面を有する記憶ノードプレート（１１
    １）を形成する第２のポリシリコン層（９１）と、 前記記憶ノードプレート（１１１）に隣接し、前記第１
    のポリシリコン層（６１）の第１の終端における接合子
    （５２）の領域および第２の終端における離隔領域を除
    いて記憶ノードプレート（１１１）ととに延びるキャパ
    シタ誘電体を含む絶縁層（１２１）と、 上面と下面を有し前記誘電体層（１２１）に隣接してこ
    の誘電体層（１２１）とともに延びるセルプレート（１
    ２２）を形成する、所定の導電型にドープされた第３の
    ポリシリコン層（１２２）を備えた記憶キャパシタ。
  2. 【請求項２】 前記半導体装置は実質的にＤＲＡＭおよ
    びＶＲＡＭからなる群より選ばれる請求項１記載の記憶
    キャパシタ。
  3. 【請求項３】 前記シリコン基板（２０）上に設置され
    るＤＲＡＭメモリアレイであって、 平行なディジット線間のカラムと平行な非ディジット線
    間のロウによって区画される複数の活性領域（２１）で
    あって、離隔手段（２７）によって互いに分離されなが
    ら、それぞれがディジット線接合および記憶ノード接合
    を有する活性領域（２１）と、 各前記活性領域（２１）内のディジット線接合と記憶ノ
    ード接合を橋渡すように前記ロウに整列して配置される
    複数の平行な導電性ワード線（１２）であって、それぞ
    れが、対応する活性領域（２１）とはゲート絶縁層（２
    ５）を介して絶縁されるワード線（１２）と、 前記カラム内でディジット線接合を形成するように、カ
    ラムに沿って整列して配置される複数の平行な導電性デ
    ィジット線（１１）であって、前記ワード線（１２）の
    上部に離隔手段（３１）を介してこのワード線（１２）
    とは電気的に分離されながらワード線（１２）とは垂直
    方向に延びることによって三次元波状構造を形成する導
    電性ディジット線（１１）と、 各活性領域（２１）に形成される少なくとも一個の記憶
    キャパシタであって、それぞれが、全アレイに共通なセ
    ルプレート（１２２）および、その対応する活性領域
    （２１）と電気的な接触をし、かつセルプレート（１２
    ２）からは絶縁されるＨ字形の記憶ノードプレート（１
    １１）を備えるキャパシタを有するメモリアレイ。
  4. 【請求項４】 前記キャパシタは、 既存の層の形状に整合しながら所定の導電型にドープさ
    れる第１のポリシリコン層（６１）であって、前記記憶
    ノード接合に接する第１の終端および、隣合う活性領域
    （２１）とは厚い酸化膜（２７）を介して離隔される第
    ２の終端を有する第１のポリシリコン層（６１）と、 前記第１のポリシリコン層（６１）に接し、所定の導電
    型にドープされた第２のポリシリコン層（９１）であっ
    て、Ｈ字形断面を有する記憶ノードプレート（１１１）
    を形成する第２のポリシリコン層（９１）と、 前記記憶ノードプレート（１１１）に隣接し、前記第１
    のポリシリコン層（６１）の第１の終端における接合子
    （５２）の領域および第２の終端における離隔領域を除
    いて記憶ノードプレート（１１１）とともに延びるキャ
    パシタ誘電体（１２１）を含む絶縁層と、 上面と下面を有し前記誘電体層（１２１）に隣接してこ
    の誘電体層（１２１）とともに延びるセルプレート（１
    ２２）を形成する、所定の導電型にドープされた第３の
    ポリシリコン層（１２２）を備えた請求項３記載のメモ
    リアレイ。
  5. 【請求項５】 シリコン基板（２０）上にＤＲＡＭアレ
    イを製造する方法であって、 平行なディジット線間のカラムと平行な非ディジット線
    間のロウの中に設けられる、複数の相互に分離された活
    性領域（２１）を形成する工程と、 各活性領域（２１）の表層にゲート絶縁層（２５）を形
    成する工程と、 前記アレイの表層に第１の導電層（２２，２３）を形成
    する工程と、 前記第１の導電層（２２，２３）上に第１の誘電体層
    （２４）を形成する工程と、 前記第１の導電層（２２，２３）および第１の誘電体層
    （２４）にマスクを施してエッチングし、前記ロウに沿
    って延びる複数の平行な導電ワード線（１２）を、それ
    ぞれが前記各活性領域（２１）内を横切り、かつ前記ゲ
    ート絶縁層（２５）のエッチング残留物によって各活性
    領域（２１）から離隔されるように形成する工程と、 前記パターン形成されたワード線（１２）壁に隣接して
    垂直誘電体スペーサ（２６）を形成する工程と、 前記活性領域（２１）内部の各ワード線（１２）の反対
    側に、所定の導電型にドープされたディジット線接合と
    記憶ノード接合を形成する工程と、 露出しているアレイ表層上に第２の誘電体層（３１）を
    形成する工程と、 前記活性領域（２１）における各ディジット線接合に第
    １の整列埋設接触領域を形成する工程と、 露出しているアレイ表層状に、前記第１の整列埋設接触
    領域において前記ディジット線接合に直接接触する第２
    の導電層（３２，３３）を形成する工程と、 前記第２の導電層（３２，３３）上に第３の誘電体層
    （３４）を形成する工程と、 前記第２の導電層（３２，３３）および第３の誘電体層
    （３４）にマスクを施してエッチングし、前記カラムに
    沿って延びる複数の平行な導電性ディジット線（１１）
    を、前記カラム内において各ディジット線接合と電気的
    に接触しながら、前記ワード線（１２）の上部にワード
    線（１２）とは垂直方向に延びることによって三次元波
    状構造物を形づくるように、形成する工程と、 既存のアレイ表層上に第４の誘電体層（４２）を形成
    し、平滑化する工程と、 前記第４の誘電体層（４２）の上に第５の誘電体層（４
    ３）を形成する工程と、 前記平滑化した第５の誘電体層（４３）の上に第６の誘
    電体層（４４）を形成する工程と、 前記第６の誘電体層（４４）の上に第７の誘電体層（４
    ５）を形成する工程と、 前記第７の誘電体層（４５）の上に第８の誘電体層（４
    ６）を形成する工程と、 前記各活性領域（２１）における各記憶ノード接合に第
    ２の整列埋設接触領域（５２）を形成する工程と、 前記波状構造物に対応する波形の構造を有する前記アレ
    イの表層上に、第３の導電層（６１）を、前記第２の埋
    設接触領域（５２）において前記記憶ノード接合と接触
    するように形成する工程と、 前記第３の導電層（６１）を平滑化する工程と、 前記平滑化した第３の導電層（６１）の上に第９の誘電
    体層（７１）を形成し、平滑化する工程と、 前記第９の誘電体層（７１）、前記平滑化した第３の導
    電層（６１）および前記第８の誘電体層（４６）にマス
    クを施してエッチングし、導電性記憶ノードプレートの
    下部をこれに対応する第２の埋設接触子（５２）の中心
    に揃えてパターニングする工程と、 既存のウエハの形状に適合させて第４の導電層（９１）
    を形成する工程と、 前記第４の導電層（９１）から、前記パターン形成され
    た第９の導電層（７１）、第３の導電層（６１）および
    第９の誘電体層（４６）の露出した端部に隣接するポリ
    シリコンのスペーサ（９１）を、前記第７の誘電体層
    （４５）を露出させるエッチングによって形成する工程
    と、 前記第７の誘電体層（４５）を除去し、前記第６の誘電
    体層（４４）を露出させる工程と、 前記第９の誘電体層（７１）、第８の誘電体層（４６）
    および第６の誘電体層（４４）を除去し、Ｈ字形の断面
    を有する各導電性の記憶ノードプレート（１１１）を形
    成する工程と、 前記記憶ノードプレート（１１１）および前記アレイの
    表層に隣接してこの記憶ノードプレート（１１１）とと
    もに拡がるセル誘電体層（１２１）を形成する工程と、 前記セル誘電体層（１２１）に隣接してこのセル誘電体
    層（１２１）とともに拡がる第５の導電層（１２２）を
    形成して、全メモリアレイ共通のセルプレート（１２
    ２）を形成する工程を含む方法。
  6. 【請求項６】 前記第１の導電層（２２，２３）および
    前記第２の導電層（３２，３３）は、ケイ化物層および
    ドープしたポリシリコン層を含む請求項５記載の方法。
  7. 【請求項７】 前記ケイ化物層は、実質的にケイ化タン
    グステンおよびケイ化チタンからなる群より選ばれる請
    求項６記載の方法。
  8. 【請求項８】 前記第４の誘電体層（４２）、第６の誘
    電体層（４４）、第８の誘電体層（４６）および第９の
    誘電体層（７１）ならびにゲート誘電体層（２５）は酸
    化物である請求項５記載の方法。
  9. 【請求項９】 前記第５の誘電体層（４３）および第７
    の誘電体層（４５）は窒化物である請求項５記載の方
    法。
  10. 【請求項１０】 前記第３の導電層（６１）、第４の導
    電層（９１）および第５の導電層（１２２）はドーピン
    グを施したポリシリコンである請求項５記載の方法。
  11. 【請求項１１】 シリコン基板（２０）上に、活性領域
    （２１）、ワード線（１２）およびディジット線（１
    １）を有する記憶キャパシタを製造する方法であって、 既存のシリコン基板表面に、下部がこの基板の形状と整
    合性のある第１の誘電体層（４２）を形成し、平滑化す
    る工程と、 前記平滑化した第１の誘電体層（４２）の上に第２の誘
    電体層（４３）を形成する工程と、 前記第２の誘電体層（４３）の上に第３の誘電体層（４
    ４）を形成する工程と、 前記第３の誘電体層（４４）の上に第４の誘電体層（４
    ５）を形成する工程と、 前記第４の誘電体層（４５）の上に第５の誘電体層（４
    ６）を形成する工程と、 前記各活性領域（２１）における各記憶ノード接合に第
    ２の整列埋設接触領域（５２）を形成する工程と、 既存の形状に対応する表面形状を有する前記アレイの表
    面上に、第１の導電層（６１）を、前記第２の埋設接触
    領域（５２）において前記記憶ノード接合と接触するよ
    うに形成する工程と、 前記第１の導電層（６１）を平滑化する工程と、 前記第１の導電層（６１）の上に第６の誘電体層（７
    １）を形成し、平滑化する工程と、 前記第６の誘電体層（７１）、前記第１の導電層（６
    １）および前記第５の誘電体層（４６）にマスクを施し
    てエッチングし、導電性記憶ノードプレートの下部をこ
    れに対応する第２の埋設接触子（５２）の中心に揃えて
    パターニングする工程と、 既存のウエハの形状に適合させて第２の導電層（９１）
    を形成する工程と、 前記第２の導電層（９１）から、前記パターン形成され
    た第６の導電層（７１）、第１の導電層（６１）および
    第５の誘電体層（４６）の露出した端部に隣接するポリ
    シリコンのスペーサ（９１）を、前記第４の誘電体層
    （４５）を露出させるエッチングによって形成する工程
    と、 前記第４の誘電体層（４５）を除去し、前記第３の誘電
    体層（４４）を露出させる工程と、 前記第６の誘電体層（７１）、第５の誘電体層（４６）
    および第３の誘電体層（４４）を除去し、Ｈ字形の断面
    を有する各導電性の記憶ノードプレート（１１１）を形
    成する工程と、 前記記憶ノードプレート（１１１）および前記アレイの
    表層に隣接してこの記憶ノードプレート（１１１）とと
    もに拡がるセル誘電体層（１２１）を形成する工程と、 前記セル誘電体層（１２１）に隣接してこのセル誘電体
    層（１２１）とともに拡がる第３の導電層（１２２）を
    形成して、全メモリアレイ共通のセルプレート（１２
    ２）を形成する工程を含む方法。前記記憶ノードプレー
    ト（１１１）およびアレイの表層に隣接してこの記憶ノ
    ードプレート（１１１）とともに拡がるセル誘電体層
    （１２１）を形成する工程と、 前記セル誘電体層（１２１）に隣接してこのセル誘電体
    層（１２１）とともに拡がる第３の導電層（１２２）を
    形成して、前記記憶キャパシタのセルプレート（１２
    ２）を形成する工程を含む方法。
  12. 【請求項１２】 前記すべての誘電体層は実質的に酸化
    物および窒化物からなる群より選ばれる請求項５または
    １１に記載の方法。
  13. 【請求項１３】 前記第１の誘電体層（４２）、第３の
    誘電体層（４４）、第５の誘電体層（４６）および第６
    の誘電体層（７１）は酸化物である請求項１１記載の方
    法。
  14. 【請求項１４】 前記第２の誘電体層（４３）および第
    ４の誘電体層（４５）は窒化物である請求項１１記載の
    方法。
  15. 【請求項１５】 前記第１の導電層（６１）、第２の導
    電層（９１）および第３の導電層（１２２）はドープさ
    れたポリシリコンである請求項１１記載の方法。
  16. 【請求項１６】 前記ドープされたポリシリコンは化学
    蒸着によって蒸着される請求項１０または１５に記載の
    方法。
  17. 【請求項１７】 前記誘電体層はすべて化学蒸着によっ
    て蒸着される請求項１０または１５に記載の方法。
  18. 【請求項１８】 前記セル誘電体層（１２１）は実質的
    に窒化物、酸化窒化物、Ta2O5 、酸化したTa2O5 および
    SrTiO3からなる群より選ばれる請求項５または１１に記
    載の方法。
JP4143656A 1991-05-10 1992-05-11 スタック型ｈ字形セルキャパシタおよびその製造方法 Pending JPH05175451A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/699,291 US5137842A (en) 1991-05-10 1991-05-10 Stacked H-cell capacitor and process to fabricate same
US07/699291 1991-05-10

Publications (1)

Publication Number Publication Date
JPH05175451A true JPH05175451A (ja) 1993-07-13

Family

ID=24808697

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4143656A Pending JPH05175451A (ja) 1991-05-10 1992-05-11 スタック型ｈ字形セルキャパシタおよびその製造方法

Country Status (3)

Country Link
US (1) US5137842A (ja)
JP (1) JPH05175451A (ja)
DE (1) DE4215203A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09172149A (ja) * 1995-12-18 1997-06-30 Nec Corp 半導体装置及びその製造方法
JPH09191090A (ja) * 1995-12-29 1997-07-22 Lg Semicon Co Ltd Ｄｒａｍセルのキャパシタ製造方法
JPH09331038A (ja) * 1996-06-07 1997-12-22 Nec Corp 半導体記憶装置およびその製造方法

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950010876B1 (ko) * 1992-12-30 1995-09-25 현대전자산업주식회사 반도체 기억장치의 전하보존전극 제조방법
US5468670A (en) * 1993-07-14 1995-11-21 Hyundai Electronics Industries Co., Ltd. Method for fabricating a semiconductor memory device having a stacked capacitor cell
US5326714A (en) * 1993-07-22 1994-07-05 Taiwan Semiconductor Manufacturing Company Method of making a fully used tub DRAM cell
KR970000228B1 (ko) * 1993-08-30 1997-01-06 현대전자산업 주식회사 디램 캐패시터의 제조방법
US5543346A (en) * 1993-08-31 1996-08-06 Hyundai Electronics Industries Co., Ltd. Method of fabricating a dynamic random access memory stacked capacitor
KR960016486B1 (ko) * 1993-08-31 1996-12-12 현대전자산업 주식회사 디램 캐패시터 및 그 제조방법
KR0126799B1 (ko) * 1993-12-31 1997-12-29 김광호 반도체장치의 커패시터 제조방법
KR0128826B1 (ko) * 1993-12-31 1998-04-08 김주용 디램셀 제조방법
CN1044948C (zh) * 1994-06-22 1999-09-01 现代电子产业株式会社 用于制造半导体器件叠层电容器的方法
KR0154161B1 (ko) * 1994-06-30 1998-10-15 김주용 반도체소자의 캐패시터 제조방법
KR960009188A (ko) * 1994-08-10 1996-03-22 김주용 반도체소자의 전하보존전극 제조방법
JP3474332B2 (ja) * 1994-10-11 2003-12-08 台灣茂▲夕▼電子股▲分▼有限公司 Ｄｒａｍ用の自己調整されたキャパシタ底部プレート・ローカル相互接続方法
KR960026870A (ko) * 1994-12-31 1996-07-22 김주용 반도체소자의 캐패시터 제조방법
KR100199346B1 (ko) * 1995-04-04 1999-06-15 김영환 반도체 소자의 전하저장전극 형성방법
US5578516A (en) * 1995-07-07 1996-11-26 Vanguard International Semiconductor Corporation High capacitance dynamic random access memory manufacturing process
JP2776331B2 (ja) * 1995-09-29 1998-07-16 日本電気株式会社 半導体装置およびその製造方法
US5798903A (en) * 1995-12-26 1998-08-25 Bell Communications Research, Inc. Electrode structure for ferroelectric capacitor integrated on silicon
US5702989A (en) * 1996-02-08 1997-12-30 Taiwan Semiconductor Manufacturing Company Ltd. Method for fabricating a tub structured stacked capacitor for a DRAM cell having a central column
JP2924771B2 (ja) * 1996-02-26 1999-07-26 日本電気株式会社 蓄積容量部形成方法
US5677221A (en) * 1996-06-19 1997-10-14 Vanguard International Semiconductor Corp. Method of manufacture DRAM capacitor with reduced layout area
TW351846B (en) * 1996-08-16 1999-02-01 United Microelectronics Corp Method for fabricating memory cell for DRAM
US5677222A (en) * 1996-10-11 1997-10-14 Vanguard International Semiconductor Corporation Method for forming a DRAM capacitor
EP1684342B1 (en) * 1996-10-30 2011-06-01 Samsung Electronics Co., Ltd. Method for manufacturing a semiconductor memory device
US5710075A (en) * 1996-11-06 1998-01-20 Vanguard International Semiconductor Corporation Method to increase surface area of a storage node electrode, of an STC structure, for DRAM devices
KR100244281B1 (ko) 1996-11-27 2000-02-01 김영환 반도체 소자의 커피시터 제조방법
US5792692A (en) * 1997-08-18 1998-08-11 Chartered Semiconductor Manufacturing, Ltd. Method of fabricating a twin hammer tree shaped capacitor structure for a dram device
US5766995A (en) * 1997-11-03 1998-06-16 Texas Instruments - Acer Incorporated Method for forming a DRAM cell with a ragged polysilicon crown-shaped capacitor
TW461049B (en) * 1998-02-27 2001-10-21 Mosel Vitelic Inc Bottom electrode process and structure of capacitor
TW421857B (en) * 1998-02-27 2001-02-11 Mosel Vitelic Inc Fabricating process and structure of lower electrode for capacitor
US6423611B1 (en) 1998-02-27 2002-07-23 Mosel Vitelic Inc. Manufacturing process of capacitor
TW363244B (en) * 1998-03-06 1999-07-01 Promos Technologies Inc Manufacturing method for increasing the effective surface area of capacitors
TW354428B (en) * 1998-03-09 1999-03-11 Mosel Vitelic Inc A manufacturing process for increasing the surface area of a capacitor
TW388983B (en) * 1998-03-09 2000-05-01 Mosel Vitelic Inc Process of a capacitor with increased surface area
US6541812B2 (en) 1998-06-19 2003-04-01 Micron Technology, Inc. Capacitor and method for forming the same
US6188100B1 (en) * 1998-08-19 2001-02-13 Micron Technology, Inc. Concentric container fin capacitor
US6121108A (en) * 1998-10-28 2000-09-19 United Microelectroincs Corp. Method for fabricating a capacitor in a dynamic random access memory
FR2800197B1 (fr) * 1999-10-25 2003-02-07 St Microelectronics Sa Procede de definition de deux zones autoalignees a la surface superieure d'un substrat
EP1324392B1 (en) * 2001-12-28 2009-12-09 STMicroelectronics S.r.l. Capacitor for semiconductor integrated devices
WO2007056557A1 (en) * 2005-11-08 2007-05-18 North Carolina State University Methods and devices for providing flexible electronics
US7712373B2 (en) * 2006-03-03 2010-05-11 Nagle H Troy Sensor device for real-time monitoring or relative movement using capacitive fabric sensors
US9530834B1 (en) * 2015-12-13 2016-12-27 United Microelectronics Corp. Capacitor and method for fabricating the same
US11825645B2 (en) 2020-06-04 2023-11-21 Etron Technology, Inc. Memory cell structure
EP4191671A1 (en) * 2021-12-03 2023-06-07 Etron Technology, Inc. Memory cell structure

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0736437B2 (ja) * 1985-11-29 1995-04-19 株式会社日立製作所 半導体メモリの製造方法
JPH01143285A (ja) * 1987-11-28 1989-06-05 Mitsubishi Electric Corp 半導体超格子の無秩序化方法及び半導体レーザ装置
JPH02312269A (ja) * 1989-05-26 1990-12-27 Toshiba Corp 半導体記憶装置およびその製造方法
US5095364A (en) * 1989-09-26 1992-03-10 Sony Corporation Color television camera including rate converting unit and low pass filter circuit for limiting frequency range of an output composite video signal

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09172149A (ja) * 1995-12-18 1997-06-30 Nec Corp 半導体装置及びその製造方法
JPH09191090A (ja) * 1995-12-29 1997-07-22 Lg Semicon Co Ltd Ｄｒａｍセルのキャパシタ製造方法
JPH09331038A (ja) * 1996-06-07 1997-12-22 Nec Corp 半導体記憶装置およびその製造方法
US6040215A (en) * 1996-06-07 2000-03-21 Nec Corporation Method of manufacturing semiconductor device including memory cell having transistor

Also Published As

Publication number Publication date
US5137842A (en) 1992-08-11
DE4215203A1 (de) 1992-11-12

Similar Documents

Publication Publication Date Title
JPH05175451A (ja) スタック型ｈ字形セルキャパシタおよびその製造方法
US5053351A (en) Method of making stacked E-cell capacitor DRAM cell
US5084405A (en) Process to fabricate a double ring stacked cell structure
US5281549A (en) Process for fabricating a stacked capacitor having an I-shaped cross-section in a dynamic random access memory array
US5321649A (en) Stacked delta cell capacitor
US5126280A (en) Stacked multi-poly spacers with double cell plate capacitor
US5497017A (en) Dynamic random access memory array having a cross-point layout, tungsten digit lines buried in the substrate, and vertical access transistors
US5082797A (en) Method of making stacked textured container capacitor
US5236860A (en) Lateral extension stacked capacitor
US5747844A (en) Dynamic semiconductor memory device with higher density bit line/word line layout
US5100825A (en) Method of making stacked surrounding reintrant wall capacitor
JP2906807B2 (ja) 半導体メモリセルとその製造方法
US5108943A (en) Mushroom double stacked capacitor
US5714401A (en) Semiconductor device capacitor manufactured by forming stack with multiple material layers without conductive layer therebetween
US5155057A (en) Stacked v-cell capacitor using a disposable composite dielectric on top of a digit line
JP3416161B2 (ja) Ｄｒａｍメモリ・アレイおよびこれを製造する方法
US5234858A (en) Stacked surrounding wall capacitor
US5236855A (en) Stacked V-cell capacitor using a disposable outer digit line spacer
US5145801A (en) Method of increasing the surface area of a mini-stacked capacitor
US5219778A (en) Stacked V-cell capacitor
US5266513A (en) Method of making stacked W-cell capacitor
US5234855A (en) Stacked comb spacer capacitor
JP3594213B2 (ja) 接続部を形成する方法および半導体チップ
KR100273779B1 (ko) 소형 반도체 스토리지 장치 및 그 제조방법
JP2828818B2 (ja) Ｄｒａｍメモリ・アレイ及びその製造方法