JP2828818B2 - Ｄｒａｍメモリ・アレイ及びその製造方法 - Google Patents

Ｄｒａｍメモリ・アレイ及びその製造方法

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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体回路のメモリ記
憶装置に関し、より詳細には、高密度のダイナミック・
ランダムアクセス・メモリ（ＤＲＡＭ）アレイにおいて
使用される３次元のスタック型セル・キャパシタの設計
に関するものである。
【０００２】動的半導体メモリ記憶装置において、記憶
節点のキャパシタ・セル・プレートは、回路の作動の間
に存在し得る寄生容量及びノイズにも関わらず十分な電
荷即ち静電容量を保持するに足る十分な大きさであるこ
とが肝要である。大抵の半導体集積回路の場合に言える
ことであるが、回路密度は、かなりの安定した比率で増
大し続けている。記憶節点の静電容量を維持するという
問題は、ＤＲＡＭアレイの密度がメモリ装置の未来世代
に渡って増大し続けるので、特に重要である。
【０００３】必要な記憶能力を維持しつつ記憶セルを高
密度に詰め込むという能力は、拡張されるメモリ・アレ
イ装置の未来世代が首尾よく製造されることとなるなら
ば、半導体製造技術の決定的な必要条件となる。
【０００４】高密度に詰め込まれたメモリ装置において
記憶節点のサイズを増大させると同時に維持するという
１つの方法は、「スタック型記憶セル」設計の利用に拠
るものである。この技術に拠れば、多結晶シリコン（ポ
リシリコン又はポリ）のような導電物質から成る２つの
層は、各々のポリ層の間に挟持される誘電体層と共にシ
リコン・ウェーハ上におけるアクセス装置を覆って被着
される。このような様式において製造されるセルは、ス
タック型キャパシタ・セル（ＳＴＣ）として周知のもの
である。そのようなセルは、キャパシタ・プレートのア
クセス装置上における間隙を利用し、低いソフトエラー
比率（ＳＥＲ）を有するものであり、高い誘電率を有す
るプレート間絶縁層と共に使用されることが可能であ
る。
【０００５】しかし、記憶電極面積がそれ自身のセル面
積の限界内に制限されるので、従来型のＳＴＣキャパシ
タによって十分な記憶容量を獲得することは困難であ
る。更に、一旦絶縁体の厚さが適切に基準設定される
と、ＳＴＣキャパシタ内のポリ層間において高い絶縁破
壊特性を維持することも主要な関心事となる。
【０００６】Ｔ．エマ（T. Ema）、Ｓ．カワナゴ（S. K
awanago ）、Ｔ．ニシ（T. Nishi）、Ｓ．ヨシダ（S. Y
oshida）、Ｈ．ニシベ（H. Nishibe）、Ｔ．ヤブ（T. Y
abu）、Ｙ．コダマ（Y. Kodama ）、Ｔ．ナカノ（T. Na
kano ）及びＭ．タグチ（M.Taguchi）によって、「１６
メガビット及び６４メガビットのＤＲＡＭ用の３次元ス
タック型キャパシタ・セル（3-Dimensional Stacked Ca
pacitor Cell For 16M And 64M DRAMs）」という標題を
付けて、IEDM, Dig. Tech. Papers の１９８８年版の５
９２−５９５ページに提出され、本文に引例として組み
込まれることになる文書は、３次元スタック型キャパシ
タのフィン構造を議論している。
【０００７】フィン構造及びその展開は、上述の論文の
５９３ページの図１において示されている。その記憶節
点は、フィンと呼ばれる２つのポリシリコン層によって
フィンの間の間隙を備えて形成される（フィンの個数は
増大され得るが、適用された設計規則によって制限され
る）。キャパシタの誘電体膜は、それらのフィンを覆い
間隙の中を満たしポリシリコン・フィン（キャパシタ・
セル・プレートとして使用される）の全表面を囲繞す
る。この設計は、最新の方法を利用して製造されること
が可能であり、記憶容量を増大させるが、セル・プレー
トを形作る数個のフィンの厚さの合計が最小機構の寸法
よりも遥かに大きいので、ディープサブミクロン（例え
ば０．２ミクロン）の設計規則のＤＲＡＭセルに適合す
るものではない。更に、このフィン構造を実現するため
に必要な工程の流れは、２本の隣接するワード線及びデ
ジット線の間における精密は位置合わせを要求する。記
憶節点ポリを記憶接点コンタクトにオーバーラップせし
めるという要求事項を伴う位置合わせは、前述したよう
な０．２ミクロンの設計規則には適合せず、より大きな
セル面積となる。
【０００８】更に、Ｓ．イノウエ（S. Inoue）、Ｋ．ヒ
エダ（K. Hieda）、Ａ．ニタヤマ（A. Nitayama ）、
Ｆ．ホリグチ（F. Horiguchi）及びＦ．マスオカ（F. M
asuoka）によって、「６４メガビットＤＲＡＭ用の展開
スタック型キャパシタ（ＳＳＣ）セル（A Spread Stack
ed Capacitor (SSC) Cell For 64MBit DRAMs）」という
標題を付けて、IEDM, Dig. Tech. Papers の１９８９年
版の３１−３４ページに提出され、本文に引例として組
み込まれることになる文書では、隣接する第２のメモリ
・セル領域にまで拡張される第１のメモリ・セルの記憶
電極を議論している。
【０００９】ＳＳＣセルの製造プロセス（３２ページの
図２を参照）は、第１のメモリ・セルから隣接するメモ
リ・セルにまで拡張され或いはその反対に拡張されるデ
ジット線上に被着される記憶電極から始まる。この結
果、各々の記憶電極が２つのメモリ・セル領域を占める
ことが可能であり、従って１つのメモリ・セルの記憶容
量をほぼ２倍にすることになるスタック型キャパシタ配
置となる。
【００１０】しかし、このＳＳＣプロセスは、複雑で、
少なくとも２回のマスキングを標準プロセスに対して付
け加えるものであり、このＳＳＣプロセスではコンタク
トが自己整合的に作られない。
【００１１】本発明は、１段階のホトリソグラフィー工
程及び１段階の選択的なポリシリコン被着工程を付け加
えることによって、埋設コンタクトに対して自己整合的
な３次元スタック型キャパシタ・セルを製造するように
して、既存のスタック型キャパシタ製造プロセスを発展
させるものである。
【００１２】本発明は、高密度／大容量ＤＲＡＭ（ダイ
ナミック・ランダムアクセス・メモリ）の製造プロセス
において記憶セルの表面積を最大化することにある。既
存のスタック型キャパシタ製造プロセスが、記憶セルを
画成する３次元のキノコ形二重スタック型キャパシタ
（本件の実施例を通してキノコ形セルと呼ばれる）を製
造するように修正されることになる。
【００１３】シリコン・ウェーハが従来通りの工程段階
を利用して準備された後、本発明は、２本の隣接するデ
ジット線に対して垂直に走る３本の隣接するワード線に
よって形成されるトポロジーに合致するＶ字型のポリ構
造を作成することによって、キノコ形セルを創り出す。
このＶ字型のポリ構造は、Ｖ字型のポリ構造の中心に連
結されてそこから上向きに延在するように成したキノコ
形のポリ構造の追加によって更に拡張される。完成した
ポリ構造は、キノコ形に張出したＶ字型の断面という形
態を採り、それは、各々の記憶セル毎の増大したキャパ
シタ・プレートの表面積となる記憶節点のセル・プレー
トとなる。このような構造は、従来型のＳＴＣセルの静
電容量を２００％又はそれ以上に増大させる可能性を有
するのである。
【００１４】本発明は、図１から図１２の各図に示され
る順序に従って、高密度／大容量ＤＲＡＭの製造プロセ
スにおける記憶セルの表面積を最大化することにある。
【００１５】シリコン・ウェーハは、セル・アレイの境
界を定めるポイントまでは従来通りの工程段階を利用し
て準備される。ここで、キャパシタの製造は、以下の通
りである。
【００１６】各々のセルのキャパシタはセル内における
埋設コンタクトと接触することになり、キャパシタは隣
接するセルの活性領域にまで延在することになる。アレ
イ内における各々の活性領域は、厚いフィールド酸化物
によって互いに隔離され、互いに組み合わされる縦列及
び互いに組み合わされない横列の中に配置される。活性
領域は、所望の用途に応じてＮＭＯＳ又はＰＭＯＳ型の
ＦＥＴとしてドーピングされ得るアクティブなＭＯＳト
ランジスタを形成するために使用される。
【００１７】図１は、デジット線４２、ワード線２２、
活性領域２１及びキノコ形セルの記憶節点プレート１０
３から成る主要な構成要素を備えて完成した多層式メモ
リ・アレイの一部の頂部平面図を示している。活性領域
２１は、各々の隣接する活性領域２１が横列方向（平行
なワード線２２によって規定される）において互いに組
み合わされるような方法で埋め込まれ、それによって互
いに組み合わされる活性領域２１の平行な横列を形成す
る。縦列方向（平行デジット線４２によって規定され
る）では、各々の隣接する活性領域２１は、端と端が接
するように走り、それによって互いに組み合わされない
活性領域２１の平行な縦列を形成する。
【００１８】当該実施例（キノコ形セル）のスタック型
キャパシタ構造では、デジット線４２ばかりでなくワー
ド線２２の頂部に対して自己整合し、それを覆ってい
る。
【００１９】図２に示されるように、シリサイド２３及
び誘電体２４（酸化物又は窒化物のいずれか）によって
被覆され、更に誘電体スペーサ２６（酸化物又は窒化物
のいずれか）によって連続する導電層から隔離されてい
る平行なポリ・ワード線２２は、ゲート酸化物２５の薄
膜又はフィールド酸化物２７の厚膜を覆って予め被着さ
れた。活性領域２１は、従来通りの製造工程によって、
バルクシリコン・ウェーハ２０を貫通する所望の導電率
の形成のものとなるように適切にドーピングされてい
る。これで、ウェーハは、ワード線２２に対して垂直に
走ることになるデジット線形成のための用意が整ったの
である。
【００２０】図３は、デジット線４２、記憶節点コンタ
クト５７、活性領域２１及び記憶キャパシタ１０３を示
す製造過程にあるウェーハの一部を頂部平面図を示すも
のである。
【００２１】図４に示されるように、酸化物層４１は、
ウェーハ・アレイの全表面を覆うようにして被着され、
埋設デジット線コンタクトのパターニング及びエッチン
グが続いて行われる。ポリシリコン４２、シリサイド４
３及び誘電体４４の全面を覆う被着が、それぞれに実行
される。誘電体４４は、窒化物であるか又は酸化物であ
ることが可能であり、その優れた合致性の故に選ばれる
化学蒸着（ＣＶＤ）によって被着される。ポリシリコン
４２、シリサイド４３及び誘電体４４の各層は、予め導
電性を有するようにドーピングされたポリシリコン４２
がシリサイド４３と共同して、誘電体層４４によって被
覆された平行デジット線４２として働くようにして、パ
ターン形成されエッチングされる。デジット線４２は、
ワード線２２（図２に示された）に対して垂直に走り、
ウェーハ表面に合致することによって、デジット線及び
ワード線の両方向に走る波形状のトポロジーを生じるこ
とになる。ここで、酸化物又は窒化物のような第２の誘
電体４５が被着され、続いて直立した誘電体スペーサ４
５を形成する非等方性のエッチングが行われる。
【００２２】図５に示されるように、デジット線４２及
びそれらの連続的な隔離層は、続いて、酸化物である誘
電体４６によって、好ましくはＣＶＤによって５００か
ら２０００オングストロームという好適な厚さにおいて
被覆される。続いて、スペーサ４５の存在によってデジ
ット線４２に対して自己整合的な埋設コンタクト５７
が、コンタクト５７の箇所以外の総て領域をフォトレジ
スト５１で被覆することによって位置を特定される。適
切なフォトマスクを施した後、むき出された誘電体上で
埋設コンタクトの非等方性エッチングは、補足的なスペ
ーサ５２を作成して、コンタクト５７の位置を決める開
口部をもたらす。
【００２３】このポイントまでは、工程の流れが、従来
通りのスタック型キャパシタ・セルから成るアレイの工
程の流れに従っている。このポイント以降、当該プロセ
スは、キノコ形の記憶キャパシタを有するアレイに独特
のものである。
【００２４】図６に示されるように、フォトレジスト５
１（図５の）が除去され、合致性のあるポリ層６１が、
好ましくは低温被着によってアレイの全表面を覆うよう
に被着され、埋設コンタクト５７を介して活性領域２１
に連結する。低温被着の使用は、ポリ層６１にその表面
積を場合によっては２倍にすることになる凸凹した構造
の表面を持たせることになる。被着に続いて、ポリ層６
１は、所望の導電率の形成（ｐ型又はｎ型）となるよう
にドーピングされる。
【００２５】図７に示されるように、ポリ層６１は、キ
ノコ形セルの記憶キャパシタの記憶節点プレートの一部
として機能するようにパターン形成される。ポリ・プレ
ート６１は、隣接するポリ・ワード線（このワード線は
図７の断面に平行に走るので、示されていない）を覆っ
て延在し、次の隣接するワード線にまで続く。プレート
６１は、ワード線及びデジット線の両方向に走る２つの
垂直な波形状のトポロジー（デジット線形成の後で作成
される）に合致する。
【００２６】図８に示されるように、窒化物８１の合致
性のある層はアレイ表面を覆って被着され、続いてアレ
イ表面に合致してそれを平坦化する酸化物８２（好まし
くは、Ｔｅｏｓ）の被着が行われる。
【００２７】図９に示されるように、バイアホール９１
は、マスキング及びエッチングを施されて開口され、ポ
リ６１のＶ字型断面の内側基部においてポリ・プレート
６１を露出させる。バイアホール９１は、図１０に示さ
れるように選択的なポリ１０１のその後の被着に利用さ
れる。選択的なポリ１０１の被着は、垂直方向において
ポリ・ステム１０２を作成することによりバイアホール
を充填して、酸化物８２の頂部において側方に成長を続
けることによって、半球形又はキノコ形のポリ構造を形
成することになる。キノコ形のポリ構造１０１は、ステ
ム・ポリ１０２を介してＶ字型ポリ６１と物理的に結合
し、キノコ形に張出したＶ字型断面を有する完成した記
憶節点セル・プレート１０３を作成するのである。
【００２８】図１１に示されるように、酸化物８２及び
窒化物８１（図１０に示される）は、酸化物はウェット
エッチング及びそれに続く窒化物のウェットエッチング
のような等方性エッチングによって取り除かれる。これ
で、セル・プレート１０３は、図１２に示されるように
記憶節点セルを完成する製造工程の準備のために露出さ
れるのである。
【００２９】図１２に示されるように、窒化物１２１の
誘電体層は、ポリ・プレート１０３に合致するように被
着される。窒化物１２１は、キノコ形セルのキャパシタ
誘電体として機能する。窒化物１２１は当該実施例にお
けるキャパシタ誘電体として選択されているが、Ｔａ 2
０ 5 又はＳｒＴｉＯ 3 のように高い誘電率を有する材料
も使用され得る。窒化物１２１の被着に続いて、合致性
のあるポリ１２２が全面を覆うように被着される。ポリ
・プレート１０３及びポリ１２２は、活性領域２１のた
めに望まれる導電率の形式に従って、ｎ型又はｐ型のい
ずれかに導電的にドーピングされる。これで、ポリ１２
２は、キノコ形記憶キャパシタの頂部ポリ・キャパシタ
・セル・プレートとして機能することになる。このセル
プレートはアレイ内における総てのキノコ形記憶キャパ
シタに共通するセル・プレートになる。
【００３０】プレート１０３を囲繞する頂部ポリ・キャ
パシタ・セル・プレート１２２と共にポリ・プレート１
０３の独特な形状によって、実質的なキャパシタ・プレ
ートの表面積は記憶節点において獲得されることにな
る。静電容量は主にキャパシタのセル・プレートの表面
積によって影響されるので、３次元のキノコ形セル構造
によって獲得される追加面積は、スタック型キャパシタ
の記憶セルを画成するために必要な空間より大きな空間
を必要とすることなく、従来型のＳＴＣキャパシタに対
して付加的に２００％又はそれ以上の静電容量の増大を
もたらすことが可能である。更に、キノコ形のポリ構造
１０１の側方成長の故に、隣接する記憶節点の間におけ
る間隙は、所定のリソグラフィ技術の限界解像度の寸法
より小さいものであることも可能である。より小さなセ
ル面積が実現されるので、所定の静電容量に対して更に
高い密度もまた実現可能である。
【００３１】本発明は実施例に関連して説明されてきた
が、本文において提示された構造及び工程段階に関して
は、当該分野における熟練者にとって周知である様々な
修正が本文に添付した数件の請求項において記載された
ような本発明から離れることなく為され得るものである
と理解されるべきである。
【図面の簡単な説明】
【図１】デジット線、ワード線、活性領域及び記憶キャ
パシタを示している製造過程にあるウェーハの一部の頂
部平面図である。
【図２】図１の破線Ａ−Ａに沿って得られた断面図であ
る。
【図３】デジット線、記憶節点接触部及び記憶キャパシ
タを示している製造過程にあるウェーハの一部の頂部平
面図である。
【図４】デジット線の垂直方向の誘電体スペーサの被着
及びエッチングの後における、図３の破線Ｂ−Ｂに沿っ
て得られた製造過程にあるウェーハの断面図である。
【図５】整合的な誘電体の被着及びそれに続く埋設接点
のフォト・エッチングの後における、製造過程にある図
４のウェーハ部分を示している断面図である。
【図６】フォトレジストの除去及び整合的なポリのブラ
ンケット被覆の後における、製造過程にある図５のウェ
ーハ部分を示している断面図である。
【図７】ポリ記憶接点の一部のドーピング及びパターン
形成の後における、製造過程にある図６のウェーハ部分
を示している断面図である。
【図８】整合的な窒化物及び酸化物の被着の後におけ
る、製造過程にある図７のウェーハ部分を示している断
面図である。
【図９】貫通孔が開口された後における、製造過程にあ
る図８のウェーハ部分を示している断面図である。
【図１０】選択的なポリシリコンの被着の後における、
製造過程にある図９のウェーハ部分を示している断面図
である。
【図１１】酸化物及び窒化物のエッチングの後におけ
る、製造過程にある図１０のウェーハ部分を示している
断面図である。
【図１２】整合的な窒化物及びポリのブランケット被覆
の後における、製造過程にある図１１のウェーハ部分を
示している断面図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヨウ・チン・リュウ アメリカ合衆国、83704 アイダホ州、 ボイーズ、ウエスト・スーザン・ストリ ート 9226 (72)発明者 ヒャン・シー・チャン アメリカ合衆国、83706 アイダホ州、 ボイーズ、ジケラー・レーン 3675 (56)参考文献 特開 平１−241857（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/8242

Claims (11)

    (57)【特許請求の範囲】
  1. 【請求項１】 互いに組み合わされる平行な横列及び互
    いに組み合わされない平行な縦列の中に配置され、隔離
    手段（２７）によって分離され、各々がデジット線接合
    部及び記憶節点接合部を有する、複数の活性領域（２
    １）と、 各々の活性領域（２１）内におけるデジット線接合部及
    び記憶節点接合部を結び、各々がゲート誘電体層（２
    ５）によって付随する活性領域（２１）から絶縁される
    ように、前記横列に沿って配置される、複数の平行な導
    電性のワード線（２２）と、 縦列内において各々のデジット線接合部と電気的に接触
    し、３次元の波形状のトポロジーを形成する前記ワード
    線（２２）を覆ってそれに対して垂直に走り、ワード線
    （２２）と隔離手段（４１）によって互いに電気的に分
    離されるように、前記縦列に沿って配置される、複数の
    平行な導電性のデジット線（４２）と、 各々の活性領域（２１）に対する少なくとも１つの記憶
    キャパシタとを備え、 各キャパシタは、（ａ）複数の頂
    点及び凹みを有する前記波形状のトポロジーに合致し、
    第１及び第２の端部を有するＶ字型の構成要素を形成
    し、前記第１の端部において前記記憶節点接合部に接触
    （５７）し前記第２の端部が厚い酸化物（２７）によっ
    て隣接する活性領域（２１）から隔離される、導電的に
    ドーピングされている第１のポリシリコン層（６１）
    と、（ｂ）前記第１のポリシリコン層（６１）に接着し
    て前記第１のポリシリコンのＶ字型構成要素（６１）を
    キノコ形に張出したＶ字型の構成要素に拡張し、前記記
    憶節点プレート（１０３）を形成する、導電的にドーピ
    ングされている第２のポリシリコン層（１０１）と、
    （ｃ）前記第１の端部における前記コンタクト（５７）
    及び前記第２の端部における前記隔離（２７）の領域を
    除いて前記記憶接点プレート（１０３）に隣接しそれと
    同一の広がりをもつ、前記キャパシタ誘導体（１２１）
    の絶縁層と、（ｄ）前記セル・プレートを形成して、前
    記セル・プレートが上部及び下部の表面を有し前記キャ
    パシタ誘電体層（１２１）に隣接しそれと同一の広がり
    をもつ、導電的にドーピングされている第３のポリシリ
    コン層（１２２）とを備えたシリコン基板（２０）上に
    製造されるＤＲＡＭメモリ・アレイ。
  2. 【請求項２】 前記第１及び前記第２のポリシリコン
    （６１，１０１）は凸凹した構造の表面を有する請求項
    １に記載のメモリ・アレイ。
  3. 【請求項３】 互いに組み合わされる平行な横列及び互
    いに組み合わされない平行な縦列の中に配置されて別個
    に隔離される複数の活性領域（２１）を形成し、 各々の活性領域（２１）の頂部にゲート誘電体層（２
    ５）を形成し、 アレイの表面上に第１の導電層（２２，２３）を被着
    し、 前記第１の導電層（２２，２３）上に第１の誘電体層
    （２４）を被着し、 前記第１の導電層及び前記第１の誘電体層（２２，２
    ３，２４）にマスキング及びエッチングを行って、各々
    が前記ゲート誘電体層（２５）の残存物によって分離さ
    れる各々の前記活性領域（２１）の内側部分を避けて通
    るように前記横列に沿って整列配置される複数の平行な
    導電性のワード線（２２）を形成し、 各々の前記ワード線（２２）の対向側面における各々の
    前記活性領域（２１）内に導電的にドーピングされるデ
    ジット線接合部及び記憶節点接合部を形成し、 前記アレイ表面上に第２の誘電体層（４１）を被着し、 各々の前記活性領域（２１）で各々の前記デジット線接
    合部に配置される第１の埋設コンタクト箇所を形成し、 前記アレイ表面上に前記第１の埋設コンタクト箇所にお
    いて前記デジット線接合部と直接に接触する第２の導電
    層（４２，４３）を被着し、 前記第２の導電層（４２，４３）上に第３の誘電体層
    （４４）を被着し、 前記第２の導電層（４２，４３）及び前記第３の誘電体
    層（４４）にマスキング及びエッチングを行って、縦列
    内における各々のデジット線接合部において電気的に接
    触し、３次元の波形状のトポロジーを形成する前記ワー
    ド線（２２）を覆ってそれに対して垂直に走るように、
    前記縦列に沿って配置される複数の平行な導電性のデジ
    ット線（４２）を形成し、 前記波形状のトポロジーの前記アレイ表面上に第１の酸
    化物層（４６）を被着し、 各々の前記活性領域（２１）で各々の前記記憶節点接合
    部に配置される第２の 埋設コンタクト箇所（５７）を形
    成し、 既存のトポロジーに応じて前記波形状のトポロジーを呈
    する前記アレイ表面上に前記第２の埋設コンタクト箇所
    （５７）において前記記憶節点接合部と接触する第３の
    導電層（６１）を被着し、 前記第３導電層（６１）をパターン形成して、各々の前
    記記憶節点接合部においてＶ字型の断面を有する記憶節
    点プレート（１０３）の一部を形成し、 第４の誘電体層（８１，８２）を被着し、 前記第４の誘電体層（８１，８２）にマスキング及びエ
    ッチングを行って、前記第４の誘電体層（８１，８２）
    を貫通して延在し前記記憶節点プレート（１０３）の内
    側のＶ字型の基部において終端するバイアホール（９
    １）を形成し、 前記バイアホール（９１）を介して前記第３の導電層
    （６１）に接着する第４の導電層（１０１）を被着し、
    キノコ形に張出したＶ字型の断面を有する完成した記憶
    節点プレート（１０３）を形成し、 前記第４の誘電体層（８１，８２）を等方性にエッチン
    グし、 前記記憶節点プレート（１０３）に隣接してそれと同一
    の広がりをもち、前記アレイ表面とも隣接するセル誘電
    体層（１２１）を被着し、 前記セル誘電体層（１２１）に隣接してそれと同一の広
    がりをもつ第５の導電層（１２２）を被着し、メモリ・
    アレイ全体に共通するセル・プレートを形成する一連の
    工程を備えたシリコン基板（２０）上でのＤＲＡＭアレ
    イの製造方法 。
  4. 【請求項４】 前記ゲート誘電体層及び前記第３誘電体
    層（２５，４４）は酸化物であり、前記セル誘電体層
    （１２１）は窒化物である請求項３に記載の方法。
  5. 【請求項５】 前記第１及び前記第２の導電層（２２，
    ２３及び４２，４３）は、タングステン・シリサイド
    （２３）及びドーピングされたポリシリコン（２２）の
    層を備える請求項３に記載の方法。
  6. 【請求項６】 前記第１及び前記第２の誘電体層（２
    ４，４１）は実質的に酸化物又は窒化物から成るグルー
    プから選択される請求項３に記載の方法。
  7. 【請求項７】 前記第４誘電体層（８１，８２）は、酸
    化物の層（８２）によって被覆された窒化物の層（８
    １）を備える請求項３に記載の方法。
  8. 【請求項８】 前記第１及び前記第２の埋設コンタクト
    は自己整合される請求項３に記載の方法。
  9. 【請求項９】 前記第３、前記第４及び前記第５の導電
    層（６１，１０１，１２２）は、ドーピングされたポリ
    シリコンである請求項３に記載の方法。
  10. 【請求項１０】 前記第３及び前記第４の導電層（６
    １，１０１）は、低温被着によって被着される請求項９
    に記載の方法。
  11. 【請求項１１】 前記第２、前記第３及び第４の誘電体
    層（４１，４４，８１及び８２）は、化学蒸着によって
    被着される請求項３に記載の方法。
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