JP2670288B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- 238000000034 method Methods 0.000 title claims description 29
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 239000004065 semiconductor Substances 0.000 title claims description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 16
- 239000003990 capacitor Substances 0.000 claims description 13
- 238000005530 etching Methods 0.000 claims description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 9
- 229910052710 silicon Inorganic materials 0.000 claims description 9
- 239000010703 silicon Substances 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 7
- 229910021419 crystalline silicon Inorganic materials 0.000 claims 1
- 239000010410 layer Substances 0.000 description 14
- 238000007740 vapor deposition Methods 0.000 description 10
- 238000001020 plasma etching Methods 0.000 description 9
- 239000011229 interlayer Substances 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 230000005684 electric field Effects 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） この発明は、ダイナミックRAM（ランダムアクセスメ
モリー）のメモリセルを構成するキャパシターの製造方
法に関する。
モリー）のメモリセルを構成するキャパシターの製造方
法に関する。
（従来の技術） ダイナミックRAMの高密度、高集積化を実現するため
に、メモリセルの面積は増々小さくなっていく。微小な
セル面積で十分なセル容積を確保するために従来からス
タックトセル技術が良く知られている。
に、メモリセルの面積は増々小さくなっていく。微小な
セル面積で十分なセル容積を確保するために従来からス
タックトセル技術が良く知られている。
従来スタックトセル技術を第３図を用いて説明する。
第３図（ａ）に示すようにシリコン基板301上に比較的
厚い酸化膜302を選択的に形成し素子間分離領域を形成
する。その後はゲート酸化膜303ゲート電極304ソース，
ドレイン拡散層305を順次形成しMOS形トランジスターを
つくる。次に層間の絶縁膜となる例えばシリコン酸化膜
306を例えば4000Å程度堆積する。
第３図（ａ）に示すようにシリコン基板301上に比較的
厚い酸化膜302を選択的に形成し素子間分離領域を形成
する。その後はゲート酸化膜303ゲート電極304ソース，
ドレイン拡散層305を順次形成しMOS形トランジスターを
つくる。次に層間の絶縁膜となる例えばシリコン酸化膜
306を例えば4000Å程度堆積する。
次に第３図（ｂ）に示すように上記層間絶縁膜に開孔
部を形成しコンタクト孔307とする。
部を形成しコンタクト孔307とする。
次に全面に下部電極となる多結晶シリコン層308を例
えば0.5μｍ膜厚程度堆積する。
えば0.5μｍ膜厚程度堆積する。
次に（ｃ）図に示すように、通常の写真食刻技術を用
いて下部電極309を形成した後、（ｄ）図に示すように
キャパシタ絶縁膜311電極312を順次形成しさらに層間絶
縁膜313配線層314を形成してメモリセルを形成するもの
である。上記スタックトセル技術は下部電極の面積を従
来の平面セルに比べて大きくとる事ができるので、平面
セルに比べて小さい面積で十分なセル容量を得る事がで
き、セル面積を小さくする事が可能になる。
いて下部電極309を形成した後、（ｄ）図に示すように
キャパシタ絶縁膜311電極312を順次形成しさらに層間絶
縁膜313配線層314を形成してメモリセルを形成するもの
である。上記スタックトセル技術は下部電極の面積を従
来の平面セルに比べて大きくとる事ができるので、平面
セルに比べて小さい面積で十分なセル容量を得る事がで
き、セル面積を小さくする事が可能になる。
しかしながら上記従来スタットセル技術では、以下に
示す２つの問題がある。
示す２つの問題がある。
まず第１に下部電極309を通常の写真食刻技術を用い
て加工する際、多結晶シリコン308のエッチングには、
サイドエッチングの起こらない反応性イオンエッチング
技術（RIE）を用いなければならない。しかしながらRIE
を用いると第３図（ｃ）310に示すようにエッチングが
垂直方向に進行するため段差部側面に多結晶シリコンが
残る事がある。我々の実験においてはRIEのエッチング
時間を通常のエッチング時間の２倍以上にしても上記多
結晶シリコンの残りが見られた。このような多結晶シリ
コンの残渣は、下部電極間のショート不良を起こしセル
−セル間のリーク不良が多発する原因となっていた。こ
のため、ダイナミックRAMの製品歩留りが著しく低下す
るという重大な問題があった。
て加工する際、多結晶シリコン308のエッチングには、
サイドエッチングの起こらない反応性イオンエッチング
技術（RIE）を用いなければならない。しかしながらRIE
を用いると第３図（ｃ）310に示すようにエッチングが
垂直方向に進行するため段差部側面に多結晶シリコンが
残る事がある。我々の実験においてはRIEのエッチング
時間を通常のエッチング時間の２倍以上にしても上記多
結晶シリコンの残りが見られた。このような多結晶シリ
コンの残渣は、下部電極間のショート不良を起こしセル
−セル間のリーク不良が多発する原因となっていた。こ
のため、ダイナミックRAMの製品歩留りが著しく低下す
るという重大な問題があった。
もう１つは下部電極をRIEで加工するため第３図
（ｄ）の315に示すように電極周辺の断面コーナー部が
急峻になりキャパシタ絶縁膜を形成した時コーナー部で
電界集中が起こりキャパシタ膜の絶縁耐圧が劣化すると
いう問題があった。
（ｄ）の315に示すように電極周辺の断面コーナー部が
急峻になりキャパシタ絶縁膜を形成した時コーナー部で
電界集中が起こりキャパシタ膜の絶縁耐圧が劣化すると
いう問題があった。
この問題もダイナミックRAMの製品歩留りを低下する
要因の１つとなっている。
要因の１つとなっている。
（発明が解決しようとする課題） 従来のスタックトセル技術には下部電極の加工時にPo
ly残渣が生じるという問題と下部電極のコーナーが急峻
になりキャパシタ膜の耐圧が劣下するという問題があ
り、これらの問題はダイナミックRAMの製品の信頼性，
歩留りを著しく低下する要因となっていた。本発明の目
的は、上記従来技術の問題点に鑑みなされたもので、下
部電極間のショート不良を無くしかつ該コーナーを丸め
る事によりダイナミックRAMの信頼性と、歩留りを著し
く向上させる製造方法を提供する事にある。
ly残渣が生じるという問題と下部電極のコーナーが急峻
になりキャパシタ膜の耐圧が劣下するという問題があ
り、これらの問題はダイナミックRAMの製品の信頼性，
歩留りを著しく低下する要因となっていた。本発明の目
的は、上記従来技術の問題点に鑑みなされたもので、下
部電極間のショート不良を無くしかつ該コーナーを丸め
る事によりダイナミックRAMの信頼性と、歩留りを著し
く向上させる製造方法を提供する事にある。
（課題を解決するための手段） 従来技術ではRIE技術を用いて多結晶シリコン層を加
工して下部電極を形成した。これに対して本発明の方法
では該コンタクト孔から選択気相成長法を用いてシリコ
ン層を堆積しこれを下部電極として用いるものである。
本発明のもう１つの方法は膜厚0.1μｍ以下の多結晶シ
リコン層を、あらかじめ加工した後、上記選択気相成長
法を用いて該多結晶シリコン上にシリコン層を堆積して
これを下部電極とするものである。
工して下部電極を形成した。これに対して本発明の方法
では該コンタクト孔から選択気相成長法を用いてシリコ
ン層を堆積しこれを下部電極として用いるものである。
本発明のもう１つの方法は膜厚0.1μｍ以下の多結晶シ
リコン層を、あらかじめ加工した後、上記選択気相成長
法を用いて該多結晶シリコン上にシリコン層を堆積して
これを下部電極とするものである。
（作用） 本発明の方法によれば選択気相成長法を用いて下部電
極を形成しているため従来技術のようにRIEを用いる多
結晶シリコンの加工が不要になり段差のシリコン残りに
よる下部電極間ショートが無くなる。
極を形成しているため従来技術のようにRIEを用いる多
結晶シリコンの加工が不要になり段差のシリコン残りに
よる下部電極間ショートが無くなる。
また、上記急峻なコーナーも無くなり選択気相成長法
で形成した該コーナーは丸くなるためキャパシタ絶縁膜
の耐圧も向上する。
で形成した該コーナーは丸くなるためキャパシタ絶縁膜
の耐圧も向上する。
本発明もう１つ方法である0.1μｍ膜厚以下の多結晶
シリコン層を加工する場合は膜厚が薄いので従来のよう
に、サイドエッチのないRIE技術を用いる必要もなく、
例えば等方エッチングで加工してもサイドエッチによる
パターン変換差は事実上問題にならない。次に選択気相
成長法で下部電極を形成するために該コーナーを丸める
事ができる。
シリコン層を加工する場合は膜厚が薄いので従来のよう
に、サイドエッチのないRIE技術を用いる必要もなく、
例えば等方エッチングで加工してもサイドエッチによる
パターン変換差は事実上問題にならない。次に選択気相
成長法で下部電極を形成するために該コーナーを丸める
事ができる。
また選択気相成長法においては堆積膜厚とほぼ同程度
に横方向にも成長していくため堆積膜厚により下部電極
の面積をコントロールする事もできる。
に横方向にも成長していくため堆積膜厚により下部電極
の面積をコントロールする事もできる。
さらに該コンタクト孔は完全に埋める事ができるので
下部電極の表面形状は従来技術に比べて平坦になりその
後の配線等の加工が比較的に容易になる。
下部電極の表面形状は従来技術に比べて平坦になりその
後の配線等の加工が比較的に容易になる。
（実施例） 第１の実施例 本発明の一実施例を第１図（ａ），（ｂ），（ｃ）を
用いて詳細に説明する。
用いて詳細に説明する。
まず（ａ）図に示すように例えばＰ（100）比抵抗５
〜50Ωcm程度のシリコン基板101を準備する。
〜50Ωcm程度のシリコン基板101を準備する。
次に従来技術の方法に従い素子間分離用酸化膜102、
ゲート酸化膜103、ゲート電極104、ソースドレイン拡散
層105、層間膜106、コンタクト孔107を順次形成する。
ゲート酸化膜103、ゲート電極104、ソースドレイン拡散
層105、層間膜106、コンタクト孔107を順次形成する。
次に、（ｂ）図に示すように選択気相成長法を用いて
コンタクト孔107が、シリコン層108を選択的に堆積して
下部電極108を形成する。
コンタクト孔107が、シリコン層108を選択的に堆積して
下部電極108を形成する。
選択気相成長法として例えば900℃0.1気圧でSiH2Cl2
とHClとH2ガスを用いれば40分で約1.0μｍ膜厚のシリコ
ン層が堆積できる。その後は（ｃ）図に示すようにキャ
パシタ絶縁膜109,上部電極110,層間絶縁膜111,配線112
を順次形成してメモリセルをつくる。
とHClとH2ガスを用いれば40分で約1.0μｍ膜厚のシリコ
ン層が堆積できる。その後は（ｃ）図に示すようにキャ
パシタ絶縁膜109,上部電極110,層間絶縁膜111,配線112
を順次形成してメモリセルをつくる。
本実施例によれば下部電極108を形成する際まず、コ
ンタクト孔107が埋まるため下部電極108の表面は平坦に
なりその後の配線加工が容易になる。また下部電極は横
方向にも本実施例によれば約1.0μｍ程度成長するため
下部電極の面積は十分大きくなり十分なセル容量を得る
事ができる。
ンタクト孔107が埋まるため下部電極108の表面は平坦に
なりその後の配線加工が容易になる。また下部電極は横
方向にも本実施例によれば約1.0μｍ程度成長するため
下部電極の面積は十分大きくなり十分なセル容量を得る
事ができる。
第２の実施例 本発明のもう１つの実施例を第２図（ａ），（ｂ），
（ｃ）を用いて説明する。
（ｃ）を用いて説明する。
（ａ）図に示すようにシリコン基板201上に素子間分
離酸化膜202、ゲート酸化膜203、ゲート電極204、ソー
スドレイン拡散層205、層間絶縁膜206、コンタクト孔20
7を形成した後、例えば0.05μｍ膜厚の多結晶シリコン2
08を形成する。膜厚が薄いためサイドエッチによるパタ
ーン交換差は、事実上問題にならず等方エッチング技術
を用いて加工する事ができる。
離酸化膜202、ゲート酸化膜203、ゲート電極204、ソー
スドレイン拡散層205、層間絶縁膜206、コンタクト孔20
7を形成した後、例えば0.05μｍ膜厚の多結晶シリコン2
08を形成する。膜厚が薄いためサイドエッチによるパタ
ーン交換差は、事実上問題にならず等方エッチング技術
を用いて加工する事ができる。
等方エッチングを用いれば前述の段差部での多結晶シ
リコンのエッチング残りは無い。次に（ｂ）図に示すよ
うに前記選択気相成長法の技術を用いて下部電極209を
形成する。最後に（ｃ）図に示すようにキャパシタ絶縁
膜210、上部電極211、層間絶縁膜212、配線213を順次形
成してメモリセルをつくる。
リコンのエッチング残りは無い。次に（ｂ）図に示すよ
うに前記選択気相成長法の技術を用いて下部電極209を
形成する。最後に（ｃ）図に示すようにキャパシタ絶縁
膜210、上部電極211、層間絶縁膜212、配線213を順次形
成してメモリセルをつくる。
本発明の方法によれば下部電極の加工にRIEを用いな
いため該段差部での多結晶シリコンの残りが無くなり下
部電極間のショート不良が大幅に改善される。そのため
セル間のショートが無くなり、ダイナミックRAM製品の
信頼性と歩留りが著しく向上した。
いため該段差部での多結晶シリコンの残りが無くなり下
部電極間のショート不良が大幅に改善される。そのため
セル間のショートが無くなり、ダイナミックRAM製品の
信頼性と歩留りが著しく向上した。
次に選択気相成長法で下部電極を形成するためのプロ
セス工程が大幅に簡略され製品コストを下げる事ができ
た。
セス工程が大幅に簡略され製品コストを下げる事ができ
た。
次に下部電極の周辺のコーナー部は丸くなるためこの
部分でのキャパシタ絶縁膜の電界集中が抑えられ耐圧向
上が見られた。そのためやはり製品の歩留り向上と信頼
性の向上が達成された。最後に下部電極表面が平坦にな
るため、その後の配線加工が容易になり配線の信頼性が
著しく向上した。
部分でのキャパシタ絶縁膜の電界集中が抑えられ耐圧向
上が見られた。そのためやはり製品の歩留り向上と信頼
性の向上が達成された。最後に下部電極表面が平坦にな
るため、その後の配線加工が容易になり配線の信頼性が
著しく向上した。
第１図は本発明の一実施例を示すための製造工程断面
図、第２図は本発明の異なる実施例を示すための製造工
程断面図、第３図は従来技術を説明するための製造工程
断面図である。 101,201,301……半導体基板、102,202,302……素子間分
離用絶縁膜、103,203,303……ゲート酸化膜、104,204,3
04……ゲート電極、105,205,305……ソース・ドレイン
拡散層、106,206,306……層間絶縁膜、111,212,313……
層間絶縁膜、107,207,307……コンタクト孔、108,209,3
09……下部電極、109,210,311……キャパシタ絶縁膜、1
10,211,312……上部電極、112,213,314……配線層、20
8,310,308……多結晶シリコン、315……下部電極周辺の
急峻なコーナー断面。
図、第２図は本発明の異なる実施例を示すための製造工
程断面図、第３図は従来技術を説明するための製造工程
断面図である。 101,201,301……半導体基板、102,202,302……素子間分
離用絶縁膜、103,203,303……ゲート酸化膜、104,204,3
04……ゲート電極、105,205,305……ソース・ドレイン
拡散層、106,206,306……層間絶縁膜、111,212,313……
層間絶縁膜、107,207,307……コンタクト孔、108,209,3
09……下部電極、109,210,311……キャパシタ絶縁膜、1
10,211,312……上部電極、112,213,314……配線層、20
8,310,308……多結晶シリコン、315……下部電極周辺の
急峻なコーナー断面。
Claims (2)
- 【請求項１】半導体基板上に絶縁膜を形成する工程と、 前記絶縁膜に選択的に開孔を設けて前記半導体基板を露
出するコンタクト孔を形成する工程と、 前記コンタクト孔により露出した前記半導体基板上及び
前記コンタクト孔周辺の前記絶縁膜上にキャパシタの下
部電極の一部となる膜厚が0.1μｍ以下の多結晶シリコ
ン層を形成する工程と、 選択気相成長法を用いて前記多結晶シリコン層上に前記
下部電極の一部となるシリコン層を形成する工程と、 前記下部電極上にキャパシタ絶縁膜及びキャパシタの上
部電極を順次形成する工程と を有する半導体装置の製造方法。 - 【請求項２】前記多結晶シリコン層は、等方性エッチン
グ技術を用いて加工されていることを特徴とする請求項
１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63068147A JP2670288B2 (ja) | 1988-03-24 | 1988-03-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63068147A JP2670288B2 (ja) | 1988-03-24 | 1988-03-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01241857A JPH01241857A (ja) | 1989-09-26 |
| JP2670288B2 true JP2670288B2 (ja) | 1997-10-29 |
Family
ID=13365335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63068147A Expired - Fee Related JP2670288B2 (ja) | 1988-03-24 | 1988-03-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2670288B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2513287B2 (ja) * | 1988-11-24 | 1996-07-03 | 日本電気株式会社 | 積層型メモリセルの製造方法 |
| JPH02310959A (ja) * | 1989-05-25 | 1990-12-26 | Nec Corp | 半導体装置及びその製造方法 |
| EP0764974B1 (en) * | 1990-03-08 | 2006-06-14 | Fujitsu Limited | Layer structure having contact hole and method of producing the same |
| DE69126925T2 (de) * | 1990-05-31 | 1997-11-20 | Canon Kk | Verfahren zur Herstellung einer Halbleiterspeicheranordnung mit Kondensator |
| JPH04181769A (ja) * | 1990-11-15 | 1992-06-29 | Matsushita Electric Ind Co Ltd | 半導体記憶装置およびその製造方法 |
| US5089986A (en) * | 1991-01-02 | 1992-02-18 | Micron Technology, Inc. | Mushroom double stacked capacitor |
| JP2684978B2 (ja) * | 1993-11-25 | 1997-12-03 | 日本電気株式会社 | 半導体装置 |
| EP0810664A3 (en) * | 1996-05-31 | 1999-08-18 | Texas Instruments Incorporated | DRAM cell and method of its manufacture |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63226955A (ja) * | 1987-03-16 | 1988-09-21 | Nec Corp | 容量素子の製造方法 |
-
1988
- 1988-03-24 JP JP63068147A patent/JP2670288B2/ja not_active Expired - Fee Related
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|---|---|
| JPH01241857A (ja) | 1989-09-26 |
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