JP2990824B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2990824B2 JP2990824B2 JP3052987A JP5298791A JP2990824B2 JP 2990824 B2 JP2990824 B2 JP 2990824B2 JP 3052987 A JP3052987 A JP 3052987A JP 5298791 A JP5298791 A JP 5298791A JP 2990824 B2 JP2990824 B2 JP 2990824B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に蓄電器の製造方法に関する。
関し、特に蓄電器の製造方法に関する。
【０００２】
【従来の技術】積層型の蓄電器は、ダイナミックメモリ
セルの情報記憶容量，Ａ／Ｄ（アナログ／デジタル）あ
るいはＤ／Ａ変換器等の半導体集積回路中に使用されて
いる。積層型蓄電器は下層電極と上層電極との間に誘電
体膜を挟んで構成される。できるだけ小型で大容量の蓄
電器を得るために、誘電体膜としては比誘電率の大きな
金属酸化物材料を用いることが試みられている。
セルの情報記憶容量，Ａ／Ｄ（アナログ／デジタル）あ
るいはＤ／Ａ変換器等の半導体集積回路中に使用されて
いる。積層型蓄電器は下層電極と上層電極との間に誘電
体膜を挟んで構成される。できるだけ小型で大容量の蓄
電器を得るために、誘電体膜としては比誘電率の大きな
金属酸化物材料を用いることが試みられている。
【０００３】そのような装置として、例えば図９，図１
０に示す装置がある。図９では、タングステンからなる
下層電極１１とタングステンからなる上層電極１２との
間には、酸化ハフニウム（ＨｆＯ2 ）からなる誘電体膜
１３が挟まっている。誘電体膜１３の比誘電率は約２５
である。図１０では、金属からなる下層電極１４と金属
からなる上層電極１５との間には、チタン酸ジルコン酸
鉛（ＰＺＴ）等と強誘電体材料からなる誘電体膜１６が
挟まっている。誘電体膜１６の比誘電率は、約１００〜
１０００とすることが可能である。
０に示す装置がある。図９では、タングステンからなる
下層電極１１とタングステンからなる上層電極１２との
間には、酸化ハフニウム（ＨｆＯ2 ）からなる誘電体膜
１３が挟まっている。誘電体膜１３の比誘電率は約２５
である。図１０では、金属からなる下層電極１４と金属
からなる上層電極１５との間には、チタン酸ジルコン酸
鉛（ＰＺＴ）等と強誘電体材料からなる誘電体膜１６が
挟まっている。誘電体膜１６の比誘電率は、約１００〜
１０００とすることが可能である。
【０００４】
【発明が解決しようとする課題】従来の蓄電器は下層電
極に金属を用い、その上に金属酸化物を誘電体材料とし
て積層している。通常の半導体装置で使用される電極材
料としては、多結晶シリコンあるいはアモルファスシリ
コン等のシリコン材料があり、これらに比して電極材料
として金属を用いると次のような欠点が生じる。（１）
エッチング等の微細加工技術が難かしい。（２）シリコ
ン材料に比して一般的に段差被覆性が劣り、段差の大き
な半導体装置に適用し難い。
極に金属を用い、その上に金属酸化物を誘電体材料とし
て積層している。通常の半導体装置で使用される電極材
料としては、多結晶シリコンあるいはアモルファスシリ
コン等のシリコン材料があり、これらに比して電極材料
として金属を用いると次のような欠点が生じる。（１）
エッチング等の微細加工技術が難かしい。（２）シリコ
ン材料に比して一般的に段差被覆性が劣り、段差の大き
な半導体装置に適用し難い。
【０００５】この欠点を除くために下層電極をシリコン
材料にすると、金属酸化物を形成する際にシリコン表面
にシリコン酸化物が形成され易く、誘電体膜がシリコン
酸化物と金属酸化物との積層構造となる。シリコン酸化
物は比誘電率が約４であり、誘電体膜全体の誘電率を低
下させることになり、比誘電率の高い金属酸化物を使用
する効果が減殺されてしまう。
材料にすると、金属酸化物を形成する際にシリコン表面
にシリコン酸化物が形成され易く、誘電体膜がシリコン
酸化物と金属酸化物との積層構造となる。シリコン酸化
物は比誘電率が約４であり、誘電体膜全体の誘電率を低
下させることになり、比誘電率の高い金属酸化物を使用
する効果が減殺されてしまう。
【０００６】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、シリコン酸化膜を介して半導体基板上に設け
られたシリコンにより蓄電器の下層電極を形成した後、
この下層電極の側壁を含むこの下層電極の全露出表面に
のみに選択的にタングステンを成長させ、その上に比誘
電率の高い誘電体膜としての金属酸化物を形成し、しか
る後、蓄電器の上層電極を形成するという工程を有して
いる。
造方法は、シリコン酸化膜を介して半導体基板上に設け
られたシリコンにより蓄電器の下層電極を形成した後、
この下層電極の側壁を含むこの下層電極の全露出表面に
のみに選択的にタングステンを成長させ、その上に比誘
電率の高い誘電体膜としての金属酸化物を形成し、しか
る後、蓄電器の上層電極を形成するという工程を有して
いる。
【０００７】
【作用】特に金属酸化物として、誘電率の高い強誘電体
材料であるチタンと他の金属との合金酸化物を用いる場
合には、直接シリコン上にこれらを成長させるとシリコ
ン酸化物が生成し易く、本来の大きな誘電率を損なうこ
とになる。本発明では、シリコン材料をパターニングす
ることによって加工性を容易にし、かつその周囲を選択
成長可能なタングステンで覆うことによりシリコン酸化
物の生成を防止している。
材料であるチタンと他の金属との合金酸化物を用いる場
合には、直接シリコン上にこれらを成長させるとシリコ
ン酸化物が生成し易く、本来の大きな誘電率を損なうこ
とになる。本発明では、シリコン材料をパターニングす
ることによって加工性を容易にし、かつその周囲を選択
成長可能なタングステンで覆うことによりシリコン酸化
物の生成を防止している。
【０００８】
【実施例】次に本発明について図面を参照して説明す
る。図１〜図４は本発明の第１の実施例を説明するため
の断面図である、本発明を積層型ＤＲＡＭ（ダイナミッ
クメモリ）セルの情報記憶用蓄電器の製造に適用した場
合の工程順の断面図である。
る。図１〜図４は本発明の第１の実施例を説明するため
の断面図である、本発明を積層型ＤＲＡＭ（ダイナミッ
クメモリ）セルの情報記憶用蓄電器の製造に適用した場
合の工程順の断面図である。
【０００９】まず通常の方法により、Ｐ型シリコン基板
１上にソース２，ドレイン３，ゲート電極４を有する選
択用ＭＯＳトランジスタを製造し、その上にシリコン酸
化膜５を成長する〔図１〕。
１上にソース２，ドレイン３，ゲート電極４を有する選
択用ＭＯＳトランジスタを製造し、その上にシリコン酸
化膜５を成長する〔図１〕。
【００１０】以下が蓄電器の製造工程となる。ソース２
上に電極接続用コンタクト孔６を開口し、多結晶シリコ
ン膜を全面に堆積し、これをパターニングして蓄電器下
層電極７の形状に加工する〔図２〕。
上に電極接続用コンタクト孔６を開口し、多結晶シリコ
ン膜を全面に堆積し、これをパターニングして蓄電器下
層電極７の形状に加工する〔図２〕。
【００１１】次に、ＷＦ6 とＳｉＨ4 の混合ガスによる
ＣＶＤ法を用いてタングステンの成長を行なうことによ
り、下層電極７の表面にのみ選択的にタングステン層８
が被着する〔図３〕。タングステン層８の膜厚は２００
ｎｍ程度である。
ＣＶＤ法を用いてタングステンの成長を行なうことによ
り、下層電極７の表面にのみ選択的にタングステン層８
が被着する〔図３〕。タングステン層８の膜厚は２００
ｎｍ程度である。
【００１２】次に、チタン酸バリウム（ＢａＴｉＯ3 ）
のセラミックターゲットを用いたスパッタリング法によ
り、全面に膜厚１５０ｎｍのチタン酸バリウム膜からな
る誘電体膜９を堆積する。続いて、全面に多結晶シリコ
ン膜を堆積することにより、蓄電器の上層電極１０を形
成する〔図４〕。以降の工程は、本発明と関わらないの
で省略する。
のセラミックターゲットを用いたスパッタリング法によ
り、全面に膜厚１５０ｎｍのチタン酸バリウム膜からな
る誘電体膜９を堆積する。続いて、全面に多結晶シリコ
ン膜を堆積することにより、蓄電器の上層電極１０を形
成する〔図４〕。以降の工程は、本発明と関わらないの
で省略する。
【００１３】本実施例では、金属酸化物として強誘電体
材料であるチタン酸バリウムを用いたが、その他の代表
的な材料としてチタン酸ストロンチウム（ＳｒＴｉ
Ｏ3 ），チタン酸ジルコン酸鉛（Ｐｂ（ＺｒX Ｔ
ｉ1-X ）Ｏ3 ），酸化タンタル（Ｔａ2 Ｏ5 ）等を用い
ることが可能である。更に、蓄電器の上層電極として
は、多結晶シリコン以外の導電材料を使用することが可
能であり、望ましい材料としては高融点金属，それらの
シリサイド化合物等が挙げられる。
材料であるチタン酸バリウムを用いたが、その他の代表
的な材料としてチタン酸ストロンチウム（ＳｒＴｉ
Ｏ3 ），チタン酸ジルコン酸鉛（Ｐｂ（ＺｒX Ｔ
ｉ1-X ）Ｏ3 ），酸化タンタル（Ｔａ2 Ｏ5 ）等を用い
ることが可能である。更に、蓄電器の上層電極として
は、多結晶シリコン以外の導電材料を使用することが可
能であり、望ましい材料としては高融点金属，それらの
シリサイド化合物等が挙げられる。
【００１４】図５〜図８は本発明の第２の実施例を説明
するための断面図であり、本発明を平面型ＤＲＡＭセル
の情報記憶用蓄電器の製造に適用した場合の工程順の断
面図である。
するための断面図であり、本発明を平面型ＤＲＡＭセル
の情報記憶用蓄電器の製造に適用した場合の工程順の断
面図である。
【００１５】まず、Ｐ型シリコン基板１上にソース２，
ドレイン３，ゲート電極４を有する選択用ＭＯＳトラン
ジスタを製造し、その上にシリコン酸化膜５を成長する
〔図５〕。次に、ソース２上のシリコン酸化膜５を除去
し、基板表面を露出させ、このシリコン露出面を蓄電器
の下層電極７として用いる〔図６〕。
ドレイン３，ゲート電極４を有する選択用ＭＯＳトラン
ジスタを製造し、その上にシリコン酸化膜５を成長する
〔図５〕。次に、ソース２上のシリコン酸化膜５を除去
し、基板表面を露出させ、このシリコン露出面を蓄電器
の下層電極７として用いる〔図６〕。
【００１６】以下第１の実施例と同様の方法により、ま
ず、タングステン層８を下層電極７（シリコン露出面）
にのみ選択に２００ｎｍ被着する〔図７〕。次に、１５
０ｎｍ程度のチタン酸バリウムからなる誘電体膜９を形
成し、多結晶シリコン膜からなる上層電極１０を形成す
る〔図８〕。
ず、タングステン層８を下層電極７（シリコン露出面）
にのみ選択に２００ｎｍ被着する〔図７〕。次に、１５
０ｎｍ程度のチタン酸バリウムからなる誘電体膜９を形
成し、多結晶シリコン膜からなる上層電極１０を形成す
る〔図８〕。
【００１７】
【発明の効果】以上説明したように本発明は、シリコン
の下層電極表面を選択的にタングステンで覆うという方
法を用いることにより、次にような効果を得ることがで
きる。 （１）タングステンの直接加工ではなく、シリコンとい
う加工し易い材料の加工により、下層電極形状を決定で
きる。すなわち、従来の製造方法より容易に加工可能で
ある。 （２）下地として段差被覆性に優れた多結晶シリコンを
用いることにより、積層型ＤＲＡＭ等の段差の大きな構
造へのタングステン電極の適用を容易にする。 （３）下層電極をタングステンで覆うことにより、誘電
体材料である金属酸化物の大きな誘電率を有効に利用で
きる。例えば、上述の第１，第２の実施例の１５０ｎｍ
厚のチタン酸バリウムの実効的な比誘電率は５００であ
った。これを直接多結晶シリコン上に成長させた場合に
は、表面に生成されるシリコン酸化膜に影響されて、実
効的な比誘電率は１００程度しか得られなかった。
の下層電極表面を選択的にタングステンで覆うという方
法を用いることにより、次にような効果を得ることがで
きる。 （１）タングステンの直接加工ではなく、シリコンとい
う加工し易い材料の加工により、下層電極形状を決定で
きる。すなわち、従来の製造方法より容易に加工可能で
ある。 （２）下地として段差被覆性に優れた多結晶シリコンを
用いることにより、積層型ＤＲＡＭ等の段差の大きな構
造へのタングステン電極の適用を容易にする。 （３）下層電極をタングステンで覆うことにより、誘電
体材料である金属酸化物の大きな誘電率を有効に利用で
きる。例えば、上述の第１，第２の実施例の１５０ｎｍ
厚のチタン酸バリウムの実効的な比誘電率は５００であ
った。これを直接多結晶シリコン上に成長させた場合に
は、表面に生成されるシリコン酸化膜に影響されて、実
効的な比誘電率は１００程度しか得られなかった。
【図１】本発明の第１の実施例を説明するための断面図
である。
である。
【図２】本発明の第１の実施例を説明するための断面図
である。
である。
【図３】本発明の第１の実施例を説明するための断面図
である。
である。
【図４】本発明の第１の実施例を説明するための断面図
である。
である。
【図５】本発明の第２の実施例を説明するための断面図
である。
である。
【図６】本発明の第２の実施例を説明するための断面図
である。
である。
【図７】本発明の第２の実施例を説明するための断面図
である。
である。
【図８】本発明の第２の実施例を説明するための断面図
である。
である。
【図９】従来の半導体装置の製造方法を説明するための
断面図である。
断面図である。
【図１０】従来の半導体装置の製造方法を説明するため
の断面図である。
の断面図である。
１ Ｐ型シリコン基板 ２ ソース ３ ドレイン ４ ゲート電極 ５ シリコン酸化膜 ６ コンタクト孔 ７，１１，１４ 蓄電器の下層電極 ８ タングステン層 ９ 誘電体膜（チタン酸バリウム） １０，１２，１５ 蓄電器の上層電極 １３ 誘電体膜（酸化ハフニウム） １６ 誘電体膜（ＰＺＴ）
Claims (3)
- 【請求項１】 集積回路中に積層型の蓄電器を有する半
導体装置の製造方法において、シリコン酸化膜を介して半導体基板上に設けられた シリ
コンを所望の形状に加工して、前記蓄電器の下層電極を
形成する工程と、 前記下層電極の側壁を含む該下層電極の全露出表面に、
選択的にタングステンを成長させる工程と、 半導体基板表面に比誘電率の高い金属酸化物を成長させ
る工程と、 導電層を成長させ、前記導電層を加工して前記蓄電器の
上層電極を形成する工程と、を有することを特徴とする
半導体装置の製造方法。 - 【請求項２】 前記金属酸化物が強誘電体であることを
特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記金属酸化物が、チタンと他の金属と
の合金酸化物であることを特徴とする請求項１記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3052987A JP2990824B2 (ja) | 1991-03-19 | 1991-03-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3052987A JP2990824B2 (ja) | 1991-03-19 | 1991-03-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04290262A JPH04290262A (ja) | 1992-10-14 |
| JP2990824B2 true JP2990824B2 (ja) | 1999-12-13 |
Family
ID=12930273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3052987A Expired - Lifetime JP2990824B2 (ja) | 1991-03-19 | 1991-03-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2990824B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2839076B2 (ja) * | 1995-05-11 | 1998-12-16 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| KR100224654B1 (ko) * | 1995-09-19 | 1999-10-15 | 윤종용 | 반도체장치의 커패시터 형성방법 |
-
1991
- 1991-03-19 JP JP3052987A patent/JP2990824B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04290262A (ja) | 1992-10-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990914 |