JPH0575052A - キノコ式二重スタツク型キヤパシタ - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】高密度ＤＲＡＭアレイに使用するコンデンサー
容量を増加する。 【構成】キノコ式セルの記憶節点プレート１０３は、ポ
リシリコン１２２によって被覆され、誘電体１２１がそ
れらの間において挾持されるようにして、埋設接点５７
を介してアクセス装置の活性領域２１に対して接続す
る。当該プレー卜１０３は、隣接する記憶節点にまで延
在するが、所定のリソグラフィ技術の限界解像度の寸法
より小さい分だけ隣接する節点から隔離される。当該ポ
リシリコン構造の形状は、通常の埋設デジット線スタッ
ク型キャパシタ・セルのために画成される表面領域を拡
張することなくして、記憶能力を２００％又はそれ以上
に増大させる。

Description

【発明の詳細な説明】

【０００１】本発明は、半導体回路のメモリ記憶装置に
関し、より詳細には、高密度のダイナミック・ランダム
アクセス・メモリ（ＤＲＡＭ）アレイにおいて使用され
る３次元のスタック型セル・キャパシタの設計に関する
ものである。

【０００２】動的半導体のメモリ記憶装置において、記
憶節点のキャパシタ・セル・プレートは、回路の作動の
間に存在し得る寄生容量及びノイズにも関わらず十分な
電荷即ち静電容量を保持するに足る十分な大きさである
ことが肝要である。大抵の半導体集積回路の場合に言え
ることであるが、回路密度は、かなりの安定した比率で
増大し続けている。記憶節点の静電容量を維持するとい
う問題は、ＤＲＡＭアレイの密度がメモリ装置の未来世
代に渡って増大し続けているので、特に重要である。

【０００３】必要な記憶能力を維持しつつ記憶セルを高
密度に詰め込むという能力は、拡張されるメモリ・アレ
イ装置の未来世代が成功裡に製造される場合には、半導
体製造技術の決定的な必要条件となる。

【０００４】高密度に詰め込まれたメモリ装置において
記憶節点のサイズを増大させると同時に維持するという
１つの方法は、「スタック型記憶セル」設計の利用に拠
るものである。この技術に拠れば、多結晶シリコン（ポ
リシリコン又はポリ）のような導電物質から成る２つの
層は、各々のポリ層の間に挾持される誘電体層と共にシ
リコン・ウェーハ上におけるアクセス装置を覆って被着
される。このような様式において製造されるセルは、ス
タック型キャパシタ・セル（ＳＴＣ）として周知のもの
である。そのようなセルは、キャパシタ・プレートのア
クセス装置上における間隙を利用し、低いソフトエラー
比率（ＳＥＲ）を有するものであり、高い誘電率を有す
るプレート間絶縁層と共に使用されることが可能であ
る。

【０００５】しかし、記憶電極面積がそれ自身のセル面
積の限界内に制限されるので、従来型のＳＴＣキャパシ
タによって十分な記憶容量を獲得することは困難であ
る。更に、一旦絶縁体の厚さが適切に基準設定される
と、ＳＴＣキャパシタ内のポリ層間において高い絶縁破
壊特性を維持することも主要な関心事となる。

【０００６】Ｔ．エマ（Ｔ．Ｅｍａ）、Ｓ．カワナゴ
（Ｓ．Ｋａｗａｎａｇｏ）、Ｔ．ニシ（Ｔ．Ｎｉｓｈ
ｉ）、Ｓ．ヨシダ（Ｓ．Ｙｏｓｈｉｄａ）、Ｈ．ニシベ
（Ｈ．Ｎｉｓｈｉｂｅ）、Ｔ．ヤブ（Ｔ．Ｙａｂｕ）、
Ｙ．コダマ（Ｙ．Ｋｏｄａｍａ）、Ｔ．ナカノ（Ｔ．Ｎ
ａｋａｎｏ）及びＭ．タグチ（Ｍ．Ｔａｇｕｃｈｉ）に
よって、「１６メガビット及び６４メガビットのＤＲＡ
Ｍ用の３次元スタック型キャパシタ・セル（３−Ｄｉｍ
ｅｎｓｉｏｎａｌ Ｓｔａｃｋｅｄ Ｃａｐａｃｉｔｏ
ｒ Ｃｅｌｌ Ｆｏｒ １６Ｍ Ａｎｄ ６４Ｍ ＤＲ
ＡＭｓ）」という標題を付けて、ＩＥＤＭ，Ｄｉｇ．Ｔ
ｅｃｈ．Ｐａｐｅｒｓの１９８８年版の５９２−５９５
ページに提出され、本文に引例として組み込まれること
になる文書は、３次元スタック型キャパシタのフィン構
造を議論している。

【０００７】フィン構造及びその展開は、上述の論文の
５９３ページの図１において示されている。その記憶節
点は、フィンと呼ばれる２つのポリシリコン層によって
フィンの間の間隙を備えて形成される（フィンの個数は
増大され得るが、適用された設計規則によって制限され
る）。キャパシタの誘電体膜は、それらのフィンを覆い
間隙の中にも充填されるポリシリコン・フィン（キャパ
シタ・セル・プレートとして使用される）の全表面を囲
繞する。この設計は、最新の方法を利用して製造される
ことが可能であり、記憶容量を増大させるが、セル・プ
レートを形作る数個のフィンの厚さの合計が最小機構の
寸法よりも遥かに大きいので、高度なサブミクロン
（０．２ミクロンのような）の設計規則のＤＲＡＭセル
に適合するものではない。更に、このフィン構造を実現
するために必要な工程の流れは、２本の隣接するワード
線及びデジット線の間における精密な位置合わせを要求
する。記憶節点ポリをより大きなセル面積に対する記憶
節点接触リード線にオーバーラップせしめるという要求
事項を伴う位置合わせは、前述したような０．２ミクロ
ンの設計規則には適合しないのである。

【０００８】更に、Ｓ．イノウエ（Ｓ．Ｉｎｏｕｅ）、
Ｋ．ヒエダ（Ｋ．Ｈｉｅｄａ）、Ａ．ニタヤマ（Ａ．Ｎ
ｉｔａｙａｍａ）、Ｆ．ホリグチ（Ｆ．Ｈｏｒｉｇｕｃ
ｈｉ）及びＦ．マスオカ（Ｆ．Ｍａｓｕｏｋａ）によっ
て、「６４メガビットＤＲＡＭ用の展開スタック型キャ
パシタ（ＳＳＣ）セル（Ａ ＳｐｒｅａｄＳｔａｃｋｅ
ｄ Ｃａｐａｃｉｔｏｒ （ＳＳＣ）Ｃｅｌｌ Ｆｏｒ
６４ＭＢｉｔ ＤＲＡＭｓ）」という標題を付けて、
ＩＥＤＭ，Ｄｉｇ． Ｔｅｃｈ． Ｐａｐｅｒｓの１９
８９年版の３１−３４ページに提出され、本文に引例と
して組み込まれることになる文書では、隣接する第２の
メモリ・セル領域にまで拡張される第１のメモリ・セル
の記憶電極を議論している。

【０００９】ＳＳＣセルの製造プロセス（３２ページの
図２を参照）は、第１のメモリ・セルから隣接するメモ
リ・セルにまで拡張され或いはその反対に拡張されるデ
ジット線上に被着される記憶電極から始まる。この結
果、各々の記憶電極が２つのメモリ・セル領域を占める
ことが可能であり、従って１つのメモリ・セルの記憶容
量をほぼ２倍にすることになるスタック型キャパシタ装
置が産み出される。

【００１０】しかし、このＳＳＣプロセスは、複雑で、
少なくとも２回のマスキングを標準プロセスに対して付
け加えるものであり、自動的に整列配置される接点と共
には実行され得ないのである。

【００１１】本発明は、１段階の写真製版及び１段階の
選択的なポリシリコン被着を付け加えることによって、
埋設接点に対して自動的に整列配置される３次元スタッ
ク型キャパシタ・セルを製造するようにして、既存のス
タック型キャパシタ製造プロセスを発展させるものであ
る。

【００１２】本発明は、高密度／大容量ＤＲＡＭ（ダイ
ナミック・ランダムアクセス・メモリ）の製造プロセス
において記憶セルの表面積を最大化することに導かれる
ものである。既存のスタック型キャパシタ製造プロセス
は、記憶セルを画成する３次元のキノコ式二重スタック
型キャパシタ（本件の実施例を通してキノコ式セルと呼
ばれる）を製造するように修正されることになる。

【００１３】シリコン・ウェーハが従来通りの工程段階
を利用して準備された後、本発明は、２本の隣接するデ
ジット線に対して垂直に走る３本の隣接するワード線に
よって形成される位相に対して整合するＶ字型のポリ構
造を作成することによって、キノコ式セルを開発するこ
とになる。このＶ字型のポリ構造は、Ｖ字型ポリ構造の
中心に連結されてそこから上向きに延在するように成し
たキノコ型のポリ構造の追加によって更に開発される。
完成したポリ構造は、キノコ式に張出したＶ字型の断面
という形態を採って、各々の記憶セル毎の増大したキャ
パシタ・プレートの表面積を産み出すことになる。この
ような構造は、従来型のＳＴＣセルの静電容量を２００
％又はそれ以上に増大させる可能性を有するのである。

【００１４】本発明は、図１から図１２の各図に示され
る順序において、高密度／大容量ＤＲＡＭの製造プロセ
スにおける記憶セルの表面積を最大化することに導かれ
るものである。

【００１５】シリコン・ウェーハは、セル・アレイを画
成するポイントまでは従来通りの工程段階を利用して準
備される。キャパシタの製造は、以下の通りに続行する
ことになる。

【００１６】各々のセルのキャパシタはセル内における
埋設接点と接触することになり、キャパシタは隣接する
セルの活性領域にまで延在することになる。アレイ内に
おける各々の活性領域は、厚いフィールド酸化物によっ
て互いに隔離され、交互嵌合される縦列及び交互嵌合さ
れない横列の中に配列される。活性領域は、所望の用途
に応じてＮＭＯＳ又はＰＭＯＳ型のＦＥＴとしてドーピ
ングされ得ることになる有効なＭＯＳトランジスタを形
成するために使用されるものである。

【００１７】図１は、デジット線４２、ワード線２２、
活性領域２１及びキノコ式セルの記憶節点プレート１０
３から成る主要な構成要素を備えて完成した多層式メモ
リ・アレイの一部の頂部平面図を示している。活性領域
２１は、各々の隣接する活性領域２１を横列方向（平行
ワード線２２によって規定される）において互いに混交
せしめることによって、交互嵌合される平行な活性領域
２１を形成するようにして埋め込まれた。縦列方向（平
行デジット線４２によって規定される）では、各々の隣
接する活性領域２１は、端と端が接するように走ること
によって活性領域２１の交互嵌合されない平行縦列を形
成することになる。

【００１８】当該実施例（キノコ式セル）のスタック型
キャパシタ構造は、デジット線４２ばかりでなくワード
線２２の頂部に関してもそれを覆って自動的に整列配置
されている。

【００１９】図２において示されるように、シリサイド
２３及び誘電体２４（酸化物又は窒化物のいずれか）に
よって被覆され、更に誘電体スペーサ２６（酸化物又は
窒化物のいずれか）によって連続する導電層から隔離さ
れるように成した平行なポリ・ワード線２２は、ゲート
酸化物２５の薄膜又はフィールド酸化物２７の厚膜を覆
って予め被着された。活性領域２１は、従来通りの工程
段階によって、嵩高のシリコン・ウェーハ２０を貫通す
る所望の導電率の形式のものとなるように適切にドーピ
ングされたものである。これで、ウェーハは、ワード線
２２に対して垂直に走ることになるデジット線形成のた
めの用意が整ったのである。

【００２０】図３は、デジット線４２、記憶節点接触部
５７、活性領域２１及び記憶キャパシタ１０３を示して
いる製造過程にあるウェーハの一部の頂部平面図を示す
ものである。

【００２１】図４において示されるように、酸化物層４
１は、ウェーハ・アレイの全表面を覆うようにして被着
され、埋設されるデジット線接点のパターン形成及びエ
ッチングが続いて行われる。ポリシリコン４２、シリサ
イド４３及び誘電体４４のブランケット被覆は、それぞ
れに実行される。誘電体４４は、窒化物であるか又は酸
化物であることが可能であり、その優れた整合性の故に
選ばれる化学蒸着（ＣＶＤ）によって被着される。ポリ
シリコン４２、シリサイド４３及び誘電体４４の各層
は、ポリシリコン４２が予め導電的にドーピングされ、
併せてシリサイド４３が誘電体層４４によって被覆され
た平行デジット線４２として働くようにして、パターン
形成されエッチングされる。デジット線４２は、ワード
線２２（図２に示された）に対して垂直に走り、ウェー
ハ表面に対して整合することによって、デジット線及び
ワード線の両方向に走る波形状の位相を生じることにな
る。ここで、酸化物又は窒化物のような第２の誘電体４
５が被着され、続いて垂直方向の誘電体スペーサ４５を
形成する非等方性のエッチングが行われる。

【００２２】図５において示されるように、デジット線
４２及びそれらの連続的な隔離層は、続いて、酸化物で
ある誘電体４６によって、好ましくはＣＶＤによって５
００から２０００オングストロームという好適な厚さに
おいて被覆される。続いて、スペーサ４５の存在によっ
てデジット線４２に対して自動的に整列配置される埋設
接点５７は、接点５７の個所以外の総ての領域をフォト
レジスト５１によって被覆することによって位置決めさ
れる。適切なフォトマスクを施した後、露光された誘電
体における埋設接点の非等方性エッチングは、補足的な
スペーサ５２を作成して、接点５７を位置決めするため
の開口部をも準備することになる。

【００２３】このポイントまで、工程の流れは、従来通
りのスタック型キャパシタ・セルから成るアレイの工程
の流れに従うものであった。このポイント以降、当該プ
ロセスは、キノコ型の記憶キャパシタを有するアレイに
独特のものである。

【００２４】図６において示されるように、フォトレジ
スト５１（図５の）が除去された後、整合的なポリ層６
１が、好ましくは低温被覆によってアレイの全表面を覆
って被着され、埋設接点５７を介して活性領域２１に連
結することになる。低温被覆の使用は、ポリ層６１の表
面積を潜在的に２倍にすることになる凸凹に構成された
表面をポリ層６１に持たせることになる。被着に続い
て、ポリ層６１は、所望の導電率の形式（ｐ型又はｎ
型）となるようにドーピングされる。

【００２５】図７において示されるように、ポリ層６１
は、キノコ式セルの記憶キャパシタの記憶節点プレート
の一部として機能するようにパターン形成される。ポリ
・プレート６１は、隣接するポリ・ワード線（このワー
ド線は図７の断面に平行に走るので、示されていない）
を覆って延在し、次の隣接するワード線にまで続く。プ
レート６１は、ワード線及びデジット線の両方向に走る
２つの垂直な波形状の位相（デジット線形成の後で作成
される）に対して整合する。

【００２６】図８において示されるように、窒化物８１
の整合的な層はアレイ表面を覆って被着され、続いてア
レイ表面に整合してそれを平坦化する酸化物８２（好ま
しくは、Ｔｅｏｓ）の被着が行われる。

【００２７】図９において示されるように、貫通孔９１
は、マスキング及びエッチングを施されて開口され、ポ
リ６１のＶ字型断面の内側基部におけるポリ・プレート
６１を露出させる。貫通孔９１は、図１０に示されるよ
うに選択的なポリ１０１の連続的な被着において利用さ
れる。選択的なポリ１０１の被着は、垂直方向において
ポリ・ステム１０２を作成することになる貫通孔を充填
して、酸化物８２の頂部において側方に成長を続けるこ
とによって、半球状又はキノコ形状のポリ構造を形成す
ることになる。キノコ型のポリ構造１０１は、ステム・
ポリ１０２を介してＶ字型ポリ６１と物理的に結合し、
キノコ式に張出したＶ字型断面を有する完成した記憶節
点セル・プレート１０３を作成するのである。

【００２８】図１１において示されるように、酸化物８
２及び窒化物８１（図１０に示される）は、酸化物のウ
ェットエッチングのような等方性エッチング、及びそれ
に続く窒化物のウェットエッチングによって取り除かれ
る。これで、セル・プレート１０３は、図１２に示され
るように記憶節点セルを完成する工程段階の準備のため
に露出されるのである。

【００２９】図１２において示されるように、窒化物１
２１の誘電体層は、ポリ・プレート１０３に整合するよ
うにして被着される。窒化物１２１は、キノコ式セルの
キャパシタ誘電体として機能する。窒化物１２１は当該
実施例におけるキャパシタ誘電体として選択されている
が、Ｔａ２０５又はＳｒＴｉＯ３のように高い誘電率を
有する材料が使用されることもまた可能である。窒化物
１２１の被着に続いて、整合的なポリ１２２のブランケ
ット被覆が被着される。ポリ・プレート１０３及びポリ
１２２は、活性領域２１に関して所望される導電率の形
式に従って、ｎ型又はｐ型のいずれかに導電的にドーピ
ングされる。これで、ポリ１２２は、アレイ内における
総てのキノコ式記憶キャパシタに共通するセル・プレー
トにもなるキノコ式記憶キャパシタの頂部ポリ・キャパ
シタのセル・プレートとして機能することになる。

【００３０】プレート１０３を囲繞する頂部ポリ・キャ
パシタのセル・プレート１２２を備えたポリ・プレート
１０３の独特な形状によって、実質的なキャパシタ・プ
レートの表面積は記憶節点において獲得されることにな
る。静電容量は主にキャパシタのセル・プレートの表面
積によって影響されるので、３次元のキノコ式セル構造
によって獲得される追加面積は、スタック型キャパシタ
の記憶セルを画成するために必要な空間より大きな空間
を必要とすることなく、従来型のＳＴＣキャパシタのも
のに対して静電容量における２００％の追加又はそれ以
上の増大を提供することが可能である。更に、キノコ形
状のポリ構造１０１の側方成長の故に、隣接する記憶節
点の間における間隙は、所定のリソグラフィ技術の限界
解像度の寸法より小さいものであることも可能である。
より小さなセル面積が実現されるので、所定の静電容量
に関する更に高い密度もまた実現可能である。

【００３１】本発明は実施例に関連して説明されてきた
が、本文において提示された構造及び工程段階に関して
は、当該分野における熟練者にとって周知である様々な
修正が本文に添付した数件の請求項において記載された
ような本発明から離れることなく為され得るものである
と理解されるべきである。

【図面の簡単な説明】

【図１】デジット線、ワード線、活性領域及び記憶キャ
パシタを示している製造過程にあるウェーハの一部の頂
部平面図である。

【図２】図１の破線Ａ−Ａに沿って得られた断面図であ
る。

【図３】デジット線、記憶節点接触部及び記憶キャパシ
タを示している製造過程にあるウェーハの一部の頂部平
面図である。

【図４】デジット線の垂直方向の誘電体スペーサの被着
及びエッチングの後における、図３の破線Ｂ−Ｂに沿っ
て得られた製造過程にあるウェーハの断面図である。

【図５】整合的な誘電体の被着及びそれに続く埋設接点
のフォト・エッチングの後における、製造過程にある図
４のウェーハ部分を示している断面図である。

【図６】フォトレジストの除去及び整合的なポリのブラ
ンケット被覆の後における、製造過程にある図５のウェ
ーハ部分を示している断面図である。

【図７】ポリ記憶節点の一部のドーピング及びパターン
形成の後における、製造過程にある図６のウェーハ部分
を示している断面図である。

【図８】整合的な窒化物及び酸化物の被着の後におけ
る、製造過程にある図７のウェーハ部分を示している断
面図である。

【図９】貫通孔が開口された後における、製造過程にあ
る図８のウェーハ部分を示している断面図である。

【図１０】選択的なポリシリコンの被着の後における、
製造過程にある図９のウェーハ部分を示している断面図
である。

【図１１】酸化物及び窒化物のエッチングの後におけ
る、製造過程にある図１０のウェーハ部分を示している
断面図である。

【図１２】整合的な窒化物及びポリのブランケット被覆
の後における、製造過程にある図１１のウェーハ部分を
示している断面図である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ピエール・シー・フアザン アメリカ合衆国、83706 アイダホ州、ボ イーズ、イリノイ・アベニユー 2267 (72)発明者 ヨウ・チン・リユウ アメリカ合衆国、83704 アイダホ州、ボ イーズ、ウエスト・スーザン・ストリート 9226 (72)発明者 ヒヤン・シー・チヤン アメリカ合衆国、83706 アイダホ州、ボ イーズ、ジケラー・レーン 3675

Claims (12)

【特許請求の範囲】
1. 【請求項１】 交互嵌合される平行横列及び交互嵌合さ
   れない平行縦列の中に配列されて、隔離手段（２７）に
   よって分離され、各々がデジット線接合部及び記憶節点
   接合部を有するように成した、複数の活性領域（２１）
   と、 各々の活性領域（２１）内におけるデジット線接合部及
   び記憶節点接合部がワード線（２２）によって架橋さ
   れ、各々がゲート誘電体層（２５）によって付随する活
   性領域（２１）から絶縁されるようにして、前記横列に
   沿って整列配置されるように成した、複数の平行な導電
   性ワード線（２２）と、 縦列内において各々のデジット線接合部と電気的に接触
   して、前記ワード線（２２）を覆ってそれに対して垂直
   に走って３次元の波形状の位相を形成し、デジット線
   （４２）及びワード線（２２）が隔離手段（４１）によ
   って互いに電気的に分離されるようにして、前記縦列に
   沿って整列配置されるように成した、複数の平行な導電
   性デジット線（４２）と、 各々のキャパシタが付随する活性領域（２１）との電気
   的接触（５７）状態にある記憶節点プレート（１０３）
   とアレイ全体に共通するセル・プレート（１２２）とを
   有して、各々の記憶節点プレート（１０３）が、容量性
   誘電体層（１２１）によって前記セル・プレート（１２
   ２）から絶縁され、キノコ式に張出したＶ字型の断面を
   有するようにして、各々の活性領域（２１）毎の少なく
   とも１つの記憶キャパシタとを含んで成るように成し
   た、 シリコン基板（２０）上に製造されるＤＲＡＭメモリ・
   アレイ。
2. 【請求項２】 前記キャパシタは、 複数の頂点及び凹みを有する前記波形状の位相に対して
   整合し、第１及び第２の端部を有するＶ字型の構成要素
   を形成して、前記第１端部において前記記憶節点接合部
   に接触（５７）し、前記第２端部が厚い酸化物（２７）
   によって隣接する活性領域（２１）から隔離されるよう
   に成した、導電的にドーピングされる第１のポリシリコ
   ン層（６１）と、 前記第１ポリシリコン層（６１）に対して取付けられ、
   前記第１ポリシリコンのＶ字型構成要素（６１）をキノ
   コ式に張出したＶ字型の構成要素（１０１）の中へ延在
   させるようにして、前記記憶節点プレート（１０３）を
   形成するように成した、導電的にドーピングされる第２
   のポリシリコン層（９１）と、 前記第１端部における前記接点（５７）及び前記第２端
   部における前記隔離（２７）の区域を除いて前記記憶節
   点プレート（１０３）に隣接して同延的に広がるように
   成した、前記キャパシタ誘電体（１２１）の絶縁層と、 前記セル・プレートを形成して、前記セル・プレートが
   上部及び下部の表面を有して前記キャパシタ誘電体層
   （１２１）に隣接して同延的に広がるように成した、導
   電的にドーピングされる第３のポリシリコン層（１２
   ２）とを含んで成るように成した、 請求項１に記載のメモリ・アレイ。
3. 【請求項３】 前記第１及び前記第２のポリシリコン
   （６１，９１）は凸凹に構成された表面を有するように
   成した、請求項２に記載の構造。
4. 【請求項４】 交互嵌合される平行横列及び交互嵌合さ
   れない平行縦列の中に配列されて別個に隔離される複数
   の活性領域（２１）を作成し、 各々の活性領域（２１）の頂部にゲート誘電体層（２
   ５）を作成し、 アレイの表面上に第１の導電層（２２，２３）を被着
   し、 前記第１導電層（２２，２３）上に第１の誘電体層（２
   ４）を被着し、 前記第１導電層及び前記第１誘電体層（２２，２３，２
   ４）にマスキング及びエッチングを行って、前記横列に
   沿って整列配置される複数の平行な導電性ワード線（２
   ２）を形成し、各々の前記ワード線（２２）が前記ゲー
   ト誘電体層（２５）の残存物によって分離される各々の
   前記活性領域（２１）の内側部分を避けて通るように成
   し、 各々の前記ワード線（２２）の対向側面における各々の
   前記活性領域（２１）内において導電的にドーピングさ
   れるデジット線接合部及び記憶節点接合部を作成し、 前記アレイ表面上に第２の誘電体層（４１）を被着し、 各々の前記活性領域（２１）内における各々の前記デジ
   ット線接合部において整列配置される第１の埋設接点個
   所を作成し、 前記アレイ表面上に第２の導電層（４２，４３）を被着
   して、前記第２導電層（４２，４３）が前記第１埋設接
   点個所において前記デジット線接合部と直接に接触する
   ように成し、 前記第２導電層（４２，４３）上に第３の誘電体層（４
   ４）を被着し、 前記第２導電層（４２，４３）及び前記第３誘電体層
   （４４）にマスキング及びエッチングを行って、前記縦
   列に沿って整列配置される複数の平行な導電性デジット
   線（４２）を形成し、デジット線（４２）が縦列内にお
   ける各々のデジット線接合部において電気的に接触し
   て、前記デジット線（４２）が前記ワード線（２２）を
   覆ってそれに対して垂直に走って３次元の波形状の位相
   を形成するように成し、 前記波形状の位相の前記アレイ表面上に第１の酸化物層
   （４６）を被着し、 各々の前記活性領域（２１）内における各々の前記記憶
   節点接合部において整列配置される第２の埋設接点個所
   （５７）を作成し、 既存の位相に応じて前記波形状の位相を呈する前記アレ
   イ表面上に第３の導電層（６１）を被着し、前記第３導
   電層（６１）が前記第２埋設接点個所（５７）において
   前記記憶節点接合部と接触するように成し、 前記第３導電層（６１）にパターン形成を行って、各々
   の前記記憶節点接合部において記憶節点プレート（１０
   ３）の一部を形成し、前記記憶節点プレート（１０３）
   がＶ字型の断面を有するように成し、 第４の誘電体層（８１，８２）を被着し、 前記第４誘電体層（８１，８２）にマスキング及びエッ
   チングを行って、前記第４誘電体層（８１，８２）を貫
   通して延在し前記記憶節点プレート（１０３）の内側の
   Ｖ字型の基部において終端する貫通孔（９１）を作成す
   るように成し、 第４の導電層（１０１）を被着し、前記第４導電層（１
   ０１）が前記貫通孔（９１）を介して前記第３導電層
   （６１）に取付けられることによって、キノコ式に張出
   したＶ字型の断面を有する完成した記憶節点プレート
   （１０３）を形成するように成し、 前記第４誘電体層（８１，８２）を等方性にエッチング
   し、 前記記憶節点プレート（１０３）に隣接して同延的に広
   がり前記アレイ表面とも隣接するようにしてセル誘電体
   層（１２１）を被着し、 前記セル誘電体層（１２１）に隣接して同延的に広がる
   ようにして第５の導電層（１２２）を被着し、メモリ・
   アレイ全体に共通するセル・プレートを形成するとい
   う、一連の段階を含んで成る、 シリコン基板（２０）上にＤＲＡＭアレイを製造するプ
   ロセス。
5. 【請求項５】 前記ゲート誘電体層及び前記第３誘電体
   層（２５，４４）は酸化物であり、前記セル誘電体層
   （１２１）は窒化物であるように成した、請求項４に記
   載のプロセス。
6. 【請求項６】 前記第１及び前記第２の導電層（２２，
   ２３及び４２，４３）は、タングステン・シリサイド
   （２３）及びドーピングされたポリシリコン（２２）の
   層から構成されるように成した、請求項４に記載のプロ
   セス。
7. 【請求項７】 前記第１及び前記第２の誘電体層（２
   ４，４１）は本質的に酸化物又は窒化物から成るグルー
   プから選択されるように成した、請求項４に記載のプロ
   セス。
8. 【請求項８】 前記第４誘電体層（８１，８２）は、酸
   化物の層（８２）によって被覆された窒化物の層（８
   １）から構成されるように成した、請求項４に記載のプ
   ロセス。
9. 【請求項９】 前記第１及び前記第２の埋設接点は自動
   的に整列配置されるように成した、請求項４に記載のプ
   ロセス。
10. 【請求項１０】 前記第３、前記第４及び前記第５の導
    電層（６１，１０１，１２２）は、ドーピングされたポ
    リシリコンであるように成した、請求項４に記載のプロ
    セス。
11. 【請求項１１】 前記第３及び前記第４の導電層（６
    １，１０１）は、低温被覆によって被着されるように成
    した、請求項１０に記載のプロセス。
12. 【請求項１２】 前記第２、前記第３及び前記第４の誘
    電体層（４１，４４，８１及び８２）は、化学蒸着によ
    って被着されるように成した、請求項４に記載のプロセ
    ス。