JPH05251659A - タングステン記憶ノードキャパシタ、エッチドＴｉＮ記憶ノードキャパシタプレートおよびこれらの成形方法 - Google Patents

タングステン記憶ノードキャパシタ、エッチドＴｉＮ記憶ノードキャパシタプレートおよびこれらの成形方法

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JPH05251659A
JPH05251659A JP4298164A JP29816492A JPH05251659A JP H05251659 A JPH05251659 A JP H05251659A JP 4298164 A JP4298164 A JP 4298164A JP 29816492 A JP29816492 A JP 29816492A JP H05251659 A JPH05251659 A JP H05251659A
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layer
diffusion barrier
barrier material
etching
capacitor
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Fernando Gonzalez
フェルナンド・ゴンザレス
Roger R Lee
ロジャー・アール・リー
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Micron Technology Inc
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Abstract

(57)【要約】 【目的】 タングステン（９０）およびＴｉＮ（８５）
記憶ノードキャパシタプレートから成る記憶コンタクト
キャパシタを有するＤＲＡＭ記憶セルおよびその成形方
法の提供。 【構成】 記憶ノードキャパシタプレートの少なくとも
一部をＤＲＡＭにおいて垂直に形成する。ＴｉＮは制御
しながらエッチングして記憶ノードキャパシタプレート
の面積を増加させる。上方部ポリ層（１２０）はセルプ
レートとして機能すると共に，誘電層（１１５）により
記憶ノードキャパシタから絶縁される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体技術に関し、さら
に具体的にはＤＲＡＭ用セルキャパシタに関するもので
ある。
【０００２】
【従来の技術とその課題】ワード線とディジット線（ビ
ット線とも呼ぶ）が相交する形態で配列するＤＲＡＭの
メモリセルはＦＥＴ（電界効果トランジスタ）およびキ
ャパシタの二つの構成部分から成る。公知プレーナキャ
パシタを使用したＤＲＡＭセルでは、ＦＥＴに占めるチ
ップ面よりも一層多くのチップ面がプレーナキャパシタ
により占められる。典型的作り方では、ワード線は一般
にポリシリコン−１層からエッチングされる。シリコン
基板のドープド領域は下方部キャパシタプレート（記憶
ノード）として機能し、一方ポリシリコン−２は上方部
キャパシタプレート（セルプレート）として機能する。
【０００３】一般的にプレーナキャパシタは１−メガビ
ット水準までのＤＲＡＭチップに使用するのが好ましい
ことが判明しており、一層進歩した世代のＤＲＡＭには
不向きであると考えられている。メモリチップの構成密
度が大きくなるにつれて、セルキャパシタサイズの縮小
に伴う多数の問題点が浮上してきた。第１に、通常のバ
ックグラウンド放射線のα−粒子成分が、下方部キャパ
シタプレートとして機能するシリコン基板中に正孔電子
対を発生させる。この現象はセルキャパシタ中に貯えら
れている電荷を急速に消滅させ、その結果”ソフト”エ
ラーを生ずる。第２に、センスアンプリフアイア差動シ
グナルが減少する。これが雑音感度を増幅し、適切なシ
グナル選択性を有するセンスアンプリフアイアの設計を
一層困難にする。第３に、セルキャパシタサイズが減少
するにつれて、一般にセルリフレッシュタイムを短縮し
なければならず、したがってリフレッシュオーバヘッド
に対して一層頻繁な割り込みが必要となる。ＤＲＡＭ設
計者の困難な最終目標は、セルサイズの縮小につれて製
品の収量を低下させずに、またはマスキングおよび膜の
形成工程数を著しく増加させることなく、セルキャパシ
タンスを増加または少なくとも維持させることにある。
【０００４】４−メガビットＤＲＡＭの一部製造業者は
ノン（非）プレーナキャパシタに基くセル設計を利用し
ている。現在使用されている基本的ノンプレーナキャパ
シタ設計はトレンチキャパシタおよびスタックドキャパ
シタである。この種のノンプレーナキャパシタの両方式
ではマスキング、膜形成およびエッチングの諸工程数が
プレーナキャパシタの製造時に較べて著しく多い。
【０００５】トレンチキャパシタでは電荷は主として垂
直に蓄えられ、プレーナキャパシタで水平に蓄積される
のとは対照的である。トレンチキャパシタは基板中にエ
ッチングされたトレンチ中に成形されるので、典型的ト
レンチキャパシタはプレーナキャパシタ同様にソフトエ
ラーを起こし易い。さらに、トレンチ設計に伴う本質的
な種々の問題を内蔵している。その一つは、隣接するト
レンチ間での寄生トランジスタ効果に起因するトレンチ
−対−トレンチ電荷漏洩の問題である。他の問題点は、
製造工程中にトレンチを完全に清浄化することが困難な
ことであり、トレンチを完全に清掃しないと欠陥セルが
生じる。
【０００６】一方、スタックドキャパシタ設計は、トレ
ンチ設計に較べて信頼性に若干勝り、かつ成形が容易で
あることが判明している。典型的スタックドキャパシタ
の下方部および上方部プレートの両方は個々のポリシリ
コン層から形成されるので、スタックドキャパシタはプ
レーンもしくはトレンチキャパシタのいずれよりもソフ
トエラーを起こし難い。ワード線およびディジット線の
両方を容量性（キャパシテイブ）層の下に配設し、埋め
込みコンタクトを使用して下方部層を基板と接触させる
ことにより、キャパシタの垂直部分が全電荷記憶キャパ
シテイに著しく寄与するように設計したスタックドキャ
パシタを製造している業者がある。スタックドキャパシ
タは一般にセル（セルのアクセスＦＥＴを含めて）の全
面のみならず、隣接フィールド酸化膜領域をもカバーす
るので、プレーナ型セルにより提供されるキャパシタン
スよりも遥かに増強される。
【０００７】典型的フィン型配列スタックドキャパシタ
を形成させる方法は、フィン間隔をとるためにポリシリ
コン／窒化膜を利用する。この方法は煩雑であり、かつ
スタックドキャパシタフィン構造を創るために多段の膜
形成と、引続くエッチング工程を必要とする。
【０００８】試験的な記憶ノードキャパシタの一例で
は、２重壁クラウン形下方部キャパシタプレート構造を
採用し、この構造の成形には先ず基板のコンタクト部分
を露出させるためにＳｉＯ2 層内膜中に開口部をエッチ
ングすることから始める。次いで多結晶シリコンをＳｉ
Ｏ2 層内膜の表面および基板コンタクト部分の表面上に
重ねて形成する。ＳｉＯ2 の次の部分は開口側壁上に形
成した多結晶シリコンに隣接して形成させる。次いで第
２の多結晶シリコン層をＳｉＯ2 の該部分の上に形成さ
せ、コンタクト部分上に形成した多結晶シリコン上に重
ねて接触させて形成する。開口部の残部はＳｉＯ2 で満
たす。ＳｉＯ2 上に形成した多結晶シリコンはエッチン
グし、次いでこのＳｉＯ2 をエッチングする。残留多結
晶シリコンは記憶ノードキャパシタの下方部キャパシタ
プレートを構成する。このようにして下方部キャパシタ
プレートは、基板と接触し、かつ下方部から伸長してい
る四つの垂直フィンガーを有する結晶シリコンから成る
２層下方部を構成する。
【０００９】キャパシタンスを増加させるための他の例
では、一層大きな比誘電率を有する材料を利用し、絶縁
層の厚さを低減し（キャパシタプレート間の距離の低
減）、またはポリシリコン表面をテクスチャー化するこ
とによりキャパシタ表面積を増加させることにより行
う。
【００１０】
【課題を解決するための手段】本発明は、ＤＲＡＭの記
憶コンタクトキャパシタおよびその成形方法に関し、そ
の下方部記憶ノードキャパシタプレートがタングステン
およびＴｉＮ部分から成ることを特徴とする。初期Ｔｉ
Ｎ領域は基板のコンタクト部分に対してセルフアライメ
ントで接触する。初期タングステン部分はこのＴｉＮ領
域中に埋め込む。本発明の記憶コンタクトキャパシタは
ＤＲＡＭに垂直な記憶ノードキャパシタプレートの少な
くとも一部分を成形することによりＤＲＡＭの垂直部分
を利用する。この垂直製作法によれば、ダイスペースを
最大限に保ちながらキャパシタ面積の増加を図ることが
できる。
【００１１】キャパシタ面積はタングステンの少なくと
も一上方部を取り囲む少なくとも一つの空胴（キャビテ
ィ）を形成させることにより拡大できる。この空胴はＴ
ｉＮ部分を注意深くエッチングして形成する。露出Ｔｉ
Ｎおよびタングステン部分および既設酸化膜部分上に誘
電層を形成させて記憶キャパシタの成形を完了する。セ
ルポリシリコンを誘電層上に形成し、このセルポリシリ
コンがセルプレートを成形する。次いで導電性材料をセ
ルプレート上に形成してセルプレートコンタクトとして
機能させる。
【００１２】第１実施態様ではＴｉＮおよびタングステ
ンは一層のみで形成する。第２実施態様では、少なくと
もさらに２層、少なくともＴｉＮの一層とタングステン
の少なくとも一層を交互に形成させる。第２実施態様で
は、ＴｉＮ層をエッチングすることにより上方に積み重
なったタングステンのフィン構造物を形成させる。この
フィン構造物の高さは交互層の数および各層の厚さに左
右される。エッチング後のＴｉＮは、基板コンタクト部
と最初形成したＴｉＮ層間の電気的連絡はもとよりタン
グステン層間の電気的連絡をも可能にする。
【００１３】シリコン基板のコンタクト領域を露出させ
るセルフアライメント開口は、この半導体デバイスの既
設層をマスキングおよびエッチングして創る。最初のＴ
ｉＮ層は露出基板および既設層上に形成させる。タング
ステンフイルはＴｉＮ層上に形成させる。この接合で
は、ＴｉＮとタングステンを交互に形成させる。ＴｉＮ
上方部はエッチングしてタングステン層の各上方部を取
巻く空胴を形成させる。このタングステンとＴｉＮは記
憶ノードキャパシタプレートを構成する。このタングス
テン、ＴｉＮおよび既設層上に誘電層を形成させる。こ
の誘電層上にセルポリシリコンを形成しセルプレートと
する。
【００１４】この発明によれば、ＤＲＡＭの垂直部分を
記憶セルとして利用することができるので、水平方向の
ダイスペースを最大化でき、したがってコンタクトに先
立つスタックキャパシタの高さを低減できる。このＴｉ
Ｎエッチングでは記憶ノードプレート面積を増加させる
ことによりセルサイズを最大化する。セルプレートコン
タクトおよびセルプレートは何れもセルフアライメント
である。セルポリシリコンマスクがないので公知方法に
較べてマスキング工程が省略できる。この工程によれば
埋め込みディジット線構成の効率的利用が可能になる。
さらにビットラインストリンガーが不要なので収量が増
加する。
【００１５】
【実施例】この発明は記憶セルキャパシタに関する。こ
こに記載した二つの実施態様は最小のマスキング工程で
記憶セルキャパシタンスを最大化することを目標にして
いる。各セルのキャパシタはセル内に埋め込んだコンタ
クトとセルフアライメントコンタクトし、一方でこのキ
ャパシタは近接する活性領域へと伸長している。この活
性領域はインタディジット列およびノンインタディジッ
ト行に配列するか、または単にパラレルに垂直および水
平方向に互いに線配列ができる。この縦列はワード線と
呼ばれ、また行はディジット線もしくはビット線と呼称
される。この活性領域は活性金属−酸化膜半導体（ＭＯ
Ｓ）トランジスターの形成に使用され、用途に応じてＮ
ＭＯＳもしくはＰＯＭＳ型ＦＥＴとしてドーピングでき
る。この発明はタングステンおよびＴｉＮ記憶ノードキ
ャパシタプレートを成形するためにＤＲＡＭの垂直部分
を利用した記憶コンタクトキャパシタ製品に関し、また
その成形方法に関するものである。
【００１６】この発明の工程を図１乃至１８に示す。図
１乃至６は本発明の両実施態様に関する。図７乃至１２
は第１実施態様を、図１３乃至１８は第２実施態様に関
する。
【００１７】図１は公知のＬＯＣＯＳ（シリコン局部酸
化）工程または特殊ＬＯＣＯＳ工程に従った二つのイン
・プロセスＤＲＡＭセルの断面図であり、シリコン基板
３上に平坦な酸化膜領域１（修飾ＬＯＫＯＳ工程によ
る）および予定活性領域（フィールド酸化膜で覆われて
いない基板領域）が創られているのが分かる。このフィ
ールド酸化膜を創るにはシリコン酸化膜が熱的成長した
誘電層４から始める。図示したセルは多くのセル中の二
つを示し、これらのセルは同時に作り、かつ一つのメモ
リアレイから成る。フィールド酸化膜領域１および誘電
層４を創った後、導電的にドーピングしたポリシリコン
層１０、金属シリサイド層（ＷＳｉx ）１５、酸化膜層
１６、および厚手窒化膜２０を先ず形成させる。この厚
手窒化膜２０は記憶ノード埋め込みコンタクトエッチン
グ期間中はエッチング停止の機能を果たし、セルフアラ
イメントを可能にする。これらの層はパターニングしエ
ッチングしてワード線２１およびＮ−チャネル（ＮＣ
Ｈ）ＦＥＴ２２を形成する。ポリシリコン層１０はこの
ＦＥＴのゲート領域を形成し、軽くドーピングしたソー
ス／ドレイン領域２５から誘電層４により絶縁されてい
る。軽くドーピングした領域２５はリン打ち込みにより
創る。膜形成、緻密化、およびシリコン二酸化膜スペー
サ層の反応性イオンエッチング（ＲＩＥ）を用いて主ス
ペーサ３５を創り、激しくドーピングしたソース／ドレ
イン領域を創るのに用いるヒ素打ち込みに代える。主ス
ペーサ３５は引続くディジット線およびキャパシタ成形
からワード線およびＦＥＴを隔離する。このワード線は
同時に周囲コンタクトに接続する。この周囲コンタクト
はアレイ端部に位置させ、周囲回路と電気的連絡を保
つ。
【００１８】ＲＩＥエッチング後、パンチスルー（突抜
け現象）改良打ち込みを行って、ＶGateがゼロボルト
（ＢＶＤＳＳ）時のドレインのソースへの放電開始電圧
を改良し、またサブしきい（subthreshold) 漏れを減少
させる。ゲート酸化膜４はそのまま残し、フィールド酸
化膜はエッチングしない。上記のようなＦＥＴ２２およ
びワード線２１の形成は好ましいことであるが他の成形
法でもよく、いずれも有用である。次はこの発明の二つ
の実施態様を示したものである。
【００１９】図２では、記憶ノード領域を満たすために
アンドープド酸化膜４０で示すコンフオーマル層をブラ
ンケット形成し、ＦＥＴ２２およびワード線２１上に重
ねて形成する。この酸化膜はドーピングせず、酸化膜４
０から基板のドーピング領域へのドーパントの拡散を最
小限に抑制する。この酸化膜は均一な高さを得るために
平坦化する。
【００２０】図３では、フォトレジストディジット線コ
ンタクト４５をエッチングマスクとして用い、埋め込み
ディジット線を成形するための開口５０を創る。窒化膜
２０および主スペーサ３５は開口５０の形成に用いるＲ
ＩＥ酸化からトランジスタポリシリコン層１０を保護す
る。この窒化膜２０および主スペーサ３５による保護は
開口のセルフアライメントに有効である。
【００２１】図４では、図３に示すフォトレジストを除
き、かつ既設構造物をポリシリコン５５で示すブランケ
ット形成物上に重ね、一方ＷＳｉx またはＴｉＮから成
るストラッピング材料６０で示すブランケット形成物の
上に重ねる。ディジット線として区画される部分はフォ
トレジスト６５でマスクする。
【００２２】図５では、アンマスクドポリシリコン５５
およびストラッピング材料６０をＲＩＥエッチングして
記憶ノード部分７０の上部およびワード線２１の頂部か
ら除去する。エッチング後に残留するポリシリコン５５
およびストラッピング材料６０がディジット線６６を区
画する。このストラッピング材料６０の抵抗はポリシリ
コン層５５の抵抗に較べて比較的低い。ストラッピング
材料の抵抗が一層低いことに起因してディジット線６６
の総体的抵抗が減少する。その結果、ディジット線は周
囲コンタクトと接続ができる。この周囲コンタクトをア
レイ端部に位置させれば、周囲回路との電気的連絡が保
てる。図４に示すフォトレジスト６５は取り除く。ホウ
リン酸シリケートガラス（ＢＰＳＧ）酸化膜７５から成
る厚手ドーピング層を図５の構造物上にブランケット形
成させる。この厚手酸化膜層７５は、記憶キャパシタの
コア部分の高さを所望の大きさに区画するために形成さ
せる。平坦化後、機械的または化学的の何れかの手法に
より、この厚手酸化膜７５をフォトレジストパターン８
０でマスクして既設構造物に対する予定の開口部を区画
する。この厚手酸化膜７５の平坦化によりビット線スト
リンガーは除去される。このフォトレジストパターン８
０は周囲コンタクト用コンタクト層パターンとしても利
用できるので、これにより埋め込まれたコンタクトマス
クの一つを除去する。この場合、開口部もＤＲＡＭデバ
イスの周囲でエッチングする。
【００２３】図６では、酸化膜層４０および７５をＲＩ
Ｅエッチングして開口８１を形成させ基板のコンタクト
部分８２を露出させる。このエッチングに引き続いて図
５のフォトレジスト８０を除去する。
【００２４】図７は図６に示すウエハー部分の一部であ
る。第７図では、ＴｉＮ膜８５の形成後タングステンフ
ィル（充填）膜９０の形成を行なう。典型的ＴｉＮ膜の
厚さは１ＫＡである。この種の厚さを有するキャビティ
（空胴）は誘電体およびセルポリシリコン膜を受容する
ことが可能である。
【００２５】ＴｉＮは拡散障壁金属であり、Ｎ＋接合お
よびタングステン間の拡散障壁として機能する。同時に
ＴｉＮは、基板のコンタクト部分に損傷を与えることな
く低コンタクト抵抗を与える。最初にＴｉＮ８５を形成
させるが、その理由はこのものは均一に平坦に分散して
既設部分と接触し、引続くタングステンフイル９０のた
めの優れたコンタクト媒体になるからである。またＴｉ
Ｎ８５は、基板コンタクト部分８２とタングステン９０
との間の電気的連絡を可能にする。ＴｉＮは同様な性質
を有する他の拡散障壁材料で代替することもできる。
【００２６】タングステンは高度に導電性の耐火性材料
であり、６００乃至８００℃の高温に耐える。この耐火
性は引続いて形成させるポリシリコンのために必要であ
る。ポリシリコンの形成は６５０℃近辺である。タング
ステンはＷＳｉx 、チタン、およびチタンシリサイド等
の他の耐火性金属で代替できる。技術が進歩するにつれ
て、タングステン形成に引続く工程は一層高温もしくは
一層低温で実施されることが予想される。この温度パラ
メータが耐火性金属の性能を決めるので、工程の良否の
指標になる。この温度パラメータは成形工程が進化する
につれて変わり、工程上適用できる耐火性金属はそれに
従って変わる。タングステン９０、ＴｉＮ８５および厚
手酸化膜７５を物理的エッチングにより平坦化した後の
タングステン９０およびＴｉＮ８５を図８に示す。
【００２７】ＴｉＮはタングステンよりも選択的にエッ
チングできる。図９では、ＴｉＮ８５をピランハ（pira
nha)( ウエットまたはベーパ式のいずれか）エッチング
法を用いて制御しながらエッチングを行ない基板３のコ
ンタクト部分８２にコンタクトさせるためのＴｉＮ８５
の一部分を残しながらトレンチ８６を形成させる。既設
の周辺コンタクトはいずれもピランハエッチング期間中
はマスクで保護する。トレンチ８６はそれぞれ約１ＫＡ
幅でタングステン頂部から約２ミクロン伸長している。
ＴｉＮ８５の留保部分はタングステン９０の下方部を取
り囲む。このようにして形成したＴｉＮ８５およびタン
グステン９０は下方部キャパシタプレート９５を構成す
る。トレンチ８６は記憶ノードプレートのサイズを拡大
する結果、キャパシタンスが増加する。
【００２８】図１０では、ポリシリコン薄層１１４を酸
化膜７５、ＴｉＮ８５、およびタングステン９０の露出
部分上に重ねて形成する。ポリシリコン層１１４の厚さ
は典型的には５０Åであり、シリコン面を提供し、その
上に１００Å厚さの誘電体薄層１１５がブランケット形
成される。この誘電層は典型的にはシリコン窒化膜から
成るが、シリコン二酸化膜等の他の誘電材料も同様に使
用できる。シリコン窒化膜形成に続いてウエットアニー
リングを任意に実施でき、これにより窒化膜のピンホー
ル中のシリコンを酸化する。このウエットアニーリング
は、形成したキャパシタの誘電放電特性を改善する。こ
の誘電体はシリコン窒化膜から成るのが普通である。厚
手セルポリシリコン層１２０をこの誘電層上に重ねて形
成し、予め形成させたトレンチ８６中に完全に充満させ
る。セルポリシリコンの厚手層１２０はその場でのリン
拡散ドーピングに処して抵抗を減少させる。このセルプ
レートはセルポリシリコン層１２０から成る。セルポリ
シリコンの厚手層１２０を、引続く酸化工程期間中に保
護するために酸化抵抗性を有するシリコン窒化膜１２５
で示す薄層をセルポリ層１２０上に重ねてブランケット
形成する。このセルポリシリコン層は図１１に示すフォ
トレジストマスク１３０を用いて記憶キャパシタ内のみ
をパターニングする。
【００２９】図１２では、ポリシリコン層１１４、セル
ポリシリコン層１２０、および誘電層１１５並びに窒化
膜１２５をアンマスクド部分でＲＩＥエッチングし、か
つ図１１に示すフォトレジスト１３０は除去する。酸化
膜１３０はポリシリコン層１１４および１２０の側部を
絶縁シールするように成長させる。
【００３０】図１３では、図１２に示した窒化膜１２５
をＲＩＥエッチングし、導電性材料１４０で示す層を形
成させてセルポリ相互連絡部を創り、かつセルポリマス
クを除く。導電性材料１４０はセルポリシリコン相互連
絡部として機能し、かつセルポリシリコンマスクは取り
除く。この導電性材料はアルミニウム、タングステン、
Ａｌ／Ｓｉ／Ｃｕ、または他のＡｌ／Ｃｕ合金で作るの
が好ましい。導電性材料１４０の層は典型的には回路周
囲全般を通して使用する。セルポリシリコン層１２０上
に重なり、層１２０と接触している導電性材料を留保す
るために、セルアレイ上に亙ってノンクリティカルな配
列パターンでフォトレジスト１４５により導電性材料１
４０をマスキングして記憶ノード上に亙って全てのセル
ポリシリコンを連結する。セルポリシリコンは記憶ノー
ドポリパターンで配列するので、セルポリシリコンのマ
スキング工程は省略できる。
【００３１】図１４では、アンマスクド導電性材料１４
０をＲＩＥ金属エッチングし、図１３に示すフォトレジ
スト１４５は除去されており、また記憶キャパシタ１５
０の成形は完了している。この記憶キャパシタ１５０の
下方部キャパシタプレート９５はタングステン９０およ
びチタン窒化膜８５部分から成る。このセルプレートは
厚手セルポリシリコン層１２０から成る。本発明の第１
実施態様の方法に従って成形したキャパシタ１５０のセ
ルプレート間の電気的連絡は導電性材料１４０が可能に
する。セルプレートおよび記憶ノードキャパシタプレー
トは誘電層１４５により電気的に相互に絶縁される。
【００３２】本発明の第２実施態様の工程は、図１乃至
６に記載の行程に関しては第１実施態様による工程と同
一である。第２実施態様では図６で形成した開口８２
を、図１５に示すＴｉＮ１６０およびタングステン１６
５の交互層で覆う。最初の膜１６６はＴｉＮから成り、
最終膜１６７はタングステンから成る。層の全数は任意
であるが、少なくともタングステン２層およびＴｉＮ層
２層が必要である。
【００３３】図１６では、フォトレジストパターン１７
０で交互層をマスクすることにより記憶ノードを区画す
る。この交互層は次いでＲＩＥエッチングする。
【００３４】図１７では、図１６に見られるフォトレジ
ストパターン１７０は除去され、かつピランハエッチン
グ法による選択的制御下でのＴｉＮのエッチングによる
記憶ノードの成形は完了しており、エッチング後留保し
たＴｉＮ１６０から実質的垂直に伸長するタングステン
フィンガー１７５が形成されている。既設の周囲コンタ
クトはいずれもピランハエッチング期間中はマスクで保
護される。ピランハエッチングでは、エッチング溶液が
Ｈ2 Ｏ2 およびＨ2 ＳＯ4 から成る。このフィンガーは
分岐し、酸化膜７５上に亙ってパラレルに積み重なって
いる。この記憶ノードのスタック部分の全高さは形成層
の数と層厚との関数である。
【００３５】図１８では、通常５０Å厚さのポリシリコ
ン薄層１８０を全ての露出面上に重ねて形成する。ポリ
シリコン層１８０は引続く誘電層形成のためのシリコン
面を提供する。シリコン窒化膜から成る誘電薄層１８１
をポリシリコン１８０の上に重ねて形成する。通常は誘
電層１８０は１００Åの厚さを有する。誘電層１８０の
形成に引続いてウエットアニーリングを任意に実施して
窒化膜のピンホール中のシリコンを酸化する。この誘電
層上にセルポリシリコン層１８５を重ねて形成する。セ
ルポリシリコン１８５層はその場所で拡散ドーピングに
処して抵抗を低減させる。引続く酸化工程でセルポリシ
リコンの厚手層１８５を保護する目的で、酸化抵抗性を
有するシリコン窒化膜薄層１９０をセルポリシリコンの
厚手層１８５上に重ねてブランケット形成する。
【００３６】このポリシリコン層は記憶キャパシタ内部
のみを、図１９に示すフォトマスク２００でパターニン
グする。
【００３７】図２０では、ポリシリコン層１８０、セル
ポリシリコン層１８５、誘電層１８１、および窒化膜１
９０をアンマスクド部分においてＲＩＥエッチングし、
図１９に示すフォトレジスト２００は除去する。酸化膜
１９５を成長させてポリシリコン層１８０および１８５
の側面を絶縁シールする。
【００３８】図２１では、図２０の窒化膜１９０をＲＩ
Ｅエッチングに処し、かつ導電性材料２００の層を形成
させてセルポリシリコン相互連絡部を作り、セルポリマ
スクは除く。導電性材料２００はセルポリシリコン相互
連絡部として機能し、かつセルポリシリコンマスクは除
去する。この導電性材料はアルミニウム、タングステ
ン、Ａｌ／Ｓｉ／Ｃｕ、または他のアルミニウム／銅合
金等の金属から成るのが好ましい。通常導電性材料２０
０の層は回路周囲に亙って使用する。セルポリシリコン
層１８５の部分と接触して重なる導電性材料を留保する
ために、セルアレイ上に亙ったノンクリティカル配列パ
ターンをなすフォトレジスト２１０で導電性材料２００
をマスクして記憶ノード上に亙って全てのセルポリシリ
コンを連結する。セルポリシリコンは記憶ノードポリパ
ターンで配列するので、セルポリシリコンマスキング工
程は省略できる。
【００３９】図２２では、アンマスクド導電性材料２０
０をＲＩＥ金属エッチングで処理し、図２１に示すフォ
トレジスト２１０は除去されており、かつ記憶キャパシ
タ２２５の成形は完了している。記憶キャパシタ２２５
の下方部キャパシタプレート１７５はタングステン１６
５およびチタン窒化膜１６０部分から成る。セルプレー
トは厚手セルポリシリコンの層１８５から成る。導電性
材料２００は第１実施態様の方法により成形したキャパ
シタ２２５のセルプレート間の電気的連絡部を提供す
る。セルプレートおよび記憶ノードキャパシタプレート
は誘電層１８１により互いに電気的に絶縁されている。
この接合の場合、セルポリシリコンはマスクしてエッチ
ングしてもよく、また導電性材料を第１実施態様のよう
に形成してセルポリシリコン相互連絡部を形成させても
よい。
【００４０】この発明では、ＤＲＡＭデバイスの垂直部
分を記憶セルとして利用することにより、水平方向のダ
イ（die)スペースを最大化し、かつコンタクトに先立つ
スタックキャパシタの高さを低減する。ＴｉＮを制御し
ながらエッチングすることにより、キャパシタ面積とキ
ャパシタンスが増加する。セルポリシリコンのマスキン
グがないので公知方法に較べてマスキング工程が省略で
きる。このように、マスキング工程を最小限に抑え、か
つＤＲＡＭデバイスの表面積を最小に抑えることがキャ
パシタンス増強に効果がある。
【００４１】この工程はまた、埋め込みディジット線配
列の有効利用にもつながる。ディジット線ストリンガー
がないので収量が増加する。
【００４２】本発明の第１実施態様は、４−メガビット
乃至６４−メガビットに適用でき、第２実施態様は通常
２５６メガビットＤＲＡＭセルまでのＤＲＡＭに採用さ
れるが、必ずしもこれに限定されるものではない。
【００４３】本発明の好ましい実施態様ではキャパシタ
成形に多結晶シリコンを使用したが単結晶シルコンの使
用も可能である。
【００４４】
【発明の効果】この発明では、ＤＲＡＭデバイスの垂直
部分を記憶セルとして利用することにより、水平方向の
ダイ（die)スペースを最大化し、かつコンタクトに先立
つスタックドキャパシタの高さを低減する。ＴｉＮを制
御しながらエッチングすることにより、キャパシタ面積
とキャパシタンスが増加する。セルポリシリコンのマス
キングがないので公知方法に較べてマスキング工程が省
略できる。このように、マスキング工程を最小限に抑
え、かつＤＲＡＭデバイスの表面積を最小に抑えること
がキャパシタンス増強に対し有効である。
【図面の簡単な説明】
【図１】部分処理半導体ウエハーの部分断面図であり、
シリコン基板上のＦＥＴおよびフィールド酸化膜上のワ
ード線を示す説明図である。
【図２】アンドープド厚手酸化膜層の形成および平坦化
後の、図１のウエハー部分の断面図である。
【図３】酸化膜層のマスキングおよび引続くエッチング
によりセルフアライメント開口を形成させた後の、図２
のウエハー部分の断面図である。
【図４】ポリシリコンおよびＷＳｉx から成る層をマス
キング後の、図３に示すウエハー部分の断面図である。
【図５】ポリシリコンおよびＷＳｉx 層を反応性イオン
エッチング（ＲＩＥ）にかけ、埋め込みディジット線を
形成させた後、図５のフォトレジストの除去、厚手ドー
プド酸化膜の形成、およびマスキングにより記憶コンタ
クトキャパシタ用に予定するコンタクト領域を区画した
後の、図４に示すウエハー部分の断面図である。
【図６】酸化膜層をＲＩＥエッチングに処して周囲コン
タクト用コンタクト開口および下方部キャパシタプレー
ト用開口を創り、フォトレジストを除去した後の、図５
に示すウエハー部分の断面図である。
【図７】厚さ１ＫＡの厚手ＴｉＮ層および開口用のタン
グステンフイルを形成させた後の、図６に示すウエハー
部分の断面図である。
【図８】ＴｉＮおよびタングステンを平坦化してプラグ
を形成させた後の、図７のウエハー部分の断面図であ
る。
【図９】選択的に制御したＴｉＮエッチング後の、図８
のウエハー部分の断面図である。
【図１０】シリサイド薄層および誘電層のブランケット
形成、およびセルポリシリコン形成後の、図９のウエハ
ー部分の断面図である。
【図１１】記憶キャパシタをフォトレジストでパターニ
ングした後の、図１０に示すウエハー部分の断面図であ
る。
【図１２】窒化膜、セルポリシリコン、誘電層およびシ
リサイド層をＲＩＥエッチングに処し、次いでフォトレ
ジストを除去した後の、図１１に示すウエハー部分の断
面図である。
【図１３】導電層の形成に続くセルアレイのノンクリテ
ィカルパターニング後の、図１２のウエハー部分の断面
図である。
【図１４】この導電層のＲＩＥ金属エッチングに続くフ
ォトレジストパターン除去後の、図１３に示すウエハー
部分の断面図である。
【図１５】ＴｉＮとタングステンの交互形成後の、図６
に示すウエハー部分の断面図である。
【図１６】交互形成物のマスキングおよびＴＩＥエッチ
ング後の、図１５に示すウエハー部分の断面図である。
【図１７】ＴｉＮ層の選択的に制御したエッチングに続
くフォトレジスト除去後の、図１６のウエハーの断面図
である。
【図１８】シリサイド薄層と誘電層のブランケット形成
に引き続くセルポリシリコン形成後の、図１７に示すウ
エハー部分の断面図であり、窒化膜がこのセルポリシリ
コン上に形成されていることを示す説明図である。
【図１９】記憶キャパシタをフォトレジストでパターニ
ングした後の、図１８に示すウエハーの断面図である。
【図２０】この窒化膜、セルポリシリコン、誘電層およ
びシリサイド層をＲＩＥ金属エッチングで処理し、次い
でフォトレジストを除去後の、図１９に示すウエハーの
断面図である。図１２もまたエッチング中に露出したポ
リシリコンおよびシリサイド酸化膜を示す説明図であ
る。
【図２１】導電層の形成に引続いてセルアレイをノンク
リティカルパターニングした後の、図２０に示すウエハ
ーの断面図である。
【図２２】導電層のＲＩＥ金属エッチングに続くフォト
レジストパターン除去後の、図２１図に示すウエハー部
分の断面図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロジャー・アール・リー アメリカ合衆国、83706 アイダホ州、ボ イーズ、レインドロップ・ドライブ 3351

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 ａ）既設半導体構造物および該半導体デ
    バイスの基板（３）上に層間誘電絶縁膜（４０，７５）
    を重ねて形成し、 ｂ）該層間膜（４０，７５）を平坦化し、 ｃ）該基板のコンタクト部分（８２）を露出させるため
    に該層間膜中に開口（８１）をエッチングし、 ｄ）該エッチド層間膜（４０，７５）、該コンタクト部
    分（８２）、および該エッチング期間中に露出した既設
    構造物上に拡散障壁材料（８５，１６０）の初期層を重
    ねてブランケット形成し、該形成に際して基板の損傷を
    最小限に抑制し、該拡散障壁材料としてコンタクト抵抗
    が実質的に低い材料を採用し、該形成によるダイオード
    漏洩を最小限に抑え、該拡散障壁材料の該初期層（８
    ５，１６０）の厚さは、該厚さの空胴が誘電材料および
    導電材料の形成を受容しうる程度の厚さから成るものと
    し、 ｅ）該拡散障壁材料（８５，１６０）上に耐火性金属
    （９０，１６５）を重ねて形成し、 ｆ）キャパシタ形成用の領域を区画し、 ｇ）該拡散障壁材料（８５，１６０）を選択的に制御し
    ながらエッチングして該拡散障壁材料の厚さに等しい厚
    さを有する開口（８６）を形成し、この際該拡散障壁材
    料（８５，１６０）の一部は該コンタクト部分上に重ね
    て留保すると同時に該耐火性金属（９０，１６５）の下
    方部を取巻くように留保し、該エッチングにより該耐火
    性金属（９０，１６５）の上部を露出させ、該拡散障壁
    材料（８５，１６５）および該耐火性金属（９０，１６
    ５）により第１キャパシタプレートを形成させ、 ｈ）該耐火性金属（９０，１６５）、該層間膜（４０，
    ７５）、該拡散障壁材料（８５，１６０）および該既設
    構造物上に誘電層（１１５，１８１）を重ねてブランケ
    ット形成し、かつ、 ｉ）該誘電層（１１５，１８１）上に導電層（１２０，
    １８５）を重ねてブランケット形成し、該導電層（１２
    ０，１８５）により第２キャパシタプレートを形成さ
    せ、該誘電層（１１５，１８１）により該第１および第
    ２キャパシタプレートを互いに他から電気的に絶縁させ
    る、 工程から成る、半導体中に少なくとも一つのキャパシタ
    を形成させる方法。
  2. 【請求項２】 該区画工程が、該拡散障壁材料（８５）
    と該耐火性材料（９０）とを該層間膜（７５）に対して
    平坦化することからさらに成る請求項１記載の方法。
  3. 【請求項３】 該区画工程が： ａ）該拡散障壁材料（１６０）および該耐火性金属（１
    ６５）をキャパシタ形成用に留保した領域中でフォトレ
    ジスト（１７０）によりパターニングし、 ｂ）該拡散障壁材料（１６０）および該耐火性金属（１
    ６５）を異方性エッチングして該拡散障壁材料（１６
    ０）および該耐火性金属（１６５）をキャパシタ形成用
    に残した該領域中に留保し、かつ、 ｃ）該フォトレジスト（１７０）を除去する、 工程からさらに成る請求項１項記載の方法。
  4. 【請求項４】 少なくとも２層の該拡散障壁材料（１６
    ０）および少なくとも１層の該耐火性金属（１６５）か
    ら成る交互層（１６０および１６５）を交互に形成させ
    て成る請求項１記載の製法。
  5. 【請求項５】 該耐火性金属（１６５）の該上方部を露
    出させることにより、該拡散障壁材料（１６０）の選択
    的エッチングの結果として該耐火性金属（１６５）の該
    上方部にフィンガー（１７５）を形成させ、該エッチン
    グ後に留保された該拡散障壁材料（１６０）に対して該
    フィンガー（１７５）を実質的垂直に伸長させ、該フィ
    ンガーを該既設構造物に対して実質的平行に、かつ該構
    造物の上方に順次重なるような位置まで該開口（８６）
    の中心から分岐させ、かつ該フィンガー（１７５）のそ
    れぞれを該導電性材料（１８５）により取り囲んで成る
    請求項４記載の方法。
  6. 【請求項６】 該導電層（１２０，１８５）の形成工程
    が： ａ）ポリシリコン層を形成させる工程、および ｂ）該ポリシリコン層をその場でリン拡散ドーピングに
    処する工程、 からさらに成る請求項１記載の方法。
  7. 【請求項７】 ａ）該層間膜（７５，４０）の該開口の
    エッチングに先立ってコンタクトフォトレジストパター
    ン（８０）で該層間膜（７５，４０）をパターニング
    し、この際該コンタクトフォトレジストパターン（８
    ０）により周囲コンタクトもまたパターニングして成る
    工程、 ｂ）該エッチング工程に先立って該フォトレジストパタ
    ーン（８０）を除去する工程、および、 ｃ）該拡散障壁材料の該エッチング期間中に該周囲コン
    タクトを保護する工程、 からさらに成る請求項１記載の方法。
  8. 【請求項８】 該層間膜（４０，７５）の該形成工程
    が、第１酸化膜層（４０）を形成させる工程および該第
    １酸化膜層上に重ねて第２酸化膜膜（７５）を形成させ
    る工程とからさらに成る請求項１記載の方法。
  9. 【請求項９】 該拡散障壁材料（８５，１６０）、該耐
    火性金属層（９０，１６５）、該層間膜（４０，７５）
    および該既設構造物上にポリシリコン薄層（１１４、１
    ８０）を重ねて形成させ、この形成により該誘電層（１
    １５，１８１）のブランケット形成を受容しうるシリコ
    ン面を提供させることからさらに成る請求項１記載の方
    法。
  10. 【請求項１０】 半導体デバイス中に一群のキャパシタ
    を形成する方法において該方法が： ａ）既設半導体構造物および該半導体デバイス基板
    （３）上に層間膜（４０，７５）を重ねて形成する工
    程、 ｂ）該層間膜（４０，７５）をコンタクトフォトレジス
    トパターン（８０）でマスキングし、該マスキングによ
    りセルフアライメント領域（７０）を区画して一群の該
    キャパシタを形成させ、該コンタクトフォトレジストパ
    ターン（８０）により周囲コンタクトもまたパターニン
    グする工程、 ｃ）該基板（３）のコンタクト部分（８２）を露出さ
    せ、かつ該層間膜（４０，７５）に開口（８１）を形成
    させるために該層間膜（４０，７５）をエッチングする
    工程、 ｄ）該フォトレジストパターン（８０）を除去する工
    程、 ｅ）該層間膜（４０，７５）、既設構造物、および該コ
    ンタクト部分（８２）上に拡散障壁材料層（８５，１６
    ０）を重ねて形成し、該拡散障壁材料層（８５，１６
    ０）の形成による基板の損傷を最小限に抑制し、該拡散
    障壁材料（８５，１６０）としてコンタクト抵抗が実質
    的に低い材料を採用し、該形成によりダイオード漏洩を
    最小にし、この際該障壁材料の厚さに等しい厚さを有す
    る空胴が誘電材料およびポリシリコンの形成を受容しう
    るような厚さを有する拡散障壁材料（８５，１６０）を
    採用する工程、 ｆ）該拡散障壁材料（８５，１６０）層の上に耐火性金
    属（９０，１６５）を重ねて形成する工程、 ｇ）一群の該キャパシタを形成するための領域を区画す
    る工程、 ｈ）該拡散障壁材料（８５，１６０）を選択的に制御し
    ながらエッチングして該拡散障壁材料（８５，１６０）
    の厚さに等しい厚さを有する開口（８６）を形成し、該
    拡散障壁材料（８５，１６０）の一部は該コンタクト部
    分（８２）に重ねるように留保し、かつ該耐火性金属
    （９０，１６５）の下方部を取り囲むように留保し、該
    エッチングにより該耐火性金属（９０，１６５）の上方
    部を露出させ、該拡散障壁材料（８５，１６０）および
    該耐火性金属（９０，１６５）により一群のキャパシタ
    用第１キャパシタプレートを形成させ、該エッチングに
    より該層間膜（４０，７５）、該既設構造物、該拡散障
    壁材料（８５，１６０）、および該耐火性金属（９０，
    １６５）の部分を露出させる工程、 ｉ）該拡散障壁材料（８５，１６０）の該エッチングに
    際し該周囲コンタクトを保護する工程、 ｊ）該露出部分上にシリサイドの実質的薄層（１１４，
    １８０）を重ねて形成する工程、 ｋ）該シリサイド薄層（１１４，１８０）上に誘電層
    （１１５，１８１）を重ねて形成する工程、 ｌ）ウエットアニーリングを行う工程、 ｍ）該誘電層（１１５，１８１）上に受容層（１２０，
    １８５）を重ねて形成する工程、 ｎ）該受容層（１２０，１８５）を不純物でドーピング
    することにより該受容層（１２０，１８５）よりも一層
    導電性のドープド受容層（１２０，１８５）を創り、該
    ドープド受容層（１２０，１８５）により一群のキャパ
    シタの第２キャパシタプレートを形成させる工程、 ｏ）該受容層、酸化抵抗性該保護層上に保護層（１２
    ５，１９０）を重ねてブランケット形成する工程、 ｐ）一群の該キャパシタ領域をキャパシタ領域フォトレ
    ジストパターン（１３０，２００）により区画し、引続
    くエッチング期間中に該キャパシタ領域を該フォトレジ
    ストパターンにより保護する工程、および ｑ）該保護層（１２５，１９０）、該受容層（１２０，
    １８５）、該誘電層（１１５，１８１）、および該シリ
    サイド膜（１１４，１８０）をエッチングし、該シリサ
    イド膜（１１４，１８０）および該受容層（１２０，１
    ８５）に露出側壁を形成し、該エッチングにより一群の
    該キャパシタを形成する工程、 から成る方法。
JP4298164A 1991-10-31 1992-10-12 タングステン記憶ノードキャパシタ、エッチドＴｉＮ記憶ノードキャパシタプレートおよびこれらの成形方法 Pending JPH05251659A (ja)

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