DE4236814A1

DE4236814A1 -

Info

Publication number: DE4236814A1
Application number: DE4236814A
Authority: DE
Inventors: Fernando Gonzalez; Roger R. Boise Id. Us Lee
Original assignee: Micron Technology Inc
Current assignee: Micron Technology Inc
Priority date: 1991-10-31
Filing date: 1992-10-30
Publication date: 1993-05-06
Anticipated expiration: 2012-10-31
Also published as: JPH05251659A; US5168073A; DE4236814C2

Description

Die vorliegende Erfindung bezieht sich auf die Halbleitertechnologie und betrifft im spezielleren Speicherzellenkondensatoren zur Verwendung in DRAM- Anordnungen (Dynamic Random Access Memories).The present invention relates to Semiconductor technology and more specifically concerns Memory cell capacitors for use in DRAM Arrangements (Dynamic Random Access Memories).

Die Speicherzellen von DRAMs, die in einer Konfi guration sich schneidender Wortleitungen und Zif fernleitungen angeordnet sind, setzen sich aus zwei Hauptkomponenten zusammen: einem Feldeffekt transistor (FET) und einem Kondensator. Bei DRAM- Zellen, die einen herkömmlichen planaren Kondensa tor verwenden, wird ein viel größerer Oberflächen bereich des Chips für den planaren Kondensator als für den FET verwendet. Bei einer typischen Ausbil dung einer derartigen DRAM-Zelle werden die Wort leitungen im allgemeinen aus einer ersten Polysili ziumschicht geätzt. Ein dotierter Bereich des Siliziumsubstrats dient als untere Kondensator platte (Speicherknoten), während eine zweite Poly siliziumschicht im allgemeinen als obere Kondensa torplatte (Zellenplatte) wirkt.The memory cells of DRAMs that are in a confi guration of intersecting word lines and Zif long-distance lines are made up of two Main components together: a field effect transistor (FET) and a capacitor. With DRAM Cells that have a conventional planar condenser Using tor will have a much larger surface area of the chip for the planar capacitor as used for the FET. With a typical training Such a DRAM cell becomes the word lines generally from a first polysili zium layer etched. A doped area of the Silicon substrate serves as the lower capacitor plate (storage node), while a second poly silicon layer generally as the upper condensate Torplatte (cell plate) acts.

Obwohl sich planare Kondensatoren im allgemeinen für die Verwendung bei DRAM-Chips bis zum Niveau von 1-Megabit als geeignet erwiesen haben, werden sie für fortschrittlichere DRAM-Generationen als unverwendbar erachtet. Da die Bauteildichte in Speicherchips zugenommen hat, hat das Schrumpfen der Zellenkondensatorgröße zu einer Anzahl von Problemen geführt. Als erstes kann die Alpha teilchen-Komponente normaler Hintergrundstrahlung zur Entstehung von Loch-Elektron-Paaren in dem Siliziumsubstrat führen, das als untere Kondensa torplatte wirkt. Dieses Phänomen führt dazu, daß eine in dem betroffenen Zellenkondensator gespei cherte Ladung rasch verlorengeht, wodurch ein "Soft-Error" entsteht. Als zweites wird das Abfra ge-Verstärker-Differenzsignal reduziert. Dies ver schlechtert die Ansprechempfindlichkeit auf Rau schen und erschwert die Ausbildung eines Abfrage- Verstärkers mit einer geeigneten Signal-Selektivi tät. Drittens muß bei der Reduzierung der Zellen kondensatorgröße die Zellen-Auffrischzeit im allge meinen verkürzt werden, wodurch häufigere Unter brechungen für allgemeine Auffrischungen erforder lich sind. Die schwierige Aufgabe eines DRAM-Kon strukteurs besteht daher in der Erhöhung oder wenigstens der Beibehaltung der Speicherzellenkapa zität bei immer geringer werdender Speicherzellen größe, ohne dabei auf Prozesse zurückzugreifen, die die Produktausbeute vermindern oder eine beträcht liche Erhöhung der Anzahl von Maskier- und Nieder schlagschritten in dem Herstellungsvorgang mit sich bringen.Although planar capacitors in general for use with DRAM chips up to level of 1 megabit have proven to be suitable them for more advanced DRAM generations than deemed unusable. Since the component density in Memory chips has increased, has shrunk the cell capacitor size to a number of Problems. First of all, the Alpha Particle component of normal background radiation to the formation of hole-electron pairs in the Lead silicon substrate that as the lower condensate door panel works. This phenomenon leads to the fact that one stored in the affected cell capacitor stored charge is quickly lost, causing a "Soft error" arises. The second is the Abfra ge amplifier differential signal reduced. This ver deteriorates the sensitivity to rough and complicates the formation of a query Amplifier with a suitable signal selectivity act. Third, in reducing cells capacitor size the cell refresh time in general mine are shortened, creating more frequent sub Refractions required for general refreshments are. The difficult task of a DRAM con structure therefore consists in increasing or at least maintaining the memory cell capa with ever decreasing memory cells size without resorting to processes that reduce or significantly reduce product yield increase in the number of masking and lowering impact steps in the manufacturing process bring.

Einige Hersteller von 4-Megabit-DRAMs verwenden Speicherzellenausbildungen auf der Basis von nicht- planaren Kondensatoren. Derzeit werden zwei grund legende nicht-planare Kondensatorausbildungen ver wendet: Der Grabenkondensator, der in Anlehnung an den englischen Sprachgebrauch im folgenden auch als Trench-Kondensator bezeichnet wird, und der Stapel kondensator. Bei beiden Arten von nicht-planaren Kondensatoren ist typischerweise eine beträchtlich größere Anzahl von Maskier-, Niederschlag- und Ätz schritten für ihre Herstellung als bei einem pla naren Kondensator erforderlich. Some manufacturers use 4 megabit DRAMs Memory cell designs based on non- planar capacitors. There are currently two reasons legendary non-planar capacitor designs applies: The trench capacitor, which is based on the English language use in the following also as Trench capacitor is called, and the stack capacitor. In both types of non-planar Capacitors are typically considerable greater number of masking, precipitation and etching steps for their manufacture than at a pla naren capacitor required.

Bei einem Grabenkondensator wird Ladung in erster Linie vertikal gespeichert, im Gegensatz zu hori zontal, wie dies bei einem planaren Kondensator der Fall ist. Da Grabenkondensatoren in Gräben oder Trenches gebildet werden, die in das Substrat ge ätzt werden, unterliegt der typische Grabenkonden sator ebenso wie der planare Kondensator Soft- Errors. Außerdem besitzt das Trench-Design mehrere andere diesem innewohnende Probleme. Ein Problem besteht darin, daß ein Lecken von Ladung von Graben zu Graben auftritt, wobei dies durch einen parasi tären Transistoreffekt zwischen benachbarten Gräben bzw. Trenches verursacht wird. Ein weiteres Problem besteht in der Schwierigkeit, die Gräben während des Herstellungsvorgangs vollständig zu reinigen; falls eine vollständige Reinigung eines Grabens nicht gelingt, führt dies im allgemeinen zu einer fehlerhaften Speicherzelle.With a trench capacitor, charge becomes first Line stored vertically, unlike hori zontal, as is the case with a planar capacitor Case is. Since trench capacitors in trenches or Trenches are formed that ge in the substrate typical trench condensers sator as well as the planar capacitor soft- Errors. The trench design also has several other problems inherent in this. A problem is that leakage of cargo from trench digging occurs, this by a parasi transistor effect between adjacent trenches or trenches. Another Problem consists in the difficulty of digging the trenches during to completely clean the manufacturing process; if a complete cleaning of a trench failing, this generally leads to a faulty memory cell.

Die Stapelkondensatorausbildung dagegen hat sich als etwas zuverlässiger und leichter herstellbar als die Trench-Ausbildung erwiesen. Da sowohl die untere als auch die obere Platte eines typischen Stapelkondensators aus einzelnen Polysilizium schichten gebildet werden, ist der Stapelkondensa tor im allgemeinen viel weniger anfällig für Soft- Errors als der planare Kondensator oder auch der Grabenkondensator. Durch Plazieren sowohl der Wort leitung als auch der Ziffernleitung unterhalb der kapazitiven Schichten sowie dadurch, daß man die untere Schicht mittels eines vergrabenen Kontakts mit dem Substrat in Berührung treten läßt, haben einige Hersteller Stapelkondensatorausbildungen geschaffen, bei denen vertikale Bereiche des Kon densators in beträchtlichem Umfang zu der Gesamt ladungspeicherkapazität beitragen. Da ein Stapel kondensator im allgemeinen nicht nur die gesamte Fläche einer Speicherzelle (einschließlich des Zugriffs-FETs der Zelle) sondern auch benachbarte Feldoxidbereiche bedeckt, ist die Kapazität im Vergleich zu der mit einer Speicherzelle des plana ren Typs erhältlichen Kapazität beträchtlich ge steigert.The stack capacitor training, however, has as something more reliable and easier to manufacture proved to be the trench training. Since both the lower as well as the upper plate of a typical Stacked capacitor made of single polysilicon layers are formed is the stacked condenser tor generally much less susceptible to soft Errors as the planar capacitor or the Trench capacitor. By placing both the word line as well as the digit line below the capacitive layers and in that the lower layer by means of a buried contact can come into contact with the substrate some manufacturers have stack capacitor designs created in which vertical areas of the Kon capacitors to a considerable extent to the total charge storage capacity contribute. There is a stack capacitor generally not just the whole Area of a memory cell (including the Access FETs of the cell) but also neighboring ones Field oxide areas covered, the capacity is in Comparison to that with a memory cell of the plana Ren type available capacity considerably increases.

Bei dem Verfahren zur Bildung des Stapelkondensa tors mit der typischen Flossen- oder Rippenkon figuration werden Polysilizium-/Nitridschichten zur Erzielung der Beabstandung der Rippen verwendet. Das Verfahren ist kompliziert und verwendet eine Vielzahl von Niederschlägen und anschließenden Ätzschritten zur Erzeugung dieser Stapelkondensa tor-Rippenstruktur.In the process of forming the stacked condensate tors with the typical fin or rib cone figuration, polysilicon / nitride layers are used Achieving the rib spacing used. The process is complicated and uses one Variety of rainfall and subsequent Etching steps to create this stacked condenser gate rib structure.

Ein experimenteller Speicherknotenkondensator be sitzt eine Struktur mit einer doppelwandigen kro nenförmigen unteren Kondensatorplatte, wobei die Herstellung dieser Struktur mit dem Ätzen einer Öffnung in eine Zwischenschicht aus SiO₂ beginnt, um dadurch einen Kontaktbereich des Substrats frei zulegen. Polykristallines Silizium wird dann über der Oberfläche der SiO₂-Zwischenschicht und dem Kontaktbereich des Substrats aufgebracht. Als nächstes werden Bereiche aus SiO₂ angrenzend an das über Seitenwänden der Öffnungen liegende polykri stalline Silizium gebildet. Es wird dann eine zweite Schicht aus polykristallinem Silizium aufge bracht, die über den Bereichen aus SiO₂ liegt sowie über dem über dem Kontaktbereich befindlichen polykristallinen Silizium liegt und dieses kontak tiert. Der übrige Bereich der Öffnung wird mit SiO₂ gefüllt. Das über dem SiO₂ liegende polykristalline Silizium wird geätzt, und danach wird das SiO₂ geätzt. Das verbleibende polykristalline Silizium bildet die untere Kondensatorplatte eines Speicher knotenkondensators. Die untere Kondensatorplatte umfaßt also einen zweischichtigen unteren Bereich aus polykristallinem Silizium, das mit dem Substrat in Kontakt steht und vier sich von dem unteren Bereich wegerstreckende vertikale Finger aufweist.An experimental storage node capacitor has a structure with a double-walled crown-shaped lower capacitor plate, the production of this structure beginning with the etching of an opening in an intermediate layer made of SiO ₂ , to thereby expose a contact area of the substrate. Polycrystalline silicon is then applied over the surface of the SiO ₂ intermediate layer and the contact area of the substrate. Areas of SiO ₂ are next formed adjacent to the polycrystalline silicon lying over the side walls of the openings. A second layer of polycrystalline silicon is then brought up, which lies above the regions made of SiO _{2 and} lies above the polycrystalline silicon located above the contact region and contacts it. The remaining area of the opening is filled with SiO ₂ . The polycrystalline silicon overlying the SiO ₂ is etched, and then the SiO _{2 is} etched. The remaining polycrystalline silicon forms the lower capacitor plate of a storage node capacitor. The lower capacitor plate thus comprises a two-layer lower region made of polycrystalline silicon which is in contact with the substrate and has four vertical fingers which extend away from the lower region.

Andere Alternativen zum Erhöhen der Kapazität be inhalten die Verwendung von Materialien mit höheren Dielektrizitätskonstanten, die Reduzierung der Dicke des Dielektrikums (Reduzierung der Distanz zwischen den Kondensatorplatten) oder die Erhöhung des Kondensatoroberflächenbereichs durch Texturie ren der Polysiliziumoberfläche.Other alternatives for increasing capacity involve the use of materials with higher Dielectric constant, reducing the Thickness of the dielectric (reduction of the distance between the capacitor plates) or the increase of the capacitor surface area by texture the polysilicon surface.

Die vorliegende Erfindung schafft einen Kondensa tor sowie ein Verfahren zu dessen Herstellung; genauer gesagt wird ein Speicherkontaktkondensator einer DRAM-Vorrichtung geschaffen, wobei die untere Speicherknotenkondensatorplatte Wolfram- und TiN- Bereiche aufweist. Ein anfänglich ausgebildeter TiN-Bereich ist in bezug auf den Kontaktbereich des Substrats selbstausgerichtet und befindet sich mit diesem in Kontakt. Der anfänglich ausgebildete Wolframbereich wird in den TiN-Bereich eingebettet. Der Speicherkontaktkondensator gemäß der vorliegen den Erfindung macht von dem vertikalen Bereich des DRAM Gebrauch, und zwar durch Ausbilden wenigstens eines Bereichs der Speicherknotenkondensatorplatte in dem DRAM in vertikaler Richtung. Die vertikale Ausbildung erhöht die Kondensatorfläche unter gleichzeitiger Maximierung des auf einer Halblei terplatte vorhandenen Platzes.The present invention provides a condenser gate and a method for its production; more specifically, a memory contact capacitor created a DRAM device, the lower Storage node capacitor plate tungsten and TiN Areas. An initially trained one TiN area is in relation to the contact area of the Self-aligned substrate and is with this in contact. The initially trained Tungsten area is embedded in the TiN area. The memory contact capacitor according to the present the invention makes of the vertical range of the DRAM use, at least by training a portion of the storage node capacitor plate in the DRAM in the vertical direction. The vertical Training increases the capacitor area below at the same time maximizing that on a half lead available space.

Die Kondensatorfläche wird dadurch erhöht, daß wenigstens ein Hohlraum bzw. eine Vertiefung ge bildet wird, der bzw. die wenigstens einen oberen Bereich des Wolframs umgibt. Der Hohlraum wird durch steuerbares Ätzen von Bereichen des TiN ge bildet. Die Herstellung des Speicherkondensators ist nach dem Niederschlagen einer dielektrischen Schicht über den freiliegenden TiN- und Wolfram bereichen sowie einem zuvor gebildeten Oxidbereich abgeschlossen. Zellen-Polysilizium wird über der dielektrischen Schicht niedergeschlagen und bildet die Zellenplatte. Danach wird ein leitfähiges Mate rial in über der Zellenplatte liegender Weise niedergeschlagen und wirkt als Zellenplattenkontakt.The capacitor area is increased in that at least one cavity or recess is formed, the at least one upper one Area of the tungsten surrounds. The cavity becomes by controllable etching of areas of the TiN ge forms. The production of the storage capacitor is a dielectric after the precipitation Layer over the exposed TiN and tungsten areas as well as a previously formed oxide area completed. Cell polysilicon is made over the deposited and forms dielectric layer the cell plate. After that, a conductive mate rial in a manner lying above the cell plate depressed and acts as Cell plate contact.

Bei einem ersten Ausführungsbeispiel der Erfindung werden nur eine Schicht aus TiN und eine Schicht aus Wolfram niedergeschlagen. Bei einem zweiten Ausführungsbeispiel werden wenigstens zwei weitere Schichten, von denen wenigstens eine aus TiN und wenigstens eine aus Wolfram besteht, abwechselnd niedergeschlagen. Bei dem zweiten Ausführungsbei spiel bewirkt ein Ätzen der TiN-Schichten eine in der Höhe übereinandergestapelte Rippenstruktur aus Wolfram. Die Höhe der Struktur hängt von der Anzahl der abwechselnd aufeinander folgenden Schichten sowie der Dicke der Schichten ab. Das nach dem Ätz vorgang verbliebene TiN schafft eine elektrische Verbindung zwischen den Wolframschichten sowie zwischen dem Kontaktbereich des Substrats und der zuerst niedergeschlagenen TiN-Schicht.In a first embodiment of the invention become just a layer of TiN and a layer knocked down from tungsten. With a second Embodiment will be at least two more Layers, at least one of which is made of TiN and at least one is made of tungsten, alternately depressed. In the second execution play causes an etching in of the TiN layers the height of the stacked rib structure Tungsten. The height of the structure depends on the number of alternating layers and the thickness of the layers. That after the etch remaining TiN creates an electrical Connection between the tungsten layers as well between the contact area of the substrate and the first deposited TiN layer.

Eine selbstausgerichtete Öffnung, die einen Kon taktbereich des Siliziumsubstrats freilegt, wird durch Maskieren und Ätzen zuvor gebildeter Schich ten der Halbleitervorrichtung gebildet. Eine an fängliche TiN-Schicht wird in über dem freiliegen den Substrat sowie zuvor gebildeten Schichten lie gender Weise aufgebracht. Über der TiN-Schicht wird eine Wolframfüllschicht niedergeschlagen. Zu diesem Zeitpunkt können abwechselnd aufeinanderfolgende Schichten aus TiN und Wolfram niedergeschlagen werden. Ein oberer Bereich des Wolframs wird ge ätzt, wodurch eine jeden oberen Bereich der Wolframschicht umgebende Vertiefung gebildet wird. Das Wolfram und das TiN bilden die Speicherknoten kondensatorplatte. Auf dem Wolfram und dem TiN sowie den zuvor hergestellten Schichten wird eine dielektrische Schicht niedergeschlagen. Auf der dielektrischen Schicht wiederum wird Zellen-Polysi lizium niedergeschlagen, das die Zellenplatte bil det.A self-aligned opening that a Kon clock area of the silicon substrate is exposed by masking and etching previously formed layers th of the semiconductor device. One on catchable TiN layer is exposed in the over the the substrate and previously formed layers angry. Will over the TiN layer a tungsten filler layer is deposited. To this Time can alternate successively Layers of TiN and tungsten deposited will. An upper area of the tungsten is ge etches, leaving each top area of the Tungsten layer surrounding depression is formed. The tungsten and the TiN form the storage nodes capacitor plate. On the tungsten and the TiN as well as the previously produced layers dielectric layer deposited. On the dielectric layer in turn becomes cell polysi silicon deposited, which the cell plate bil det.

Die vorliegende Erfindung ermöglicht eine Verwen dung des vertikalen Bereichs einer DRAM-Vorrichtung als Speicherzelle, wodurch der Platz auf einer Halbleiterplatte in horizontaler Richtung maximiert wird und die Stapelkondensatorhöhe vor der Herstel lung von Kontakten reduziert wird. Der TiN-Ätz schritt maximiert die Zellengröße durch Erhöhen der Fläche der Speicherknotenplatte. Der Zellenplatten kontakt und die Zellenplatte sind selbstausgerich tet. Gegenüber früheren Verfahren ist ein Maskier schritt eliminiert, da keine Zellen-Polysilizium maskierung erfolgt. Das Verfahren erleichtert die effektive Verwendung einer Konfiguration mit ver grabenen Ziffernleitungen. Außerdem sind keine Bitleitungsausläufer vorhanden, wodurch die Aus beute gesteigert wird.The present invention enables use vertical region of a DRAM device as a memory cell, which means that the space on one Semiconductor plate maximized in the horizontal direction and the stacked capacitor height before the manufacture of contacts is reduced. The TiN etch step maximizes cell size by increasing the Area of the storage node plate. The cell plates contact and the cell plate are self-aligned tet. Compared to previous methods, it is a mask step eliminated since no cell polysilicon masking takes place. The procedure facilitates the effective use of a configuration with ver digging digit lines. Besides, there are none Bit line extensions exist, whereby the off loot is increased.

Bei der vorliegenden Erfindung handelt es sich um einen Speicherzellenkondensator. Zwei Ausführungs beispiele der Erfindung sind darauf gerichtet, die Speicherzellenkapazität unter Verwendung einer minimalen Anzahl von Maskierschritten zu maximie ren. Der Kondensator jeder Zelle stellt einen selbstausgerichteten Kontakt mit einem vergrabenen Kontakt innerhalb der Zelle her, während sich der Kondensator zu dem aktiven Bereich einer angrenzen den Zelle erstreckt. Die aktiven Bereiche können sich in ineinandergreifenden Spalten und nicht ineinandergreifenden Reihen oder anders ausge drückt, parallel sowie in Ausrichtung miteinander sowohl in vertikaler als auch horizontaler Richtung erstrecken. Die Reihen werden als Wortleitungen bezeichnet, und die Spalten werden als Ziffernlei tungen oder Bitstellenleitungen bezeichnet. Die aktiven Bereiche werden zur Bildung aktiver Metall- Oxid-Halbleiter-(MOS)-Transistoren verwendet, die je nach ihrem gewünschten Einsatz als NMOS- oder PMOS-FETs dotiert werden können. Bei der Erfindung handelt es sich um ein Verfahren zur Bildung eines Speicherkontaktkondensators, bei dem der vertikale Bereich der DRAM-Vorrichtung zur darin erfolgenden Bildung einer Wolfram- und TiN-Speicherknotenkon densatorplatte verwendet wird.The present invention is a memory cell capacitor. Two execution examples of the invention are directed to the Memory cell capacity using a minimal number of masking steps to maximie ren. The capacitor of each cell provides one self-aligned contact with a buried Contact within the cell while the Adjacent capacitor to the active area extends the cell. The active areas can interlocking columns and not interlocking rows or otherwise presses, parallel and in alignment with each other in both the vertical and horizontal directions extend. The rows are called word lines and the columns are called the digit line lines or bit position lines. The active areas are used to form active metal Oxide semiconductor (MOS) transistors used that depending on your desired use as NMOS or PMOS-FETs can be doped. In the invention is a process for the formation of a Memory contact capacitor, in which the vertical Area of the DRAM device to be implemented in it Formation of a tungsten and TiN storage node con capacitor plate is used.

Bevorzugte Weiterbildungen ergeben sich aus den Unteransprüchen.Preferred further developments result from the Subclaims.

Die Erfindung und Weiterbildungen der Erfindung werden im folgenden anhand der zeichnerischen Dar stellungen mehrerer Ausführungsbeispiele näher erläutert. In den Zeichnungen zeigen:The invention and developments of the invention are based on the graphic Dar positions of several embodiments explained. The drawings show:

Fig. 1 eine Querschnittsansicht eines Bereichs eines teilweise bearbeiteten Halbleiter wafers unter Darstellung von über einem Siliziumsubstrat liegenden Feldeffekt transistoren (FETs) und über Feldoxid liegenden Wortleitungen; Figure 1 is a cross-sectional view of a portion of a partially processed semiconductor wafer showing field effect transistors (FETs) overlying a silicon substrate and word lines overlying field oxide.

Fig. 2 eine Querschnittsansicht des Waferbe reichs der Fig. 1 nach dem Niederschlagen einer undotierten dicken Oxidschicht sowie der planaren Ausbildung derselben; FIG. 2 shows a cross-sectional view of the wafer area of FIG. 1 after the deposition of an undoped thick oxide layer and the planar formation thereof;

Fig. 3 eine Querschnittsansicht des Waferbe reichs der Fig. 2 nach dem Maskieren und anschließenden Ätzen der aufgebrachten Oxidschicht zur Bildung einer selbstaus gerichteten Öffnung; Fig. 3 is a cross-sectional view of the Waferbe realm of Figure 2 after masking and subsequent etching of the deposited oxide layer to form a Self-timer directed opening.

Fig. 4 eine Querschnittsansicht des Waferbe reichs der Fig. 3 nach dem Maskieren von niedergeschlagenen Schichten aus Poly silizium und WSi_x; Fig. 4 is a cross-sectional view of the wafer area of Figure 3 after masking deposited layers of poly silicon and WSi _x .

Fig. 5 eine Querschnittsansicht des Waferbe reichs der Fig. 4 nach einem Reaktions ionenätzvorgang der niedergeschlagenen Schichten aus Polysilizium und WSi_x zur Bildung einer vergrabenen Ziffernleitung, dem Entfernen des in Fig. 5 gezeigten Photoresist, dem Niederschlagen einer dicken dotierten Oxidschicht sowie nach dem Maskieren derselben zum Definieren zukünftiger Kontaktbereiche für Speicher kontaktkondensatoren; FIG. 5 is a cross-sectional view of the wafer region of FIG. 4 after a reaction ion etching of the deposited layers of polysilicon and WSi _x to form a buried digit line, the removal of the photoresist shown in FIG. 5, the deposition of a thick doped oxide layer and after masking the same for defining future contact areas for memory contact capacitors;

Fig. 6 eine Querschnittsansicht des Waferbe reichs der Fig. 5 nach einem Reaktions ionenätzvorgang der Oxidschichten zur Bildung von Öffnungen für die unteren Kondensatorplatten und der Kontaktöff nungen für periphere Kontakte sowie nach dem Entfernen des Photoresist; Fig. 6 is a cross-sectional view of the wafer area of Fig. 5 after a reaction ion etching of the oxide layers to form openings for the lower capacitor plates and the contact openings for peripheral contacts and after removing the photoresist;

Fig. 7 eine Querschnittsansicht eines Teils des Waferbereichs der Fig. 6 nach dem Nieder schlagen einer 100 nm dicken TiN-Schicht sowie einer Wolframfüllung der Öffnung; FIG. 7 shows a cross-sectional view of part of the wafer area of FIG. 6 after the deposition of a 100 nm thick TiN layer and a tungsten filling of the opening;

Fig. 8 eine Querschnittsansicht des Waferbe reichs der Fig. 7 nach der planaren Aus bildung des TiN und des Wolframs zur Bildung eines Stopfens; Fig. 8 is a cross sectional view of the wafer region of Fig. 7 after the planar formation of the TiN and the tungsten to form a plug;

Fig. 9 eine Querschnittsansicht des Waferbe reichs der Fig. 8 nach einem steuerbaren und selektiven TiN-Ätzschritt; Fig. 9 is a cross sectional view of the Waferbe realm of Figure 8 according to a controllable and selective TiN etch step.

Fig. 10 eine Querschnittsansicht des Waferbe reichs der Fig. 9 nach vollflächigen Niederschlägen einer dünnen Silizid schicht und einer dielektrischen Schicht sowie nach dem Niederschlagen von Zellen- Polysilizium, wobei über dem Zellen-Poly silizium eine Nitridschicht niederge schlagen ist; Fig. 10 is a cross-sectional view of the wafer area of Fig. 9 after full-area precipitation of a thin silicide layer and a dielectric layer and after the deposition of cell polysilicon, with a nitride layer knocking down over the cell poly;

Fig. 11 eine Querschnittsansicht des Waferbe reichs der Fig. 10 nach der Mustergebung des Speicherkondensators mittels Photo resist; FIG. 11 shows a cross-sectional view of the wafer area of FIG. 10 after the storage capacitor has been patterned by means of photo resist;

Fig. 12 eine Querschnittsansicht des Waferbe reichs der Fig. 11 nach einem Reaktions ionenätzvorgang an der Nitridschicht des Zellen-Polysiliziums, der dielektrischen Schicht und der Silizidschicht sowie nach dem Entfernen des Photoresist, wobei außerdem die Oxidation des während des Ätzvorgangs freiliegenden Polysiliziums und Silizids dargestellt ist; FIG. 12 is a cross-sectional view of the wafer area of FIG. 11 after a reaction ion etch on the nitride layer of the cell polysilicon, the dielectric layer and the silicide layer, and after removal of the photoresist, also showing the oxidation of the polysilicon and silicide exposed during the etching process is;

Fig. 13 eine Querschnittsansicht des Waferbe reichs der Fig. 12 nach dem Nieder schlagen einer leitfähigen Schicht sowie nach der nicht-kritischen Mustergebung der Zellenanordnung; FIG. 13 shows a cross-sectional view of the wafer region of FIG. 12 after the deposition of a conductive layer and after the non-critical patterning of the cell arrangement;

Fig. 14 eine Querschnittsansicht des Waferbe reichs der Fig. 13 nach einem Reaktions ionen-Metallätzschritt der leitfähigen Schicht sowie nach dem Entfernen des Photoresistmusters; FIG. 14 is a cross-sectional view of the wafer region of FIG. 13 after a reaction ion metal etching step of the conductive layer and after the removal of the photoresist pattern;

Fig. 15 eine Querschnittsansicht eines Teils des Waferbereichs der Fig. 6 nach abwechselnd aufeinanderfolgenden Niederschlägen von TiN und Wolfram; FIG. 15 is a cross-sectional view of a portion of the wafer portion of Figure 6 by alternately successive precipitates of TiN and tungsten.

Fig. 16 eine Querschnittsansicht des Waferbe reichs der Fig. 15 nach dem Maskieren und einem Reaktionsionenätzvorgang an den abwechselnd aufeinanderfolgenden Nieder schlägen; FIG. 16 is a cross-sectional view of the Waferbe realm of Figure 15 after masking and punches a Reaktionsionenätzvorgang to the alternately successive low.

Fig. 17 eine Querschnittsansicht des Waferbe reichs der Fig. 16 nach einem selektiven und steuerbaren Ätzvorgang an den TiN- Schichten sowie nach dem Entfernen des Photoresist; FIG. 17 shows a cross-sectional view of the wafer area of FIG. 16 after a selective and controllable etching process on the TiN layers and after removal of the photoresist;

Fig. 18 eine Querschnittsansicht des Waferbe reichs der Fig. 17 nach vollflächigen Niederschlägen einer dünnen Silizid schicht und eines Dielektrikums sowie nach dem Niederschlagen von Zellen-Poly silizium wobei auf dem Zellen-Polysili zium eine Nitridschicht niedergeschlagen wird; Fig. 18 is a cross-sectional view of the wafer area of Fig. 17 after full-surface precipitation of a thin silicide layer and a dielectric and after the deposition of cell polysilicon, a nitride layer being deposited on the cell polysilicon;

Fig. 19 eine Querschnittsansicht des Waferbe reichs der Fig. 18 nach der Mustergebung des Speicherkondensators mittels Photo resist; FIG. 19 is a cross-sectional view of the Waferbe realm of Figure 18 after patterning of the storage capacitor by means of photoresist.

Fig. 20 eine Querschnittsansicht des Waferbe reichs der Fig. 19 nach einem Reaktions ionenätzvorgang an der Nitridschicht, dem Zellen-Polysilizium, der dielektrischen Schicht und der Silizidschicht sowie nach dem Entfernen des Photoresist, wobei außerdem die Oxidation des während des Ätzvorgangs freiliegenden Polysiliziums und Silizids dargestellt ist; FIG. 20 is a cross-sectional view of the wafer region of FIG. 19 after a reaction ion etch on the nitride layer, the cell polysilicon, the dielectric layer and the silicide layer and after removal of the photoresist, and also the oxidation of the polysilicon and silicide exposed during the etching process is shown;

Fig. 21 eine Querschnittsansicht des Waferbe reichs der Fig. 20 nach dem Niederschla gen einer leitfähigen Schicht sowie nach der nicht-kritischen Mustergebung der Zellenanordnung; und FIG. 21 is a cross-sectional view of the Waferbe realm of Fig 20 after deposition gene of a conductive layer and on the non-critical patterning of the cell array. and

Fig. 22 eine Querschnittsansicht des Waferbe reichs der Fig. 21 nach einem Reaktions ionen-Metallätzvorgang an der leitfähigen Schicht sowie nach dem Entfernen des Photoresistmusters. FIG. 22 is a cross-sectional view of the wafer region of FIG. 21 after a reaction ion metal etch on the conductive layer and after removing the photoresist pattern.

Die Verfahrensschritte der vorliegenden Erfindung sind in den Fig. 1 bis 18 dargestellt. Dabei beziehen sich die Fig. 1 bis 6 auf beide Ausfüh rungsbeispiele der Erfindung. Die Fig. 7 bis 14 beziehen sich dann auf das erste Ausführungsbei spiel und die Fig. 15 bis 22 auf das zweite Ausführungsbeispiel.The process steps of the present invention are shown in FIGS. 1 to 18. Here, Figs. 1 to 6 relate to both exporting approximately embodiments of the invention. FIGS. 7 to 14 then refer to the first game Ausführungsbei and FIGS. 15 to 22 in the second embodiment.

Unter Bezugnahme auf Fig. 1 ist eine Querschnitts ansicht von zwei im Herstellungsverfahren befindli chen DRAM-Zellen nach einer herkömmlichen lokalen Oxidation von Silizium (die im folgenden auch LOCOS als Abkürzung für local oxidation of silicon bezeichnet wird) oder nach einer speziellen LOCOS- Bearbeitung dargestellt, wodurch im wesentlichen planare Feldoxidbereiche 1 (gebildet unter Verwen dung eines modifizierten LOCOS-Verfahrens) sowie zukünftige aktive Bereiche 2 (bei denen es sich um die nicht durch Feldoxid bedeckten Zonen des Sub strats handelt) auf einem Siliziumsubstrat 3 gebil det werden. Vor der Bildung des Feldoxids läßt man eine dielektrische Schicht 4 aus Siliziumoxid unter Wärmeeinwirkung aufwachsen. Bei den dargestellten Zellen handelt es sich um zwei aus einer Vielzahl von Zellen, die gleichzeitig hergestellt werden und eine Speicheranordnung bilden. Nach der Bildung des Feldoxidbereichs 1 der dielektrischen Schicht 4 werden eine erste leitfähig dotierte Polysili ziumschicht 10, eine Metallsilizidschicht (WSi_x) 15, eine Oxidschicht 16 und eine dicke Nitrid schicht 20 aufgebracht. Die dicke Nitridschicht 20 dient als Ätzstopp während des Ätzens des vergrabe nen Kontakts des Speicherknotens, wodurch eine Selbstausrichtung ermöglicht wird. Die Schichten werden zur Bildung von Wortleitungen 21 sowie N- Kanal-Feldeffekttransistoren 22 in ein Muster gebracht sowie geätzt. Die Polysiliziumschicht 10 bildet die Gatebereiche der FETs und ist durch die dielektrische Schicht 4 von schwach dotierten Source-Drain-Bereichen 25 isoliert. Die schwach do tierten Bereiche 25 werden durch Implantieren von Phosphor erzeugt. Durch das Niederschlagen, die Verdichtung und einen Reaktionsionenätzvorgang einer Abstandsschicht aus Siliziumdioxid sind Haupt-Abstandselemente 35 gebildet worden, die versetzt zu einer Arsen-Implantation angeordnet sind, welche zur Schaffung von stark dotierten Source-/Drain-Bereichen 30 verwendet worden ist. Die Haupt-Abstandselemente 35 isolieren die Wort leitungen und die FETs gegenüber nachfolgenden Ziffernleitungs- und Kondensatorherstellungsvorgän gen. Die Wortleitungen werden letztendlich mit peripheren Kontakten verbunden. Die peripheren Kontakte befinden sich am Ende der Anordnung und sind dazu ausgelegt, eine elektrische Verbindung mit peripheren Schaltungseinrichtungen herzustel len.With reference to FIG. 1, a cross-sectional view of two DRAM cells in the manufacturing process is shown after a conventional local oxidation of silicon (which is also referred to below as LOCOS as an abbreviation for local oxidation of silicon) or after a special LOCOS processing , whereby essentially planar field oxide regions 1 (formed using a modified LOCOS method) and future active regions 2 (which are the zones of the substrate not covered by field oxide) are formed on a silicon substrate 3 . Before the field oxide is formed, a dielectric layer 4 made of silicon oxide is grown under the action of heat. The cells shown are two of a multiplicity of cells which are produced simultaneously and form a memory arrangement. After the formation of the field oxide region 1 of the dielectric layer 4 , a first conductive doped polysilicon layer 10 , a metal silicide layer (WSi _x ) 15, an oxide layer 16 and a thick nitride layer 20 are applied. The thick nitride layer 20 serves as an etch stop during the etching of the buried contact of the storage node, thereby allowing self-alignment. The layers are patterned and etched to form word lines 21 and N-channel field effect transistors 22 . The polysilicon layer 10 forms the gate regions of the FETs and is isolated by the dielectric layer 4 from weakly doped source-drain regions 25 . The weakly doped areas 25 are produced by implanting phosphorus. The deposition, densification, and reaction ion etching of a silicon dioxide spacer layer have formed main spacer elements 35 that are offset from an arsenic implant that has been used to create heavily doped source / drain regions 30 . The main spacers 35 isolate the word lines and the FETs from subsequent digit line and capacitor fabrication processes. The word lines are ultimately connected to peripheral contacts. The peripheral contacts are located at the end of the arrangement and are designed to establish an electrical connection with peripheral circuit devices.

Nach dem Reaktionsionenätzvorgang erfolgt eine Durchgreifverbesserungs-Implantation zum Verbessern der Durchbruchspannung von Drain zu Source, wenn V_Gate = 0 Volt beträgt, sowie zum Reduzieren des Leckens unter dem Schwellenwert. Das Gateoxid 4 bleibt intakt und das Feldoxid wird nicht geätzt.After the reaction ion etch, a strikethrough enhancement implant is performed to improve the drain to source breakdown voltage when V _Gate = 0 volts and to reduce leakage below the threshold. The gate oxide 4 remains intact and the field oxide is not etched.

Die Bildung der FETs 22 und der Wortleitungen 21 in der vorstehend erläuterten Weise ist zwar bevor zugt, jedoch sind auch andere Herstellungsverfahren möglich und vielleicht ebenso gut durchführbar. Die nachfolgenden Schritte stellen die Verfahrensweisen gemäß den beiden Ausführungsbeispielen der vorlie genden Erfindung dar.Although the formation of the FETs 22 and the word lines 21 in the manner explained above is preferred, other production methods are also possible and perhaps just as easily feasible. The following steps represent the procedures according to the two exemplary embodiments of the present invention.

In Fig. 2 wird eine konforme Schicht aus undotier tem Oxid 40 in einem vollflächigen Niederschlag aufgebracht, so daß sie die Speicherknotenbereiche füllte und über dem FETs 22 und den Wortleitungen 21 liegt. Das Oxid ist undotiert, um ein Herausdif fundieren von Dotierstoff aus dem Oxid 40 zu den dotierten Bereichen des Substrats auf ein Minimum zu reduzieren. Das Oxid wird zur Schaffung einer gleichmäßige Höhe planar ausgebildet.In FIG. 2, a conformal layer of undoped oxide 40 is deposited in a full-area precipitate so that it fills the storage node areas and lies over the FETs 22 and the word lines 21 . The oxide is undoped to minimize diffusion of dopant from oxide 40 to the doped regions of the substrate. The oxide is planar to create a uniform height.

In Fig. 3 wird ein Photoresist-Ziffernleitungskon takt 45 als Ätzmaske zur Schaffung einer Öffnung 50 verwendet, in der später vergrabene Ziffernleitun gen hergestellt werden. Die Nitridschichten 20 und die Haupt-Abstandselemente 35 schützen die Tran sistor-Polysiliziumschicht 10 gegenüber dem zur Bildung der Öffnung 50 verwendeten Reaktionsionen- Oxidätzvorgang. Der durch die Nitridschichten 20 und die Haupt-Abstandselemente 35 gebildete Schutz bewirkt eine Selbstausrichtung der Öffnung.In Fig. 3, a photoresist-digit line contact 45 is used as an etching mask to create an opening 50 in which later buried digit lines are produced. The nitride layers 20 and the main spacers 35 protect the transistor polysilicon layer 10 from the reaction ion oxide etch used to form the opening 50 . The protection formed by the nitride layers 20 and the main spacers 35 causes the opening to self-align.

In Fig. 4 ist das in Fig. 3 dargestellte Photo resist entfernt worden, und über den zuvor gebilde ten Strukturen erfolgt ein vollflächiger Nieder schlag von Polysilizium 55, worauf wiederum ein vollflächiger Niederschlag von Verbindungsmaterial 60 aus Wsi_x oder TiN erfolgt. Der als Ziffernlei tung definierte Bereich wird mit Photoresist 65 maskiert.In Fig. 4, the photo resist shown in Fig. 3 has been removed, and over the previously formed structures there is a full-surface precipitation of polysilicon 55 , whereupon a full-surface precipitation of connecting material 60 made of Wsi _x or TiN. The area defined as a digit line is masked with photoresist 65 .

In Fig. 5 werden das unmaskierte Polysilizium 55 und das unmaskierte Verbindungsmaterial 60 einem Reaktionsionenätzvorgang unterzogen, um diese von über den Speicherknotenbereichen 70 sowie von über der Oberseite des Polysiliziums für die Wortleitun gen 21 zu entfernen. Das nach dem Ätzvorgang ver bleibende Polysilizium 55 und Verbindungsmaterial 60 bildet die Ziffernleitung 66. Das Verbindungs material 60 besitzt einen relativ niedrigen Wider stand im Vergleich zu dem Widerstand der Polysili ziumschicht 55. Der geringere Widerstand des Verbindungsmaterials 60 führt zu einer Reduzierung des Gesamtwiderstands der Ziffernleitung 66. Die Ziffernleitungen werden letztendlich mit peripheren Kontakten verbunden. Die peripheren Kontakte be finden sich an dem Ende der Anordnung und sind dazu ausgelegt, eine elektrische Verbindung mit peri pheren Schaltungseinrichtungen herzustellen.In Fig. 5 the unmasked polysilicon 55 and the unmasked material compound are subjected to a 60 Reaktionsionenätzvorgang to this by removing over the storage node regions 70 as well as over the top of the polysilicon for the Wortleitun gen to 21. The polysilicon 55 and connecting material 60 remaining after the etching process form the digit line 66 . The connecting material 60 has a relatively low resistance compared to the resistance of the polysilicon layer 55 . The lower resistance of the connecting material 60 leads to a reduction in the total resistance of the digit line 66 . The digit lines are ultimately connected to peripheral contacts. The peripheral contacts are at the end of the arrangement and are designed to establish an electrical connection with peripheral circuit devices.

Das in Fig. 4 gezeigte Photoresist 65 wird dann entfernt. Auf der Struktur der Fig. 5 erfolgt ein vollflächiger Niederschlag einer dicken dotierten Schicht aus Borophosphosilikatglas-(BPSG-)Oxid 75. Die dicke Oxidschicht 75 wird derart niedergeschla gen, daß sie im wesentlichen die gewünschte Höhe eines Kernbereichs des Speicherkondensators defi niert. Nach der entweder mechanisch oder chemisch erfolgenden planaren Ausbildung wird das dicke Oxid mit einem Photoresistmuster 80 maskiert, um dadurch in den zuvor gebildeten Strukturen die zukünftigen Öffnungen für zukünftige Speicherkondensatoren zu definieren. Durch das planare Ausbilden des dicken Oxids 75 werden Bitleitungsausläufer eliminiert. Das Photoresistmuster 80 kann auch als Kontakt schichtmuster für periphere Kontakte verwendet werden, wodurch eine Maske, und zwar eine Maske für vergrabene Kontakte, eliminiert wird. In diesem Fall würden die Öffnungen auch in den Randbereich der DRAM-Vorrichtung geätzt werden. The photoresist 65 shown in Fig. 4 is then removed. A full-surface deposition of a thick doped layer of borophosphosilicate glass (BPSG) oxide 75 takes place on the structure of FIG. 5. The thick oxide layer 75 is deposited in such a way that it essentially defines the desired height of a core region of the storage capacitor. After either mechanical or chemical planar formation, the thick oxide is masked with a photoresist pattern 80 in order to thereby define the future openings for future storage capacitors in the previously formed structures. The planar formation of the thick oxide 75 eliminates bit line extensions. The photoresist pattern 80 can also be used as a contact layer pattern for peripheral contacts, whereby a mask, namely a mask for buried contacts, is eliminated. In this case, the openings would also be etched into the edge area of the DRAM device.

In Fig. 6 werden die Oxidschichten 40 und 75 einem Reaktionsionenätzvorgang unterzogen, um dadurch Öffnungen 81 zu bilden und die Kontaktbereiche 82 des Substrats freizulegen. Nach dem Ätzen wird das in Fig. 5 gezeigte Photoresist 80 entfernt.In FIG. 6, the oxide films are subjected to 40 and 75 to a Reaktionsionenätzvorgang, to thereby form openings 81 and the contact regions 82 to expose the substrate. After the etching, the photoresist 80 shown in FIG. 5 is removed.

Fig. 7 zeigt einen Teil des in Fig. 6 gezeigten Waferbereichs. In Fig. 7 ist auf einen TiN-Nieder schlag 85 ein Wolfram-Füllniederschlag 90 ausge führt worden. Der TiN-Niederschlag besitzt ty pischerweise eine Dicke, die 100 nm entspricht. Eine Vertiefung bzw. ein Hohlraum mit einer ent sprechenden Dicke ist zur Aufnahme von Dielektri kum- und Zellen-Polysilizium-Niederschlägen in der Lage. FIG. 7 shows part of the wafer area shown in FIG. 6. In Fig. 7, a tungsten filler 90 has been carried out on a TiN precipitate 85 . The TiN precipitate typically has a thickness that corresponds to 100 nm. A depression or a cavity with a corresponding thickness is able to accommodate dielectric and cell polysilicon precipitates.

Bei TiN handelt es sich um ein Diffusionsbarrieren metall, das eine Diffusionsbarriere zwischen dem N⁺-Übergang und dem Wolfram schafft. Außerdem schafft das TiN einen niedrigen Kontaktwiderstand ohne Beschädigung des Kontaktbereichs des Sub strats. Die TiN-Schicht 85 wird zuerst niederge schlagen, da sie sich gleichmäßig verteilen und mit den zuvor hergestellten Bereichen kontaktieren läßt sowie ein gutes Kontaktmedium für die anschließende Wolfram-Füllung 90 schafft. Das TiN 85 schafft auch eine elektrische Verbindung zwischen den Kontaktbe reichen 82 des Substrats und dem Wolfram 90. Es ist möglich, das TiN gegen andere Diffusions barrierenmaterialien mit ähnlichen Eigenschaften auszutauschen.TiN is a diffusion barrier metal that creates a diffusion barrier between the N⁺ transition and the tungsten. In addition, the TiN creates a low contact resistance without damaging the contact area of the substrate. The TiN layer 85 will knock down first, since it can be distributed evenly and can be contacted with the previously produced areas and creates a good contact medium for the subsequent tungsten filling 90 . The TiN 85 also creates an electrical connection between the contact regions 82 of the substrate and the tungsten 90 . It is possible to replace the TiN with other diffusion barrier materials with similar properties.

Wolfram ist ein äußerst leitfähiges hitzebeständi ges Metall, das hohen Temperaturen im Bereich von 600°C bis 900°C standhalten kann. Dies ist notwen dig, da nachfolgend eine Polysiliziumschicht nie dergeschlagen wird. Das Niederschlagen des Poly siliziums erfolgt typischerweise bei einer Tempera tur nahe 650°C. Das Wolfram kann durch andere hitzebeständige Metalle ersetzt werden, wie z. B. WSi_x, Titan und Titansilizid. Es ist vorstellbar, daß im Verlauf der technischen Entwicklung nach der Wolframaufbringung erfolgende Verarbeitungsschritte bei höheren oder niedrigeren Temperaturen ausge führt werden können. Die Temperatur-Parameter sind entscheidend für die Eignung des hitzebeständigen Metalls und reflektieren die derzeitige Verfahrens weise. Da sich jedoch die Temperatur-Parameter im Verlauf der technischen Entwicklung des Verfahrens verändern können, können sich die bei dem Verfahren zu verwendenden hitzebeständigen Metalle in ent sprechender Weise verändern.Tungsten is an extremely conductive, heat-resistant metal that can withstand high temperatures in the range of 600 ° C to 900 ° C. This is necessary since subsequently a polysilicon layer is never struck. The precipitation of the poly silicon typically takes place at a temperature close to 650 ° C. The tungsten can be replaced by other heat-resistant metals, such as. B. WSi _x , titanium and titanium silicide. It is conceivable that in the course of technical development after the tungsten application processing steps can be carried out at higher or lower temperatures. The temperature parameters are decisive for the suitability of the heat-resistant metal and reflect the current method. However, since the temperature parameters can change in the course of the technical development of the process, the heat-resistant metals to be used in the process can change accordingly.

Das Wolfram 90 und das TiN 85 sind in Fig. 8 nach einem mechanischen Ätzvorgang gezeigt, um dadurch eine planare Ausbildung des Wolframs 90, des TiN 85 und des dicken Oxids 75 zu erzielen.The tungsten 90 and the TiN 85 are shown in FIG. 8 after a mechanical etching process, in order thereby to achieve a planar formation of the tungsten 90 , the TiN 85 and the thick oxide 75 .

TiN läßt sich über Wolfram selektiv ätzen. In Fig. 9 wird das TiN 85 in steuerbarer Weise geätzt, und zwar unter Verwendung eines sogenannte "Piranha"- Ätzvorgangs (der entweder naß oder mittels Dampf erfolgt), in einer derartigen Weise, daß Gräben 86 gebildet werden, während ein Bereich des TiN 85 zum Kontaktieren des Kontaktbereichs 82 des Substrats 3 erhalten bleibt. Jegliche bereits hergestellten peripheren Kontakte müssen während des "Piranha"- Ätzvorgangs durch eine Maske geschützt werden. Die Gräben 86 besitzen jeweils eine Breite von ca. 100 nm und erstrecken sich über eine Distanz von ca. 2 µm von der Oberseite des Wolframs nach unten. Der verbliebene Bereich des TiN 85 umschließt einen un teren Bereich des Wolframs 90. Das auf diese Weise ausgebildete TiN 85 und Wolfram 90 bilden die un tere Kondensatorplatte 95. Die Gräben 86 erhöhen die Größe der Speicherknotenplatte und steigern somit die Kapazität.TiN can be selectively etched using tungsten. In Fig. 9, the TiN 85 is controllably etched using a so-called "piranha" etch (which is either wet or steam) in such a manner that trenches 86 are formed while a region of the TiN 85 for contacting the contact area 82 of the substrate 3 is retained. Any peripheral contacts that have already been made must be protected by a mask during the "piranha" etching process. The trenches 86 each have a width of approximately 100 nm and extend downwards over a distance of approximately 2 μm from the top of the tungsten. The remaining area of the TiN 85 encloses a lower area of the tungsten 90 . The TiN 85 and tungsten 90 formed in this way form the lower capacitor plate 95 . The trenches 86 increase the size of the storage node plate and thus increase the capacity.

In Fig. 10 wird eine dünne Polysiliziumschicht 114 voll flächig über den freiliegenden Bereichen des Oxids 75, des TiN 85 und des Wolfram 90 aufge bracht. Die Polysiliziumschicht 114 besitzt typi scherweise eine Dicke von ca. 5 nm und bildet eine Siliziumoberfläche, auf der eine dünne dielektri sche Schicht 115, die typischerweise eine Dicke von ca. 10 nm aufweist, vollflächig niederzuschlagen ist. Bei der dielektrischen Schicht handelt es sich typischerweise um Siliziumnitrid, obwohl auch an dere dielektrische Materialien, wie z. B. Silizium dioxid, ebensogut verwendbar sind. Nach dem Nieder schlagen von Siliziumnitrid kann eine wahlweise Naß-Wärmebehandlung durchgeführt werden, um das Silizium in Nadellöchern des Nitrids zu oxidieren. Die Naß-Wärmebehandlung verbessert die dielektri schen Durchbrucheigenschaften des auf diese Weise gebildeten Kondensators. Bei dem Dielektrikum han delt es sich typischerweise um Siliziumnitrid. Eine dicke Zellen-Polysiliziumschicht 120 wird über der dielektrischen Schicht niedergeschlagen und füllt die zuvor gebildeten Gräben 86 vollständig aus. Die dicke Zellen-Polysiliziumschicht 120 wird einer an Ort und Stelle erfolgenden Phosphor-Diffusionsdo tierung unterzogen, um ihren spezifischen Wider stand zu vermindern. Die Zellen-Polysilizium schicht 120 bildet die Zellenplatte. Zum Schützen der Zellen-Polysiliziumschicht 120 während nachfol gender Oxidationsschritte des Herstellungsverfah rens wird eine dünne Schicht aus oxidationsbestän digem Siliziumnitrid 125 vollflächig über der dicken Zellen-Polysiliziumschicht 120 aufgebracht. In Fig. 10, a thin polysilicon layer 114 is applied over the entire surface of the exposed areas of the oxide 75 , the TiN 85 and the tungsten 90 . The polysilicon layer 114 typically has a thickness of approximately 5 nm and forms a silicon surface on which a thin dielectric layer 115 , which typically has a thickness of approximately 10 nm, is to be deposited over the entire surface. The dielectric layer is typically silicon nitride, although other dielectric materials, such as. B. silicon dioxide, can also be used. After the deposition of silicon nitride, an optional wet heat treatment can be carried out to oxidize the silicon in pinholes of the nitride. The wet heat treatment improves the dielectric breakdown properties of the capacitor thus formed. The dielectric is typically silicon nitride. A thick cell polysilicon layer 120 is deposited over the dielectric layer and completely fills the previously formed trenches 86 . The thick cell polysilicon layer 120 is subjected to in-place phosphorus diffusion doping to reduce its resistivity. The cell polysilicon layer 120 forms the cell plate. To protect the cell polysilicon layer 120 during subsequent oxidation steps of the manufacturing process, a thin layer of oxidation-resistant silicon nitride 125 is applied over the entire surface of the thick cell polysilicon layer 120 .

Die Zellen-Polysiliziumschicht wird nur innerhalb des Speicherkondensators mittels einer Photoresist maske 130 in ein Muster gebracht, wie dies in Fig. 11 gezeigt ist.The cell polysilicon layer is patterned only inside the storage capacitor using a photoresist mask 130 , as shown in FIG. 11.

In Fig. 12 werden die Polysiliziumschicht 114, die Zellen-Polysiliziumschicht 120, die dielektrische Schicht 115 sowie die Nitridschicht 125 in den unmaskierten Bereichen einem Reaktionsionenätzvor gang unterzogen, und das in Fig. 11 gezeigt Photo resist 130 wird entfernt. Danach läßt man Oxid 135 wachsen, um die Seiten der Polysiliziumschichten 114 und 120 in isolierender Weise abzudichten.In FIG. 12, the polysilicon layer 114 , the cell polysilicon layer 120 , the dielectric layer 115 and the nitride layer 125 are subjected to a reaction ion etching in the unmasked regions, and the photo resist 130 shown in FIG. 11 is removed. Oxide 135 is then grown to isolate the sides of polysilicon layers 114 and 120 .

In Fig. 13 wird die in Fig. 12 gezeigte Nitrid schicht 125 in einem Reaktionsionenätzvorgang ge ätzt und es wird eine Schicht 140 aus leitfähigem Material niedergeschlagen, wobei das leitfähige Material als Zellen-Polysilizium-Zwischenverbindung wirkt und eine Zellen-Polysiliziummaske eliminiert. Bei dem leitfähigem Material 140 handelt es sich vorzugsweise um ein Metall, wie z. B. Aluminium, Wolfram, Al/Si/Cu oder eine andere Aluminium /Kupferlegierung. Diese Schicht 140 aus leitfähigem Material wird typischerweise in der gesamten Schal tungsperipherie verwendet. Zum Erhalten des leit fähigen Materials auf sowie in Berührung mit Be reichen der Zellen-Polysiliziumschicht 120 wird das leitfähige Material 140 durch ein Photoresist 145 in einem nicht-kritischen Ausrichtungsmuster über der Zellenanordnung maskiert, um eine Verbindung mit dem gesamten Zellen-Polysilizium über dem Speicherknoten herzustellen. Da das Zellen-Poly silizium mit dem Speicherknoten-Polysiliziummuster ausgerichtet ist, wird ein Zellen-Polysilizium- Maskierschritt eliminiert. In FIG. 13, the nitride layer 125 shown in FIG. 12 is etched in a reaction ion etching process and a layer 140 of conductive material is deposited, the conductive material acting as a cell-polysilicon interconnection and eliminating a cell-polysilicon mask. The conductive material 140 is preferably a metal, such as. As aluminum, tungsten, Al / Si / Cu or another aluminum / copper alloy. This layer 140 of conductive material is typically used throughout the circuit periphery. To maintain the conductive material on and in contact with areas of the cell polysilicon layer 120 , the conductive material 140 is masked by a photoresist 145 in a non-critical alignment pattern over the cell array for connection to all of the cell polysilicon over the storage node to manufacture. Since the cell polysilicon is aligned with the storage node polysilicon pattern, a cell polysilicon masking step is eliminated.

In Fig. 14 ist das unmaskierte leitfähige Material 140 einem Reaktionsionen-Metallätzvorgang unterzo gen worden und das in Fig. 13 gezeigte Photoresist 145 entfernt worden, wonach die Fertigung des Speicherkondensators 150 abgeschlossen ist. Die untere Kondensatorplatte 95 des Speicherkondensa tors 150 beinhaltet den Wolframbereich 90 und den Titannitridbereich 85. Die Zellenplatte umfaßt die dicke Polysiliziumschicht 120. Das leitfähige Material 140 schafft eine elektrische Verbindung zwischen den Zellenplatten der nach dem Verfahren gemäß dem ersten Ausführungsbeispiel hergestellten Kondensatoren 150. Die Zellenplatte und die Spei cherknotenkondensatorplatte sind durch die dielek trische Schicht 115 voneinander getrennt und iso liert.In FIG. 14, the unmasked conductive material 140 has been subjected to a reaction ion metal etching process and the photoresist 145 shown in FIG. 13 has been removed, after which the production of the storage capacitor 150 is completed. The lower capacitor plate 95 of the storage capacitor 150 includes the tungsten region 90 and the titanium nitride region 85 . The cell plate comprises the thick polysilicon layer 120 . The conductive material 140 creates an electrical connection between the cell plates of the capacitors 150 produced by the method according to the first exemplary embodiment. The cell plate and the storage node capacitor plate are separated from one another by the dielectric layer 115 and insulated.

Die Verfahrensschritte des zweiten Ausführungsbei spiels der Erfindung sind mit den Verfahrensschrit ten des ersten Ausführungsbeispiels für die unter Bezugnahme auf die Fig. 1 bis 6 beschriebenen Schritte identisch. Bei dem zweiten Ausführungsbei spiel der Erfindung erfolgt in den in Fig. 6 gebil deten Öffnungen 82 ein Niederschlagen abwechselnd aufeinander folgender Schichten aus TiN 160 und Wolfram 165, wie dies in Fig. 15 gezeigt ist, die einen Teil des in Fig. 6 gezeigten Waferbereichs darstellt. Dabei handelt es sich bei dem ersten Niederschlag 166 um TiN und bei dem letzten Nieder schlag 167 um Wolfram. Die Gesamtzahl der Schichten läßt sich zwar wählen, doch es werden wenigstens zwei Wolframschichten und wenigstens zwei TiN- Schichten verwendet.The method steps of the second exemplary embodiment of the invention are identical to the method steps of the first exemplary embodiment for the steps described with reference to FIGS. 1 to 6. In the second Ausführungsbei of the invention, play is carried out in the gebil Deten in Fig. 6 openings 82 a depositing alternately successive layers of TiN 160, and tungsten 165, as shown in Fig. 15, a portion of the wafer portion shown in Fig. 6 represents. The first precipitation 166 is TiN and the last precipitation 167 is tungsten. The total number of layers can be selected, but at least two tungsten layers and at least two TiN layers are used.

In Fig. 16 wird der Speicherknoten durch Maskieren der abwechselnd aufeinander folgenden Schichten mit einem Photoresistmuster 170 maskiert. Die abwech selnd aufeinander folgenden Schichten werden dann einem Reaktionsionenätzvorgang unterzogen.In Fig. 16, the storage node is masked by masking the alternately successive layers with a photoresist pattern 170th The alternating successive layers are then subjected to a reaction ion etching process.

In Fig. 17 ist das in Fig. 16 gezeigte Photoresist muster 170 entfernt, und die Herstellung des Spei cherknotens wird abgeschlossen durch selektives und steuerbares Ätzen des TiN unter Verwendung eines "Piranha"-Ätzvorgangs (der entweder naß oder mit tels Dampf erfolgt), um dadurch Wolframfinger 175 zu bilden, die sich von dem nach dem Ätzvorgang verbliebenen TiN 160 im wesentlichen senkrecht wegerstrecken. Jegliche bereits hergestellten peripheren Kontakte müssen während des "Piranha"- Ätzvorgangs durch eine Maske geschützt werden. Unter einem "Piranha"-Ätzvorgang versteht man ein Ätzverfahren, bei dem es sich bei der Ätzlösung um eine Lösung aus Wasserstoffperoxid plus Schwefel säure handelt. Die Finger divergieren und sind über dem Oxid 75 in einer parallelen Konfiguration in der Höhe übereinandergestapelt. Die Gesamthöhe des Stapelbereichs des Speicherknotens hängt von der Anzahl der niedergeschlagenen Schichten sowie von der Dicke der Schichten ab.In Fig. 17, the photoresist pattern 170 shown in Fig. 16 is removed and the fabrication of the storage node is completed by selectively and controllably etching the TiN using a "piranha" etch (which is either wet or by steam). to thereby form tungsten fingers 175 which extend substantially perpendicularly from the TiN 160 remaining after the etching process. Any peripheral contacts that have already been made must be protected by a mask during the "piranha" etching process. A "piranha" etching process is an etching process in which the etching solution is a solution of hydrogen peroxide plus sulfuric acid. The fingers diverge and are stacked in height above the oxide 75 in a parallel configuration. The total height of the stacking area of the storage node depends on the number of layers deposited and the thickness of the layers.

In Fig. 18 wird eine dünne Polysiliziumschicht 180, deren Dicke typischerweise 5 nm beträgt, über allen freiliegenden Flächen aufgebracht. Die Polysili ziumschicht 180 bildet eine Siliziumoberfläche für einen anschließend erfolgenden Niederschlag eines Dielektrikums. Eine dünne dielektrische Schicht 181, bei der es sich um Siliziumnitrid handelt, wird über dem Polysilizium 180 aufgebracht. Die dielektrische Schicht 181 besitzt typischerweise von 10 nm. Anschließend an die Aufbringung der dielektrischen Schicht 181 kann eine wahlweise Naß- Wärmebehandlung erfolgen, um das Silizium in Nadel löchern des Nitrids zu oxidieren. Auf der dielek trischen Schicht wird eine Zellen-Polysilizium schicht 185 niedergeschlagen. Die Zellen-Polysili ziumschicht 185 wird zur Reduzierung ihres spezifi schen Widerstands einer an Ort und Stelle erfolgen den Phosphor-Diffusionsdotierungsimplantation unterzogen. Zum Schützen der dicken Zellen-Polysi liziumschicht 185 während nachfolgender Oxi dationsschritte des Herstellungsvorgangs wird eine dünne Schicht aus oxidationsbeständigem Siliziumni trid 190 vollflächig über der dicken Zellen-Polysi liziumschicht 185 niedergeschlagen.In Fig. 18, a thin polysilicon layer 180 , the thickness of which is typically 5 nm, is applied over all exposed surfaces. The polysilicon layer 180 forms a silicon surface for a subsequent deposition of a dielectric. A thin dielectric layer 181 , which is silicon nitride, is applied over the polysilicon 180 . The dielectric layer 181 typically has a thickness of 10 nm. Subsequent to the application of the dielectric layer 181 , an optional wet heat treatment can be carried out in order to oxidize the silicon in pinholes of the nitride. A cell polysilicon layer 185 is deposited on the dielectric layer. The cell polysilicon layer 185 is subjected to an on-site phosphor diffusion doping implantation to reduce its resistivity. To protect the thick cell polysilicon layer 185 during subsequent oxidation steps in the manufacturing process, a thin layer of oxidation-resistant silicon nitride 190 is deposited over the entire surface of the thick cell polysilicon layer 185 .

Die Zellen-Polysiliziumschicht wird nur innerhalb des Speicherkondensators mittels einer Photoresist maske 200 in ein Muster gebracht, wie dies in Fig. 19 gezeigt ist.The cell polysilicon layer is patterned only inside the storage capacitor using a photoresist mask 200 , as shown in FIG. 19.

In Fig. 20 werden die Polysiliziumschicht 180, die Zellen-Polysiliziumschicht 185, die dielektrische Schicht 181 und die Nitridschicht 190 in den unmas kierten Bereichen einem Reaktionsionenätzvorgang unterzogen, und das in Fig. 19 gezeigte Photoresist 200 wird entfernt. Danach läßt man Oxid 195 auf wachsen, um die Seiten der Polysiliziumschichten 180 und 185 in isolierender Weise abzudichten.In FIG. 20, the polysilicon layer 180 , the cell polysilicon layer 185 , the dielectric layer 181 and the nitride layer 190 are subjected to a reaction ion etching in the unmasked areas, and the photoresist 200 shown in FIG. 19 is removed. Oxide 195 is then grown on to isolate the sides of polysilicon layers 180 and 185 .

In Fig. 21 wird die in Fig. 20 gezeigte Nitrid schicht 190 einem Reaktionsionenätzvorgang unterzo gen, und es wird eine Schicht 200 aus leitfähigem Material niedergeschlagen, wobei das leitfähige Material als Zellen-Polysilizium-Zwischenverbindung wirkt und eine Zellen-Polysiliziummaske eliminiert. Bei dem leitfähigen Material 200 handelt es sich vorzugsweise um ein Metall wie z. B. Aluminium, Wolfram, Al/Si/Cu oder um eine andere Aluminium /Kupferlegierung. Diese Schicht 260 auch leitfähi gem Material wird typischerweise für die gesamte Schaltungsperipherie verwendet. Zum Erhalten des leitfähigen Materials auf sowie in Berührung mit Bereichen der Zellen-Polysiliziumschicht 185 wird das leitfähige Material 200 durch ein Photoresist 210 in einem nicht-kritischen Ausrichtungsmuster über der Zellenanordnung maskiert, um eine Verbin dung mit dem gesamten Zellen-Polysilizium über dem Speicherknoten herzustellen. Da das Zellen-Polysi lizium mit dem Speicherknoten-Polysilizium ausge richtet ist, wird ein Polysilizium-Maskierschritt eliminiert.In FIG. 21, the nitride layer 190 shown in FIG. 20 is subjected to reaction ion etching and a layer 200 of conductive material is deposited, the conductive material acting as a cell-polysilicon interconnect and eliminating a cell-polysilicon mask. The conductive material 200 is preferably a metal such as. As aluminum, tungsten, Al / Si / Cu or another aluminum / copper alloy. This layer 260 also conductive material is typically used for the entire circuit periphery. To maintain the conductive material on and in contact with areas of the cell polysilicon layer 185 , the conductive material 200 is masked by a photoresist 210 in a non-critical alignment pattern over the cell array to connect with all of the cell polysilicon above the storage node . Since the cell polysilicon is aligned with the storage node polysilicon, a polysilicon masking step is eliminated.

In Fig. 22 ist das unmaskierte leitfähige Material 260 einem Reaktionsionen-Metallätzvorgang unterzo gen worden, das in Fig. 21 gezeigte Photoresist 210 ist entfernt worden, und die Herstellung des Spei cherkondensators 225 ist damit abgeschlossen. Die untere Kondensatorplatte 175 der Speicherkondensa toren 225 umfaßt den Wolframbereich 165 und den Titannitridbereich 160. Die Zellenplatte umfaßt die dicke Zellen-Polysiliziumschicht 185. Das leitfähi ge Material 200 schafft eine elektrische Verbindung zwischen den Zellenplatten der gemäß dem zweiten Ausführungsbeispiel der Erfindung hergestellten Kondensatoren 225. Die Zellenplatte und die Spei cherknotenkondensatorplatte sind durch die dielek trische Schicht 181 elektrisch voneinander iso liert. Zu diesem Zeitpunkt kann das Zellen-Poly silizium maskiert und geätzt werden, und wie bei dem ersten Ausführungsbeispiel kann ein leitfähiges Material zur Herstellung der Zellen-Polysilizium- Zwischenverbindung niedergeschlagen werden.In FIG. 22, the unmasked conductive material 260 has been subjected to a reaction ion metal etching, the photoresist 210 shown in FIG. 21 has been removed, and the manufacture of the storage capacitor 225 is completed. The lower capacitor plate 175 of the storage capacitors 225 includes the tungsten region 165 and the titanium nitride region 160 . The cell plate includes the thick cell polysilicon layer 185 . The conductive material 200 creates an electrical connection between the cell plates of the capacitors 225 produced according to the second embodiment of the invention. The cell plate and the storage node capacitor plate are electrically isolated from each other by the dielectric layer 181 . At this time, the cell polysilicon can be masked and etched, and like the first embodiment, a conductive material can be deposited to make the cell polysilicon interconnect.

Die vorliegende Erfindung gestattet die Verwendung des vertikalen Bereichs einer DRAM-Vorrichtung als Speicherzelle, wodurch der vorhandene Platz auf einer Halbleiterplatte in horizontaler Richtung auf ein Maximum gebracht wird und die Stapelkondensa torhöhe vor der Herstellung von Kontakten reduziert wird. Steuerbares Ätzen des TiN führt zu einer Erhöhung der Kondensatorfläche sowie der Kapazität. Gegenüber früheren Verfahren wird ein Maskier schritt eliminiert, da keine Zellen-Polysilizium maskierung erfolgt. Die Steigerung der Kapazität wird somit unter Verwendung einer minimalen Anzahl von Maskierschritten sowie eines minimalen Oberflä chenbereichs der DRAM-Vorrichtung bewerkstelligt.The present invention permits use the vertical area of a DRAM device as Storage cell, which leaves the available space a semiconductor plate in the horizontal direction is brought to a maximum and the stacked condenser gate height reduced before making contacts becomes. Controllable etching of the TiN leads to a Increasing the capacitor area and the capacity. Compared to previous methods, a mask is used step eliminated since no cell polysilicon masking takes place. The increase in capacity is thus using a minimal number masking steps and a minimal surface area Chen area of the DRAM device accomplished.

Das erfindungsgemäße Verfahren erleichtert auch die effektive Verwendung einer Konfiguration mit ver grabenen Ziffernleitungen. Es sind keine Ziffern leitungsausläufer vorhanden, wodurch die Ausbeute gesteigert wird.The inventive method also facilitates effective use of a configuration with ver digging digit lines. They are not numbers line extensions present, which increases the yield is increased.

Obwohl in der vorstehend beschriebenen Weise das erste Ausführungsbeispiel der Erfindung für 4-Mega bit bis 64-Megabit-DRAMs verwendbar ist und das zweite Ausführungsbeispiel typischerweise bei DRAMs mit bis zu 256-Megabit-DRAM-Zellen verwendet wird, ist das erfindungsgemäße Verfahren nicht auf diese Anwendungen beschränkt.Although in the manner described above first embodiment of the invention for 4 mega bit to 64 megabit DRAMs can be used and that second embodiment typically for DRAMs used with up to 256 megabit DRAM cells the method according to the invention is not based on this Limited applications.

Bei der Kondensatorherstellung gemäß den bevorzug ten Ausführungsbeispielen wird zwar polykristalli nes Silizium verwendet, jedoch versteht es sich, daß auch amorphes und monokristallines Silizium verwenden werden können.When manufacturing capacitors according to the preferred Th embodiments are polycrystalline Silicon is used, but it is understood that also amorphous and monocrystalline silicon can be used.

Claims

1. A method for forming at least one capacitor in a semiconductor device, characterized by the following steps:

a) forming a dielectric insulating intermediate layer ( 40 , 75 ) such that it lies over previously formed semiconductor structures and a substrate ( 3 ) of the semiconductor device;
b) planar formation of the intermediate layer ( 40 , 75 );
c) etching an opening ( 81 ) in the intermediate layer to expose a contact region ( 82 ) of the substrate;
d) full-area deposition of a first layer of diffusion barrier material ( 85 , 160 ) on the etched intermediate layer ( 40 , 75 ), the contact area ( 82 ) and the previously formed structures exposed during the etching, the deposition taking place in a sufficient manner, so that substrate damage is reduced to a minimum, the diffusion barrier material having a substantially low contact resistance and the precipitation taking place in a manner sufficient to reduce diode creep losses to a minimum and the first layer of diffusion barrier material ( 85 , 60 ) has a certain thickness and a recess having this thickness is designed to receive deposits made of a dielectric material and a conductive material;
e) depositing a refractory metal ( 90 , 165 ) over the layer of diffusion barrier material ( 85 , 160 );
f) defining a region for forming the capacitor;
g) controllable and selective etching of the diffusion barrier material ( 85 , 160 ) to form an opening ( 86 ) with a thickness corresponding to the thickness of the diffusion barrier material, a region of the diffusion barrier material ( 85 , 60 ) lying in the contact area ( 3 ) Manner, including a lower portion of the refractory metal ( 90 , 165 ), and wherein the etching exposes an upper portion of the refractory metal ( 90 , 165 ), and wherein the diffusion barrier material ( 85 , 160 ) and the refractory metal ( 90 , 165 ) form a first capacitor plate;
h) full-surface deposition of a dielectric layer ( 115 , 181 ) on the heat-resistant metal ( 90 , 165 ), the intermediate layer ( 40 , 75 ), the diffusion barrier material ( 85 , 160 ) and the previously formed structures; and
i) full-surface deposition of a conductive layer ( 120 , 185 ) in a manner lying over the dielectric layer ( 115 , 181 ), the conductive layer ( 120 , 185 ) forming a second capacitor plate and the dielectric layer ( 115 , 181 ) for electrical insulation the first and the second capacitor plate is designed from each other.

2. The method according to claim 1, characterized in that defining a region for forming the capacitor comprises planar forming the diffusion barrier material ( 85 ) and the heat-resistant material ( 90 ) planar to the intermediate layer ( 75 ).

3. The method according to claim 1 or 2, characterized in that defining a region for forming the capacitor further comprises the following steps:

a) patterning of the diffusion barrier material ( 160 ) and the heat-resistant metal ( 165 ) by means of photoresist ( 170 ) in areas reserved for capacitor formation;
b) anisotropically etching the diffusion barrier mate rials (160) and the refractory metal (165) such that the Dif (and remain in the sator education for the condensate reserved areas in such a manner fusion barrier material 160) said refractory metal (165); and
c) removing the photoresist ( 170 ).

4. The method according to any one of claims 1 to 3, characterized in that mutually alternating layers ( 160 , 165 ) are alternately deposited sequentially, which are at least two layers of the diffusion barrier material ( 160 ) and at least one layer is made of heat-resistant metal ( 165 ).

5. The method according to any one of claims 1 to 4, characterized in that the exposure of the upper region of the heat-resistant metal ( 165 ) the formation of fingers ( 175 ) in the upper region of the heat-resistant metal ( 165 ) as a result of the selective etching of the Diffusion barrier material ( 160 ), wherein the fingers ( 175 ) extend substantially perpendicular to the diffusion barrier material ( 160 ) remaining after the etching process and the fingers diverge from a center of the opening ( 86 ) to a position in which they are substantially are arranged parallel to and at a height above the previously formed structures and the conductive material ( 185 ) envelops each individual finger ( 175 ).

6. The method according to any one of claims 1 to 5, characterized in that the deposition of the conductive layer ( 120 , 185 ) further includes the following steps:

a) depositing a polysilicon layer; and
b) subjecting the polysilicon layer to an on-site phosphorus diffusion doping.

7. The method according to any one of claims 1 to 6, characterized by the following steps:

a) patterning of the intermediate layer ( 75 , 40 ) by means of a contact photoresist pattern ( 80 ) before etching the opening in the intermediate layer ( 75 , 40 ), the contact photo resist pattern ( 80 ) also being used for patterning peripheral contacts ;
b) removing the photoresist pattern ( 80 ) after the etching step; and
c) protecting the peripheral contacts during the etching of the diffusion barrier material.

8. A method according to any one of claims 1 to 7, characterized in that the formation of the intermediate layer (40, 75) comprises depositing a first oxide layer (40) and depositing a second oxide layer (75) in a lying over the first oxide layer manner.

9. The method according to any one of claims 1 to 8, characterized in that a thin polysilicon layer ( 114 , 180 ) on the diffusion barrier material ( 85 , 160 ), the heat-resistant metal layer ( 90 , 165 ), the intermediate layer ( 40 , 75 ) and the previously formed structures is deposited, whereby a silicon surface for receiving the full-area precipitation of the dielectric layer ( 115 , 181 ) is formed by the precipitation.

10. A method for forming a plurality of capacitors in a semiconductor device, characterized by the following steps:

a) producing an intermediate layer ( 40 , 75 ) in such a way that it lies over previously formed semiconductor structures and a substrate ( 3 ) of the semiconductor device;
b) masking the intermediate layer ( 40 , 75 ) with a contact photoresist pattern ( 80 ), the masking being used to define self-aligned regions ( 70 ) for forming the multiple capacitors and the contact photo resist pattern ( 80 ) also for patterning peri pherer contacts is used;
c) etching the intermediate layer ( 40 , 75 ) to expose a contact region ( 82 ) of the substrate ( 3 ) and to form an opening ( 81 ) in the intermediate layer ( 40 , 75 );
d) removing the photoresist pattern ( 80 );
e) depositing a layer of diffusion barrier material ( 85 , 160 ) on the intermediate layer ( 40 , 75 ), the previously formed structures and the contact area ( 82 ), the depositing of the layer of diffusion barrier material ( 85 , 160 ) in one is carried out in a sufficient manner so that substrate damage is reduced to a minimum, the diffusion barrier material ( 65 , 160 ) having a substantially low contact resistance and the deposition of diode creep losses being reduced to a minimum, and the layer of diffusion barrier material ( 85 , 60 ) has a specific thickness and a recess having this thickness is designed to receive precipitates made of a dielectric material and polysilicon;
f) depositing a refractory metal ( 90 , 165 ) in a manner overlying the layer of diffusion barrier material ( 85 , 160 );
g) defining areas for forming the multiple capacitors;
h) controllable and selective etching of the diffusion barrier material ( 85 , 160 ) to form an opening ( 86 ) with a thickness corresponding to the thickness of the diffusion barrier material ( 85 , 160 ), with a region of the diffusion barrier material ( 85 , 160 ) in above the Contact area ( 82 ) lying and a lower region of the heat-resistant metal ( 90 , 165 ) is preserved and during etching an upper region of the heat-resistant metal ( 90 , 165 ) is exposed, the diffusion barrier material ( 85 , 160 ) and the heat-resistant Metal ( 90 , 165 ) form first capacitor plates for the plurality of capacitors and the etching exposes areas of the intermediate layers ( 40 , 75 ), the previously formed structures, the diffusion barrier material ( 85 , 160 ) and the heat-resistant metal ( 90 , 165 ) is laid out;
i) protecting the peripheral contacts during the etching of the diffusion barrier material ( 85 , 160 );
j) depositing a substantially thin layer of silicide ( 114 , 180 ) overlying the exposed areas;
k) depositing a dielectric layer ( 115 , 181 ) overlying the thin layer of silicide ( 114 , 180 );
l) performing a wet heat treatment;
m) depositing an acceptor layer ( 120 , 185 ) in a manner overlying the dielectric layer ( 115 , 181 );
n) doping the acceptor layer ( 120 , 185 ) with a dopant to form a doped acceptor layer ( 120 , 185 ) with higher conductivity than before, the doped acceptor layer ( 120 , 185 ) forming second capacitor plates of the plurality of capacitors;
o) depositing a protective layer ( 125 , 190 ) over the entire surface in a manner lying above the acceptor layer, the protective layer being resistant to oxidation;
p) defining the plurality of capacitor regions by means of a capacitor region photoresist pattern ( 130 , 200 ), the photoresist pattern ( 130 , 200 ) protecting the capacitor regions during a subsequent etching process; and
q) etching the protective layer ( 125 , 190 ), the acceptor layer ( 120 , 185 ), the dielectric layer ( 115 , 181 ) and the thin layer of silicide ( 114 , 180 ), the thin layer of silicide ( 114 , 180 ) and the acceptor layer ( 120 , 185 ) have exposed sides and the multiple capacitors are formed by the etching.