JP2009081163A - 半導体装置およびその製造方法 - Google Patents

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Abstract


【課題】ゲートオーバーラップ容量を少なくすることができる半導体装置及びその製造方法を提供することを目的とする。
【解決手段】半導体基板１上に形成された柱状体３と、前記柱状体３の先端側３ｂに形成された先端側不純物拡散領域５と、前記柱状体３の基端側３ａに形成された基端側不純物拡散領域４と、前記柱状体３の外周面３ｃに形成されたゲート絶縁膜７と、前記先端側不純物拡散領域５を覆うように外周面３ｃに形成された先端側絶縁層１０と、前記基端側不純物拡散領域４を覆うように外周面３ｃに形成された基端側絶縁層９と、前記先端側絶縁層１０および前記基端側絶縁層９の間に配置されたゲート電極８と、を具備することを特徴とする半導体装置２１を用いることにより、上記課題を解決できる。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関するものであって、特に、縦型ＭＯＳトランジスタを備えた半導体装置およびその製造方法に関するものである。
近年、半導体装置の高集積化・微細化に伴い、半導体装置の高集積化に対応する工夫がなされている。
特許文献１には、半導体基板の主面から垂直方向に延在する柱状部を具備し、その表面にゲート絶縁膜、ゲート電極が配設された縦型ＭＯＳトランジスタが開示されている。また、特許文献２には、半導体基板より突出した半導体柱の一部領域にドレインが形成され、前記半導体基板の表面にソースが形成され、前記半導体柱の周りを絶縁膜を介してゲート電極が取り囲み、さらにフォトンを遮蔽する部材により取り囲まれた半導体装置が開示されている。さらに、特許文献３には、上部と下部にそれぞれ半導体領域を有する柱状の積層体の側壁に絶縁膜を介して導電性膜が形成された縦型ＭＩＳＦＥＴを有する半導体集積回路装置について開示されている。
図１５〜図１７は、従来の半導体装置の製造方法の一例を示す工程断面図を示す。
従来の半導体装置の製造方法では、まず、シリコンからなる半導体基板１表面にシリコン酸化膜２とシリコン窒化膜を形成した後、リソグラフィー法を用いて、前記シリコン窒化膜をマスク層５０として、前記シリコン酸化膜２をエッチングした後、さらに半導体基板１をエッチングして、シリコンからなる柱状体３を形成する。次に、ドーパントを柱状体３の基端側３ａに注入することにより、基端側不純物拡散領域４を形成する。次に、柱状体３の外周面３ｃおよび半導体基板１の表面１ｃを酸化して、図１５（ａ）に示すようなシリコン酸化膜からなるゲート絶縁膜７を形成する。
次に、図１５（ｂ）に示すように、ＣＶＤ法を用いて、柱状体３及び半導体基板１を覆うようにドープト・ポリシリコン（ＤＯＰＯＳ）膜からなるゲート電極層８０を成長させる。その後、図１５（ｃ）に示すように、半導体基板１の表面１ｃに垂直な方向に、ゲート電極層８０をエッチバックさせて、マスク層５０を露出させ、ゲート電極８を形成する。
次に、図１５（ｄ）に示すように、半導体基板１および柱状体３を覆うように第一層間絶縁膜１１８を成長させる。次に、図１６（ａ）に示すように、マスク層５０が露出するまで、第一層間絶縁膜１１８をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理する。
次に、図１６（ｂ）に示すように、マスク層５０をウエットエッチングにより除去する。その後、柱状体３の露出された先端側３ｂにドーパント元素を注入することにより、図１６（ｃ）に示す先端側不純物拡散領域５を形成する。
さらに、図１７（ａ）に示すように、半導体基板１および柱状体３を覆うように第二層間絶縁膜１１９を形成した後、図１７（ｂ）に示すように、先端側不純物拡散領域５と接続するコンタクトプラグ１２を形成して、縦型ＭＯＳトランジスタ１００とする。
特開平０９−００８２９０号 特開平０９−００８２９５号 特開２００４−２２１２４２号
このようにして形成した縦型ＭＯＳトランジスタ１００においては、ゲート電極８の一部が先端側不純物拡散領域５および基端側不純物拡散領域４に重なって配置されることとなるので、ゲート電極８と先端側不純物拡散領域５および基端側不純物拡散領域４との間に電荷がトラップされて形成される電荷容量、すなわち、ゲートオーバーラップ容量が大きくなってしまう。ゲートオーバーラップ容量が大きくなると、縦型ＭＯＳトランジスタ１００の電圧−電流特性を不安定化し、縦型ＭＯＳトランジスタ１００の信頼性を大きく損なうこととなる。
本発明は、ゲートオーバーラップ容量を少なくすることが可能な半導体装置及びその製造方法を提供することを目的とする。
本発明の半導体装置は、半導体基板上に形成された柱状体と、前記柱状体の先端側に形成された先端側不純物拡散領域と、前記柱状体の基端側に形成された基端側不純物拡散領域と、前記柱状体の外周面に形成されたゲート絶縁膜と、前記先端側不純物拡散領域を覆うように前記外周面に形成された先端側絶縁層と、前記基端側不純物拡散領域を覆うように前記外周面に形成された基端側絶縁層と、前記先端側絶縁層および前記基端側絶縁層の間に配置されたゲート電極と、を具備することを特徴とする。
本発明の半導体装置は、前記ゲート電極と前記先端側絶縁層との間に保護酸化膜が形成されていることを特徴とする。
本発明の半導体装置の製造方法は、半導体基板上に柱状体を形成するとともに前記柱状体の基端側に基端側不純物拡散領域を形成する基端側不純物拡散領域工程と、高密度プラズマＣＶＤ法によって、前記半導体基板および前記柱状体を覆うように、かつ、前記半導体基板を覆う厚みよりも前記柱状体の外周面を覆う厚みが薄くなるように、酸化膜層を形成する酸化膜層形成工程と、前記酸化膜層に等方性エッチングを施して、前記半導体基板上の前記酸化膜層を残存させつつ前記外周面上の前記酸化膜層を除去することにより、前記基端側不純物拡散領域を覆う基端側絶縁層を形成する基端側絶縁層形成工程と、前記柱状体の外周面にゲート絶縁膜を形成する工程と、少なくとも前記ゲート絶縁膜を覆うようにゲート電極層を形成してから、前記ゲート電極層のうち前記柱状体の先端側の一部を異方性エッチングにより除去して前記柱状体の先端側のゲート絶縁膜を露出させることにより、ゲート電極を形成するゲート電極形成工程と、高密度プラズマＣＶＤ法によって、少なくとも前記柱状体の先端側に露出されたゲート絶縁膜を覆うように別の酸化物層を形成することによって、前記先端側のゲート絶縁膜を覆う先端側絶縁層を形成する先端側絶縁層形成工程と、前記柱状体の先端側であって前記先端側絶縁層が形成された領域に先端側不純物拡散領域を形成する先端側不純物拡散領域工程と、を具備してなることを特徴とする。
本発明の半導体装置の製造方法は、前記酸化膜層形成工程が、前記柱状体および前記半導体基板に均一な膜厚の酸化膜を下地層として形成した後に、高密度プラズマＣＶＤ法を用いて、前記柱状体の外周面上よりも半導体基板表面における膜厚が厚くなるように酸化膜層を成長させる工程であることを特徴とする。
本発明の半導体装置の製造方法は、前記基端側不純物拡散領域工程の後であって、酸化膜層形成工程の前において、前記柱状体および前記半導体基板に均一な膜厚の犠牲酸化膜を形成した後、ウエットエッチングにより前記犠牲酸化膜を除去して、前記柱状体の上に積層され前記柱状体の形成に用いられたマスク層の端面よりも前記柱状体の外周面を引き込ませる外周面引き込み工程と、さらに、前記ゲート電極形成工程において、前記ゲート電極層を形成してから、前記ゲート電極層のうち前記柱状体の先端側の一部を異方性エッチングにより除去して、少なくとも前記マスク層の端面よりも引き込まれた部分にゲート電極層を残しつつゲート電極を形成し、前記残存するゲート電極層を熱酸化して、保護酸化膜を形成する保護酸化膜形成工程を具備することを特徴とする。
本発明によれば、ゲートオーバーラップ容量を少なくすることができる半導体装置及びその製造方法を提供することができる。
以下、本発明を実施するための形態を説明する。
（実施形態１）
図１は、本発明の実施形態である半導体装置の一例を示す断面概略図である。図１に示すように、本発明の実施形態である半導体装置２１は、半導体基板１上に形成された柱状体３と、柱状体３の先端側３ｂに形成された不純物拡散領域（先端側不純物拡散領域）５と、柱状体３の基端側３ａに形成された別の不純物拡散領域（基端側不純物拡散領域）４と、柱状体３の外周面３ｃに形成されたゲート絶縁膜７と、先端側不純物拡散領域５を覆うように外周面３ｃに形成された先端側絶縁層１０と、基端側不純物拡散領域４を覆うように外周面３ｃに形成された基端側絶縁層９と、先端側絶縁層１０および基端側絶縁層９の間に配置され、かつ先端側絶縁層１０に覆われたゲート電極８と、が具備されて構成されている。
また、柱状体３における基端側不純物拡散領域４と先端側不純物拡散領域５との間の領域がボディ部３５とされている。さらにまた、柱状体３の先端側には層間絶縁膜１１が積層されている。コンタクトプラグ１２は、前記層間絶縁膜１１に埋設され、先端側不純物拡散領域５と連結されて構成されている。なお、基端側不純物拡散領域４と基端側絶縁層９の間には、酸化膜６が形成されている。
半導体基板１および柱状体３は、シリコンからなる。先端側不純物拡散領域５および基端側不純物拡散領域４は、シリコンからなる柱状体３の先端側３ｂおよび基端側３ａに砒素（Ａｓ）などのドーパントが注入されて構成されており、ソースあるいはドレイン領域とされている。なお、基端側不純物拡散領域４は、半導体基板１にも砒素（Ａｓ）などのドーパントが注入されている。
酸化膜６、基端側絶縁層９および先端側絶縁層１０、ゲート絶縁膜７、ならびに、層間絶縁膜１１はシリコン酸化膜から構成されている。
ゲート電極８は、柱状体３の外周面３ｃに形成されたゲート絶縁膜７の上に形成されており、先端側絶縁層１０および基端側絶縁層９の間に配置されている。言い換えると、ゲート電極８は柱状体３のボディ部３５と対向する位置に形成されている。この構成により、縦型ＭＯＳトランジスタを構成することができる。
ゲート電極８は、先端側絶縁層１０および基端側絶縁層９の間に配置されることが好ましい。
先端側絶縁層１０は、少なくとも先端側不純物拡散領域５を覆うように外周面３ｃに形成されており、また、基端側絶縁層９の上に積層され、かつ、ゲート電極８の先端側の端面８ｂを覆って、ゲート絶縁膜７の先端側を覆うように形成されている。
基端側絶縁層９は、基端側不純物拡散領域４を覆うように外周面３ｃおよび酸化膜６を介して半導体基板１の表面１ａに形成されている。
そのため、ゲート電極８の端面８ｂを覆う先端側絶縁層１０と基端側絶縁層９との間にゲート電極８が配置される格好になる。
このように、先端側絶縁層１０および基端側絶縁層９が形成されることにより、先端側絶縁層１０と基端側絶縁層９の間に配置されたゲート電極８は、先端側不純物拡散領域５および基端側不純物拡散領域４の間に配置されることになり、ゲート電極８と先端側不純物拡散領域５および基端側不純物拡散領域４とが相互に重ならず、これによりゲートオーバーラップ容量を少なくすることができる。そのため、従来の縦型ＭＯＳトランジスタ１００のように電圧−電流特性を不安定化したりすることはなく、半導体特性の信頼性を大きく損なうことはない。
本発明の実施形態である半導体装置２１は、先端側絶縁層１０が先端側不純物拡散領域５を覆うように形成され、基端側絶縁層９が基端側不純物拡散領域４を覆うように形成され、さらに、先端側絶縁層１０と基端側絶縁層９の間にゲート電極８が配置されているので、ゲート電極８と基端側不純物拡散領域４とがゲート絶縁膜７を介して重なり合う面積が小さくなり、更にゲート電極８と先端側不純物拡散領域５とがゲート絶縁膜７を介して重なり合う面積も小さくなるので、ゲートオーバーラップ容量を少なくすることができる。
次に、本発明の実施形態である半導体装置２１の製造方法について説明する。図２〜図６は、本発明の実施形態である半導体装置の製造方法の一例を示す工程断面図である。
本発明の実施形態である半導体装置の製造方法は、柱状体形成工程と、基端側不純物拡散領域形成工程と、酸化膜層形成工程と、基端側絶縁層形成工程と、ゲート絶縁膜形成工程と、ゲート電極形成工程と、先端側絶縁層形成工程と、先端側不純物拡散領域形成工程とから概略構成される。
（柱状体形成工程）
まず、シリコンからなる半導体基板１を１０００℃で熱酸化して、図２（ａ）に示すように、その半導体基板１表面に、たとえば１０ｎｍの厚みでシリコン酸化膜２を形成する。
次に、図２（ｂ）に示すように、シリコン酸化膜２上に９００℃で、たとえば１００ｎｍの厚みの窒化膜５５を成長させる。
次に、前記シリコン窒化膜５５をドライエッチングして、マスク層５０を形成する。例えば、マスク層５０の直径は１００ｎｍとする。パターニングは円形でなくても、楕円形、四角形、多角形など様々な形状を採用することができる。
次に、図３（ａ）に示すように、マスク層５０をハードマスクとして、シリコン酸化膜２をエッチングした後、半導体基板１の表面を、たとえば２００ｎｍの深さまでドライエッチングしてシリコンからなる柱状体３を形成する。
（基端側不純物拡散領域形成工程）
次に、ドーパントを柱状体３の基端側３ａに注入することにより、図３（ｂ）に示す基端側不純物拡散領域４を形成する。例えば、砒素（Ａｓ）を加速エネルギー１０ｋｅＶ、ドープ量１×１０１５／ｃｍ２の条件で注入する。
（酸化膜層形成工程）
さらに、柱状体３の外周面３ｃおよび半導体基板１の表面１ｃを、１０００℃で熱酸化することにより、図３（ｃ）に示すように、外周面３ｃおよび表面１ｃに厚さ５ｎｍのシリコン酸化膜６０を形成する。
次に、図３（ｄ）に示すように、高密度プラズマＣＶＤ法を用いて、柱状体３の外周面３ｃおよび半導体基板１の表面１ｃに形成されたシリコン酸化膜６０ならびにマスク層５０の上に、シリコン酸化膜層９０を成長させる。
このとき、半導体基板１の表面１ｃに垂直な方向に膜厚が厚くなるように、すなわち、半導体基板１を覆う厚みよりも柱状体３の外周面３ｃを覆う厚みが薄くなるように、シリコン酸化膜層９０を形成する。このようにすることにより、次の基端側絶縁層形成工程において、シリコン酸化膜層９０に等方性エッチングを施したときに、膜厚の厚いシリコン酸化膜層９０を残存させることができる。
たとえば、半導体基板１の表面１ｃに垂直な方向には５０ｎｍの厚みで成長させ、柱状体３の外周面３ｃには１０ｎｍの厚みで成長させる。
（基端側絶縁層形成工程）
次に、シリコン酸化膜層９０に等方性エッチングを施す。たとえば、１５ｎｍの深さのウエットエッチングを行う。
これにより、図４（ａ）に示すように、半導体基板１上およびマスク層５０上のシリコン酸化膜層９０は残存され、柱状体３の外周面３ｃ上のシリコン酸化膜層９０およびシリコン酸化膜６０は除去される。ここで、半導体基板１上に残存されたシリコン酸化膜層９０は、柱状体３の基端側３ａの基端側不純物拡散領域４を覆う基端側絶縁層９となる。また、半導体基板１と基端側絶縁層９に挟まれたシリコン酸化膜６０は酸化膜６とされる。
（ゲート絶縁膜形成工程）
次に、図４（ｂ）に示すように、柱状体３の露出された外周面３ｃを、たとえば１０００℃で熱酸化することにより、たとえば５ｎｍの膜厚のゲート絶縁膜７を形成する。
（ゲート電極形成工程）
次に、図４（ｃ）に示すように、ＣＶＤ法を用いて、柱状体３および半導体基板１を覆うようにドープト・ポリシリコン（ＤＯＰＯＳ）からなるゲート電極層８０を成長させる。たとえば、ドープト・ポリシリコン（ＤＯＰＯＳ）成長を、たとえば、３０ｎｍの厚みで形成する。
その後、図４（ｄ）に示すように、ゲート電極層８０に異方性エッチングを施す。たとえば、柱状体３の外周面３ｃに形成されたゲート電極層８０の先端側の端面８０ｂが、柱状体３の先端側３ｂのシリコン表面３ｄよりも３０ｎｍ基端側の位置となるまで異方性エッチングを施す。
柱状体３の先端側３ｂとなるゲート電極層８０の一部が異方性エッチングにより除去され、柱状体３の先端側３ｂのゲート絶縁膜７を露出される。また、半導体基板１上に形成されたゲート電極層８０も除去され、柱状体３にゲート電極８が形成される。
（先端側絶縁層形成工程）
次に、図５（ａ）に示すように、高密度プラズマＣＶＤ法を用いて、半導体基板１および柱状体３を埋めるように、たとえば、膜厚５００ｎｍの絶縁層９２を堆積する。
次に、図５（ｂ）に示すように、マスク層５０が露出するまで、絶縁膜９２およびシリコン酸化膜層９０をＣＭＰ処理して、絶縁層９２の表面を平坦化する。残存された絶縁膜９２は、先端側絶縁層１０となる。
（先端側不純物拡散領域形成工程）
次に、図５（ｃ）に示すように、マスク層５０をウエットエッチングにより除去する。
その後、柱状体３の露出された先端側３ｂに、たとえば、ドーパントを加速エネルギー１０ｋｅＶ、ドープ量１×１０１５／ｃｍ２の条件で注入することにより、図５（ｄ）に示すように、先端側不純物拡散領域５を形成する。このとき、先端側不純物拡散領域５は、ゲート電極８と重ならない程度の深さまで注入する。
さらに、図６（ａ）に示すように、半導体基板１および柱状体３を覆うように、酸化膜を３００ｎｍ堆積して層間絶縁膜１１を形成する。最後に、図６（ｂ）に示すように、先端側不純物拡散領域５と接続するコンタクトプラグ１２を形成して、半導体装置２１とする。
さらに、必要に応じて層間絶縁膜１１の平坦性を増すために層間絶縁膜１１の表面をＣＭＰ処理してもよい。
本発明の実施形態である半導体装置の製造方法は、高密度プラズマＣＶＤ法を用いて半導体基板１を覆う厚みよりも柱状体３の外周面３ｃを覆う厚みが薄くなるように、シリコン酸化膜層９０を形成するので、基端側不純物拡散領域４を覆うように基端側絶縁層９を形成することができ、基端側不純物拡散領域４とゲート電極８とがゲート絶縁膜７を介して重なり合う面積が小さくなるように形成することができ、そのゲートオーバーラップ容量を少なくするように配置することができ、ゲートオーバーラップ容量が多い場合に発生する半導体装置の電流―電圧特性の劣化を防ぐことができる。
本発明の実施形態である半導体装置の製造方法は、異方性エッチングによりドープト・ポリシリコン（ＤＯＰＯＳ）からなるゲート電極層８０を、柱状体３の先端側３ｂから一定の深さまで除去するので、先端側不純物拡散領域５とゲート電極８とがゲート絶縁膜７を介して重なり合う面積が小さくなるように形成することができ、そのゲートオーバーラップ容量を少なくするように配置することができ、ゲートオーバーラップ容量が多い場合に発生する半導体装置の電流―電圧特性の劣化を防ぐことができる。
（実施形態２）
図７は、本発明の実施形態である半導体装置の別の一例を示す断面概略図である。
本発明の実施形態である半導体装置２２は、保護酸化膜１３が、ゲート電極８の外周面８ｃから、ゲート電極８の先端側の端面８ｂと、さらにゲート絶縁膜７の先端側の外周面７ｃにかけて形成されており、その保護酸化膜１３の上に先端側絶縁層１０が形成されているほかは、実施形態１で示した半導体装置２１とほぼ同様の構成とされている。
本発明の実施形態である半導体装置２２は、実施形態１と同様に、先端側絶縁層１０が先端側不純物拡散領域５を覆うように形成され、基端側絶縁層９が基端側不純物拡散領域４を覆うように形成され、さらに、先端側絶縁層１０と基端側絶縁層９の間にゲート電極８が配置されているので、ゲート電極８と基端側不純物拡散領域４とがゲート絶縁膜７を介して重なり合う面積を小さくすることができ、更にゲート電極８と先端側不純物拡散領域５とがゲート絶縁膜７を介して重なり合う面積も小さくすることができるので、ゲートオーバーラップ容量を少なくすることができる。
さらに、本発明の実施形態である半導体装置２２は、ゲート電極８と先端側絶縁層１０との間に保護酸化膜１３を形成する構成なので、先端側不純物拡散領域５とゲート電極８とがゲート絶縁膜７を介して重なり合う面積をより小さくなるように形成することができ、ゲートオーバーラップ容量をより少なくすることができる。
図８〜図１０は、図７に示す半導体装置の製造方法の一例を示す工程断面図である。この製造方法は、実施形態１の場合とほぼ同様であるが、外周面引き込み工程と保護酸化膜形成工程とを備える点が異なる。具体的には、柱状体形成工程と、基端側不純物拡散領域形成工程と、外周面引き込み工程と、酸化膜層形成工程と、基端側絶縁層形成工程と、ゲート絶縁膜形成工程と、ゲート電極形成工程と、保護酸化膜形成工程と、先端側絶縁層形成工程と、先端側不純物拡散領域形成工程とから概略構成される。なお、実施形態１と同じ部材については同じ符号をつけて表示している。
まず、実施形態１と同様に、柱状体形成工程と、基端側不純物拡散領域形成工程を行い、半導体基板１上に柱状体３を形成するとともに、柱状体３の基端側３ｂに基端側不純物拡散領域４を形成する。
（外周面引き込み工程）
次に、柱状体３の外周面３ｃおよび半導体基板１の表面１ｃを１０００℃で熱酸化することにより、図８（ａ）に示すように、たとえば５ｎｍの厚さの犠牲酸化膜６２を形成する。
さらに、図８（ｂ）に示すように、ウエットエッチングを行い、犠牲酸化膜６２を除去して、マスク層５０の端面５０ｃよりも柱状体３の外周面３ｃを引き込ませる。
犠牲酸化膜６２が、たとえば５ｎｍの厚さで形成されていた場合には、柱状体３の外周面３ｃがマスク層５０の端面５０ｃよりも５ｎｍ引き込まれる。この深さは犠牲酸化膜６２の厚さおよびウエットエッチングの条件によって決定され、たとえば１ｎｍ〜１５ｎｍとするが、形成する柱状体３の大きさ、形状によって決定することが良く、前記深さに限定されるものではない。
（酸化膜層形成工程）
次に、柱状体３の外周面３ｃおよび半導体基板１の表面１ｃを１０００℃で熱酸化することにより、図８（ｃ）に示すように、たとえば５ｎｍの厚さのシリコン酸化膜６０を形成する。
（基端側絶縁層形成工程）
次に、図８（ｄ）に示すように、高密度プラズマＣＶＤ法を用いて、柱状体３の外周面３ｃおよび半導体基板１の表面１ｃに形成されたシリコン酸化膜６０ならびにマスク層５０の上に、シリコン酸化膜層９０を成長させる。
このとき、半導体基板１の表面に垂直な方向に膜厚が厚くなるように、すなわち、半導体基板１を覆う厚みよりも柱状体３の外周面３ｃを覆う厚みが薄くなるように、シリコン酸化膜層９０を形成する。このようにすることにより、次の基端側絶縁層形成工程において、シリコン酸化膜層９０に等方性エッチングを施したときに、膜厚の厚い半導体基板１上のシリコン酸化膜層９０を残存させることができる。
たとえば、半導体基板１の表面１ｃに垂直な方向には５０ｎｍの厚みで成長させ、柱状体の外周面３ｃには１０ｎｍの厚みで成長させる。
次に、シリコン酸化膜層９０に等方性エッチングを施す。たとえば、１５ｎｍの深さのウエットエッチングを行う。
このエッチングによって、図９（ａ）に示すように、半導体基板１上およびマスク層５０上のシリコン酸化膜層９０は残存され、柱状体３の外周面３ｃ上のシリコン酸化膜層９０およびシリコン酸化膜６０は除去される。ここで、半導体基板１上に残存されたシリコン酸化膜層９０は、柱状体３の基端側３ａの基端不純物拡散領域４を覆う基端側絶縁層９となる。また、半導体基板１と基端側絶縁層９に挟まれたシリコン酸化膜６０は酸化膜６とされる。
（ゲート絶縁膜形成工程）
次に、図９（ｂ）に示すように、柱状体３の露出された外周面３ｃを１０００℃で熱酸化することにより、たとえば５ｎｍの膜厚のゲート絶縁膜７を形成する。
（ゲート電極形成工程）
次に、図９（ｃ）に示すように、ＣＶＤ法を用いて、柱状体３および半導体基板１を覆うようにドープト・ポリシリコン（ＤＯＰＯＳ）からなるゲート電極層８０を、たとえば３０ｎｍの膜厚まで成長させる。
その後、図９（ｄ）に示すように、ゲート電極層８０に異方性エッチングを施す。たとえば、柱状体３の外周面３ｃに形成されたゲート電極層８０の先端側の面８０ｂが、柱状体３の先端側３ｂのシリコン表面３ｄよりも３０ｎｍ基端側の位置となるまで異方性エッチングを施す。この異方性エッチングにより、ゲート電極層８０のうち柱状体３の先端側３ｂの一部が除去されるが、マスク層５０の端面５０ｃよりも柱状体３の外周面３ｃが引き込まれているので、この引き込まれた部分に形成されたゲート電極層８０は残されて、異方性エッチングによりゲート絶縁膜７がダメージを受けるのを防止することができ、ゲート絶縁膜７のゲート耐圧を向上させることができる。
（保護酸化膜形成工程）
さらに、ゲート電極層８０の表面を１０００℃で熱酸化して、図１０（ａ）に示すように、たとえば５ｎｍの膜厚のシリコン酸化膜からなる保護酸化膜１３を形成する。また、この工程により、ゲート電極層８０の残存部はゲート電極８とされる。
保護酸化膜１３は、マスク層５０の端面５０ｃよりも柱状体３の外周面３ｃが引き込まれた部分と、ゲート電極層８０の先端側の端面８０ｂと、ゲート電極の表面に形成される。そのため、後述する工程で作成する先端側絶縁層１０は、保護酸化膜１３を介してゲート電極８上に形成されることとなり、先端側絶縁層１０によって覆われる先端側不純物拡散領域５とゲート電極８との重なりを少なくすることができ、オーバーラップ容量を少なくすることができる。
（先端側絶縁層形成工程）
次に、図１０（ｂ）に示すように、高密度プラズマＣＶＤ法を用いて、半導体基板１および柱状体３を埋めるように絶縁層９２を堆積する。膜厚は、たとえば５００ｎｍとする。
次に、図１０（ｃ）に示すように、実施形態１と同様にして、マスク層５０が露出するまで、絶縁膜９２およびシリコン酸化膜層９０をＣＭＰ処理して、絶縁層９２の表面を平坦化する。残存された絶縁膜９２は、先端側絶縁層１０となる。
さらに、実施形態１と同様にして、先端側不純物拡散領域形成工程を行い、柱状体３の先端側３ｂに先端側不純物拡散領域５を形成して、最後に、図１０（ｃ）に示すように、先端側不純物拡散領域５と接続させたコンタクトプラグ１２を形成して、縦型ＭＯＳトランジスタである半導体装置２２とする。
さらに、必要に応じて層間絶縁膜１１の平坦性を増すために層間絶縁膜１１の表面をＣＭＰ処理する。
実施形態１のゲート電極形成工程においては、ゲート電極層８０を異方性エッチング処理して柱状体３の先端側３ｂのゲート絶縁膜７を露出させる際に、ゲート絶縁膜７の表面が前記異方性エッチングによりダメージを受ける場合がある。
一方、本実施形態の半導体装置の製造方法においては、異方性エッチングをする時に、マスク層５０の端面５０ｃよりも柱状体３の先端側３ｂの引き込まれた部分にゲート電極層８０を残存させる。これにより、異方性エッチングの際に、ゲート絶縁膜７がダメージを受けるおそれがなく、ゲート耐圧を向上させることができ、半導体装置２２の信頼性を向上させることができる。
（実施形態３）
図１１は、本発明の実施形態である半導体装置２１を備え、素子分離領域１５が存在する部分の一例を示す断面概略図である。
このように、半導体装置２１を素子分離領域１５で取り囲んで半導体装置３０を作成してもよい。素子分離領域１５は、半導体装置２１を形成する前に、公知の方法により作成すればよい。
また、図１２は、本発明の実施形態である半導体装置２１を備え、素子分離領域１５が存在する部分の一例を示す断面概略図であり、基端側不純物拡散領域４にもコンタクトプラグ１２が形成されている部分を示している。
このように、半導体装置３１の基端側不純物拡散領域４にコンタクトプラグ１２を接続させて利用しても良い。コンタクトプラグ１２は、半導体装置３１を形成した後、公知の方法で形成すればよい。
本発明の実施形態である半導体装置３０、３１は、素子分離領域１５に取り囲まれた半導体装置２１を備えており、その半導体装置２１はゲートオーバーラップ容量が低減される構成とされているので、半導体装置３０、３１の信頼性も向上させることができる。
（実施形態４）
図１３は、本発明の実施形態である半導体装置２１をＤＲＡＭのメモリセルとして利用した半導体装置の一例を示す図であって、図１３（ａ）は平面模式図であり、図１３（ｂ）は図１３（ａ）のＡ−Ａ’線における断面模式図である。
図１３（ａ）に示されているように、半導体装置３２では、略矩形形状の活性領域３２ａが形成されており、その活性領域３２ａを囲むように素子分離領域１５が形成され、その活性領域３２ａには格子状に平面視したときに円形となる柱状体３が縦３×横３で配置されている。この柱状体３には、それぞれコンタクトプラグ１２が形成されている。
図１３（ｂ）に示されているように、半導体装置３２においては、２つの素子分離領域１５に挟まれて、３つの半導体装置２１が形成されている。
このように、一つの活性領域３２ａにおいて、本発明の実施形態である半導体装置２１（縦型ＭＯＳトランジスタ）を複数形成してもよい。各半導体装置２１は、それぞれゲートオーバーラップ容量が少ない構成とされているので、電圧―電流特性を安定化させ、半導体装置３２の信頼性を向上させることができる。その際、図１３に示すように、半導体装置２１の先端側不純物拡散領域５に接続させたコンタクトプラグ１２を介して、キャパシタもしくは相変化物質１７を接続し、メモリとして利用しても良い。この場合、３個×３個のメモリセルとして利用できる。
図１４は、図１３に示した半導体装置３２のトランジスタ部分３０を更に増加させた構成の半導体装置３３の一例について示した平面模式図である。
図１４に示されているように、半導体装置３３は、略矩形形状の活性領域３３ａが形成されており、その活性領域３３ａを囲むように素子分離領域１５が形成され、その活性領域３３ａには格子状に平面視したときに円形となる柱状体３が縦ｍ×横ｎ（ｍ、ｎは任意の整数）で配置されている。この柱状体３には、それぞれコンタクトプラグ１２が形成されている。この場合、ｍ個×ｎ個のメモリセルとして利用できる。
このように、一つの活性領域３３ａにおいて、本発明の実施形態である半導体装置２１（縦型ＭＯＳトランジスタ）を複数含有してもよい。各半導体装置２１は、それぞれゲートオーバーラップ容量が少ない構成とされているので、電圧―電流特性を安定化させ、半導体装置３３の信頼性を向上させることができる。
本発明の実施形態である半導体装置３２，３３は、複数の半導体装置２１（縦型ＭＯＳトランジスタ）を備えており、各半導体装置２１のゲートオーバーラップ容量は低減される構成とされているので、電圧―電流特性を安定化させ、半導体装置３２、３３の信頼性も向上させることができる。
本発明は、半導体装置およびその製造方法に関するものであって、特に、縦型ＭＯＳトランジスタを用いた半導体装置およびその製造方法に関するものであり、半導体装置の高集積性・微細化を必要とし、また、高信頼性を必要とする半導体産業において利用可能性がある。
本発明の実施形態である半導体装置の断面概略図である。 本発明の実施形態である半導体装置の製造方法の一例を示す工程断面図である。 本発明の実施形態である半導体装置の製造方法の一例を示す工程断面図である。 本発明の実施形態である半導体装置の製造方法の一例を示す工程断面図である。 本発明の実施形態である半導体装置の製造方法の一例を示す工程断面図である。 本発明の実施形態である半導体装置の製造方法の一例を示す工程断面図である。 本発明の実施形態である半導体装置の断面概略図である。 本発明の実施形態である半導体装置の製造方法の一例を示す工程断面図である。 本発明の実施形態である半導体装置の製造方法の一例を示す工程断面図である。 本発明の実施形態である半導体装置の製造方法の一例を示す工程断面図である。 本発明の実施形態である半導体装置の断面概略図である。 本発明の実施形態である半導体装置の断面概略図である。 本発明の実施形態である半導体装置の平面模式図および断面模式図である。 本発明の実施形態である半導体装置の平面模式図である。 半導体装置の製造方法の一例を示す工程断面図である。 半導体装置の製造方法の一例を示す工程断面図である。 半導体装置の製造方法の一例を示す工程断面図である。
符号の説明
１…半導体基板、１ａ…表面、２…シリコン酸化膜、３…柱状体、３ａ…基端側、３ｂ…先端側、３ｃ…外周面、３ｄ…シリコン表面、４…基端側不純物拡散領域、５…先端側不純物拡散領域、６…酸化膜、７…ゲート絶縁膜、８…ゲート電極、９…基端側絶縁層、１０…先端側絶縁層、１１…層間絶縁膜、１２…コンタクトプラグ、１３…保護酸化膜、１５…素子分離領域、１７…キャパシタもしくは相変化物質、１８…第一層間絶縁膜、１９…第二層間絶縁膜、２１、２２、３０、３１、３２、３３、１００…半導体装置、３５…ボディ部、５０…マスク層、５０ｃ…端面、５５…シリコン窒化膜、６０…シリコン酸化膜、６２…犠牲酸化膜、８０…ゲート電極層、９０、９２…シリコン酸化膜、１１８…第一層間絶縁膜、１１９…第二層間絶縁膜。

Claims (5)

  1. 半導体基板上に形成された柱状体と、
    前記柱状体の先端側に形成された先端側不純物拡散領域と、
    前記柱状体の基端側に形成された基端側不純物拡散領域と、
    前記柱状体の外周面に形成されたゲート絶縁膜と、
    前記先端側不純物拡散領域を覆うように前記外周面に形成された先端側絶縁層と、
    前記基端側不純物拡散領域を覆うように前記外周面に形成された基端側絶縁層と、
    前記先端側絶縁層および前記基端側絶縁層の間に配置されたゲート電極と、を具備することを特徴とする半導体装置。
  2. 前記ゲート電極と前記先端側絶縁層との間に保護酸化膜が形成されていることを特徴とする請求項１に記載の半導体装置。
  3. 半導体基板上に柱状体を形成するとともに前記柱状体の基端側に基端側不純物拡散領域を形成する基端側不純物拡散領域工程と、
    高密度プラズマＣＶＤ法によって、前記半導体基板および前記柱状体を覆うように、かつ、前記半導体基板を覆う厚みよりも前記柱状体の外周面を覆う厚みが薄くなるように、酸化膜層を形成する酸化膜層形成工程と、
    前記酸化膜層に等方性エッチングを施して、前記半導体基板上の前記酸化膜層を残存させつつ前記外周面上の前記酸化膜層を除去することにより、前記基端側不純物拡散領域を覆う基端側絶縁層を形成する基端側絶縁層形成工程と、
    前記柱状体の外周面にゲート絶縁膜を形成する工程と、
    少なくとも前記ゲート絶縁膜を覆うようにゲート電極層を形成してから、前記ゲート電極層のうち前記柱状体の先端側の一部を異方性エッチングにより除去して前記柱状体の先端側のゲート絶縁膜を露出させることにより、ゲート電極を形成するゲート電極形成工程と、
    高密度プラズマＣＶＤ法によって、少なくとも前記柱状体の先端側に露出されたゲート絶縁膜を覆うように別の酸化物層を形成することによって、前記先端側のゲート絶縁膜を覆う先端側絶縁層を形成する先端側絶縁層形成工程と、
    前記柱状体の先端側であって前記先端側絶縁層が形成された領域に先端側不純物拡散領域を形成する先端側不純物拡散領域工程と、を具備してなることを特徴とする半導体装置の製造方法。
  4. 前記酸化膜層形成工程が、前記柱状体および前記半導体基板に均一な膜厚の酸化膜を下地層として形成した後に、高密度プラズマＣＶＤ法を用いて、前記柱状体の外周面上よりも半導体基板表面における膜厚が厚くなるように酸化膜層を成長させる工程であることを特徴とする請求項３に記載の半導体装置の製造方法。
  5. 前記基端側不純物拡散領域工程の後であって、酸化膜層形成工程の前において、前記柱状体および前記半導体基板に均一な膜厚の犠牲酸化膜を形成した後、ウエットエッチングにより前記犠牲酸化膜を除去して、前記柱状体の上に積層され前記柱状体の形成に用いられたマスク層の端面よりも前記柱状体の外周面を引き込ませる外周面引き込み工程と、
    さらに、前記ゲート電極形成工程において、前記ゲート電極層を形成してから、前記ゲート電極層のうち前記柱状体の先端側の一部を異方性エッチングにより除去して、少なくとも前記マスク層の端面よりも引き込まれた部分にゲート電極層を残しつつゲート電極を形成し、前記残存するゲート電極層を熱酸化して、保護酸化膜を形成する保護酸化膜形成工程を具備することを特徴とする請求項３または請求項４のいずれか１項に記載の半導体装置の製造方法。
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