TWI441333B - 半導體裝置及其製造方法 - Google Patents

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TWI441333B
TWI441333B TW097127759A TW97127759A TWI441333B TW I441333 B TWI441333 B TW I441333B TW 097127759 A TW097127759 A TW 097127759A TW 97127759 A TW97127759 A TW 97127759A TW I441333 B TWI441333 B TW I441333B
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Description

半導體裝置及其製造方法
本發明係有關於一種半導體裝置及其製造方法。
 發明背景
本發明係關於半導體裝置及其製造方法，而且更特別地係關於具有不同厚度的閘極絕緣膜之多種電晶體的半導體裝置及其製造方法。
近年來，已經提出一種半導體裝置，其中記憶體單元、高電壓電晶體、中間電壓電晶體、及低電壓電晶體係被混合地設置於相同基底上。
在上述所提出的半導體裝置中，具有浮動閘極與控制閘極的堆疊閘極結構之記憶體單元係形成於記憶體單元形成區域內。在高電壓電晶體形成區域中，形成有一個高電壓電晶體，其具有相當大厚度的閘極絕緣膜。在中間電壓電晶體形成區域中，形成有一個中間電壓電晶體，其閘極絕緣膜的厚度小於高電壓電晶體的閘極絕緣膜厚度。在低電壓電晶體形成區域中，形成有一個低電壓電晶體，其閘極絕緣膜的厚度小於中間電壓電晶體的閘極絕緣膜厚度。
然而，在簡單形成記憶體單元、高電壓電晶體、中間電壓電晶體、及低電壓電晶體之情形下，高電壓電晶體形成區域中的裝置隔離區域之頂表面高度係小於在記憶體單元形成區域中的裝置隔離區域之頂表面高度，中間電壓電晶體形成區域中的裝置隔離區域之頂表面高度係小於高電 壓電晶體形成區域中的裝置隔離區域之頂表面高度，而且低電壓電晶體形成區域中的裝置隔離區域之頂表面高度係小於中間電壓電晶體形成區域中的裝置隔離區域之頂表面高度。因此，低電壓電晶體形成區域中的裝置隔離區域之頂表面高度非常小於低電壓電晶體形成區域中的裝置隔離區域之頂表面高度。當低電壓電晶體形成區域中的裝置隔離區域之頂表面高度非常小於低電壓電晶體形成區域中的裝置區域之頂表面高度時，則無法形成具有想要閘極長度的閘電極之低電壓電晶體，且無法提供具有較佳電氣特性的半導體裝置。
 發明概要
根據一個實施例的型態，半導體裝置具有一個基底、一個在基底的第一區域中所形成的第一絕緣體，以及一個在基底的第二區域中所形成的第二絕緣體。第一電晶體係形成於該第一區域所圍繞的第一裝置區域上方，該第一電晶體包含：一個具有第一厚度的第一閘極絕緣膜，該第一閘極絕緣膜係形成於第一裝置區域上方；一個形成於第一閘電極膜上方的第一閘電極、以及形成於第一閘電極兩側上的第一裝置區域中之第一源極與汲極區域係；以及第二電晶體係形成於該第二區域所圍繞的第二裝置區域上方，該第二電晶體包含：一個在第二裝置區域上方所形成的第二閘極絕緣膜，該第二閘極絕緣膜具有比第一閘極絕緣膜的第一厚度更小之第二厚度；一個形成於第二閘極絕緣膜 上方的第二閘電極，以及形成於第二閘電極兩側上的第二裝置區域中之第二源極與汲極區域，其中，第一絕緣體的頂表面之第一高度係小於第二絕緣體的頂表面之第二高度。
圖式簡單說明
第1A與1B圖是顯示本發明技術的第一實施例之半導體裝置的剖面圖。
第2圖是顯示本發明技術的第一實施例之半導體裝置中的記憶體單元之平面圖。
第3A至3C圖是顯示本發明技術的第一實施例之半導體裝置中的高電壓電晶體、中間電壓電晶體、及低電壓電晶體之平面圖。
第4圖是顯示本發明技術的第一實施例之半導體裝置中介於裝置隔離區域的頂表面高度以及主動區域的頂表面高度之間的關係之示意圖。
第5A與5B圖是顯示用於製造本發明技術的第一實施例之半導體裝置的步驟之剖面圖。
第6A與6B圖是顯示用於製造本發明技術的第一實施例之半導體裝置的步驟之剖面圖。
第7A與7B圖是顯示用於製造本發明技術的第一實施例之半導體裝置的步驟之剖面圖。
第8A與8B圖是顯示用於製造本發明技術的第一實施例之半導體裝置的步驟之剖面圖。
第9A與9B圖是顯示用於製造本發明技術的第一實施 例之半導體裝置的步驟之剖面圖。
第10A與10B圖是顯示用於製造本發明技術的第一實施例之半導體裝置的步驟之剖面圖。
第11A與11B圖是顯示用於製造本發明技術的第一實施例之半導體裝置的步驟之剖面圖。
第12A與12B圖是顯示用於製造本發明技術的第一實施例之半導體裝置的步驟之剖面圖。
第13A與13B圖是顯示用於製造本發明技術的第一實施例之半導體裝置的步驟之剖面圖。
第14A與14B圖是顯示用於製造本發明技術的第一實施例之半導體裝置的步驟之剖面圖。
第15A與15B圖是顯示用於製造本發明技術的第一實施例之半導體裝置的步驟之剖面圖。
第16A與16B圖是顯示用於製造本發明技術的第一實施例之半導體裝置的步驟之剖面圖。
第17A與17B圖是顯示用於製造本發明技術的第一實施例之半導體裝置的步驟之剖面圖。
第18A與18B圖是顯示用於製造本發明技術的第一實施例之半導體裝置的步驟之剖面圖。
第19A與19B圖是顯示用於製造本發明技術的第一實施例之半導體裝置的步驟之剖面圖。
第20A與20B圖是顯示用於製造本發明技術的第一實施例之半導體裝置的步驟之剖面圖。
第21A與21B圖是顯示用於製造本發明技術的第一實 施例之半導體裝置的步驟之剖面圖。
第22A與22B圖是顯示用於製造本發明技術的第一實施例之半導體裝置的步驟之剖面圖。
第23A與23B圖是顯示用於製造本發明技術的第一實施例之半導體裝置的步驟之剖面圖。
第24A與24B圖是顯示用於製造本發明技術的第一實施例之半導體裝置的步驟之剖面圖。
第25A與25B圖是顯示用於製造本發明技術的第一實施例之半導體裝置的步驟之剖面圖。
第26A與26B圖是顯示用於製造本發明技術的第一實施例之半導體裝置的步驟之剖面圖。
第27A與27B圖是顯示用於製造本發明技術的第一實施例之半導體裝置的步驟之剖面圖。
第28A與28B圖是顯示用於製造本發明技術的第一實施例之半導體裝置的步驟之剖面圖。
第29A與29B圖是顯示用於製造本發明技術的第一實施例之半導體裝置的步驟之剖面圖。
第30A與30B圖是顯示用於製造本發明技術的第一實施例之半導體裝置的步驟之剖面圖。
第31A與31B圖是顯示用於製造本發明技術的第一實施例之半導體裝置的步驟之剖面圖。
第32A與32B圖是顯示本發明技術的第二實施例之半導體裝置的剖面圖。
第33A至33C圖是顯示本發明技術的第二實施例之半 導體裝置中的高電壓電晶體、中間電壓電晶體、及低電壓電晶體之平面圖。
第34圖是顯示本發明技術的第二實施例之半導體裝置中介於裝置隔離區域的頂表面高度以及主動區域的頂表面高度之間的關係之示意圖。
第35A與35B圖是顯示用於製造本發明技術的第二實施例之半導體裝置的步驟之剖面圖。
第36A與36B圖是顯示用於製造本發明技術的第二實施例之半導體裝置的步驟之剖面圖。
第37A與37B圖是顯示用於製造本發明技術的第二實施例之半導體裝置的步驟之剖面圖。
第38A與38B圖是顯示用於製造本發明技術的第二實施例之半導體裝置的步驟之剖面圖。
第39A與39B圖是顯示用於製造本發明技術的第二實施例之半導體裝置的步驟之剖面圖。
第40A與40B圖是顯示用於製造本發明技術的第二實施例之半導體裝置的步驟之剖面圖。
第41A與41B圖是顯示用於製造本發明技術的第二實施例之半導體裝置的步驟之剖面圖。
第42A與42B圖是顯示用於製造本發明技術的第二實施例之半導體裝置的步驟之剖面圖。
第43A與43B圖是顯示用於製造本發明技術的第二實施例之半導體裝置的步驟之剖面圖。
第44A與44B圖是顯示用於製造本發明技術的第二實 施例之半導體裝置的步驟之剖面圖。
第45A與45B圖是顯示用於製造本發明技術的第二實施例之半導體裝置的步驟之剖面圖。
第46A與46B圖是顯示用於製造本發明技術的第二實施例之半導體裝置的步驟之剖面圖。
第47A與47B圖是顯示用於製造本發明技術的第二實施例之半導體裝置的步驟之剖面圖。
第48A與48B圖是顯示用於製造本發明技術的第二實施例之半導體裝置的步驟之剖面圖。
第49A與49B圖是顯示用於製造本發明技術的第二實施例之半導體裝置的步驟之剖面圖。
第50A與50B圖是顯示用於製造本發明技術的第二實施例之半導體裝置的步驟之剖面圖。
第51A與51B圖是顯示用於製造本發明技術的第二實施例之半導體裝置的步驟之剖面圖。
第52A與52B圖是顯示用於製造本發明技術的第二實施例之半導體裝置的步驟之剖面圖。
第53A與53B圖是顯示用於製造本發明技術的第二實施例之半導體裝置的步驟之剖面圖。
第54A與54B圖是顯示用於製造本發明技術的第二實施例之半導體裝置的步驟之剖面圖。
第55A與55B圖是顯示用於製造本發明技術的第二實施例之半導體裝置的步驟之剖面圖。
第56A與56B圖是顯示用於製造本發明技術的第二實 施例之半導體裝置的步驟之剖面圖。
第57圖是顯示在形成具有65nm的閘極長度之低電壓電晶體時該低電壓電晶體的閘極長度之測量結果的示意圖。
第58圖是顯示在藉由一般方法形成記憶體單元、高電壓電晶體、中間電壓電晶體、及低電壓電晶體時裝置隔離區域的頂表面高度之示意圖。
第59A至59C圖是顯示在形成裝置隔離區域的步驟中將裝置隔離區域的頂表面設定成相當高之情形的剖面圖。
 較佳實施例之詳細說明
第57圖是顯示在形成具有65nm的閘極長度之低電壓電晶體時該低電壓電晶體的閘極長度之測量結果的示意圖。參考第57圖，橫座標表示一個主動區域的寬度W，而縱座標表示閘極長度Lg。
而且，參考第57圖，○記號所顯示的圖形表示當一個裝置隔離區域的頂表面高度等於主動區域的頂表面高度，或者當裝置隔離區域的頂表面高度稍微大於主動區域的頂表面高度時，低電壓電晶體的閘極長度之測量結果。第57圖中的虛線表示○記號所顯示的圖形之平均值。
而且，參考第57圖，◆記號所顯示的圖形表示當裝置隔離區域的頂表面高度小於主動區域的頂表面高度達到10nm時，低電壓電晶體的閘極長度之測量結果。第57圖中的實心線表示◆記號所顯示的圖形之平均值。
參考第57圖可以清楚看出，當裝置隔離區域的頂表面高度小於主動區域的頂表面高度達到10nm時，閘極長度會減少7nm而成為最大長度。
當裝置隔離區域的頂表面高度小於主動區域的頂表面高度時，閘極長度會有所減少，此乃因為考量到具有使閘電極產生圖案化之光阻膜的圖案在縱向方向上延伸，而且具有此光阻膜的圖案變得很薄之緣故。
由於低電壓電晶體具有相當短的閘極長度，所以閘極長度中的變化會影響低電壓電晶體的電氣特性。當真正形成的低電壓電晶體之閘極長度比起作為低電壓電晶體的設計值65nm的閘極長度小了7nm時，無法獲得具有想要的電氣特性之低電壓電晶體。因此，值得注意地，在此低電壓電晶體中，閘極長度相對於此設計值的變化會受到抑制。
附帶一提，在記憶體單元、高電壓電晶體、及具有堆疊閘極結構的中間電壓電晶體中，閘極長度相當長。於是，即使閘極長度產生某些程度上的變化，如此對其電氣特性僅具有相當低程度的影響且毫無問題。
第58圖是顯示在藉由一般方法形成記憶體單元、高電壓電晶體、中間電壓電晶體、及低電壓電晶體時裝置隔離區域的頂表面高度之示意圖。
參考第58圖，當藉由一般方法形成記憶體單元、高電壓電晶體、中間電壓電晶體、及低電壓電晶體時，高電壓電晶體形成區域中的裝置隔離區域之頂表面高度係小於記憶體單元形成區域中的裝置隔離區域之頂表面高度，中間 電壓電晶體形成區域中的裝置隔離區域之頂表面高度係小於高電壓電晶體形成區域中的裝置隔離區域之頂表面高度。而且，低電壓電晶體形成區域中的裝置隔離區域之頂表面高度係小於中間電壓電晶體形成區域中的裝置隔離區域之頂表面高度。因此，低電壓電晶體形成區域中的裝置隔離之頂表面高度相當小於低電壓電晶體形成區域中的主動區域之頂表面高度。因此，用於使低電壓電晶體的閘電極產生圖案化之光阻膜的圖案會在縱向方向上強烈地伸長，而且用於使低電壓電晶體的閘電極產生圖案化之光阻膜的圖案變得相當薄。於是，在藉由一般方法形成記憶體單元、高電壓電晶體、中間電壓電晶體、及低電壓電晶體時，無法形成具有想要閘極長度之閘電極的低電壓電晶體，而且無法提供具有較佳電氣特性的半導體裝置。
當圖案化閘電極時，在形成裝置隔離區域以防止低電壓電晶體形成區域中的裝置隔離區域之頂表面高度免於太低之步驟中，裝置隔離區域的頂表面高度可以被設定成相當高。
第59A至59C圖是顯示在形成裝置隔離區域的步驟中將裝置隔離區域的頂表面設定成相當高之情形的剖面圖。第59A圖是顯示一個用於形成記憶體單元形成區域的浮動閘極220與控制閘極224a之剖面圖，第59B圖是顯示一個用於藉由蝕刻從記憶體單元形成區域移除掉浮動閘極220與控制閘極224a之剖面圖，第59C圖是顯示由第59B圖的粗線所圍繞的一個放大部位之剖面圖。
參考第59A圖，在記憶體單元形成區域中的半導體基底210具有一個用於形成裝置隔離區域214a的溝槽212a。此溝槽212a的底表面與側壁包括一矽氧化膜213。矽氧化膜213所形成的溝槽212a具有裝置隔離區域214a。此裝置隔離區域214a決定出一個主動區域216a。裝置隔離區域214a的頂表面高度被設定成相當高於主動區域216a的頂表面高度。在主動區域216a上，含有非晶矽的浮動閘極220係透過一個通道絕緣膜218而形成。在浮動閘極220上，含有聚矽的控制閘極224a係透過一個ONO膜222而形成。如上所述，具有浮動閘極220與控制閘極224a的堆疊閘極結構之記憶體單元236係形成於記憶體單元形成區域。
然而，當形成裝置隔離區域214a時，裝置隔離區域214a的頂表面高度被設定成相當高時，在裝置隔離區域214a的主動區域216a之該側上會引起很陡的傾斜角。在此情形中，當在圖案化過程中導致位置偏移時，在用於移除浮動閘極220的區域中，會產生非晶矽的殘餘物221可以仍殘留於含有ONO膜的殘餘物223底下之風險(參考第59B與59C圖)。而且，會產生含有聚矽的殘餘物225可以仍殘留在ONO膜222的殘餘物上方之風險。當在含有ONO膜222的殘餘物223底下或上方引起含有非晶矽或聚矽的殘餘物221或225時，彼此相鄰的記憶體單元236便發生短路，或者洩漏了浮動閘極220的電荷，因而無法執行正常的操作。結果，在形成裝置隔離區域的步驟中，最好不要事先將裝置隔離區域的頂表面高度設定成相當高。
以下，將參考第1A至31B圖說明本發明技術的第一實施例之半導體裝置及製造此半導體裝置之方法。
首先，將參考第1A至4圖說明本發明技術的第一實施例之半導體裝置及製造此半導體裝置之方法。第1A與1B圖是顯示第一實施例之半導體裝置的剖面圖，第2圖是顯示第一實施例之半導體裝置的記憶體單元之平面圖，第3A至3C圖是顯示第一實施例之半導體裝置中的高電壓電晶體、中間電壓電晶體、及低電壓電晶體之平面圖。第3A圖顯示高電壓電晶體，第3B圖顯示中間電壓電晶體，且第3C圖顯示低電壓電晶體。第4圖是顯示裝置隔離區域的頂表面高度以及主動區域的頂表面高度之間的關係之示意圖。
依據第一實施例的半導體裝置包括：一個具有快閃記憶體單元的記憶體單元形成區域2；一個具有高電壓電晶體的高電壓電晶體形成區域4；一個具有中間電壓電晶體的中間電壓電晶體形成區域6，其臨限電壓大於高電壓電晶體的臨限電壓；以及一個具有低電壓電晶體的低電壓電晶體形成區域8，其臨限電壓小於中間電壓電晶體的臨限電壓。
在記憶體單元形成區域2中的半導體基底10上，形成有一個用於形成裝置隔離區域14a的溝槽12a。在此溝槽12a的側壁與底表面上，形成有矽氧化膜13。在矽氧化膜13所形成的溝槽12a中，植入用於決定主動區域16a的裝置隔離區域14a。此裝置隔離區域14a是藉由淺溝隔離法(STI)而形成。第1A圖所示的記憶體單元形成區域2之剖面對應於第2圖中直線A－A’的剖面，第1B圖所示的記憶體單元形成區域2 之剖面對應於第2圖中直線B－B’的剖面。
在記憶體單元形成區域2中的主動區域16a上，形成一個含有矽氧化膜的通道絕緣膜(閘極絕緣膜)18。浮動閘極20係形成於通道絕緣膜18上。
在浮動閘極20上，形成有一個含有氮化矽膜的層壓膜22。明確地說，在浮動閘極20上，此層壓膜22形成有一個第一矽氧化膜、一個在第一矽氧化膜上所形成的氮化矽膜、及一個在氮化矽膜上所形成的第二矽氧化膜。上述具有矽氧化膜、氮化矽膜、及矽氧化膜的層壓膜22亦被稱之為ONO膜。
在浮動閘極20上，一個控制閘極24a係透過ONO膜22而形成。
在浮動閘極20與控制閘極24a的兩側上之主動區域16a內，形成有延伸區域26與囊穴區域(未顯示)。
在浮動閘極20與控制閘極24a的側壁上，形成有側壁絕緣膜28。
在側壁絕緣膜28s所形成的浮動閘極20與控制閘極24a之兩側上的主動區域16a內，形成有高濃度的雜質區域30。源極與汲極擴散層32包括延伸區域26、高濃度雜質區域30與類似物。
在控制閘極24以及源極與汲極區域32上，形成有矽化物膜34。在源極與汲極區域32上的矽化物膜34產生如源極與汲極電極的功能。
如上所述，記憶體單元36被形成具有一個堆疊閘極結 構，此堆疊閘極結構具有浮動閘極20、控制閘極24、及源極與汲極區域32。
在高電壓電晶體形成區域4上，形成有一個用於形成裝置隔離區域14b的溝槽12b。在溝槽12b的側壁與底表面上，形成有一個矽氧化膜13。在矽氧化膜13所形成的溝槽12b內，植入一個用於形成主動區域16b的裝置隔離區域14b。第1A圖所示的高電壓電晶體形成區域4之剖面對應於第3A圖中直線C－C’的剖面，第1B圖所示的高電壓電晶體形成區域4之剖面對應於第3A圖中直線D－D’的剖面。
在高電壓電晶體形成區域4中的主動區域16b上，形成有一個具有相當大厚度的閘極絕緣膜46。閘極絕緣膜46的厚度例如為15nm。
具有相當大閘極長度的閘電極24b係形成於閘極絕緣膜46上，閘電極24b的長度例如為700nm。
在閘電極24b的兩側上之主動區域16b內，形成有延伸區域50及囊穴區域(未顯示)。
在閘電極24b的側壁上，形成有側壁絕緣膜28。
在側壁絕緣膜28所形成的閘電極24b之兩側上的主動區域16b內，形成有高濃度雜質區域52。源極與汲極區域54包括延伸區域50、高濃度雜質區域52與類似物。
在閘電極24b以及源極與汲極區域54上，形成有矽化物膜34。在源極與汲極區域54上的矽化物膜34產生如源極與汲極電極的功用。
如上所述，形成有一個具有閘電極24b以及源極與汲極 區域54的高電壓電晶體56。
在中間電壓電晶體形成區域6中，形成有一個用於形成裝置隔離區域14c的溝槽12c。在溝槽12c的側壁與底表面上，形成有矽氧化膜13。在矽氧化膜13所形成的溝槽12c中，植入有一個用於決定主動區域16c的裝置隔離區域14c。第1A圖所示的中間電壓電晶體形成區域6之剖面對應於第3B圖中直線E－E’的剖面，第1B圖所示的中間電壓電晶體形成區域6之剖面對應於第3B圖中直線F－F’的剖面。
在中間電壓電晶體形成區域6中的主動區域16c上，形成有一個閘極絕緣膜58，其厚度小於高電壓電晶體56的閘極絕緣膜46之厚度，閘極絕緣膜58的厚度例如為7nm。
在閘極絕緣膜58上，形成有一閘電極24c，其閘極長度小於高電壓電晶體56的閘電極24b，閘電極24c的閘極長度為350nm。
在閘電極24c的兩側上之主動區域16c內，形成有延伸區域60及囊穴區域(未顯示)。
在閘電極24c的側壁上，形成有側壁絕緣膜28。
在側壁絕緣膜28所形成的閘電極24c之兩側上的主動區域16c內，形成有高濃度雜質區域62。源極與汲極區域64包括延伸區域60、高濃度雜質區域62與類似物。
在閘電極24c以及源極與汲極區域64上，個別地形成有矽化物膜34。在源極與汲極區域64上的矽化物膜34產生如源極與汲極電極的功用。
如上所述，形成有一個具有閘電極24c以及源極與汲極 區域64的中間電壓電晶體66。
在低電壓電晶體形成區域8中，形成有一個用於形成裝置隔離區域14d的溝槽12d。在溝槽12d的側壁與底表面上，形成有矽氧化膜13。在矽氧化膜13所形成的溝槽12d中，植入有一個用於決定主動區域16d的裝置隔離區域14d。第1A圖所示的低電壓電晶體形成區域8之剖面對應於第3C圖中直線G－G’的剖面，第1B圖所示的低電壓電晶體形成區域8之剖面對應於第3C圖中直線H－H’的剖面。
在低電壓電晶體形成區域8中的主動區域16d上，形成有一個閘極絕緣膜68，其厚度小於中間電壓電晶體66的閘極絕緣膜58之厚度，閘極絕緣膜68的厚度例如為1.5nm。
在閘極絕緣膜68上，形成有一閘電極24d，其閘極長度小於中間電壓電晶體66的閘電極24c之長度，閘電極24d的閘極長度為60nm。
在閘電極24d的兩側上之主動區域16d內，形成有延伸區域70及囊穴區域(未顯示)。
在閘電極24d的側壁上，形成有側壁絕緣膜28。
在側壁絕緣膜28所形成的閘電極24d之兩側上的主動區域16d內，形成有高濃度雜質區域72。源極與汲極區域74包括延伸區域70、高濃度雜質區域72與類似物。
在閘電極24d以及源極與汲極區域74上，個別地形成有矽化物膜34。在源極與汲極區域74上的矽化物膜34產生如源極與汲極電極的功用。
如上所述，形成有一個具有閘電極24d以及源極與汲極 區域74的低電壓電晶體76。
第4圖是顯示裝置隔離區域的頂表面高度相對於主動區域的頂表面高度之示意圖。
●記號所顯示的圖形表示第一實施例的半導體裝置，■記號所顯示的圖形表示一比較例，亦即藉由一般方法形成記憶體單元、高電壓電晶體、中間電壓電晶體、與低電壓電晶體的情形。
參考第4圖，依據第一實施例，記憶體單元形成區域2中的裝置隔離區域14a之頂表面高度，比起記憶體單元形成區域2中的主動區域16a之頂表面高度高了8nm。
而且，依據第一實施例，高電壓電晶體形成區域4中的裝置隔離區域14b之頂表面高度，比起高電壓電晶體形成區域4中的主動區域16b之頂表面高度低了3nm。
而且，依據第一實施例，中間電壓電晶體形成區域6中的裝置隔離區域14c之頂表面高度，比起中間電壓電晶體形成區域6中的主動區域16c之頂表面高度低了21nm。
而且，依據第一實施例，低電壓電晶體形成區域8中的裝置隔離區域14d之頂表面高度，大約等於低電壓電晶體形成區域8中的主動區域16d之頂表面高度。也就是說，依據第一實施例，低電壓電晶體形成區域8中的裝置隔離區域14d之頂表面高度，比起中間電壓電晶體形成區域6中的裝置隔離區域14c之頂表面高度還要高。
如第4圖的比較例所示，在藉由一般方法形成記憶體單元、高電壓電晶體、中間電壓電晶體以及低電壓電晶體時， 高電壓電晶體形成區域中的裝置隔離區域之頂表面高度係小於記憶體單元形成區域中的裝置隔離區域之頂表面高度，中間電壓電晶體形成區域中的裝置隔離區域之頂表面高度係小於高電壓電晶體形成區域中的裝置隔離區域之頂表面高度，且低電壓電晶體形成區域中的裝置隔離區域之頂表面高度係小於中間電壓電晶體形成區域中的裝置隔離區域之頂表面高度。因此，低電壓電晶體形成區域中的裝置隔離區域之頂表面高度係非常小於主動區域之頂表面高度。因此，在藉由一般方法形成記憶體單元、高電壓電晶體、中間電壓電晶體以及低電壓電晶體時，用於圖案化低電壓電晶體的閘電極之光阻膜的圖案，係在縱向方向上受到強力拉扯，而且用於圖案化低電壓電晶體的閘電極之光阻膜的圖案相當薄。因此，在藉由一般方法形成記憶體單元、高電壓電晶體、中間電壓電晶體以及低電壓電晶體時，無法形成具有想要閘極長度的閘電極之低電壓電晶體，而且無法提供具有較佳電氣特性的半導體裝置。
另一方面，依據第一實施例，低電壓電晶體形成區域8中的裝置隔離區域14d之頂表面高度並未非常小於低電壓電晶體形成區域8中的主動區域16d之頂表面高度。因此，用於圖案化低電壓電晶體76的閘電極24d之光阻膜的圖案102c(參考第26A與26B圖)，並未在縱向方向上受到強力拉扯，而且可以防止圖案化低電壓電晶體76的閘電極24d之光阻膜的圖案102c變得相當薄。因此，依據第一實施例，可以形成具有想要閘極長度的閘電極24d之低電壓電晶體 76，而且可以提供具有較佳電氣特性的半導體裝置。
在具有記憶體單元36、高電壓電晶體56、中間電壓電晶體66、及低電壓電晶體76的半導體基底10上，形成有一個層間絕緣膜78。
接觸到矽化物膜34的一個接點孔80係形成於層間絕緣膜78。在接點孔80中，植入一個接點插塞82。
在其中植入有接點插塞82的層間絕緣膜78上，形成有一個層間絕緣膜84。
在形成於層間絕緣膜84的溝槽85中，植入金屬線86。這些金屬線86係透過接點插塞82而電氣連接至源極與汲極電極34。
如上所述，依據第一實施例，低電壓電晶體形成區域8中的裝置隔離區域14d之頂表面高度實質上等於低電晶體形成區域8中的主動區域16d之頂表面高度。也就是說，依據第一實施例，由於低電壓電晶體形成區域8中的裝置隔離區域14d之頂表面高度並未非常小於低電晶體形成區域8中的主動區域16d之頂表面高度，所以，可防止用於圖案化低電壓電晶體76的閘電極24d之光阻膜的圖案102c(參考第26A與26B圖)在縱向方向上受到強力拉扯。而且，可以防止圖案化低電壓電晶體76的閘電極24d之光阻膜的圖案102c變得相當薄。因此，依據第一實施例，可以形成具有想要閘極長度的閘電極24d之低電壓電晶體76，而且可以提供具有較佳電氣特性的半導體裝置。
如上所述，可以建構第一實施例的半導體裝置。
接著，將參考第5A至31B圖說明用於製造第一實施例的半導體裝置之方法。第5A至31B圖是顯示用於製造第一實施例之半導體裝置的步驟之剖面圖。
首先，藉由熱氧化方法，在半導體基底10上形成一個具有10nm厚度的矽氧化膜88。例如，可使用矽基底作為半導體基底10。
接著，藉由對整個基底實施CVD法，可形成一個具有80nm厚度的氮化矽膜90。
接著，藉由對整個基底實施旋塗法，可塗上一光阻膜(未顯示)。當主動區域16a至16d的最小寬度是100nm時，光阻膜的厚度是20nm。
接著，藉由使用光阻膜作為罩體，氮化矽膜90受到各向異性蝕刻。在此情形中，氮化矽膜90上的光阻膜幾乎藉由蝕刻而被移除掉。之後，移除掉氮化矽膜90上所殘餘的光阻膜。
接著，藉由使用氮化矽膜90作為罩體，蝕刻半導體基底10。因此，在記憶體單元形成區域2、高電壓電晶體形成區域4、中間電壓電晶體形成區域、及低電壓電晶體形成區域8中分別地形成具有深度300nm的溝槽12a至12d(參考第5A與5B圖)。在利用氮化矽膜90作為罩體蝕刻半導體基底10時，氮化矽膜90的頂端被稍微蝕刻，且氮化矽膜90的厚度為60nm。
接著，藉由熱氧化法，使溝槽12a至12d的側壁與側表面受到氧化。因此，在溝槽12a至12d的底表面與側壁上形 成厚度5nm的氧化矽膜13。
接著，藉由對整個基底實施濃電漿CVD法，可形成一個具有400nm厚度的矽氧化膜14(參考第6A與6B圖)。
接著，參考第7A與7B圖，藉由化學機械拋光法(CMP)，拋光此矽氧化膜14，直到暴露出氮化矽膜90的表面為止。在此情形中，甚至氮化矽膜90的表面稍微被拋光而已，因而氮化矽膜90的厚度達30nm。由於氮化矽膜90是形成於矽氧化膜88上而具有10nm的厚度，且形成於半導體基底10上，氮化矽膜90的頂表面高度距離半導體基底10的表面達40nm。具有植入溝槽14a至14d內的矽氧化膜之裝置隔離區域14a至14d的頂表面高度，係等於氮化矽膜90的頂表面高度。裝置隔離區域14a至14d的頂表面比起半導體基底10的表面高了40nm。
接著，藉由氫氟酸，裝置隔離區域14a至14d被蝕刻掉7nm的厚度。在裝置隔離區域14a至14d被蝕刻掉7nm的厚度之後，裝置隔離區域14a至14d的頂表面比起半導體裝置10的表面高了33nm。附帶一提，裝置隔離區域14a至14d的7nm厚度是從裝置隔離區域14a至14d開始蝕刻，以便將低電壓電晶體形成區域8中的裝置隔離區域14d之頂表面高度實質上等於主動區域16d的頂表面高度。
接著，藉由加熱過的磷酸，氮化矽膜90藉由蝕刻而移除(參考第8A與8B圖)。假如藉由磷酸而蝕刻氮化矽膜90的話，則可以充分確保氮化矽膜90相對於矽氧化膜88的蝕刻選擇率。因此，在主動區域16a至16d上的矽氧化膜88仍舊 存在而不會被蝕刻。因此，厚度10nm的矽氧化膜88可仍舊存在於主動區域16a至16d上。
接著，參考第9A與9B圖，藉由氫氟酸，在主動區域16a至16d上的矽氧化膜88被蝕刻所移除。在蝕刻掉厚度10nm的矽氧化膜88時，此蝕刻步驟執行一段對應於蝕刻掉厚度12nm的矽氧化膜所需的時間，而為矽氧化膜88的1.2倍。因此，用以形成裝置隔離區域14a至14d的矽氧化膜被蝕刻掉12nm。因此，在蝕刻矽氧化膜88之後，裝置隔離區域14a至14d的頂表面高度，比主動區域16a至16d的頂表面高上21nm。
因此，藉由STI方法，可形成裝置隔離區域14a至14d。
接著，參考第10A與10B圖，藉由對整個基底實施熱氧化法，可形成一個具有8至12nm厚度的矽氧化膜之犧牲氧化膜92。在此，犧牲氧化膜92的厚度例如為10nm。
摻雜雜質被植入於記憶體單元形成區域2及高電壓電晶體形成區域4，藉此正確地形成一個預定的導電井(未顯示)。
而且，藉由離子植入法，摻雜雜質被植入於記憶體單元形成區域2及高電壓電晶體形成區域4，藉此正確地形成一個臨限電壓控制層(未顯示)。
接著，藉由對整個基底實施旋塗法，而形成一個光阻膜94。
接著，藉由微影技術，使光阻膜94產生圖案。因此，形成了一個覆蓋低電壓電晶體形成區域8的光阻膜94。
接著，藉由使用光阻膜94作為罩體，在記憶體單元形成區域2、高電壓電晶體形成區域4、及中間電壓電晶體形成區域6中的犧牲氧化膜92被蝕刻所移除(參考第11A與11B圖)。例如可使用氫氟酸，以作為蝕刻溶劑。具有厚度10nm的犧牲氧化膜92被蝕刻達一段蝕刻厚度12nm的矽氧化膜所需之時間，如同犧牲氧化膜92的1.2倍。因此，在蝕刻犧牲氧化膜92之後，記憶體單元形成區域2中的裝置隔離區域14a之頂表面，高電壓電晶體單元形成區域4中的裝置隔離區域14b之頂表面，中間電壓電晶體單元形成區域6中的裝置隔離區域14c之頂表面，均比主動區域16a至16c的頂表面高上9nm。由於低電壓電晶體單元形成區域8中的裝置隔離區域16d被光阻膜94所覆蓋，所以並未執行蝕刻。低電壓電晶體單元形成區域8中的裝置隔離區域14d之頂表面，仍然比主動區域16d的頂表面高上21nm。因此，光阻膜94被剝下。
在此，說明藉由蝕刻中間電壓電晶體形成區域6中的犧牲氧化膜92而移除之範例。然而，在中間電壓電晶體形成區域6中的犧牲氧化膜92並未被蝕刻所移除。藉由覆蓋中間電壓電晶體形成區域6及低電壓電晶體形成區域8的光阻膜而蝕刻，則中間電壓電晶體形成區域6中的犧牲氧化膜92無法被蝕刻。
接著，參考第12A與12B圖，藉由熱氧化法，形成一個含有厚度10nm的矽氧化膜之通道絕緣膜18。因此，在記憶體單元形成區域2中的主動區域16a上、高電壓電晶體形成區域4上的主動區域16b、以及中間電壓電晶體形成區域6上 的主動區域16c，通道絕緣膜18被形成為具有10nm的厚度。在低電壓電晶體形成區域8中，由於在主動區域16d上有犧牲氧化膜92，所以在形成通道絕緣膜18時，在低電壓電晶體形成區域8中長成具有7nm厚度的矽氧化膜。因此，在低電壓電晶體形成區域8中的主動區域16d上之矽氧化膜92具有總厚度為17nm。
接著，參考第13A與13B圖，藉由CVD法，形成一個非晶矽膜20，其中摻雜雜質被導引至此非晶矽膜。例如可使用磷(P)作為摻雜雜質。非晶矽膜20的厚度例如為70nm，非晶矽膜20變成一個浮動閘極。
接著，參考第14A與14B圖，藉由微影技術，使非晶矽膜20產生圖案。因此，在記憶體單元形成區域2中的非晶矽膜20被圖案化成具有預定形狀。而且，在除了記憶體單元形成區域2以外的區域中之非晶矽膜20被蝕刻所移除。
接著，參考第15A與15B圖，對整個基底實施CVD法，後續層壓一個具有6至10nm厚度的矽氧化膜、具有4至8nm厚度的氮化矽膜、及具有厚度3至7nm的矽氧化膜，而形成一個ONO膜(層壓膜)22。
接著，藉由離子植入法，摻雜雜質被引導到中間電壓電晶體形成區域6與低電壓電晶體形成區域8，藉此正確地形成一個預定的導電井(未顯示)。
而且，藉由離子植入法，摻雜雜質被引導於中間電壓電晶體形成區域6及低電壓電晶體形成區域8，藉此正確地形成一個臨限電壓控制層(未顯示)。
接著，藉由對整個基底實施旋塗法，而形成一個光阻膜96。
接著，藉由微影技術，使光阻膜96產生圖案。因此，形成了一個用於暴露高電壓電晶體形成區域4與中間電壓電晶體形成區域6的光阻膜96。
接著，藉由使用光阻膜96作為罩體，在高電壓電晶體形成區域4與中間電壓電晶體形成區域6中的ONO膜22被蝕刻所移除(參考第16A與16B圖)。在蝕刻局部形成ONO膜22的矽氧化膜時，例如可使用濕式蝕刻。在蝕刻局部形成ONO膜22的氮化矽膜時，例如可使用乾式蝕刻。也就是說，可一起使用濕式蝕刻及乾式蝕刻，藉此蝕刻ONO膜22。
在此，將說明藉由蝕刻高電壓電晶體形成區域4及中間電壓電晶體形成區域6中的ONO膜22而移除之範例。然而，在中間電壓電晶體形成區域6中的ONO膜22可能並未被蝕刻。藉由使用覆蓋記憶體單元形成區域2、中間電壓電晶體形成區域6、及低電壓電晶體形成區域8的光阻膜作為罩體而蝕刻，中間電壓電晶體形成區域6中的ONO膜22就無法被蝕刻所移除。
然而，為了減少製造半導體裝置的步驟數目，在此階段中，較佳地，中間電壓電晶體形成區域6中的ONO膜22可能被蝕刻所移除。
接著，參考第17A與17B圖，藉由使用光阻膜96作為罩體，通道絕緣膜18被蝕刻所移除。因此，高電壓電晶體形成區域4的主動區域16b被暴露出來。附帶一提，中間電壓 電晶體形成區域6的主動區域16c亦被暴露出來。含有10nm厚度的矽氧化膜之通道絕緣膜18被蝕刻一段用於蝕刻12nm厚度的矽氧化膜所需之時間，且為通道絕緣膜18的1.2倍。因此，高電壓電晶體形成區域4的裝置隔離區域14b及中間電壓電晶體形成區域6的裝置隔離區域14c被蝕刻掉12nm的厚度。因此，在蝕刻掉通道絕緣膜18之後，高電壓電晶體形成區域4的裝置隔離區域14b之頂表面及中間電壓電晶體形成區域6的裝置隔離區域14c之頂表面，比起主動區域16b與16d的頂表面低上3nm。另一方面，記憶體單元形成單元2的裝置隔離區域14a之頂表面，保持成比主動區域16a的頂表面高上9nm的厚度。而且，低電壓電晶體形成區域8的裝置隔離區域14d之頂表面，保持成比主動區域16d的頂表面高上21nm的厚度。
接著，參考第18A與18B圖，在高電壓電晶體形成區域4的主動區域16b上，形成具有厚度15nm的閘極絕緣膜46。在此情形中，在中間電壓電晶體形成區域6的主動區域16c上，亦形成具有厚度15nm的閘極絕緣膜46。局部形成ONO膜22的氮化矽膜具有抗氧化性。因此，在ONO膜22所覆蓋的區域中，亦即記憶體單元形成區域22與低電壓電晶體形成區域8，無法長成矽氧化膜。
接著，藉由對整個基底實施旋塗法，形成一個光阻膜98。
接著，藉由微影技術，使光阻膜98產生圖案。因此，形成一個用於暴露中間電壓電晶體形成區域6的光阻膜98。 接著，藉由使用光阻膜98作為罩體，中間電壓電晶體形成區域6的主動區域16c上之閘極絕緣膜46被蝕刻所移除(參考第19A與19B圖)。例如可使用氫氟酸以作為蝕刻溶劑。具有厚度15nm的閘極絕緣膜46被蝕刻達一段蝕刻厚度18nm的矽氧化膜所需之時間，如同閘極絕緣膜46的1.2倍。因此，在蝕刻閘極絕緣膜46之後，中間電壓電晶體單元形成區域6中的裝置隔離區域14c之頂表面，比主動區域16c的頂表面在厚度上小了21nm。另一方面，記憶體單元形成區域2的裝置隔離區域14a之頂表面保持成比主動區域16a的頂表面多了9nm的厚度。而且，高電壓電晶體形成區域4的裝置隔離區域14b之頂表面保持成比主動區域16b的頂表面少了3nm的厚度。而且，低電壓電晶體形成區域8的裝置隔離區域14d之頂表面保持成比主動區域16d的頂表面少了21nm的厚度。之後，光阻膜98被剝下。
接著，參考第20A與20B圖，藉由熱氧化法，在中間電壓電晶體形成區域6的主動區域16c上，形成有一個厚度7nm的閘極絕緣膜58。如上所述，局部形成ONO膜22的氮化矽膜具有抗氧化性。因此，在ONO膜22所覆蓋的區域中，亦即記憶體單元形成區域2與低電壓電晶體形成區域8中，無法長成矽氧化膜。
接著，藉由對整個基底實施旋塗法，形成一個光阻膜100。
接著，藉由微影技術，使光阻膜100產生圖案。因此，形成一個用於暴露低電壓電晶體形成區域8的光阻膜100。
接著，參考第22A與22B圖，藉由使用光阻膜100作為罩體，在低電壓電晶體形成區域8的主動區域16d上之矽氧化膜92被蝕刻所移除。例如可使用氫氟酸，以作為蝕刻溶劑。具有厚度17nm的矽氧化膜92被蝕刻達一段蝕刻厚度21nm的矽氧化膜所需之時間，如同矽氧化膜92的1.2倍。因此，在蝕刻閘極絕緣膜92之後，低電壓電晶體單元形成區域8中的裝置隔離區域14d之頂表面高度，實質上等於主動區域16d的頂表面高度。另一方面，記憶體單元形成區域2的裝置隔離區域14a之頂表面保持成比主動區域16a的頂表面高了9nm。而且，高電壓電晶體形成區域4的裝置隔離區域14b之頂表面保持成比主動區域16b的頂表面少了3nm的厚度。而且，中間電壓電晶體形成區域6的裝置隔離區域14c之頂表面保持成比主動區域16c的頂表面少了21nm的厚度。之後，光阻膜100被剝下。
接著，參考第23A與23B圖，藉由熱氧化法，具有厚度1.5nm的閘極絕緣膜68被形成於低電壓電晶體形成區域8的主動區域16d上。
接著，參考第24A與24B圖，藉由CVD法，形成一個具有厚度100nm的聚矽膜24。
接著，藉由微影技術，使記憶體單元形成區域2中的聚矽膜24產生圖案化。因此，在浮動閘極20上形成控制閘極24a(參考第25A圖)。
接著，對整個基底實施旋塗法，而形成一個光阻膜102。
接著，藉由微影技術，使光阻膜102產生圖案。因此， 可形成用於圖案化高電壓電晶體56的閘電極24b之光阻膜102的圖案102a、用於圖案化中間電壓電晶體66的閘電極24c之光阻膜的圖案102b、以及用於圖案化低電壓電晶體76的閘電極24d之光阻膜的圖案102c(參考第26A與26B圖)。
參考第4圖，在記憶體單元形成區域2中，裝置隔離區域14a的頂表面比主動區域16a的頂表面高了9nm的厚度。而且，在高電壓電晶體形成區域4中，裝置隔離區域14b的頂表面比主動區域16b的頂表面低了3nm的厚度。而且，在中間電壓電晶體形成區域6中，裝置隔離區域14c的頂表面比主動區域16c的頂表面低了21nm的厚度。此外，在低電壓電晶體形成區域8中，裝置隔離區域14d的頂表面高度實質上等於主動區域16d的頂表面高度。
在低電壓電晶體形成區域8中，裝置隔離區域14d的頂表面高度實質上等於主動區域16d的頂表面高度，因此用於圖案化低電壓電晶體76的閘電極24d之光阻膜的圖案102c並未在縱向方向上受到強力拉扯。因此，根據第一實施例，可以防止用於圖案化低電壓電晶體76的閘電極24d之光阻膜的圖案102c變得相當薄。因此，依據第一實施例，可形成具有想要閘極長度的閘電極24d之低電壓電晶體76，而且也可以提供具有較佳電氣特性的半導體裝置。
附帶一提，在中間電壓電晶體形成區域6中，裝置隔離區域14c的頂表面比主動區域16c的頂表面低了一些程度，所以用於圖案化中間電壓電晶體66的閘電極24c之光阻膜的圖案102b在縱向方向上受到拉扯。然而，中間電壓電晶 體66的閘電極24c之閘極長度相當長(亦即：350nm)，而且即使用於圖案化閘電極24c之光阻膜的圖案102b薄了幾奈米，如此也無法影響中間電壓電晶體66的電氣特性。
而且，在高電壓電晶體形成區域4中，裝置隔離區域14b的頂表面亦低於主動區域16b的頂表面達一些程度，所以用於圖案化高電壓電晶體56的閘電極24b之光阻膜的圖案102a在縱向方向上受到拉扯。然而，高電壓電晶體56的閘電極24b之閘極長度相當長(亦即：700nm)，而且即使用於圖案化閘電極24b之光阻膜的圖案102a薄了幾奈米，如此也無法影響高電壓電晶體56的電氣特性。
接著，藉由使用光阻膜102作為罩體，聚矽膜24被蝕刻。因此，可形成高電壓電晶體56的閘電極24b、中間電壓電晶體66的閘電極24c、以及低電壓電晶體76的閘電極24d(參考第27A與27B圖)。
摻雜雜質被引導至控制閘極24a的兩側上之主動區域16a，藉此形成一延伸區域26及一囊袋區域(未顯示)。
而且，摻雜雜質被引導至閘電極24b的兩側上之主動區域16b，藉此形成一延伸區域50及一囊袋區域(未顯示)。
而且，摻雜雜質被引導至閘電極24c的兩側上之主動區域16c，藉此形成一延伸區域60及一囊袋區域(未顯示)。
此外，摻雜雜質被引導至閘電極24d的兩側上之主動區域16d，藉此形成一延伸區域70及一囊袋區域(未顯示)(參考第28A與28B圖)。
接著，側壁絕緣膜(側壁間隔墊)係被個別地形成於浮動 閘極與控制閘極的側壁部、高電壓電晶體的閘電極之側壁部、中間電壓電晶體的閘電極之側壁部、以及低電壓電晶體的閘電極之側壁部。
接著，藉由離子植入法，在側壁絕緣膜28所形成的浮動閘極20與控制閘極24a之兩側上的主動區域16a內，形成高濃度雜質區域30。因此，形成具有延伸區域26與高濃度雜質區域30的源極與汲極區域32。
接著，藉由離子植入法，在側壁絕緣膜28所形成的閘電極24b之兩側上的主動區域16b內，形成高濃度雜質區域52。因此，形成具有延伸區域50與高濃度雜質區域52的源極與汲極區域54。
接著，藉由離子植入法，在側壁絕緣膜28所形成的閘電極24c之兩側上的主動區域16c內，形成高濃度雜質區域62。因此，形成具有延伸區域60與高濃度雜質區域62的源極與汲極區域64。
接著，藉由離子植入法，在側壁絕緣膜28所形成的閘電極24d之兩側上的主動區域16d內，形成高濃度雜質區域72。因此，形成具有延伸區域70與高濃度雜質區域72的源極與汲極區域74。
接著，矽化物膜34係形成於控制閘極24a、閘電極24b至24d、以及源極與汲極區域32、54、64與74(參考第29A與29B圖)。在源極與汲極區域32、54、64與74上的矽化物膜34係產生如源極與汲極電極之功用。
接著，藉由對整個基底實施CVD法，形成一個具有矽 氧化膜的層間絕緣膜78。
接著，藉由微影技術，形成可到達源極與汲極電極34的接點孔80。
接著，藉由對整個基底實施CVD法，形成一個導電膜。
接著，藉由CMP法，導電膜被拋光直到暴露出層間絕緣膜78的表面為止。因此，含有導電膜的導電插塞78被植入於接點孔80內(參考第30A與30B圖)。
接著，藉由對整個基底實施CVD法，形成一個含有矽氧化膜的層間絕緣膜84。
接著，用於植入金屬線86的溝槽85被形成於層間絕緣膜84。
接著，藉由對整個基底實施濺射法，形成導電膜。
接著，藉由微影技術，使導電膜產生圖案。因此，具有導電膜的金屬線86被植入於溝槽85中。
如上所述，可以製造出依據第一實施例的半導體裝置(參考第31A與31B圖)。
如上所述，根據第一實施例，在其中低電壓電晶體形成區域8的主動區域16d上有犧牲氧化膜92，且不需要移除低電壓電晶體形成區域8的主動區域16d上之犧牲氧化膜92的狀態下，形成通道絕緣膜18。因此，可以防止矽氧化膜在低電壓電晶體形成區域8的主動區域16d上生長得很厚。因此，在移除掉低電壓電晶體形成區域8的主動區域16d上之矽氧化膜92時，可以防止過度蝕刻掉低電壓電晶體形成區域8的裝置隔離區域14d，而且也可以防止低電壓電晶體 形成區域8的裝置隔離區域14d之頂表面高度相當低於主動區域16d。
而且，根據第一實施例，在其中低電壓電晶體形成區域8的主動區域16d上有ONO膜22，且不需要移除低電壓電晶體形成區域8的主動區域16d上之ONO膜22之狀態下，形成高電壓電晶體56的閘極絕緣膜46以及中間電壓電晶體66的閘極絕緣膜58。因此，可以防止矽氧化膜92在低電壓電晶體76的主動區域16d上生長得很厚。因此，在移除掉低電壓電晶體形成區域8的主動區域16d上之矽氧化膜92時，可以防止過度蝕刻掉低電壓電晶體形成區域8的裝置隔離區域14d，而且也可以防止低電壓電晶體形成區域8的裝置隔離區域14d之頂表面高度相當低於主動區域16d。
因此，依據第一實施例，可防止用於圖案化低電壓電晶體76的閘電極24d之光阻膜的圖案102c在縱向方向上受到強力拉扯。而且，可以防止圖案化低電壓電晶體76的閘電極24d之光阻膜的圖案102d變得相當薄。因此，依據第一實施例，可以形成具有想要閘極長度的閘電極24d之低電壓電晶體76，而且可以提供具有較佳電氣特性的半導體裝置。
以下，將參考第32A至56B圖說明依據第二實施例之半導體裝置及其製造方法。與第1A至31B圖所示的第一實施例之半導體裝置及其製造方法相同的元件符號係用以標示相同的零件，且省略掉其相同敘述。
首先，將參考第32A至34圖說明依據第二實施例之半導體裝置及其製造方法。第32A與32B圖是顯示第二實施例之 半導體裝置的剖面圖，第33A至33C圖是顯示具有高電壓電晶體、中間電壓電晶體、及低電壓電晶體的半導體裝置之平面圖。第33A圖顯示高電壓電晶體、第33B圖顯示中間電壓電晶體、及第33C圖顯示低電壓電晶體。第34圖是顯示裝置隔離區域的頂表面高度以及主動區域的頂表面高度之示意圖。
依據第二實施例的半導體裝置包括：一個高電壓電晶體56；一個中間電壓電晶體66，其臨限電壓小於高電壓電晶體的臨限電壓；以及一個低電壓電晶體76，其臨限電壓小於中間電壓電晶體的臨限電壓。然而，其具有一項主要特色，就是此半導體裝置並未具有含堆疊閘極結構的記憶體單元36。
高電壓電晶體形成區域4包括一個用於形成裝置隔離區域14b的溝槽12b。在溝槽12b的側壁與底表面上，形成有一個矽氧化膜13。在矽氧化膜13所形成的溝槽12b內，植入一個用於決定主動區域16b的裝置隔離區域14b。第32A圖所示的高電壓電晶體形成區域4之剖面對應於第33A圖中直線C－C’的剖面，第32B圖所示的高電壓電晶體形成區域4之剖面對應於第33A圖中直線D－D’的剖面。
在高電壓電晶體形成區域4中的主動區域16b上，形成有一個具有相當大厚度的閘極絕緣膜46。閘極絕緣膜46的厚度例如為15nm。
具有相當大閘極長度的閘電極24b係形成於閘極絕緣膜46上，閘電極24b的長度例如為700nm。
在閘電極24b的兩側上之主動區域16b內，形成有延伸區域50及囊穴區域(未顯示)。
在閘電極24b的側壁上，形成有側壁絕緣膜28。
在側壁絕緣膜28所形成的閘電極24b之兩側上的主動區域16b內，形成有高濃度雜質區域52。源極與汲極區域54包括延伸區域50及高濃度雜質區域52。
在閘電極24b以及源極與汲極區域54上，形成有矽化物膜34。在源極與汲極區域54上的矽化物膜34產生如源極與汲極電極的功用。
因此，高電壓電晶體56包括閘電極24b以及源極與汲極區域54。
中間電壓電晶體形成區域6包括一個用於形成裝置隔離區域14c的溝槽12c。在溝槽12c的側壁與底表面上，形成有矽氧化膜13。在矽氧化膜13所形成的溝槽12c中，植入有一個用於決定主動區域16c的裝置隔離區域14c。第32A圖所示的中間電壓電晶體形成區域6之剖面對應於第33B圖中直線E－E’的剖面，第32B圖所示的中間電壓電晶體形成區域6之剖面對應於第33B圖中直線F－F’的剖面。
在中間電壓電晶體形成區域6中的主動區域16c上，形成有一個閘極絕緣膜58，其厚度小於高電壓電晶體56的閘極絕緣膜46之厚度，閘極絕緣膜58的厚度例如為7nm。
在閘極絕緣膜58上，形成有一閘電極24c，其閘極長度小於高電壓電晶體56的閘電極24b之長度，閘電極24c的閘極長度為350nm。
在閘電極24c的兩側上之主動區域16c內，形成有延伸區域60及囊穴區域(未顯示)。
在閘電極24c的側壁上，形成有側壁絕緣膜28。
在側壁絕緣膜28所形成的閘電極24c之兩側上的主動區域16c內，形成有高濃度雜質區域62。源極與汲極區域64包括延伸區域60及高濃度雜質區域62。
在閘電極24c以及源極與汲極區域64上，形成有矽化物膜34。在源極與汲極區域64上的矽化物膜34產生如源極與汲極電極的功用。
因此，中間電壓電晶體66包括閘電極24c以及源極與汲極區域64。
在低電壓電晶體形成區域8中，形成有一個用於形成裝置隔離區域14d的溝槽12d。在溝槽12d的側壁與底表面上，形成有矽氧化膜13。在矽氧化膜13所形成的溝槽12d中，植入有一個用於決定主動區域16d的裝置隔離區域14d。第32A圖所示的低電壓電晶體形成區域8之剖面對應於第33C圖中直線G－G’的剖面，第32B圖所示的低電壓電晶體形成區域8之剖面對應於第33C圖中直線H－H’的剖面。
在低電壓電晶體形成區域8中的主動區域16d上，形成有一個閘極絕緣膜68，其厚度小於中間電壓電晶體66的閘極絕緣膜58之厚度，閘極絕緣膜68的厚度例如為1.5nm。
在閘極絕緣膜68上，形成有一閘電極24d，其閘極長度小於中間電壓電晶體66的閘電極24c之長度，閘電極24d的閘極長度為60nm。
在閘電極24d的兩側上之主動區域16d內，形成有延伸區域70及囊穴區域(未顯示)。
在閘電極24d的側壁上，形成有側壁絕緣膜28。
在側壁絕緣膜28所形成的閘電極24d之兩側上的主動區域16d內，形成有高濃度雜質區域72。源極與汲極區域74包括延伸區域70與高濃度雜質區域72。
在閘電極24d以及源極與汲極區域74上，個別地形成有矽化物膜34。在源極與汲極區域74上的矽化物膜34產生如源極與汲極電極的功用。
因此，低電壓電晶體76包括閘電極24d以及源極與汲極區域74。
第34圖是顯示裝置隔離區域的頂表面高度相對於主動區域的頂表面高度之示意圖。
參考第34圖，依據第二實施例，高電壓電晶體形成區域4中的裝置隔離區域14b之頂表面高度實質上等於高電壓電晶體形成區域4中的主動區域16b之頂表面高度。
而且，依據第二實施例，中間電壓電晶體形成區域6中的裝置隔離區域14c之頂表面高度，比起中間電壓電晶體形成區域6中的主動區域16c之頂表面高度低了6nm。
而且，依據第二實施例，低電壓電晶體形成區域8中的裝置隔離區域14d之頂表面高度，大約等於低電壓電晶體形成區域8中的主動區域16d之頂表面高度。也就是說，依據第二實施例，低電壓電晶體形成區域8中的裝置隔離區域14d之頂表面高度，比起中間電壓電晶體形成區域6中的裝 置隔離區域14c之頂表面高度還要高。
在藉由一般方法形成高電壓電晶體、中間電壓電晶體以及低電壓電晶體時，中間電壓電晶體形成區域中的裝置隔離區域之頂表面高度係小於高電壓電晶體形成區域中的裝置隔離區域之頂表面高度，且低電壓電晶體形成區域中的裝置隔離區域之頂表面高度係小於中間電壓電晶體形成區域中的裝置隔離區域之頂表面高度。因此，低電壓電晶體形成區域中的裝置隔離區域之頂表面高度係非常小於主動區域之頂表面高度。因此，在藉由一般方法形成高電壓電晶體、中間電壓電晶體以及低電壓電晶體時，用於圖案化低電壓電晶體的閘電極之光阻膜的圖案在縱向方向上受到強力拉扯，而且用於圖案化低電壓電晶體的閘電極之光阻膜的圖案相當薄。因此，在藉由一般方法形成高電壓電晶體、中間電壓電晶體以及低電壓電晶體時，無法形成具有想要閘極長度的閘電極之低電壓電晶體，而且無法提供具有較佳電氣特性的半導體裝置。
另一方面，依據第二實施例，低電壓電晶體形成區域8中的裝置隔離區域14d之頂表面高度並未非常小於低電壓電晶體形成區域8中的主動區域16d之頂表面高度。因此，用於圖案化低電壓電晶體76的閘電極24d之光阻膜的圖案102c(參考第51A與51B圖)，並未在縱向方向上受到強力拉扯，而且可以防止圖案化低電壓電晶體76的閘電極24d之光阻膜的圖案102c變得相當薄。因此，依據第二實施例，可以形成具有想要閘極長度的閘電極24d之低電壓電晶體 76，而且可以提供具有較佳電氣特性的半導體裝置。
在具有高電壓電晶體56、中間電壓電晶體66、及低電壓電晶體76的半導體基底10上，形成一個層間絕緣膜78。
層間絕緣膜78具有接觸到源極與汲極電極34的接點孔80。在接點孔80中，植入一個接點插塞82。
在其中植入有接點插塞82的層間絕緣膜78上，形成有一個層間絕緣膜84。
在層間絕緣膜84上，形成有用於植入金屬線86的溝槽85。
在形成於層間絕緣膜84的溝槽85中，植入金屬線86。金屬線86係透過接點插塞82而電氣連接至源極與汲極電極34。
如上所述，依據第二實施例，低電壓電晶體形成區域8中的裝置隔離區域14d之頂表面高度實質上等於低電晶體形成區域8中的主動區域16d之頂表面高度。也就是說，依據第二實施例，由於低電壓電晶體形成區域8中的裝置隔離區域14d之頂表面高度並未非常小於低電晶體形成區域8中的主動區域16d之頂表面高度，所以可防止用於圖案化低電壓電晶體76的閘電極24d之光阻膜的圖案102c(參考第51A與51B圖)在縱向方向上受到強力拉扯。而且，可以防止圖案化低電壓電晶體76的閘電極24d之光阻膜的圖案102c變得相當薄。因此，依據第二實施例，可以形成具有想要閘極長度的閘電極24d之低電壓電晶體76，而且可以提供具有較佳電氣特性的半導體裝置。
如上所述，可以建構第二實施例的半導體裝置。
接著，將參考第35A至56B圖說明用於製造第二實施例的半導體裝置之方法。第35A至56B圖是顯示用於製造第二實施例之半導體裝置的步驟之剖面圖。
首先，藉由熱氧化方法，在半導體基底10上形成一個具有10nm厚度的矽氧化膜88。例如，可使用矽基底作為半導體基底10。
接著，藉由對整個基底實施CVD法，可形成一個具有50nm厚度的氮化矽膜90。
接著，藉由對整個基底實施旋塗法，塗上一光阻膜(未顯示)。當主動區域16a至16d的最小寬度是50nm時，光阻膜的厚度是100nm。
接著，藉由微影技術，使光阻膜產生圖案。
接著，藉由使用光阻膜作為罩體，氮化矽膜90受到各向異性蝕刻。在此情形中，氮化矽膜90上的光阻膜幾乎被蝕刻移除掉。之後，移除掉氫化矽膜90上所殘餘的光阻膜。
接著，藉由使用氮化矽膜90作為罩體，蝕刻半導體基底10。因此，在記憶體單元形成區域2、高電壓電晶體形成區域4、中間電壓電晶體形成區域6、及低電壓電晶體形成區域8中分別地形成具有深度150nm的溝槽12a至12d(參考第35A與35B圖)。在利用氮化矽膜90作為罩體而蝕刻半導體基底10時，氮化矽膜90的頂端被稍微蝕刻，因而氮化矽膜90的厚度為40nm。
接著，藉由熱氧化法，使溝槽12a至12d的側壁與側表 面受到氧化。因此，在溝槽12b至12d的底表面與側壁上形成厚度2nm的矽氧化膜13。
接著，藉由對整個基底實施高濃電漿CVD法，可形成一個具有200nm厚度的矽氧化膜14(參考第36A與36B圖)。
接著，參考第37A與37B圖，藉由CMP法，拋光此矽氧化膜14，直到暴露出氮化矽膜90的表面為止。在此情形中，由於氮化矽膜90的表面稍微被拋光而已，因而氮化矽膜90的厚度達20nm。氮化矽膜90是形成於矽氧化膜88上而具有10nm的厚度且形成於半導體基底10上，氮化矽膜90的頂表面高度因此距離半導體基底10的表面達30nm。含有植入溝槽14b至14d內的矽氧化膜之裝置隔離區域14b至14d的頂表面高度，係等於氮化矽膜90的頂表面高度。裝置隔離區域14b至14d的頂表面比起半導體基底10的表面更高了30nm。
接著，藉由氫氟酸，裝置隔離區域14b至14d被蝕刻掉6nm的厚度。在裝置隔離區域14b至14d蝕刻掉6nm的厚度之後，裝置隔離區域14b至14d的頂表面比起半導體裝置10的表面高了24nm。裝置隔離區域14b至14d被蝕刻掉6nm的厚度，此乃因為低電壓電晶體形成區域8中的裝置隔離區域14d之頂表面高度最終被設定成實質上等於主動區域16d的頂表面高度之緣故。
接著，藉由加熱過的磷酸，氮化矽膜90藉由蝕刻而移除(參考第38A與38B圖)。藉由磷酸而蝕刻氮化矽膜90可以充分確保氮化矽膜90相對於矽氧化膜88的蝕刻選擇率。因此，幾乎在主動區域16b至16d上的矽氧化膜88仍舊存在而 不會被蝕刻。因此，矽氧化膜88可仍舊以厚度10nm存在於主動區域16b至16d上。
接著，參考第39A與39B圖，藉由氫氟酸，在主動區域16b至16d上的矽氧化膜88被蝕刻所移除。蝕刻掉厚度10nm的矽氧化膜88的時間為蝕刻掉厚度12nm的矽氧化膜所需之時間，而為矽氧化膜88的1.2倍。因此，用以形成裝置隔離區域14b至14d的矽氧化膜被蝕刻掉12nm。因此，在蝕刻矽氧化膜88之後，裝置隔離區域14b至14d的頂表面高度，比主動區域16b至16d的頂表面高上12nm。
接著，參考第40A與40B圖，藉由對整個基底實施熱氧化法，可形成一個具有10nm厚度的氮化矽膜之犧牲氧化膜92。
接著，參考第41A與41B圖，藉由對整個基底實施CVD法，可形成一個具有3至7nm厚度的氮化矽膜104。在此，氮化矽膜104的厚度例如為5nm。
接著，藉由離子植入法，摻雜雜質被引導於高電壓電晶體形成區域4、中間電壓電晶體形成區域6、及低電壓電晶體形成區域8，藉此正確地形成一個預定導電井(未顯示)。
而且，藉由離子植入法，摻雜雜質被引導於高電壓電晶體形成區域4、中間電壓電晶體形成區域6、及低電壓電晶體形成區域8，藉此正確地形成一個臨限電壓控制層(未顯示)。
在此，雖然導電井與臨限電壓控制層係在形成氮化矽膜104之後而形成的，但是導電井與臨限電壓控制層也可以 在形成氮化矽膜104之前且在形成犧牲氧化膜92之後而形成。
接著，藉由對整個基底實施旋塗法，而形成一個光阻膜106。
接著，藉由微影技術，使光阻膜106產生圖案。因此，形成了一個覆蓋低電壓電晶體形成區域8的光阻膜106。
接著，藉由使用光阻膜106作為罩體，在高電壓電晶體形成區域4及中間電壓電晶體形成區域6中的氮化矽膜104被蝕刻所移除(參考第42A與42B圖)。
接著，藉由使用光阻膜106作為罩體，在高電壓電晶體形成區域4及中間電壓電晶體形成區域6中的犧牲氧化膜92被蝕刻所移除(參考第43A與43B圖)。例如可使用氫氟酸，以作為蝕刻溶劑。具有厚度10nm的犧牲氧化膜92被蝕刻達一段蝕刻厚度12nm的矽氧化膜所需之時間，其為犧牲氧化膜92的1.2倍。因此，在蝕刻犧牲氧化膜92之後，高電壓電晶體單元形成區域4中的裝置隔離區域14b之頂表面以及中間電壓電晶體單元形成區域6中的裝置隔離區域14c之頂表面，實施上等於主動區域16b與16c的頂表面高度。由於低電壓電晶體單元形成區域8中的裝置隔離區域16d被光阻膜106所覆蓋，所以它並未被蝕刻。低電壓電晶體單元形成區域8中的裝置隔離區域14d之頂表面，保持成比主動區域16d的頂表面高了12nm。之後，光阻膜106被剝下。
在此，說明藉由蝕刻中間電壓電晶體形成區域6中的犧牲氧化膜92而移除之範例。然而，中間電壓電晶體形成區 域6中的犧牲氧化膜92可以不被蝕刻所移除。藉由覆蓋中間電壓電晶體形成區域6及低電壓電晶體形成區域8的光阻膜而蝕刻，則能確保防止中間電壓電晶體形成區域6中的犧牲氧化膜92被蝕刻。
接著，參考第44A與44B圖，在高電壓電晶體形成區域4的主動區域16b上，形成具有厚度15nm的閘極絕緣膜46。在此情形中，在中間電壓電晶體形成區域6的主動區域16c上，亦形成具有厚度15nm的閘極絕緣膜46。氮化矽膜104具有抗氧化性。因此，在氮化矽膜104所覆蓋的區域中，亦即低電壓電晶體形成區域8，無法生長矽氧化膜。
接著，藉由對整個基底實施旋塗法，形成一個光阻膜108。
接著，藉由微影技術，使光阻膜108產生圖案。因此，形成一個用於暴露中間電壓電晶體形成區域6的光阻膜108。
接著，藉由使用光阻膜108作為罩體，在中間電壓電晶體形成區域6的主動區域16c上之閘極絕緣膜46被蝕刻所移除(參考第45A與45B圖)。例如可使用氫氟酸作為蝕刻溶劑。厚度15nm的閘極絕緣膜46被蝕刻達一段蝕刻厚度18nm的矽氧化膜所需之時間，如同閘極絕緣膜46的1.2倍。因此，在蝕刻閘極絕緣膜46之後，中間電壓電晶體形成區域6中的裝置隔離區域14c之頂表面，比主動區域16c的頂表面低了6nm。另一方面，高電壓電晶體形成區域4的裝置隔離區域14b之頂表面高度保持成實質上等於主動區域16b的頂 表面高度。而且，低電壓電晶體形成區域8的裝置隔離區域14d之頂表面高度保持成實質上等於主動區域16d的頂表面高度。之後，光阻膜108被剝下。
接著，參考第46A與46B圖，藉由熱氧化法，在中間電壓電晶體形成區域6的主動區域16c上，形成有一個厚度7nm的閘極絕緣膜58。如上所述，氮化矽膜104具有抗氧化性。因此，在氮化矽膜104所覆蓋的區域中，亦即低電壓電晶體形成區域8中，無法長成矽氧化膜。
接著，藉由對整個基底實施旋塗法，形成一個光阻膜110。
接著，藉由微影技術，使光阻膜110產生圖案。因此，形成一個用於暴露低電壓電晶體形成區域8的光阻膜110。
接著，藉由使用光阻膜110作為罩體，在低電壓電晶體形成區域8的主動區域16d上之氮化矽膜104被蝕刻所移除(參考第47A與47B圖)。例如，可使用乾式蝕刻而蝕刻氮化矽膜104。
接著，參考第48A與48B圖，藉由使用光阻膜110作為罩體，在低電壓電晶體形成區域8的主動區域16d上之矽氧化膜92被蝕刻所移除。例如，可使用氫氟酸作為蝕刻溶劑。矽氧化膜92被蝕刻達一段蝕刻厚度12nm的矽氧化膜所需之時間，如同矽氧化膜92的1.2倍。因此，在蝕刻閘極絕緣膜92之後，低電壓電晶體形成區域8中的裝置隔離區域14d之頂表面高度，實質上等於主動區域16d的頂表面高度。另一方面，高電壓電晶體形成區域4的裝置隔離區域14b之頂表 面高度保持成實質上等於主動區域16b的頂表面高度。而且，中間電壓電晶體形成區域6的裝置隔離區域14c之頂表面，比主動區域16c的頂表面低了6nm。之後，光阻膜110被剝下。
接著，參考第49A與49B圖，藉由熱氧化法，具有厚度1.5nm的閘極絕緣膜68被形成於低電壓電晶體形成區域8的主動區域16d上。
接著，參考第50A與50B圖，藉由CVD法，形成一個具有厚度100nm的聚矽膜24。
接著，對整個基底實施旋塗法，而形成一個光阻膜102。
接著，藉由微影技術，使光阻膜102產生圖案。因此，可形成用於圖案化高電壓電晶體56的閘電極24b之光阻膜102的圖案102a、用於圖案化中間電壓電晶體66的閘電極24c之光阻膜的圖案102b、以及用於圖案化低電壓電晶體76的閘電極24d之光阻膜的圖案102c(參考第51A與51B圖)。
參考第34A與34B圖，在高電壓電晶體形成區域4中，裝置隔離區域14b的頂表面實質上等於主動區域16b的頂表面高度。而且，在中間電壓電晶體形成區域6中，裝置隔離區域14c的頂表面比主動區域16c的頂表面低了6nm的厚度。而且，在低電壓電晶體形成區域8中，裝置隔離區域14d的頂表面高度實質上等於主動區域16d的頂表面高度。
在低電壓電晶體形成區域8中，由於裝置隔離區域14d的頂表面高度實質上等於主動區域16d的頂表面高度，因此可防止用於圖案化低電壓電晶體76的閘電極24d之光阻膜 的圖案102c不會在縱向方向上受到強力拉扯。因此，根據第二實施例，可以防止用於圖案化低電壓電晶體76的閘電極24d之光阻膜的圖案102c變得相當薄。因此，依據第二實施例，可形成具有想要閘極長度的閘電極24d之低電壓電晶體76，而且也可以提供具有較佳電氣特性的半導體裝置。
而且，在中間電壓電晶體形成區域6，由於裝置隔離區域14c的頂表面比主動區域16c的頂表面低了一些程度，所以用於圖案化中間電壓電晶體66的閘電極24c之光阻膜的圖案102b在縱向方向上受到拉扯。然而，由於中間電壓電晶體66的閘電極24c之閘極長度相當長(亦即：350nm)，即使用於圖案化閘電極24c之光阻膜的圖案102b薄了幾奈米，如此也不會影響中間電壓電晶體66的電氣特性。
而且，在高電壓電晶體形成區域4中，由於裝置隔離區域14b的頂表面低於主動區域16b的頂表面達一些程度，所以用於圖案化高電壓電晶體56的閘電極24b之光阻膜的圖案102a在縱向方向上受到拉扯。然而，高電壓電晶體56的閘電極24b之閘極長度相當長(亦即：700nm)，即使用於圖案化閘電極24b之光阻膜的圖案102a薄了幾奈米，如此也不會影響高電壓電晶體56的電氣特性。
接著，藉由使用光阻膜102作為罩體，聚矽膜24被蝕刻。因此，可個別形成高電壓電晶體56的閘電極24b、中間電壓電晶體66的閘電極24c、以及低電壓電晶體76的閘電極24d(參考第52A與52B圖)。
接著，藉由離子植入法，摻雜雜質被引導至控制閘極 24a的兩側上之主動區域16a，藉此形成延伸區域26及一囊袋區域(未顯示)。
而且，摻雜雜質被引導至閘電極24b的兩側上之主動區域16b，藉此形成延伸區域50及一囊袋區域(未顯示)。
而且，摻雜雜質被引導至閘電極24c的兩側上之主動區域16c，藉此形成延伸區域60及一囊袋區域(未顯示)。
此外，摻雜雜質被引導至閘電極24d的兩側上之主動區域16d，藉此形成延伸區域70及一囊袋區域(未顯示)(參考圖53A與53B)。
接著，側壁絕緣膜(側壁間隔墊)28係被形成於高電壓電晶體56的閘電極24b之側壁部、中間電壓電晶體66的閘電極24c之側壁部、以及低電壓電晶體76的閘電極24d之側壁部。
接著，藉由離子植入法，在側壁絕緣膜28所形成的閘電極24b之兩側上的主動區域16b內，形成高濃度雜質區域52。如上所述，源極與汲極區域54具有延伸區域50與高濃度雜質區域52。
接著，藉由離子植入法，在側壁絕緣膜28所形成的閘電極24c之兩側上的主動區域16c內，形成高濃度雜質區域62。如上所述，源極與汲極區域64具有延伸區域60與高濃度雜質區域62。
接著，藉由離子植入法，在側壁絕緣膜28所形成的閘電極24d之兩側上的主動區域16d內，形成高濃度雜質區域72。如上所述，源極與汲極區域74具有延伸區域70與高濃度雜質區域72。
接著，矽化物膜34係形成於閘電極24b至24d、以及源極與汲極區域54、64與74上(參考第54A與54B圖)。在源極與汲極區域54、64與74上的矽化物膜34係產生如源極與汲極電極之功用。
接著，藉由對整個基底實施CVD法，形成一個具有矽氧化膜的層間絕緣膜78。
接著，藉由微影技術，形成可到達源極與汲極電極34的接點孔80。
接著，藉由對整個基底實施CVD法，形成一個導電膜。
接著，藉由CMP法，導電膜被拋光直到暴露出層間絕緣膜78的表面為止。因此，含有導電膜的導電插塞78被植入於接點孔80內(參考55A與55B圖)。
接著，藉由對整個基底實施CVD法，形成一個含有矽氧化膜的層間絕緣膜84。
接著，用於植入金屬線86的溝槽85被形成於層間絕緣膜84。
接著，藉由對整個基底實施濺射法，形成一個導電膜。
接著，使導電膜產生圖案。因此，具有導電膜的金屬線84被植入於溝槽85中。
因此，可以製造出依據第二實施例的半導體裝置(參考第56A與56B圖)。
如上所述，根據第二實施例，當低電壓電晶體形成區域8的主動區域16d上有氮化矽膜104，且不需要移除掉低電壓電晶體形成區域8的主動區域16d上之氮化矽膜104時，形 成高電壓電晶體56的閘極絕緣膜46以及中間電壓電晶體66的閘極絕緣膜58。因此，可以防止矽氧化膜92在低電壓電晶體76的主動區域16d上生長得很薄。而且，在移除掉低電壓電晶體形成區域8的主動區域16d上之矽氧化膜92時，可以防止過度蝕刻掉低電壓電晶體形成區域8的裝置隔離區域14d，而且，也可以防止低電壓電晶體形成區域8的裝置隔離區域14d之頂表面高度過度低於主動區域16d。因此，依據第二實施例，可防止用於圖案化低電壓電晶體76的閘電極24d之光阻膜的圖案102c在縱向方向上受到強力拉扯。而且，可以防止圖案化低電壓電晶體76的閘電極24d之光阻膜的圖案102d變得相當薄。因此，依據第二實施例，可以形成具有想要閘極長度的閘電極24d之低電壓電晶體76，而且可以提供具有較佳電氣特性的半導體裝置。
本發明並未侷限於上述實施例而已，且可以其他方式進行修改。
根據第二實施例，當低電壓電晶體形成區域8的主動區域16d上有氮化矽膜102時，閘極絕緣膜46被形成於高電壓電晶體4的主動區域16b上，且閘極絕緣膜58亦被形成於中間電壓電晶體形成區域4的主動區域16c上。然而，可能不會形成氮化矽膜102。假如在高電壓電晶體形成區域4的主動區域16b上形成閘極絕緣膜46，且在中間電壓電晶體形成區域4的主動區域16c上另外形成閘極絕緣膜58，而同時在低電壓電晶體形成區域8的主動區域16d上有矽氧化膜92的話，可以防止矽氧化膜在低電壓電晶體形成區域8的主動區 域16d上生長得很薄。然而，假如在高電壓電晶體形成區域4的主動區域16b上形成閘極絕緣膜46，且在中間電壓電晶體形成區域4的主動區域16c上形成閘極絕緣膜58，而同時在低電壓電晶體形成區域8的主動區域16d上形成有氮化矽膜104的話，可以確實防止矽氧化膜在低電壓電晶體形成區域8的主動區域16d上生長。因此，較佳地，當低電壓電晶體形成區域8的主動區域16d上形成氮化矽膜104時，閘極絕緣膜46被形成於高電壓電晶體4的主動區域16b上，且閘極絕緣膜58亦被形成於中間電壓電晶體形成區域4的主動區域16c上。
而且，根據此實施例，僅提供形成高電壓電晶體56、中間電壓電晶體66、及低電壓電晶體76的範例之說明。然而，可以不設置包括高電壓電晶體、中間電壓電晶體、及低電壓電晶體之此三種電晶體。本發明技術可以被廣泛地應用至具有不同臨限電壓的兩種或多種電晶體之半導體裝置上，亦即可應用於具有不同厚度的閘極絕緣膜之兩種或多種電晶體的半導體裝置上。
而且，根據上述實施例，由於此膜具有抗氧化性，所以氮化矽膜104被形成作為範例。然而，具有抗氧化性的膜並未侷限於氮化矽膜104而已。例如，作為具有抗氧化性的膜，也可以形成碳化矽膜；根據上述詳細說明，本發明的技術特色將概述如下。
2‧‧‧記憶體單元形成區域
4‧‧‧高電壓電晶體形成區域
6‧‧‧中間電壓電晶體形成區域
8‧‧‧低電壓電晶體形成區域
10‧‧‧半導體基底
12d‧‧‧溝槽
12c‧‧‧溝槽
12b‧‧‧溝槽
12a‧‧‧溝槽
13‧‧‧矽氧化膜
14‧‧‧矽氧化膜
14a‧‧‧裝置隔離區域
14b‧‧‧裝置隔離區域
14c‧‧‧裝置隔離區域
14d‧‧‧裝置隔離區域
16a‧‧‧主動區域
16b‧‧‧主動區域
16c‧‧‧主動區域
16d‧‧‧主動區域
18‧‧‧通道絕緣膜
20‧‧‧浮動閘極(非晶矽膜)
22‧‧‧層壓膜(ONO膜)
24‧‧‧聚矽膜
24a‧‧‧控制閘極
24b‧‧‧閘電極
24c‧‧‧閘電極
24d‧‧‧閘電極
26‧‧‧延伸區域
28‧‧‧側壁絕緣膜
30‧‧‧雜質區域
32‧‧‧源極與汲極區域
34‧‧‧矽化物膜
36‧‧‧記憶體單元
46‧‧‧閘極絕緣膜
50‧‧‧延伸區域
52‧‧‧高濃度雜質區域
54‧‧‧源極與汲極區域
56‧‧‧高電壓電晶體
58‧‧‧閘極絕緣膜
60‧‧‧延伸區域
62‧‧‧高濃度雜質區域
64‧‧‧源極與汲極區域
66‧‧‧中間電壓電晶體
68‧‧‧閘極絕緣膜
70‧‧‧延伸區域
72‧‧‧高濃度雜質區域
74‧‧‧源極與汲極區域
76‧‧‧低電壓電晶體
78‧‧‧層間絕緣膜
80‧‧‧接點孔
82‧‧‧接點插塞
84‧‧‧層間絕緣膜
85‧‧‧溝槽
86‧‧‧金屬線
88‧‧‧矽氧化膜
90‧‧‧氮化矽膜
92‧‧‧犧牲氧化膜
94‧‧‧光阻膜
96‧‧‧光阻膜
98‧‧‧光阻膜
100‧‧‧光阻膜
102‧‧‧光阻膜
102a‧‧‧圖案
102b‧‧‧圖案
102c‧‧‧圖案
102d‧‧‧圖案
104‧‧‧氮化矽膜
106‧‧‧光阻膜
108‧‧‧光阻膜
110‧‧‧光阻膜
210‧‧‧半導體基底
214a‧‧‧裝置隔離區域
212a‧‧‧溝槽
213‧‧‧矽氧化膜
216a‧‧‧主動區域
218‧‧‧通道絕緣膜
220‧‧‧浮動閘極
221‧‧‧殘餘物
222‧‧‧ONO膜
223‧‧‧殘餘物
224a‧‧‧控制閘極
236‧‧‧記憶體單元
W‧‧‧寬度
Lg‧‧‧閘極長度
A-A’、B-B’‧‧‧直線
C-C’、D-D’‧‧‧直線
E-E’、F-F’‧‧‧直線
G-G’、H-H’‧‧‧直線
第1A與1B圖是顯示本發明技術的第一實施例之半導 體裝置的剖面圖。
第2圖是顯示本發明技術的第一實施例之半導體裝置中的記憶體單元之平面圖。
第3A至3C圖是顯示本發明技術的第一實施例之半導體裝置中的高電壓電晶體、中間電壓電晶體、及低電壓電晶體之平面圖。
第4圖是顯示本發明技術的第一實施例之半導體裝置中介於裝置隔離區域的頂表面高度以及主動區域的頂表面高度之間的關係之示意圖。
第5A與5B圖是顯示用於製造本發明技術的第一實施例之半導體裝置的步驟之剖面圖。
第6A與6B圖是顯示用於製造本發明技術的第一實施例之半導體裝置的步驟之剖面圖。
第7A與7B圖是顯示用於製造本發明技術的第一實施例之半導體裝置的步驟之剖面圖。
第8A與8B圖是顯示用於製造本發明技術的第一實施例之半導體裝置的步驟之剖面圖。
第9A與9B圖是顯示用於製造本發明技術的第一實施例之半導體裝置的步驟之剖面圖。
第10A與10B圖是顯示用於製造本發明技術的第一實施例之半導體裝置的步驟之剖面圖。
第11A與11B圖是顯示用於製造本發明技術的第一實施例之半導體裝置的步驟之剖面圖。
第12A與12B圖是顯示用於製造本發明技術的第一實 施例之半導體裝置的步驟之剖面圖。
第13A與13B圖是顯示用於製造本發明技術的第一實施例之半導體裝置的步驟之剖面圖。
第14A與14B圖是顯示用於製造本發明技術的第一實施例之半導體裝置的步驟之剖面圖。
第15A與15B圖是顯示用於製造本發明技術的第一實施例之半導體裝置的步驟之剖面圖。
第16A與16B圖是顯示用於製造本發明技術的第一實施例之半導體裝置的步驟之剖面圖。
第17A與17B圖是顯示用於製造本發明技術的第一實施例之半導體裝置的步驟之剖面圖。
第18A與18B圖是顯示用於製造本發明技術的第一實施例之半導體裝置的步驟之剖面圖。
第19A與19B圖是顯示用於製造本發明技術的第一實施例之半導體裝置的步驟之剖面圖。
第20A與20B圖是顯示用於製造本發明技術的第一實施例之半導體裝置的步驟之剖面圖。
第21A與21B圖是顯示用於製造本發明技術的第一實施例之半導體裝置的步驟之剖面圖。
第22A與22B圖是顯示用於製造本發明技術的第一實施例之半導體裝置的步驟之剖面圖。
第23A與23B圖是顯示用於製造本發明技術的第一實施例之半導體裝置的步驟之剖面圖。
第24A與24B圖是顯示用於製造本發明技術的第一實 施例之半導體裝置的步驟之剖面圖。
第25A與25B圖是顯示用於製造本發明技術的第一實施例之半導體裝置的步驟之剖面圖。
第26A與26B圖是顯示用於製造本發明技術的第一實施例之半導體裝置的步驟之剖面圖。
第27A與27B圖是顯示用於製造本發明技術的第一實施例之半導體裝置的步驟之剖面圖。
第28A與28B圖是顯示用於製造本發明技術的第一實施例之半導體裝置的步驟之剖面圖。
第29A與29B圖是顯示用於製造本發明技術的第一實施例之半導體裝置的步驟之剖面圖。
第30A與30B圖是顯示用於製造本發明技術的第一實施例之半導體裝置的步驟之剖面圖。
第31A與31B圖是顯示用於製造本發明技術的第一實施例之半導體裝置的步驟之剖面圖。
第32A與32B圖是顯示本發明技術的第二實施例之半導體裝置的剖面圖。
第33A至33C圖是顯示本發明技術的第二實施例之半導體裝置中的高電壓電晶體、中間電壓電晶體、及低電壓電晶體之平面圖。
第34圖是顯示本發明技術的第二實施例之半導體裝置中介於裝置隔離區域的頂表面高度以及主動區域的頂表面高度之間的關係之示意圖。
第35A與35B圖是顯示用於製造本發明技術的第二實 施例之半導體裝置的步驟之剖面圖。
第36A與36B圖是顯示用於製造本發明技術的第二實施例之半導體裝置的步驟之剖面圖。
第37A與37B圖是顯示用於製造本發明技術的第二實施例之半導體裝置的步驟之剖面圖。
第38A與38B圖是顯示用於製造本發明技術的第二實施例之半導體裝置的步驟之剖面圖。
第39A與39B圖是顯示用於製造本發明技術的第二實施例之半導體裝置的步驟之剖面圖。
第40A與40B圖是顯示用於製造本發明技術的第二實施例之半導體裝置的步驟之剖面圖。
第41A與41B圖是顯示用於製造本發明技術的第二實施例之半導體裝置的步驟之剖面圖。
第42A與42B圖是顯示用於製造本發明技術的第二實施例之半導體裝置的步驟之剖面圖。
第43A與43B圖是顯示用於製造本發明技術的第二實施例之半導體裝置的步驟之剖面圖。
第44A與44B圖是顯示用於製造本發明技術的第二實施例之半導體裝置的步驟之剖面圖。
第45A與45B圖是顯示用於製造本發明技術的第二實施例之半導體裝置的步驟之剖面圖。
第46A與46B圖是顯示用於製造本發明技術的第二實施例之半導體裝置的步驟之剖面圖。
第47A與47B圖是顯示用於製造本發明技術的第二實 施例之半導體裝置的步驟之剖面圖。
第48A與48B圖是顯示用於製造本發明技術的第二實施例之半導體裝置的步驟之剖面圖。
第49A與49B圖是顯示用於製造本發明技術的第二實施例之半導體裝置的步驟之剖面圖。
第50A與50B圖是顯示用於製造本發明技術的第二實施例之半導體裝置的步驟之剖面圖。
第51A與51B圖是顯示用於製造本發明技術的第二實施例之半導體裝置的步驟之剖面圖。
第52A與52B圖是顯示用於製造本發明技術的第二實施例之半導體裝置的步驟之剖面圖。
第53A與53B圖是顯示用於製造本發明技術的第二實施例之半導體裝置的步驟之剖面圖。
第54A與54B圖是顯示用於製造本發明技術的第二實施例之半導體裝置的步驟之剖面圖。
第55A與55B圖是顯示用於製造本發明技術的第二實施例之半導體裝置的步驟之剖面圖。
第56A與56B圖是顯示用於製造本發明技術的第二實施例之半導體裝置的步驟之剖面圖。
第57圖是顯示在形成具有65nm的閘極長度之低電壓電晶體時該低電壓電晶體的閘極長度之測量結果的示意圖。
第58圖是顯示在藉由一般方法形成記憶體單元、高電壓電晶體、中間電壓電晶體、及低電壓電晶體時裝置隔離 區域的頂表面高度之示意圖。
第59A至59C圖是顯示在形成裝置隔離區域的步驟中將裝置隔離區域的頂表面設定成相當高之情形的剖面圖。
2‧‧‧記憶體單元形成區域
4‧‧‧高電壓電晶體形成區域
6‧‧‧中間電壓電晶體形成區域
8‧‧‧低電壓電晶體形成區域
10‧‧‧半導體基底
18‧‧‧通道絕緣膜
20‧‧‧浮動閘極(非晶矽膜)
22‧‧‧層壓膜(ONO膜)
24a‧‧‧控制閘極
24b‧‧‧閘電極
24c‧‧‧閘電極
24d‧‧‧閘電極
26‧‧‧延伸區域
28‧‧‧側壁絕緣膜
30‧‧‧雜質區域
32‧‧‧源極與汲極區域
34‧‧‧矽化物膜
36‧‧‧記憶體單元
46‧‧‧閘極絕緣膜
50‧‧‧延伸區域
52‧‧‧高濃度雜質區域
54‧‧‧源極與汲極區域
56‧‧‧高電壓電晶體
58‧‧‧閘極絕緣膜
60‧‧‧延伸區域
62‧‧‧高濃度雜質區域
64‧‧‧源極與汲極區域
66‧‧‧中間電壓電晶體
68‧‧‧閘極絕緣膜
70‧‧‧延伸區域
72‧‧‧高濃度雜質區域
74‧‧‧源極與汲極區域
76‧‧‧低電壓電晶體
78‧‧‧層間絕緣膜
80‧‧‧接點孔
82‧‧‧接點插塞
84‧‧‧層間絕緣膜
85‧‧‧溝槽
86‧‧‧金屬線
A－A’、C－C’‧‧‧直線
E－E’、G－G’‧‧‧直線

Claims (14)

  1. 一種半導體裝置，包含：一基底：一在該基底的一第一區域中所形成的第一絕緣體，以及一在該基底的一第二區域中所形成的第二絕緣體；一第一電晶體，其形成於該第一區域所圍繞的一第一裝置區域上方，該第一電晶體包含一具有第一厚度的第一閘極絕緣膜，該第一閘極絕緣膜係形成於該第一裝置區域上方，一形成於該第一閘極絕緣膜上方的第一閘電極，以及形成於該第一裝置區域中在該第一閘電極兩側之第一源極與汲極區域；一第二電晶體，其形成於該第二區域所圍繞的一第二裝置區域上方，該第二電晶體包含一形成於該第二裝置區域上方的第二閘極絕緣膜，該第二閘極絕緣膜具有比該第一閘極絕緣膜的第一厚度更小之第二厚度，一形成於該第二閘極絕緣膜上方的第二閘電極，以及形成於該第二裝置區域中在該第二閘電極兩側之第二源極與汲極區域；一在該基底的第三區域中所形成的第三絕緣體；及 一形成於該第三區域所圍繞的一第三裝置區域上方之記憶體單元，該記憶體單元另外包含一形成於該第三裝置區域上方的通道絕緣膜，一形成於該通道絕緣膜上方的浮動閘極，一形成於該浮動閘極上方的絕緣膜，一形成於該通道絕緣膜上方的控制閘極，及形成於該第三裝置區域中在該浮動閘極與該控制閘極兩側上之第三源極與汲極區域；其中，該第一絕緣體的一頂表面之一第一高度係小於該第二絕緣體的一頂表面之一第二高度；且其中，該第一絕緣體的該頂表面之該第一高度係小於該第三絕緣體的一頂表面之一第三高度。
  2. 如申請專利範圍第1項之半導體裝置，另外包含：一第四絕緣體，係形成於該基底的一第四區域中；以及一第三電晶體，係形成於該第四區域所圍繞的一第四裝置區域上方，該第三電晶體更包含一個形成於該第四裝置區域上方的第四閘極絕緣膜，該第四閘極絕緣膜具有比該第一閘極絕緣膜的第一厚度更小之第三厚度，一個形成於該第四閘極絕緣膜上方的第三閘電極，以及形成於該第四裝置區域中在該第三閘電極兩側上之第四源極與汲極區域。
  3. 如申請專利範圍第1項之半導體裝置，其中該第二絕緣體的該頂表面之該第二高度係小於該第三絕緣體的該頂表面之該第三高度。
  4. 一種製造半導體裝置之方法，該半導體裝置包含一在一基底的一第一區域中之一第一裝置隔離區域所圍繞的一第一裝置區域上方所形成之第一電晶體、以及一在該基底的一第二區域中之一第二裝置隔離區域所圍繞的一第二裝置區域上方所形成之第二電晶體，該方法包含：在該第一與該第二裝置區域上方形成一氧化膜；形成一在該第一與該第二區域上方延伸的第一蝕刻防止膜；移除該第一區域上方的該第一蝕刻防止膜；移除該第一裝置區域上方的該氧化膜，且暴露該第一裝置區域的一表面；在該第一裝置區域上方形成一具有一第一厚度的第一閘極絕緣膜，同時該第二裝置區域被該氧化膜所覆蓋；移除該第二裝置區域上方的該氧化膜；在該第二裝置區域上方形成一第二閘極絕緣膜，該第二閘極絕緣膜具有一小於該第一閘極絕緣膜的該第一厚度之第二厚度；在該第一閘極絕緣膜上方形成一第一閘電極，且在該第二閘極絕緣膜上方形成一第二閘電極；以及 於該第一裝置區域中在該第一閘電極的兩側形成第一源極與汲極區域，以及於該第二裝置區域中在該第二閘電極的兩側形成第二源極與汲極區域。
  5. 如申請專利範圍第4項之方法，其中在該第一閘極絕緣膜上方形成該第一閘電極，且在該第二閘極絕緣膜上方形成該第二閘電極之步驟，在該第一區域與該第二區域上方形成一導電膜，在該導電膜上形成一光阻膜，在該第一區域上的該導電膜上形成一第一光阻圖案膜，且在該第二區域上的該導電膜上形成一第二光阻圖案膜，以及藉由使用該第一光阻圖案膜及該第二光阻圖案膜作為罩體來蝕刻該導電膜，而形成由導電膜所製成的該等第一與第二閘電極。
  6. 如申請專利範圍第4項之方法，該半導體裝置另外包含於該基底的一第三區域中之一第三裝置隔離區域所圍繞之一第三裝置區域上所形成的記憶體單元，該方法另外包含以下步驟：當在該第一與該第二裝置區域上方延伸之該氧化膜被形成時，在該第三裝置區域上方延伸形成該氧化膜；當在該第一區域與該第二區域上方延伸之該第一蝕刻防止膜被形成時，在該第三區域上方形成該第一蝕刻防止膜； 移除該第三區域上方的該第一蝕刻防止膜；移除在該第三裝置區域上方的該氧化膜，並且使該第三裝置區域的一表面暴露；在該第三裝置區域上方形成一通道絕緣膜；在該第三裝置區域上的該通道絕緣膜上形成一浮動閘極；形成一層壓膜，其包含延伸於該等第一、第二與第三區域上方的一氮化矽膜；當該第一閘電極形成於該第一閘極絕緣膜上，且該第二閘電極形成於該第二閘極絕緣膜上時，在該浮動閘極上方形成一控制閘極；以及當於該第一裝置區域中在該第一閘電極的兩側上之第一源極與汲極區域，以及於該第二裝置區域中在該第二閘電極的兩側上之第二源極與汲極區域被形成時，於該第三裝置區域中在該控制閘極的兩側上形成第三源極與汲極區域。
  7. 如申請專利範圍第6項之方法，其中在該浮動閘極上方形成該控制閘極之步驟，在該第三區域上方形成該導電膜，在該第三區域上的該導電膜上形成該光阻膜，在該第三區域上的該導電膜上形成一第三光阻圖案膜，且藉由利用該第三光阻圖案膜作為罩體來蝕刻該導電膜，而形成由該導電膜所製成的該控制閘極。
  8. 如申請專利範圍第4項之方法，該半導體裝置更包含一個由該基底的第三區域中之第三裝置隔離區域所圍繞的第三裝置區域上所形成之記憶體單元，以及一個由該基底的第四區域中之第四裝置隔離區域所圍繞的第四區域上所形成之第三電晶體，該方法另外包含：當在該等第一與第二裝置區域上方延伸的該氧化膜被形成時，在該等第三與第四裝置區域上方延伸形成該氧化膜；當在該第一區域與該第二區域上方延伸的該第一蝕刻防止膜被形成時，在該等第三與第四區域上方形成該第一蝕刻防止膜；移除在該第三區域與該第四區域上方的該第一蝕刻防止膜；移除在該第三裝置區域與該第四裝置區域上方的該氧化膜，並且使該第三裝置區域的一表面以及該第四裝置區域的一表面暴露；形成在該第三裝置區域上方的一通道絕緣膜；在該第三裝置區域上的該通道絕緣膜上形成一浮動閘極；形成一層壓膜，其包含延伸於該等第一、第二、第三與第四區域上方的一氮化矽膜；當該第二區域被該層壓膜所覆蓋時，暴露該第四裝置區域的一表面；當該第二區域被該層壓膜所覆蓋時，形成在該第四 裝置區域上方延伸的一第三閘極絕緣膜，且該第三閘極絕緣膜具有大於該第一閘極絕緣膜的第一厚度之第三厚度；在該第三閘極絕緣膜上形成一第三閘電極，並且在該浮動閘極上方形成一控制閘極；以及當於該第一裝置區域中在該第一閘電極的兩側上之第一源極與汲極區域，以及於該第二裝置區域中在該第二閘電極的兩側上之第二源極與汲極區域被形成時，於該第三裝置區域中在該控制閘極的兩側上形成第三源極與汲極區域，且於該第四裝置區域中在該第三閘電極的兩側上形成第四源極與汲極區域。
  9. 如申請專利範圍第4項之方法，該半導體裝置另外包含一個由該基底的第三區域中之第三裝置隔離區域所圍繞的第三裝置區域上所形成之第三電晶體，該方法另外包含以下步驟：當延伸於該等第一與第二裝置區域上方的該氧化膜被形成時，在該第三裝置區域上方延伸形成該氧化膜；當延伸於該第一區域與該第二區域上方的該第一蝕刻防止膜被形成時，在該第三區域上方延伸形成該第一蝕刻防止膜；當該第二裝置區域與該第二區域被該第一蝕刻防止膜及該氧化膜所覆蓋時，暴露該第三裝置區域的一表面； 當該第二裝置區域與該第二區域被該氧化膜所覆蓋時，在該第三裝置區域上方形成一第三閘極絕緣膜，該第三閘極絕緣膜具有比該第一閘極絕緣膜的第一厚度更大之第三厚度；當該第一閘電極形成於該第一閘極絕緣膜上且該第二閘電極形成於該第二閘極絕緣膜上時，在該第三閘極絕緣膜上形成一第三閘電極；以及當於該第一裝置區域中在該第一閘電極的兩側上之第一源極與汲極區域，以及於該第二裝置區域中在該第二閘電極的兩側上之第二源極與汲極區域被形成時，於該第三裝置區域中在該第三閘電極的兩側上形成第三源極與汲極區域。
  10. 如申請專利範圍第9項之方法，該方法另外包含以下步驟：在該第一區域、該第二區域與該第三區域上方形成一導電膜；在該導電膜上形成一光阻膜；在該第一裝置區域上形成一第一圖案膜，在該第二裝置區域上形成一第二圖案膜，並且在該第三裝置區域上形成一第三圖案膜，該等第一、第二及第三圖案膜是由該光阻膜所製成；以及藉由利用該等第一、第二與第三圖案膜作為罩體來蝕刻該導電膜，而形成由該導電膜所製成之該第一、該第二與該第三閘電極。
  11. 如申請專利範圍第4項之方法，其中，該第一蝕刻防止膜是氮化矽。
  12. 如申請專利範圍第6項之方法，其中，該層壓膜包含：一第一矽氧化膜、該形成於第一氮化矽膜上的氮化矽膜，以及一形成於該氮化矽膜上的第二矽氧化膜。
  13. 一種製造半導體裝置之方法，該半導體裝置包含一在一基底的一第一區域所圍繞的一第一裝置區域上所形成的第一電晶體，以及一在該基底的一第二區域所圍繞的一第二裝置區域上所形成的第二電晶體，該方法包含：形成一在該基底的該第一區域中所形成之第一絕緣體，及一在該基底的該第二區域中所形成之第二絕緣體；形成在該第一區域所圍繞的該第一裝置區域及該第二區域所圍繞的該第二裝置區域上方延伸之一蝕刻防止膜；移除在該第一裝置區域與該第一區域上方延伸的該蝕刻防止膜，同時該第二裝置區域與該第二區域被該蝕刻防止膜所覆蓋；形成一在該第一裝置區域上方延伸的第一閘極絕緣膜，同時該第二裝置區域與該第二區域被該蝕刻防止膜所覆蓋；移除在該第二裝置區域與該第二區域上方的該蝕刻防止膜；在該第二裝置區域上方形成一第二閘極絕緣膜；以 及在該第一閘極絕緣膜上方形成一第一閘電極，且在該第二閘極絕緣膜上形成一第二閘電極。
  14. 如申請專利範圍第13項之方法，其中，該第一閘極絕緣膜具有第一厚度，且該第二閘極絕緣膜具有比該第一閘極絕緣膜的第一厚度更小之第二厚度。
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