KR101856338B1 - 디스플레이 드라이버 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 디스플레이 드라이버 반도체 소자 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는, 제1, 제2, 제3 영역을 가진 반도체 기판에 상기 영역을 분리하는 복수의 트렌치 분리 영역을 형성하는 단계; 상기 기판에 고전압 웰 영역을 형성하는 단계; 상기 고전압 웰 영역안에 한쌍의 저농도 드리프트 영역을 상기 제2 및 제3 영역에 각각 형성하는 단계; 상기 고전압 웰 영역안에 저전압 웰 영역을 상기 제1 영역에 형성하는 단계; 상기 기판의 전 영역에 걸쳐 CVD(chemical vapor deposition) 절연막을 증착하는 단계; 상기 CVD 절연막을 패터닝하여, 상기 제3 영역에만 남기는 단계; 상기 기판에 열산화(thermal oxidation) 방식을 사용하여 상기 제1, 제2, 제3 영역에 열 산화막을 형성하는 단계; 상기 열 산화막을 패터닝하여, 상기 제1 영역에 형성된 제1 열 산화막을 제거하고, 상기 제2, 제3 영역에 제2, 제3 게이트 절연막을 각각 형성하는 단계; 상기 제1 영역에 제2 열산화막을 형성하여 상기 제1 영역에 제1 게이트 절연막을 형성하는 단계; 및 상기 기판 상에 전도성 물질을 증착하고 패터닝하여 제1, 제2, 제3 영역에 각각 제1, 제2, 제3 게이트 전극을 형성하는 단계;를 포함하는 디스플레이 드라이버 반도체 소자 제조 방법을 제공하고자 한다.

Description

디스플레이 드라이버 반도체 소자 및 그 제조 방법{DISPLAY DRIVER Semiconductor Device and Method Thereof}
본 발명은 디스플레이 드라이버 반도체 소자 및 제조 방법에 관한 것으로서, 더욱 상세하게는 열적 산화막(thermal oxide)과 CVD(chemical vapor deposition) 산화막을 조합하여 게이트 산화막을 구성함으로써 전기적 특성을 개선한, 디스플레이 드라이버 반도체 소자 및 그 제조 방법에 관한 것이다.
TFD-LCD 기술에서, 컬럼 드라이버(Column driver)는 TFT의 소스(source) 전극을 구동한다는 의미에서 소스 드라이버(source driver)라고도 하며, 게이트 드라이버(gate driver)가 TFT에 펄스(pulse)를 인가해 ON 상태로 만들어 주면 소스 드라이버는 신호선을 통해 실제로 화소에 신호 전압을 인가하는 역할을 한다. 예전에는 주로 아날로그 비디오(analog video) 신호 전압을 직접 액정에 인가하는 아날로그 드라이버(analog driver)를 주로 사용하였으나 최근에는 디지털(digital) 방식의 드라이버를 주로 사용한다. 그래서 소스 드라이버 IC(Source Driver IC)는 타이밍 제어(Timing Control)로부터 인트라 패널 인터페이스(Intra panel Interface)를 통해 화상 데이터와 제어 신호를 디지털로 받아 그에 적합한 아날로그 신호를 생성하여, TFT LCD 패널(Panel)에 화상을 볼 수 있도록 하는 IC이다. 패널이 고해상도, 초박형, 저전력을 요구함에 따라 드라이버 IC(Driver IC)는 더 많은 채널 수와 빠른 전송속도를 가지면서도 초박형을 필요로 한다.
디지털 소스 드라이버(Digital source driver)는 메모리 IC(memory IC)로부터 입력된 디지털(digital) 신호를 래치(latch)에 순차적으로 저장하고, DAC에서 아날로그(analog) 전압으로 변환하여 각 데이터 라인(data line)에 전달한다. 디지털 소스 드라이버는 고속 시프트 레지스터(shift register)와 래치, DAC, 버퍼 증폭기(buffer Amp.) 등으로 구성된다.
종래의 LCD(Liquid Crystal Display) 소스 드라이버(source driver) IC는 2가지 전압의 반도체 소자(transistor)를 제조하여 칩(chip)을 구현한다. 종래의 LCD 소스 드라이버(source driver) IC는 듀얼-게이트 절연막(dual-gate oxidation) 방법을 사용하여 구현한다. 이는 2가지 전압(고전압, 저전압)의 반도체 소자를 구현하기 위함이다.
여기서, TV LCD 화면을 구동(driving)하기 위해 수백-수천개의 채널을 형성하게 되는데, 단위 채널의 약 70% 영역이 고전압 반도체 소자로 이루어져 있다. 그래서 단위 고전압 반도체 소자의 크기가 매우 중요하다. 고전압 반도체 소자의 경우, 저전압 반도체 소자에 비하여 소자의 항복 전압(breakdown voltage)을 만족하기 위하여 게이트 절연막(Thick Cox)의 두께가 증가하고, 반도체 소자 크기가 크게 되어야 한다. 또한, 고전압 반도체 소자의 경우, 고전압을 견디기 위한 저농도 드리프트 영역이 크게 되어야 한다. 그로 인하여, 고전압 반도체 소자의 크기가 증가하고, 칩 크기가 매우 증가하게 된다.
이와 같이, 종래의 LCD 소스 드라이버용 반도체 소자는 크기가 저전압 반도체 소자에 비해 크기가 큰 고전압 반도체 소자를 이용하여 제조하므로, 전체적인 칩의 크기를 감소하는데 제한이 많다.
특히, 종래의 LCD 드라이버 IC의 경우, 로직 전압(logic voltage)을 제외한 모든 곳에 고전압 트랜지스터만으로 회로(circuit)를 구성하였는데, 고전압인 만큼 트랜지스터의 사이즈가 커서 전체 칩 사이즈 증가의 요소가 되었고, 게이트 산화막의 두께가 두꺼워서 제품의 오프셋(offset) 특성을 악화시키는 요인이 되는 문제점이 있었다.
미국 등록특허공보 US 8,269,281 (2012.09.18. 등록)
본 발명은 상술한 종래기술의 문제점을 극복하기 위한 것으로서, 열적 산화막과 CVD 산화막을 조합하여 게이트 산화막을 구성함으로써 전기적 특성을 개선한, 디스플레이 드라이버 반도체 소자 및 그 제조 방법을 제공하는 데에 그 목적이 있다.
본 발명의 일 실시 예에 따르면, 제1, 제2, 제3 영역을 가진 반도체 기판에 상기 영역을 분리하는 복수의 트렌치 분리 영역을 형성하는 단계; 상기 기판에 고전압 웰 영역을 형성하는 단계; 상기 고전압 웰 영역안에 한쌍의 저농도 드리프트 영역을 상기 제2 및 제3 영역에 각각 형성하는 단계; 상기 고전압 웰 영역안에 저전압 웰 영역을 상기 제1 영역에 형성하는 단계; 상기 기판의 전 영역에 걸쳐 CVD(chemical vapor deposition) 절연막을 증착하는 단계; 상기 CVD 절연막을 패터닝하여, 상기 제3 영역에만 남기는 단계; 상기 기판에 열산화(thermal oxidation) 방식을 사용하여 상기 제1, 제2, 제3 영역에 열 산화막을 형성하는 단계; 상기 열 산화막을 패터닝하여, 상기 제1 영역에 형성된 제1 열 산화막을 제거하고, 상기 제2, 제3 영역에 제2, 제3 게이트 절연막을 각각 형성하는 단계; 상기 제1 영역에 제2 열산화막을 형성하여 상기 제1 영역에 제1 게이트 절연막을 형성하는 단계; 및 상기 기판 상에 전도성 물질을 증착하고 패터닝하여 제1, 제2, 제3 영역에 각각 제1, 제2, 제3 게이트 전극을 형성하는 단계;를 포함하는 디스플레이 드라이버 반도체 소자 제조 방법이 제공될 수 있다.
상기 방법은, 상기 제1, 제2, 제3 게이트 전극 형성 후, 제1 영역에 LDD(Lightly Doped Drain) 영역을 형성하는 단계; 상기 제1, 제2, 제3 게이트 전극 측벽에 제1, 제2, 제3 스페이서를 각각 형성하는 단계; 상기 제1, 제2, 제3 영역에 제1, 제2, 제3 소스 및 드레인 영역을 각각 형성하는 단계; 실리사이드 블라킹 절연막을 형성하고 패터닝 하는 단계; 상기 제1, 제2, 제3 소스/드레인 영역 및 제1, 제2, 제3 게이트 전극 상에 실리사이드 막을 형성하는 단계; 상기 기판에 BLC(Borderless contact) 절연막을 형성하는 단계; 상기 BLC 절연막 위에 층간 절연막을 형성하는 단계; 상기 제1, 제2, 제3 소스/드레인 영역과 연결되는 제1, 제2, 제3 소스/드레인 컨택 플러그를 형성하는 단계를 더 포함할 수 있다.
상기 제3 게이트 절연막은 두 개의 층으로 이루어진 제1 절연막과 제2 절연막을 포함할 수 있다.
상기 제1 절연막은 CVD 절연막이고, 상기 제2 절연막은 열 산화막일 수 있다.
상기 저전압 웰 영역의 깊이는 상기 저농도 드리프트 영역의 깊이보다 깊을 수 있다.
상기 제3 영역의 소스 및 드레인 영역은 상기 제3 스페이서로부터 일정 간격 떨어져 형성할 수 있다.
상기 실리사이드 블라킹 절연막은 상기 스페이서와 상기 게이트 전극의 에지까지 연장되어 형성될 수 있다.
상기 제1 게이트 절연막은 상기 제2 게이트 절연막의 제2 두께보다 얇은 제1 두께를 가질 수 있다.
상기 제1, 제2, 제3 게이트 전극의 두께는 서로 동일하고, 상기 제1 및 제2 게이트 전극의 길이는 상기 제3 게이트 전극의 길이보다 작을 수 있다.
상기 분리 영역 상에 더미 게이트 전극을 형성할 수 있다.
본 발명의 다른 실시 예에 따르면, 반도체 기판에 형성된 저전압 반도체 소자, 중전압 반도체 소자, 고전압 반도체 소자; 상기 저전압 반도체 소자는 제1 게이트 절연막; 고농도 제1 소스 영역 및 드레인 영역; 상기 제1 소스 및 드레인 도핑 영역보다 더 작은 깊이를 갖는 한쌍의 LDD 영역; 및 제1 게이트 전극;을 포함하고, 상기 중전압 반도체 소자는 제2 두께를 갖는 제2 게이트 절연막; 고농도 제2 소스 및 드레인 영역; 상기 제1 소스 및 드레인 영역을 각각 감싸는 한쌍의 드리프트 영역; 및 제2 게이트 전극;을 포함하고, 상기 고전압 반도체 소자는 제3 두께를 갖는 제3 게이트 절연막; 고농도 제3 소스 및 드레인 영역; 상기 제3 소스 및 드레인 영역을 각각 감싸는 한쌍의 드리프트 영역; 및 제3 게이트 전극;을 포함하고, 상기 제3 게이트 절연막은 제1 절연막과 제2 절연막을 포함하고, 상기 제1 절연막은 CVD 절연막이고, 상기 제2 절연막은 열 산화막인 것을 특징으로 하는 디스플레이 드라이버 반도체 소자가 제공될 수 있다.
상기 제2 절연막의 두께는 상기 제2 게이트 절연막의 두께와 동일할 수 있다.
상기 반도체 소자는, 상기 제1, 제2, 제3 게이트 전극 측벽에 각각 형성된 제1, 제2, 제3 스페이서; 상기 제3 소스/드레인 영역 형성된 제1 실리사이드 막; 상기 제3 게이트 전극 상에 형성된 제2 실리사이드 막; 상기 제1, 제2 실리사이드 막 사이에 형성된 실리사이드 블라킹 절연막; 상기 제1, 제2 실리사이드 막과 상기 실리사이드 블라킹 절연막 상에 형성된 BLC 절연막; 상기 BLC 절연막 위에 형성된 층간 절연막; 및 상기 제1, 제2, 제3 소스/드레인 영역과 연결되는 제1, 제2, 제3 소스/드레인 컨택 플러그;를 더 포함할 수 있다.
상기 실리사이드 블라킹 절연막은 상기 제3 스페이서와 상기 제3 게이트 전극의 에지까지 연장되어 형성될 수 있다.
상기 제1 게이트 절연막은 상기 제2 게이트 절연막의 제2 두께보다 얇은 제1 두께를 가질 수 있다.
상기 제1, 제2, 제3 게이트 전극의 두께는 서로 동일하고, 상기 제1 및 제2 게이트 전극의 길이는 상기 제3 게이트 전극의 길이보다 작을 수 있다.
상기 제3 소스 및 드레인 영역은 상기 제3 스페이서로부터 일정 간격 떨어져 형성할 수 있다.
상기와 같이 구성된 본 발명에 따른 디스플레이 드라이버 반도체 소자의 구조 및 제조 방법에 의하면, 하프 고전압(half high voltage) 트랜지스터는 종래의 고전압 트랜지스터의 1/2의 면적 및 두께로 형성되어 그 전압도 1/2로 낮출 수 있다. 즉, 본 발명의 하프 고전압(half high voltage) 트랜지스터는 종래의 고전압 트랜지스터의 절반 전압에 해당하는 트랜지스터로써 사이즈도 기존의 1/2 수준이며(면적 기준) 게이트 산화막(gate oxide)도 절반 두께로 이루어지므로 오프셋 또한 종래의 절반으로 낮출 수 있는 장점이 있다.
또한, 본 발명에 적용되는 전체적인 게이트 산화막(gate oxide)은 각각 저전압(Low voltage), 중전압(half voltage) 그리고 고전압(high voltage)을 구성하는 서로 다른 세 가지 두께를 가진다. 상기 게이트 산화막의 구성을 종래 방식대로 열적 산화막(thermal oxide)으로만 할 경우, 계속된 열 예산(thermal budget)으로 인하여 소자 특성 쉬프트(shift), 물리적 스트레스(physical stress), 트랜지스터의 험프(hump) 특성 악화, 트렌치 코너(trench corner)의 게이트 산화막 씨닝(gate oxide thinning) 현상 등의 부작용이 있다. 하지만 본 발명에서는 열적 산화막과 CVD 계열의 산화막을 게이트 산화막으로 적절히 조합함으로써 상기의 부작용을 회피할 수 있도록 하였다.
도 1은 본 발명의 실시 예에 따른 LCD 소스 드라이버용 반도체 소자를 나타낸 도면이다.
도 2는 본 발명의 실시 예에 따른 채널 구성부의 회로도이다.
도 3은 본 발명의 시프트 레지스터, 제1 래치, 제2 래치에 사용되는 저전압 반도체 소자의 단면이다.
도 4는 본 발명의 실시 예에 따른 하프 전압 반도체 소자의 구조를 나타낸 도면이다.
도 5는 본 발명의 실시 예에 따른 온-상태 저저항 고전압 반도체 소자의 단면이다.
도 6은 본 발명의 실시 예에 따른 디스플레이 드라이버 반도체 소자가 하나의 기판에 형성된 모양을 나타내는 도면이다.
도 7a 내지 도 7f는 본 발명의 실시 예에 따른 도 6에 제시된 구조를 제조하는 방법을 나타내는 도면이다.
도 8은 본 발명의 FV 소자의 전류 특성 곡선을 나타낸 그래프이다.
이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명한다. 본 발명에 따른 동작 및 작용을 이해하는 데 필요한 부분을 중심으로 상세히 설명한다. 본 발명의 실시 예를 설명하면서, 본 발명이 속하는 기술 분야에 익히 알려졌고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 동일한 명칭의 구성 요소에 대하여 도면에 따라 다른 참조부호를 부여할 수도 있으며, 서로 다른 도면임에도 동일한 참조부호를 부여할 수도 있다. 그러나 이와 같은 경우라 하더라도 해당 구성 요소가 실시 예에 따라 서로 다른 기능을 갖는다는 것을 의미하거나, 서로 다른 실시 예에서 동일한 기능을 갖는다는 것을 의미하는 것은 아니며, 각각의 구성 요소의 기능은 해당 실시 예에서의 각각의 구성 요소에 대한 설명에 기초하여 판단하여야 할 것이다.
도 1은 본 발명의 실시 예에 따른 LCD 소스 드라이버용 반도체 소자(50)를 나타낸 도면이다. 도 1의 (a)에 도시된 바와 같이, LCD 소스 드라이버용 반도체 소자(50)는 L*H 크기를 가지고 있으며, TV LCD 화면을 구동(driving)하기 위해 가로 방향으로 나란히 배열된 수백-수천개의 출력(output) 채널(30)을 형성하게 된다. 출력 채널(30) 개수가 많을수록 화면의 선명도가 증가한다. 그러나 그 만큼 전력 소모가 많게 된다. 출력 채널(30) 개수에 따라 'L'가 결정된다. 그래서 단위 출력 채널 사이즈가 매우 중요하다.
도 1의 (b)에 도시된 바와 같이, 각각의 출력 채널(30)은 2개의 채널(10,20)로 구성된 채널 구성부(100)를 형성한다. 채널 구성부(100)를 보면, 각각의 채널 구성부(100)의 가로 길이(Pitch, X)크기가 전체 칩의 길이 (L)을 결정한다. 채널 구성부(100)가 수백-수천번 반복되어 형성되기 때문에, 채널 구성부(100)의 X방향의 크기가 작을수록 다이 수(net die)에 유리하다. 높은 다이 수를 확보하기 위해서 단위 채널 폭이 작아야 한다. 본 발명의 실시 예에서는 단위 출력 채널(100)의 가로 방향 길이(pitch, X)를 줄일 수 있는 방법을 제시하고 있는 것이다. 그리고 채널의 Y축 길이가 드라이버 IC(Driver IC)의 높이(H)가 된다.
채널 구성부(100)의 블락 구성도를 확대해 보면 서로 마주 보고 있는 2개의 채널 블락(channel block)(10,20)을 포함하고 있다. 센터를 중심으로 각각의 반도체 소자가 서로 대칭적(symmetric)으로 배치된다. 제1 채널 블락(10)에는 레벨 시프터(level shifter)(LS, 140), NDEC(150), VL_AMP(160), OUT_TG(170), 출력 패드(I/O, 180)를 포함한다.
제2 채널 블락(20)에는 레벨 시프터(LS, 145), PDEC(155), VL_AMP(165), OUT_TG(175). 출력 패드(I/O, 185)를 포함한다. 여기서 TG는 트랜스미션 게이트(transmission gate)를 말하고, NDEC 및 PDEC는 각각 네거티브 디코더(Negative Decoder), 포지티브 디코더(Positive Decoder)를 말한다. NDEC, PDEC는 도 2의 NDAC, PDAC와 매칭된다. 또한 VL_AMP(165)도 도 2의 VL 버퍼(buffer) 또는 VH 버퍼(buffer)로 부를 수 있다. OUT_TG(175)는 도 2의 설명하는 출력 드라이버(output driver)로 부를 수 있다.
도 2는 본 발명의 실시 예에 따른 채널 구성부(100)의 회로도이다.
본 발명의 실시 예에 따른 디스플레이 드라이버 반도체 소자(50)의 채널 구성부(100)는 제1 채널부(10) 및 제2 채널부(20)를 포함한다. 제1 채널부(10)는 시프트 레지스터(shift resistor, 110), 제1 래치(120), 제2 래치(130), 레벨 시프터(140), 제1 디지털 아날로그 변환기(NDAC, 150), VL 버퍼(160), 출력 드라이버(170) 및 제1 패드(180)를 포함한다. 제2 채널부(20)는 시프트 레지스터(shift resistor, 115), 제1 래치(125), 제2 래치(135), 레벨 시프터(145), 제2 디지털 아날로그 변환기(PDAC, 155), VH 버퍼(165), 출력 드라이버(170) 및 제2 패드(185)를 포함한다.
여기서, 시프트 레지스터(110,115)는 클럭(Clock) 신호에 동기되어 디지털 데이터(digital data)를 시프팅(shifting) 시키는 역할을 한다. 즉, 시프트 레지스터는 클럭 신호를 사용해서 순차적으로 펄스(Pulse)를 발생시키는 역할을 한다. 제1 내지 제4 래치(120, 125, 130, 135)는 디지털 데이터를 저장하는 기능을 한다. 레벨 시프터(140,145)는 낮은 전압의 입력 신호를 높은 전압의 출력 신호로 변환한다.
제1 및 제2 DAC(Digital-to-Analog Converter)(150, 155)는 디지털 입력 신호를 아날로그 신호로 변환한다. 또한 디지털 아날로그 변환기(150, 155)는 0 내지 1/2 VDD인 1채널 및 1/2 내지 VDD인 2채널에 따라 NDAC(NMOS digital analog converter, 150) 및 PDAC(PMOS digital analog converter, 155)로 구성된다.
VL 및 VH 버퍼(160,165)는 여러 개의 인터버(inverter)를 직렬로 연결하여 형성한다. 버퍼는 신호의 출력 저항을 줄여서, 구동 전류를 증가시켜서, 충전 속도를 빠르게 한다. 신호 지연을 감소시킨다. VL 및 VH 버퍼(160,165)는 채널 별로 VL(Voltage low) 버퍼(160) 및 VH(Voltage high) 버퍼(165)로 구성된다. 여기서 채널은 2개만 임의로 보여 주고 있지만, LCD 드라이버 소자에서는 위에서 언급한 단위 2채널이 반복되어 수백 - 수천개의 채널을 이루면서 형성된다.
그리고 채널 구성부(100)는 게이트 또는 드레인 컨택 플러그에 인가되는 전압에 따라 2개의 블락(31, 32)으로 나눌 수 있다.
첫번째 블락은 저전압 블락(31)으로 저전압 반도체 소자(low voltage transistor)를 사용하여 제조한다. 그래서 시프트 레지스터(110), 제1 래치(120,125), 제2 래치(130,135)는 저전압 반도체 소자(low voltage transistor)로 구성된다.
두번째 블락은 고전압 블락(32)으로 중전압 반도체 소자 및 고전압 반도체 소자(high voltage transistor)를 이용하여 제조한다. 게이트 전극 또는 드레인 컨택 플러그의 1 단자 이상에 8V 내지 30V의 고전압이 인가된다. 저전압보다 큰 중전압, 고전압은 모두 고전압에 해당된다. LCD, LED, UHD, AMOLED TV 등의 대형 화면 출력을 위해서 높은 전압을 가진 구동 전압이 필요하기 때문이다. 예컨대, LCD 소스 드라이버용 반도체 소자(50)의 70%가 고전압 반도체 소자로 구성되어 있어서, 고전압 반도체 소자는 칩 크기에 중요한 부분이다.
고전압 블락(32)은 레벨 시프터(140,145), 디지털 아날로그 변환기(150,155), VL 및 VH 증폭기(160,165) 및 출력 드라이버(170) 및 출력 패드(180,185)를 포함한다. 여기서, 패드(180,185)는 제1 패드(Odd Pad, 180) 및 제2 패드(Even pad, 185)로 이루어질 수 있다.
고전압 블락(32)에 사용되는 반도체 소자의 각 구성을 살펴보면 다음과 같다. 레벨 시프터(140,145)는 EDMOS(extended drain metal oxide semiconductor) 반도체 소자(미도시)로 이루어질 수 있다. 디지털 아날로그 변환기(150,155)는 로직 중전압(Logic MV, LMV) 반도체 소자(미도시)로 이루어질 수 있다.
그리고 단일이득 증폭기(160,165)는 하프 전압 반도체 소자(Half Voltage transistor or 중전압 반도체 소자, 도4, 400)로 이루어질 수 있다. 본 발명의 실시 예에 따른 고전압 단일이득 증폭기(160)는 중전압 반도체 소자(도4, 400)로 이루어질 수 있다. 이러한 고전압 단일이득 증폭기(160)는 1/2 고전압 즉, 하프 전압이 게이트 전극(도4, 420) 및 드레인 컨택 플러그(도4, 475)에 인가되는 반도체 소자로 이루어진다. 따라서, 고전압 단일이득 증폭기(160)는 중전압 게이트 절연막(도4, 410)의 두께가 고전압에 비해 기설정된 비율(예컨대, 1/2)로 감소되고, 드레인 컨택 플러그(도4, 475)에 하프 전압으로 인가되는 하프 전압 반도체 소자(도4, 400)로 이루어질 수 있다. 드레인 컨택 플러그(도4, 475)에 1/2 고전압 즉, 하프 전압(1/2 고전압)으로 인가하여 디자인 룰이 작은 반도체 소자로 이루어진다. 드레인 전압이 절반으로 낮아졌기 때문에 그 만큼 게이트 전극의 측벽과 드레인 컨택 전극의 사이를 더 좁게 할 수 있다. 그렇게 줄이면 단일 소자의 크기가 줄어들면 전체 칩 크기도 줄어들어 다이 수(net die)를 더 크게 할 수 있다.
이에 따라, 디자인 룰의 감소, 전류 증가와 중전압 게이트 절연막(410)의 두께가 감소하여 반도체 소자의 미스-매칭(mis-matching) 특성이 개선될 수 있다. 또한, 고전압 단일이득 증폭기(160)의 오프셋(offset) 특성이 개선될 수 있다. 이에 따라, 본 발명의 실시 예에 따른 고전압 단일이득 증폭기(160)는 이러한 미스-매칭 특성이 개선된 하프 전압 반도체 소자(400)를 이용함으로써, 회로 크기를 감소시켜 회로를 제조할 수 있다.
그리고 출력 드라이버(170)는 본 발명의 실시 예에 따른 온-상태 저저항 고전압(low Ron 고전압) 반도체 소자(도5, 500)로 이루어질 수 있다. 이러한 출력 드라이버(170)는 빠른 슬루율(Fast slew rate)을 특징을 한다. 출력 드라이버(170)는 게이트 전극(도5, 520), 드레인 컨택 플러그(도5, 575)에 고전압이 인가되는 반도체 소자로 이루어진다.
이와 같이, 고전압 블락(32)은 EDMOS 반도체 소자(미도시), 로직 중전압 반도체 소자(미도시), 하프 전압 반도체 소자(400) 및 온-상태 저저항 고전압 반도체 소자(500) 중 적어도 어느 하나 이상의 반도체 소자로 이루어질 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 드라이버 반도체 소자(50) 구조에서는 각 회로에 사용하는 전압(예컨대, 고전압 또는 하프 전압)에 맞는 반도체 소자로 이루어진 회로를 이용함으로써, 최적의 성능을 확보할 수 있다. 또한 칩 크기(chip size)를 줄여서 단위 웨이퍼에서 더 많은 칩(chip or die)을 확보할 수 있다.
[표 1]은 본 발명의 실시 예에 따른 디스플레이 드라이버 반도체 소자(50) 구조의 저전압 반도체 소자, 중전압 반도체 소자, 고전압 반도체 소자를 비교한 표이다.
반도체 소자 반도체 소자 구조 게이트(G) 및 드레인(D) 인가 전압 게이트 절연막 두께(Gox) 게이트 길이(Lg)
저전압 LV MOS All LV Gox < 5 nm
중전압 중전압 MOS All 1/2 고전압 Gox: 10 - 30 nm Lg (중전압) < Lg(고전압)
고전압 고전압 MOS All 고전압 Gox: 30 - 70 nm Lg(고전압) > Lg(저전압, 중전압)
도 3은 본 발명의 시프트 레지스터(110), 제1 래치(120), 제2 래치(130)에 사용되는 저전압 반도체 소자(300)의 단면이다.
도 3에 도시된 바와 같이, 저전압 반도체 소자(LV 소자, 300)는 N 채널의 반도체 소자로서, P형 기판(301)에 형성된 고전압 P형 웰 영역(HPW, 302)이 형성된다. 저전압 반도체 소자(300)은 LV 소자, 제1 반도체 소자, 또는 LV 영역으로 지칭될 수 있다. 그리고 고전압 P형 웰 영역(302) 안에 저전압 P형 웰 영역(이하 PW, 303)이 형성된다. 또한 소자간의 분리를 위해, 복수의 분리 영역(305)이 형성된다. PW(303)는 분리 영역(305)의 깊이보다 깊게 형성된다. 분리 영역의 구조는 필요에 따라 STI(shallow trench isolation) 또는 MTI (Middle trench isolation) 구조가 사용될 수 있다. STI 구조의 깊이는 0.3 - 0.5 um 깊이를 갖는다. MTI 구조의 깊이는 0.5 - 2um를 갖는다.
MTI의 깊이는 드레인 컨택 플러그(375)에 인가하는 전압에 따라 300 - 1000 nm 깊이를 갖는다. 드레인 인가 전압이 18V 정도면 600 - 1000 nm 정도이고, 드레인 인가 전압이 13.5V이면 500 -800nm, 9V 인가전압의 경우는 400 - 700 nm 깊이를 갖는다. STI/MTI 둘다 적용된 것을 듀얼 트렌치(dual trench)라고 하는데 이렇게 하는 공정은 한 두개 밖에 없다. 대부분의 대형 TV 등의 화면 구동 드라이버 소자(줄여서, LDDI(Large　Display　Driver　IC) 기술)는 MTI 구조를 선호하고, 모바일 등의 소형 가전/스마트 폰 등의 화면 구동 드라이버 소자(줄여서, MDDI(Mobile　Display　Driver　IC) 기술)는 STI 구조(깊이가 300 - 400 nm)를 선호한다. 이렇게 하는 이유는 듀얼 트렌치가 공정이 어렵고 길기도 한데다 LDDI는 고전압(High voltage, 고전압) 소자)가 80 - 90% 면적을 차지하므로 STI를 굳이 형성할 이유가 없기 때문이다. 반대로 MDDI 기술은 SRAM 등 LV(Low voltage, 저전압)소자가 90% 이상 차지 하므로 MTI를 굳이 형성할 이유가 없기 때문이다. 만약 SRAM 구조가 많은 LDDI 기술이라면, 듀얼 트렌치 구조(STI, MTI)를 사용할 수 있다.
그리고 PW 안에 N형의 LDD(Lightly Doped Drain) 영역(330), N형의 소스 영역(340S) 및 드레인 영역(340D)이 형성된다. LDD 영역(330)은 고농도 드레인 영역(340D)의 전계를 완화시키는 역할을 한다. 그래서 핫 캐리어 주입(Hot carrier injection, HCI)을 줄이는 역할도 한다. 그래서 도 3에 도시된 것처럼, 고농도 도핑 영역을 감싸지 않고, 고농도 도핑 소스/드레인 영역(340S/340D) 바로 옆에 붙여서 형성한다. 그래서 LDD 영역(330)은 드리프트(Drift) 영역에 비해 그 깊이가 매우 얇게(shallow) 형성된다.
P형 기판(301) 표면에 게이트 절연막(310), 실리사이드 막(350)이 형성된다. 게이트 절연막(310)은 저전압 게이트 절연막, 제1 게이트 절연막 또는 LV 게이트 절연막으로 지칭될 수 있다. N채널 또는 P채널 저전압 반도체 소자(300)는 게이트 및 드레인 단자에 5V 이하의 낮은 전압이 인가되는 것을 말한다. 게이트 절연막(310) 두께도 5 nm 이하로 매우 얇은 두께를 갖는다. 그리고 게이트 절연막(310)위에 N형의 게이트 전극(320) 및 실리사이드 막(365)이 형성된다. 그리고 게이트 측면에 스페이서(360)가 형성된다.
그리고 소스/드레인 컨택 플로그(375)의 경계없는 컨택(Borderless contact, BLC) 형성을 위해 BLC 절연막(370)이 형성된다. BLC 절연막(370)은 게이트 전극(320), 소스/드레인 도핑 영역(340S, 340D), 분리 영역(305) 상에도 형성된다. BLC 절연막(370)은 실리콘 질화막(SiN) 또는 실리콘 산화 질화막(SiON)으로 형성할 수 있다. 그리고 소스/드레인 영역(340S, 340D)에 연결된 소스/드레인 컨택 플로그(375)를 포함한다. BLC 절연막(370) 상에 두꺼운 층간 절연막(385)을 증착한다. 그리고 소스/드레인 컨택 플로그(375)와 연결된 금속 배선층(390)을 형성한다.
저전압 반도체 소자(300)는 P 채널의 반도체 소자(미도시)도 포함하고 있다. 반대 채널의 P 채널은 앞서 설명한 N채널의 반도체 소자와는 도전형이 반대로 형성된다.
도 4는 본 발명의 실시 예에 따른 하프 전압 반도체 소자의 구조를 나타낸 도면이다.
도 4에 도시된 바와 같이, 하프 전압 반도체 소자(이하 중전압 반도체 소자, 400)는 P형 기판(401)에 고전압용 P형 웰 영역(HPW, 402)이 형성된다. 중전압 반도체 소자(400)은 FV 소자, 제2 반도체 소자, 또는 FV 영역으로 지칭될 수 있다. HPW(402)에 복수의 분리 영역(405)이 형성된다. 그리고 HPW(402)안에 한쌍의 저농도의 N형 드리프트 영역(430)이 형성된다. 여기서 드리프트 영역(430)은 저농도 도핑 농도를 가지고 있어서, 고농도 도핑 영역의 전계를 완화하기 위한 것이다. 전계가 완화되면 항복 전압도 증가한다. 고전압 반도체 소자는 주로 고농도 도핑 소스/드레인 영역을 감싸고 있는 드리프트 영역을 선호한다. 높은 항복 전압을 확보하기 위함이다. LDD 영역으로는 높은 항복 전압을 확보하기 힘들다.
P형 기판(401) 상에, 중전압 게이트 절연막(410), 스페이서(460), 게이트 전극(420) 및 실리사이드 막(465)이 형성된다. 게이트 절연막(410)은 중전압 게이트 절연막, 제2 게이트 절연막 또는 FV 게이트 절연막으로 지칭될 수 있다. 중전압 반도체 소자(400)는 게이트 전극(420)에 고전압 반도체 소자(500)의 절반에 해당되는 전압(1/2 고전압)이 가해진다. 예를 들어 고전압 반도체 소자(500)의 게이트 전극(도 5의 520)에 20V가 인가되면, 중전압 반도체 소자(400)의 게이트 전극(420)은 10V(=20V/2)가 인가되는 것이다. 그래서 중전압 반도체 소자(400)의 중전압 게이트 절연막(410)의 두께는 30- 70 nm 가 아니고, 15 - 35 nm 두께가 될 수 있다.
그리고 한쌍의 드리프트 영역(430)안에 각각, N형의 고농도 도핑 소스 영역(440S) 및 드레인 영역(440D)이 형성된다. 그리고 고농도 도핑 영역(440S, 440D)위에 실리사이드 막(450)이 형성된다. 또한 소스/드레인 영역(440S, 440D)과 연결된 소스/드레인 컨택 플러그(475)가 형성된다. 여기서 주목할 점은, 일반적으로 소스 영역(440S)과 드레인 영역(440D)을 형성할 때 스페이서(460)에 얼라인(align)하여 이온 주입하여 형성한다. 그러나 본 발명의 실시예, 도 4에서 제시한 구조에서는 소스 영역(440S)과 드레인 영역(440D)을 형성할 때 스페이서(460)에 얼라인(align) 되어 있지 않고 일정 간격 떨어져서 이온 주입하여 형성된다. 이렇게 함으로써 항복 전압을 더 증가시킬 수 있다.
또한 도 4에 도시된 바와 같이 기판 표면에 형성된 실리사이드 막(450)과 스페이서(460) 사이에 실리사이드 블라킹 절연막(455)이 형성되어 있다. 실리사이드 블라킹 절연막(455)은 실리사이드 형성을 막아주는 역할을 한다. 실리사이드 블라킹 절연막(455)은 SiO2, SiN, SiON, TEOS, HLD, HTO 등의 절연막을 사용한다. 실리사이드 블라킹 절연막(455)은 스페이서(460) 및 게이트 전극(420)까지 연장되어 형성된다. 그래서 게이트 전극(420) 위에 형성된 실리사이드 막(465)은 게이트 전극(420) 표면의 일부 영역에만 형성된다. 게이트 전극(420)의 측벽까지 확장되어 형성되지 않는다. 게이트 전극(420)의 양 끝단의 높이가 게이트 전극(420)의 중앙보다 더 위로 형성되어 있다. 이는 실리사이드 블라킹 절연막(455)이 게이트 전극(420)의 양 끝단까지 연장되었기 때문이다.
게이트 전극(420)에 형성된 코발트 실리사이드(CoSi2) 또는 니켈 실리사이드(NiSi) 등의 실리사이드 막(465)은 기판 또는 폴리실리콘의 실리콘과 결합하여 형성된다. 그래서 실리사이드 블라킹 절연막(455)으로 덮여 있는 기판 또는 폴리실리콘 층은 반응에 참여 할 수 없다. 반면에 블라킹 절연막이 덮고 있지 않고, 노출된 폴리실리콘 또는 기판은 반응에 참여하여 실리사이드 막을 형성한다. 그래서 폴리실리콘 표면이 실리사이드 층으로 바뀌게 되면, 폴리실리콘의 초기 증착된 두께보다 그 두께가 작아진다. 또한 실리사이드 블라킹 절연막(455)으로 덮여 있지 않는 폴리실리콘 막의 일부가 건식 식각 공정에 의해 손실될 수 있다. 그래서 실리사이드 블라킹 절연막(455)의 아래에 있는 폴리실리콘 두께는 유지되지만, 나머지 영역은 식각에 의해 폴리실리콘 두께가 작아 질 수 있다.
그리고 보더리스(borderless) 컨택 형성을 위해 BLC 절연막(470)이 형성된다. BLC 절연막(470)은 게이트 전극(420), 소스/드레인 도핑 영역(440S, 440D), 분리 영역(405), 실리사이드 블라킹 절연막(455) 상에도 형성된다. BLC 절연막(470)은 실리콘 질화막(SiN) 또는 실리콘 산화 질화막(SiON)으로 형성할 수 있다. BLC 절연막(470) 상에 두꺼운 층간 절연막(485)을 증착한다. 그리고 소스/드레인 컨택 플러그(475)와 연결된 금속 배선층(490)이 층간 절연막(485) 상에 형성된다.
그리고 분리 영역(405) 상에 복수의 더미 게이트 전극(465D)이 형성된다. 복수의 더미 게이트 전극(465D)은 드리프트 영역(430) 상에 형성된 게이트 전극(420)이 형성될 때 같이 형성된다. 이는 게이트 전극 식각 공정에서 패턴 밀도를 유지하기 위함이다. 이로 인해, 게이트 전극 식각 속도가 균일하게 유지 될 수 있다. 그리고 복수의 더미 게이트 전극(465D) 상에도 BLC 절연막(470)이 형성된다.
도 5는 본 발명의 실시 예에 따른 온-상태 저저항 고전압 반도체 소자의 단면이다. 앞서 설명한 중전압 반도체 소자(400)의 단면과 거의 유사하고, 게이트 절연막의 두께 및 게이트 전극 길이 (Lg)에 차이가 있다.
도 5에 도시된 바와 같이, 고전압 반도체 소자(500)는 P형 기판 (501)에 형성된 P형의 고전압용 웰 영역(HPW, 502), 제1 및 제2 분리 영역(505)을 포함한다. 고전압 반도체 소자(500)은 HV 소자, 제3 반도체 소자, 또는 HV 영역으로 지칭될 수 있다. 그리고 HPW(502)안에 형성된 한쌍의 N형 저농도 드리프트 영역(530)이 형성된다. 그리고 저농도 드리프트 영역(530)에 각각 형성된 N형의 고농도 도핑 소스 영역(540S) 및 드레인 영역(540D)을 포함한다. 그리고 소스 영역(540S) 및 드레인 영역(540D) 위에 형성된 실리사이드 막(550), 소스 컨택 플러그(575), 드레인 컨택 플러그(575)을 포함한다.
그리고 소스 영역(540S)과 드레인 영역(540D) 사이에 형성된 고전압 게이트 절연막(510), 스페이서(560), 게이트 전극(520) 및 게이트 전극(520) 위에 형성된 실리사이드 막(565)을 포함한다. 게이트 절연막(510)은 고전압 게이트 절연막, 제3 게이트 절연막 또는 HV 게이트 절연막으로 지칭될 수 있다. 실리사이드 막(550) 및 실리사이드 막(565)은 각각 제1 및 제2 실리사이드 막으로 지칭될 수 있다. 고전압 반도체 소자(500)는 소스/드레인 영역(540S, 540D)이 게이트 전극(520)의 스페이서(560)에 얼라인(align) 되지 않고 일정 간격 떨어져서 형성된다. 도 4의 구조와 유사한 구조이다. 그러나 게이트 절연막(510)의 두께는 30 - 70 nm 로 매우 두껍게 형성된다. 왜냐하면 게이트 전극(520)에 10 - 30 V 전압이 가해지기 때문이다. 앞의 중전압 반도체 소자(400)에 비해 고전압 반도체 소자(500)의 게이트 전극(520)에 인가되는 전압은 두배이다. 그래서 중전압 반도체 소자(400)의 게이트 절연막(410)의 두께보다 1.5 - 3 배 이상 두껍다. 그리고 고전압 반도체 소자(500)의 게이트 절연막(510)은 제1 절연막(512) 및 제2 절연막(514)을 포함한다. 최소 2개의 층으로 이루어진다. 제1 절연막(512)은 LPCVD(Low-Pressure Chemical Vapor Deposition) 등의 CVD 방식으로 제조한 CVD 계열의 산화막이다. CVD 계열의 대표적인 산화막으로 TEOS(Tetraethyl orthosilicate) 물질을 이용한 산화막이 포함된다. 제2 절연막(514)은 열산화 방식으로 제조된 열산화막이다. 제1 절연막(512)이 CVD 방식으로 먼저 형성되고, 나중에 제2 절연막(514)이 형성된다. 제2 절연막(514)은 산소 가스(Oxygen gas)와 반도체 기판(501)이 직접 반응하여 형성되기 때문에 제1 절연막 아래에 있는 기판(501) 표면에 형성된다.
또한 도 5에 도시된 바와 같이 기판 표면에 형성된 실리사이드 막(550)과 스페이서(560) 사이에 실리사이드 블라킹 절연막(555)이 형성되어 있다. 실리사이드 블라킹 절연막(555)은 스페이서(560) 및 게이트 전극(520)까지 연장되어 형성된다. 그래서 게이트 전극(520) 위에 형성된 실리사이드 막(565)은 게이트 전극(520) 표면의 일부 영역에만 형성되고, 게이트 전극(520)의 측벽까지 확장되어 형성되지 않는다. 게이트 전극(520)의 양 끝단의 높이가 게이트 전극(520)의 중앙보다 더 위로 형성되어 있다. 이는 실리사이드 블라킹 절연막(555)이 게이트 전극(520)의 양 끝단까지 연장되었기 때문이다.
도 4에서 언급되었듯이, 게이트 전극(520)에 형성된 코발트 실리사이드(CoSi2) 또는 니켈 실리사이드(NiSi) 등의 실리사이드 막(565)은 기판 또는 폴리실리콘의 실리콘과 결합하여 형성된다. 그래서 실리사이드 블라킹 절연막(555)으로 덮여 있는 기판 또는 폴리실리콘 층은 반응에 참여 할 수 없다. 반면에 블라킹 절연막이 덮고 있지 않고, 노출된 폴리실리콘 또는 기판은 반응에 참여하여 실리사이드 막을 형성한다. 그래서 폴리실리콘 표면이 실리사이드 층으로 바뀌게 되면, 폴리실리콘의 초기 증착된 두께보다 그 두께가 작아진다. 또한 실리사이드 블라킹 절연막(555)으로 덮여 있지 않는 폴리실리콘 막의 일부가 건식 식각 공정에 의해 손실될 수 있다. 그래서 실리사이드 블라킹 절연막(555)의 아래에 있는 폴리실리콘 두께는 유지되지만, 나머지 영역은 식각에 의해 폴리실리콘 두께가 작아 질 수 있다.
그리고 보더리스(borderless) 컨택 형성을 위해 BLC 절연막(570)이 형성된다. BLC 절연막(570)은 게이트 전극(520), 소스/드레인 도핑 영역(540S, 540D), 분리 영역(505), 실리사이드 블라킹 절연막(555) 상에도 형성된다. BLC 절연막(570)은 실리콘 질화막(SiN) 또는 실리콘 산화 질화막(SiON)으로 형성할 수 있다. BLC 절연막(570) 상에 두꺼운 층간 절연막(585)을 증착한다. 그리고 소스/드레인 컨택 플러그(575)와 연결된 금속 배선층(590)이 층간 절연막(585) 상에 형성된다.
그리고 분리 영역(505) 상에 복수의 더미 게이트 전극(565D)이 형성된다. 복수의 더미 게이트 전극(565D)은 드리프트 영역(530) 상에 형성된 게이트 전극(520)이 형성될 때 같이 형성된다. 이는 게이트 전극 식각 공정에서 패턴 밀도를 유지하기 위함이다. 이로 인해, 게이트 전극 식각 속도가 균일하게 유지 될 수 있다. 그리고 복수의 더미 게이트 전극(565D) 상에도 BLC 절연막(570)이 형성된다.
도 6은 본 발명의 실시 예에 따른 디스플레이 드라이버 반도체 소자가 하나의 기판에 형성된 모양을 나타내는 도면이다. 모두 동일한 깊이를 갖는 분리 영역(305, 405, 505)이 형성되고, 분리 영역(305, 405, 505) 사이에 LV 소자(300), FV 소자(400), HV 소자(500)가 형성되어 있다.
디스플레이 드라이버 반도체 소자(50)는 여러 종류의 반도체 소자가 하나의 기판(701)에 통합(integration)되어서 형성된 것이다. 예를 들어, 제1 반도체 소자(LV 소자, 300), 제2 반도체 소자(FV 소자, 400), 제3 반도체 소자(HV소자, 500)를 포함한다. 그리고 제1 반도체 소자(300)는 제1 두께를 갖는 제1 게이트 절연막(310)과 고농도 제1 소스 및 드레인 영역(340S, 340D), 상기 제1 소스 및 드레인 도핑 영역(340S, 340D)보다 더 작은 깊이를 갖는 한쌍의 제1 LDD 영역(330), 제1 게이트 전극(320)을 포함한다.
제2 반도체 소자(400)는 상기 제1 두께보다 두꺼운 제2 두께를 갖는 중전압 게이트 절연막인 제2 게이트 절연막(410), 고농도의 제2 소스 및 드레인 영역(440S, 440D), 상기 제2 소스 및 드레인 영역(440S, 440D)을 각각 감싸는 한쌍의 드리프트 영역(430), 제2 게이트 전극(420)을 포함한다, 제2 게이트 절연막(410)은 열적(thermal) 방식으로 제조한 열 산화(thermal oxide) 막이다. 열 산화막은 CVD 박막보다 품질(quality)이 훨씬 좋아 게이트 절연막으로 많이 사용된다. 여기서 제2 도전형(N형)의 드리프트 영역(430,530)의 깊이는 제1 도전형(P형)을 갖는 웰 영역(303)의 깊이보다 덜 깊다(shallow).
제3 반도체 소자(500)는 제3 게이트 절연막(510), 고농도의 제3 소스 및 드레인 영역(540S, 540D), 제3 소스 및 드레인 영역(540S, 540D)을 각각 감싸는 한쌍의 드리프트 영역(530), 제3 게이트 전극(520)을 포함한다. 여기서, 제3 게이트 전극(520)의 길이는 제1 및 제2 게이트 전극(320, 420)의 길이보다 길다. 제2 게이트 전극(420)의 길이는 제1 게이트 전극(320)의 길이보다 길다. 제3 게이트 절연막(510)은 두 개의 층(제1 절연막(512)과 제2 절연막(514))으로 이루어진다. 제1 절연막(512)은 CVD 산화막이고, 제2 절연막(514)은 열 산화막이다. 제2 절연막(514)은 제2 반도체 소자(400)의 제2 게이트 절연막(410)과 같이 형성되어 그 두께가 동일한 것이 특징이다. CVD 방식으로 증착한 제1 절연막(512)은 트렌치 코너 등에서 그 두께를 잘 유지하기 때문에 게이트 절연막으로도 사용된다. 제3 게이트 절연막(510)은 CVD 계열의 박막과 열 산화 방식의 절연막의 2중막으로 형성되어서, 전체 게이트 절연막의 두께도 균일하고, 절연막의 품질도 좋은 특성을 갖는다. 열 산화막으로만 형성할 경우, 기판(substrate)의 활성(active) 영역보다 트렌치 코너(trench corner) 등에서 매우 얇은 두께가 형성되기 쉽다. 30 - 70 nm 등의 두꺼운 경우, 그 차이가 더 심해진다. 그래서 30 - 70 nm 두께의 게이트 절연막을 형성할 때 두개의 방식을 적절히 조합해서 형성한 것이다.
그리고 제2 반도체 소자(400)에서의 상기 제2 소스 및 드레인 영역(440S, 440D)은 상기 제2 게이트 전극(420) 측벽에 형성된 제2 스페이서(460)로부터 일정 간격 떨어져 형성한다. 마찬가지로 제3 반도체 소자(500)에서의 상기 제3 소스 및 드레인 영역(540S, 540D)은 상기 제3 게이트 전극(520) 측벽에 형성된 제3 스페이서(560)로부터 일정 간격 떨어져 형성한다. 또한 제1, 제2, 제3 게이트 전극(320, 420, 520)의 두께는 서로 동일하며, 상기 제1, 제2, 제3 반도체 소자(300, 400, 500) 사이에 형성된 복수의 분리 영역(305, 405, 505)은 트렌치 구조를 가지며, 상기 트렌치 깊이는 모두 동일한 것을 특징으로 한다.
제2 반도체 소자(400)에 인가되는 게이트 전압 및 드레인 전압은 상기 제3 반도체 소자(500)에 인가되는 게이트 전압 및 드레인 전압의 1/2 이다.
도 7a 내지 도 7f는 본 발명의 실시 예에 따른 도 6에 제시된 구조를 제조하는 방법을 나타내는 도면이다.
먼저, 도 7a를 보면, P형 기판(701)에 LV소자 또는 LV 영역(300), FV소자 또는 FV 영역(400), HV소자 또는 HV 영역(500) 형성을 위해 복수의 트렌치 분리(isolation) 영역(305, 405, 505)을 형성한다. 앞서 언급한대로 트렌치의 깊이는0.5 - 2 um 깊이를 갖는다. 고전압 웰 영역(HPW, 702)을 형성한다. 고전압 웰 영역(702)은 HV 소자, FV 소자의 채널 영역으로도 사용할 수 있다. 그리고 전계 완화를 위해서, 복수의 저농도 N-드리프트 영역(430, 530)을 형성한다. 그리고 저전압 반도체 소자(300)의 N-채널 MOSFET 형성을 위해 P형의 웰 영역(PW, 303)을 형성한다. P-채널 MOSFET을 형성할 경우, N형의 웰 영역(NW, 미도시)을 형성할 수 있다. 드리프트 영역 형성은 한번의 이온 주입 후에 드라이브-인 어닐링(drive-in annealing) 공정이 추가될 수 있다. 도펀트 확산을 위함이다. PW(303)는 리트로그레이드 웰(retrograde well)로 형성할 수 있다. 이온 주입 에너지를 각각 달리해서 여러 번 이온 주입하는 것을 말한다. PW(303)의 깊이가 드리프트 영역(430, 530) 및 트렌치 분리 영역(305, 405, 505)의 깊이보다는 깊고, 고전압 웰(702)의 깊이보다는 작다. 그리고 CVD 계열의 두꺼운 게이트 절연막(710)을 형성한다, 두께는 10 - 50 nm 두께를 갖는다. CVD 방식이기 때문에 기판 표면에 전부 증착된다.
도 7b에 도시된 바와 같이, 패터닝 공정을 통해 LV 영역(300), FV 영역(400)의 절연막은 제거한다. 그래서 HV 소자(500)에 사용될 제1 절연막(512)만 남기도록 한다.
도 7c에 도시된 바와 같이, 열산화 방식(thermal oxidation)에 의해 제2 게이트 절연막(410)을 형성한다. LV, FV, HV 영역(300, 400, 500)에 모두 게이트 절연막(314, 410, 514)이 같은 두께로 형성된다. 여기서 게이트 절연막(314, 410, 514)의 두께는 10 - 50 nm 범위를 갖는다. 게이트 절연막 형성 공정에서, 산소 가스(Oxygen gas)가 기판과 직접 반응하여 형성되기 때문에 기판이 노출된 영역은 모두 게이트 절연막(314, 410, 514)이 각각 형성된다. 그리고 패터닝에 의해 LV 영역(300)에 형성된 절연막(314)은 제거한다(미도시). 결국, FV 영역(400)에는 FV 게이트 절연막(410)이 형성되고, HV 영역(500)에는 HV 게이트 절연막(510)이 형성된다.
HV 게이트 절연막(510)은 제1 절연막(512)과 제2 절연막(514)의 두 개의 막으로 이루어진다. 제2 절연막(514)은 FV 영역(400)의 제2 게이트 절연막(412)이 형성될 때 동시에 형성된 막으로서, 열산화방식(thermal oxidation)에 의해 형성된 막이다. 산소 가스가 제1 절연막(512)을 통과하여 제1 절연막(512) 아래에 있는 기판과 반응하여 형성된다. 비록 제2 절연막(514)이 나중에 형성되었어도, 열산화방식에 의해 제1, 제2 절연막(512, 514)의 위치가 바뀐 것이다. 만약 제2 절연막(514)을 CVD 방식으로 제조하였다면, 제1 절연막(512) 위에 형성된다. 그러나 본 실시예에서는 열 산화 방식을 따르기 때문에 기판 표면과 가까이 형성된다. 제2 절연막(514)이 일종의 열 산화막(thermal oxide layer)이기 때문에 제1 절연막(512) 보다 결함(defect)이 훨씬 적은 이점이 있다. 제2 절연막(514)이 제1 절연막(512) 보다 불순물이 거의 없기 때문에 절연막의 품질(quality)이 훨씬 좋다.
도 7d를 보면, 열 산화 방식으로 LV 소자(300)의 게이트 절연막(310)을 형성한다. 5 nm 이하의 매우 얇은 두께의 게이트 절연막(310)이 형성된다. 이와 같이 제조하여, 세 개의 서로 다른 두께를 가진 게이트 절연막(310, 410, 510)이 하나의 기판(701)에 형성되는 것이다. 복수의 게이트 절연막(310, 410, 510)은 저전압 게이트 절연막(310), 중전압 게이트 절연막(410), 고전압 게이트 절연막(510)을 포함한다. 저전압 게이트 절연막(310), 중전압 게이트 절연막(410), 고전압 게이트 절연막(510)의 순으로 게이트 절연막의 두께가 증가한다.
다시 도 7d를 보면, 게이트 전극 형성을 위해 전도성 물질(conductive material, 720)을 증착한다. 금속(Metal) 또는 폴리실리콘(poly-Si) 물질을 전 영역에 걸쳐 CVD 방식으로 증착한다.
도 7e를 보면, 패터닝 공정을 통해, 저전압 게이트 전극(320), 중전압 게이트 전극(420), 고전압 게이트 전극(520)을 형성한다. 여기서 FV 소자(400), HV 소자(500)는 게이트 전극(420, 520)과 드리프트 영역(430, 530)이 중첩된 것을 알 수 있다. 저전압/중전압/ 고전압 게이트 전극(320, 420, 520)은 모두 같은 두께로 형성한다. 다만 각각의 게이트 전극(320, 420, 520)에 인가되는 전압이 다를 뿐이다.
그리고 저전압 반도체 소자(300)의 형성을 위해, 복수의 LDD 영역(330)을 형성한다. 중전압 및 고전압 영역에는 LDD 영역이 형성되지 않는다. 그 대신 저농도 드리프트 영역(430, 530)이 이미 형성되어 있다. 그리고 제1, 제2, 제3 게이트 전극 측면에 각각 제1, 제2, 제3 스페이서(360, 460, 560)가 형성한다. 그리고 제1, 제2, 제3 고농도 도핑 소스/드레인 영역(340S/D, 440S/D, 540S/D)을 각각 형성한다. 여기서 중전압 반도체 소자(400), 고전압 반도체 소자(500)에서 제2, 제3 소스/드레인 영역(440S/D, 540S/D)은 제2, 제3 스페이서(460, 560)와 일정 간격 떨어져서 형성된다. 그렇게 되면 제2, 제3 소스/드레인 영역(440S/D, 540S/D)과 제2, 제3 스페이서(460, 560)와 간격이 생기는데, 저항이 증가하게 된다. 이로 인해, 높은 항복 전압 확보에 유리하다. 그러나 저전압 반도체 소자(300)에서, 드레인 전류 증대를 위해 제1 소스/드레인 영역(340S/D)은 제1 스페이서(360)와 얼라인(align)되어 형성된다. 쇼트(Short) 채널이 형성되는 것이다.
그리고 제1, 제2, 제3 소스/드레인 영역(340S/D, 440S/D, 540S/D)이 형성된 후, 실리사이드 막을 선택적으로 형성하기 위해 실리사이드 블라킹 절연막을 증착한다. 증착 후 패터닝을 통해 FV, HV 영역(400, 500)에 패터닝된 블라킹 막(455, 555)이 형성된다. 기판 및 게이트 전극 상에 실리사이드 형성을 위해 코발트, 또는 니켈 또는 티타늄(Ti) 금속을 증착한다. 그리고 열처리 및 클리닝 공정을 통해 기판 및 게이트 전극 상에 실리사이드 막(350, 450, 550, 365,465,565)이 형성되도록 한다.
그리고 기판 모두 구조에 BLC 절연막(770)을 증착한다. 두께는 10 - 50 nm 두께로 증착한다. 그리고 BLC 절연막(770) 상에 두꺼운 층간 절연막(785)을 증착한다. 패터닝 공정을 통해 소스/드레인 영역(340S/D, 440S/D, 540S/D)과 컨택하는 소스/드레인 컨택 플러그(375, 475, 575)를 형성하고, 컨택 플러그(375, 475, 575) 상에 금속 배선층(390, 490, 590)을 형성한다. 이후 여러 단계를 더 거치면서 금속 배선을 갖춘 MLM(Multi-Layer Metal) 상호연결(interconnection) 구조를 형성할 수 있다.
도 8은 본 발명의 FV 소자의 전류 특성 곡선을 나타낸 그래프이다.
도 8에 도시된 바와 같이, FV 소자(400)는 HV 소자(500)의 1/2에 해당되는 전압이 게이트 및 드레인 전극에 인가되어도, 500uA 수준의 높은 드레인 전류를 얻을 수 있다.
AMP 블록의 사이즈를 30% 이상 줄이면서, AMP의 오프셋 수준 또한 1/2로 감소시킬 수 있다. CVD 계열의 산화막과 열 산화(thermal oxide) 막을 혼합한 하이브리드 게이트 산화막(hybrid gate oxide)을 사용해서, 트렌치(trench)의 상단 코너(top corner)에서의 게이트 산화막 씨닝(gate oxide thinning)에 의해 반도체 소자의 누설(transistor leakage)이나 험프 효과(hump effect)로 인한 특성 열화를 방지하였다. 따라서, 게이트 절연막 두께(gate oxide thickness)를 약 1/2 두께로 감소시켜, 반도체 소자(transistor)의 불일치 정도를 나타내는 미스매칭(mismatching) 특성을 개선하여 앰프(amplifier)의 오프셋(offset) 특성도 개선할 수 있다.
본 발명에서 제시한 반도체 소자 구조를 갖는 드라이버용 반도체 소자 구조는 광원을 이용하는 비자발광(non-emissive) 소자뿐만 아니라, 자체 발광(emissive) 소자인, LED 디스플레이 드라이버(display driver) IC 구조 또는 AM-OLED 디스플레이를 위한 구동회로 IC에 사용될 수도 있다. OLED 구동에 사용되는 DC-DC 컨버터(converter)는 소스 드라이버(source driver), 게이트 드라이버(gate driver)용으로 각각 제작될 수도 있기 때문이다.
이상에서 설명한 실시 예들은 그 일 예로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
10: 제1 채널부 20: 제2 채널부
31: 저전압 블락 32: 고전압 블락
50: 디스플레이 드라이버 반도체 소자
100: 채널 구성부 110, 115: 시프트 레지스터
120, 125: 제1 래치 130, 135: 제2 래치
140, 145: 레벨 시프터 150, 155: 디지털 아날로그 변환기
160, 165: 단일이득 증폭기 170: 출력 드라이버
180: 제1 패드 185: 제2 패드
300, 400, 500: 저전압, 중전압, 고전압 반도체 소자
301, 401, 501, 701: 기판 303: 저전압 웰 영역
302, 402, 502, 702: 고전압용 웰 영역
310, 410, 510, 710: 게이트 절연막
330: LDD 영역 430, 530: N형 드리프트 영역
340S/D, 440S/D, 540S/D: 소스/드레인 영역
350, 450, 550, 365, 465, 565: 실리사이드 막
455, 555: 실리사이드 블라킹 절연막
360, 460, 560: 스페이서 370, 470, 570, 770; BLC 절연막
375, 475, 575: 컨택 플러그 385, 485, 585, 785: 층간 절연막
390, 490, 590: 금속 배선층

Claims (18)

  1. 제1, 제2, 제3 영역을 가진 반도체 기판에 상기 영역을 분리하는 복수의 트렌치 분리 영역을 형성하는 단계;
    상기 기판에 고전압 웰 영역을 형성하는 단계;
    상기 고전압 웰 영역안에 다수의 저농도 드리프트 영역을 상기 제2 및 제3 영역에 형성하는 단계;
    상기 고전압 웰 영역안에 저전압 웰 영역을 상기 제1 영역에 형성하는 단계;
    상기 기판의 전 영역에 걸쳐 CVD(chemical vapor deposition) 절연막을 증착하는 단계;
    상기 CVD 절연막을 패터닝하여, 상기 제3 영역에만 남기는 단계;
    상기 기판에 제1 열 산화(thermal oxidation)를 실시하여 상기 제1, 제2, 제3 영역에 열 산화막을 형성하는 단계;
    상기 제1 영역에 형성된 열 산화막을 제거하는 단계;
    상기 기판에 제2 열 산화를 실시하여 상기 제1, 제2 및 제3 영역에 제1, 제2, 제3 게이트 절연막을 각각 형성하는 단계; 및
    상기 기판 상에 전도성 물질을 증착하고 패터닝하여 상기 제1, 제2, 제3 영역에 각각 제1, 제2, 제3 게이트 전극을 형성하는 단계;를 포함하는 디스플레이 드라이버 반도체 소자 제조 방법.
  2. 제1항에 있어서,
    상기 제1, 제2, 제3 게이트 전극 형성 후, 제1 영역에 LDD(Lightly Doped Drain) 영역을 형성하는 단계;
    상기 제1, 제2, 제3 게이트 전극 측벽에 제1, 제2, 제3 스페이서를 각각 형성하는 단계;
    상기 제1, 제2, 제3 영역에 제1, 제2, 제3 소스 및 드레인 영역을 각각 형성하는 단계;
    실리사이드 블라킹 절연막을 형성하고 패터닝 하는 단계;
    상기 제1, 제2, 제3 소스/드레인 영역 및 제1, 제2, 제3 게이트 전극 상에 실리사이드 막을 형성하는 단계;
    상기 기판에 BLC(Borderless contact) 절연막을 형성하는 단계;
    상기 BLC 절연막 위에 층간 절연막을 형성하는 단계;
    상기 제1, 제2, 제3 소스/드레인 영역과 연결되는 제1, 제2, 제3 소스/드레인 컨택 플러그를 형성하는 단계를 더 포함하는 디스플레이 드라이버 반도체 소자 제조 방법.
  3. 제1항에 있어서,
    상기 제3 게이트 절연막은 두 개의 층으로 이루어진 제1 절연막과 제2 절연막을 포함하는 것을 특징으로 하는 디스플레이 드라이버 반도체 소자 제조 방법.
  4. 제3항에 있어서,
    상기 제1 절연막은 CVD 절연막이고, 상기 제2 절연막은 열 산화막인 것을 특징으로 하는 디스플레이 드라이버 반도체 소자 제조 방법.
  5. 제1항에 있어서,
    상기 저전압 웰 영역의 깊이는 상기 저농도 드리프트 영역의 깊이보다 깊은 것을 특징으로 하는 디스플레이 드라이버 반도체 소자 제조 방법.
  6. 제2항에 있어서,
    상기 제3 영역의 소스 및 드레인 영역은 상기 제3 스페이서로부터 일정 간격 떨어져 형성하는 디스플레이 드라이버 반도체 소자 제조 방법.
  7. 제2항에 있어서,
    상기 실리사이드 블라킹 절연막은 상기 제1 내지 제3 스페이서와 상기 제1 내지 제3 게이트 전극의 에지까지 연장되어 각각 형성되는 것을 특징으로 하는 디스플레이 드라이버 반도체 소자 제조 방법.
  8. 제1항에 있어서,
    상기 제1 게이트 절연막은 상기 제2 게이트 절연막의 제2 두께보다 얇은 제1 두께를 가지는 것을 특징으로 하는 디스플레이 드라이버 반도체 소자 제조 방법.
  9. 제1항에 있어서,
    상기 제1, 제2, 제3 게이트 전극의 두께는 서로 동일하고, 상기 제1 및 제2 게이트 전극의 길이는 상기 제3 게이트 전극의 길이보다 작은 것을 특징으로 하는 디스플레이 드라이버 반도체 소자 제조 방법.
  10. 제1항에 있어서,
    상기 분리 영역 상에 더미 게이트 전극을 형성하는 것을 특징으로 하는 디스플레이 드라이버 반도체 소자 제조 방법.
  11. 반도체 기판에 형성된 저전압 반도체 소자, 중전압 반도체 소자, 고전압 반도체 소자;
    상기 저전압 반도체 소자는
    제1 게이트 절연막;
    고농도 제1 소스 영역 및 드레인 영역;
    상기 제1 소스 및 드레인 도핑 영역보다 더 작은 깊이를 갖는 LDD 영역; 및
    제1 게이트 전극;을 포함하고,
    상기 중전압 반도체 소자는
    제2 두께를 갖는 제2 게이트 절연막;
    고농도 제2 소스 및 드레인 영역;
    상기 제2 소스 및 드레인 영역을 각각 감싸는 드리프트 영역; 및
    제2 게이트 전극;을 포함하고,
    상기 고전압 반도체 소자는
    제3 두께를 갖는 제3 게이트 절연막;
    고농도 제3 소스 및 드레인 영역;
    상기 제3 소스 및 드레인 영역을 각각 감싸는 드리프트 영역;
    제3 게이트 전극;
    상기 제3 게이트 전극 측벽에 형성된 제3 스페이서; 및
    상기 제3 스페이서와 상기 제3 드레인 영역 사이에 형성된 실리사이드 블라킹 절연막을 포함하는 디스플레이 드라이버 반도체 소자.
  12. 제11항에 있어서,
    상기 제2 절연막의 두께는 상기 제2 게이트 절연막의 두께와 동일한 것을 특징으로 하는 디스플레이 드라이버 반도체 소자
  13. 제11항에 있어서,
    상기 제3 드레인 영역 형성된 제1 실리사이드 막;
    상기 제3 게이트 전극 상에 형성된 제2 실리사이드 막;
    상기 제1, 제2 실리사이드 막 상에 형성된 BLC 절연막;및
    상기 BLC 절연막 위에 형성된 층간 절연막을 더 포함하는 디스플레이 드라이버 반도체 소자.
  14. 제11항에 있어서,
    상기 실리사이드 블라킹 절연막은 상기 제3 게이트 전극의 에지까지 연장되어 형성되는 것을 특징으로 하는 디스플레이 드라이버 반도체 소자.
  15. 제11항에 있어서,
    상기 제1 게이트 절연막은 상기 제2 게이트 절연막의 제2 두께보다 얇은 제1 두께를 가지는 것을 특징으로 하는 디스플레이 드라이버 반도체 소자.
  16. 제11항에 있어서,
    상기 제1, 제2, 제3 게이트 전극의 두께는 서로 동일하고, 상기 제1 및 제2 게이트 전극의 길이는 상기 제3 게이트 전극의 길이보다 작은 것을 특징으로 하는 디스플레이 드라이버 반도체 소자.
  17. 제11항에 있어서,
    상기 제3 드레인 영역은 상기 제3 스페이서로부터 일정 간격 떨어져 형성하는 것을 특징으로 하는 디스플레이 드라이버 반도체 소자.
  18. 제11항에 있어서,
    상기 제3 게이트 절연막은 제1 절연막과 제2 절연막을 포함하고,
    상기 제1 절연막은 CVD 절연막이고, 상기 제2 절연막은 열 산화막인 것을 특징으로 하는 디스플레이 드라이버 반도체 소자.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10985192B2 (en) 2016-07-15 2021-04-20 Key Foundry., Ltd. Display driver semiconductor device and manufacturing method thereof
US10224407B2 (en) * 2017-02-28 2019-03-05 Sandisk Technologies Llc High voltage field effect transistor with laterally extended gate dielectric and method of making thereof
US10601300B2 (en) * 2017-05-19 2020-03-24 Efficient Power Conversion Corporation Integrated gallium nitride based DC-DC converter
CN109300987A (zh) * 2018-09-26 2019-02-01 武汉新芯集成电路制造有限公司 一种高压器件的制作方法及mos管器件
KR102251535B1 (ko) * 2019-10-29 2021-05-12 주식회사 키 파운드리 디스플레이 드라이버 반도체 소자 및 그 제조 방법
KR20210080869A (ko) 2019-12-23 2021-07-01 주식회사 실리콘웍스 드라이버 ic 및 이를 포함하는 표시장치
KR102362576B1 (ko) 2020-04-02 2022-02-11 매그나칩 반도체 유한회사 반도체 소자 및 그 제조방법
US11289598B2 (en) 2020-04-15 2022-03-29 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Co-integrated high voltage (HV) and medium voltage (MV) field effect transistors
KR102415934B1 (ko) * 2020-08-12 2022-07-01 매그나칩 반도체 유한회사 반도체 소자
US11495660B2 (en) 2020-11-06 2022-11-08 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Co-integrated high voltage (HV) and medium voltage (MV) field effect transistors with defect prevention structures
CN116722031B (zh) * 2023-07-20 2024-05-07 深圳优比康科技有限公司 一种功率场效应管及其制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100270958B1 (ko) * 1998-07-10 2000-11-01 윤종용 비휘발성 반도체 소자 및 그 제조방법
KR100553706B1 (ko) 2004-02-17 2006-02-24 삼성전자주식회사 비휘발성 기억 소자 및 그 제조 방법
KR100983241B1 (ko) * 2007-08-10 2010-09-20 후지쯔 세미컨덕터 가부시키가이샤 반도체장치 및 그 제조 방법
JP2014038965A (ja) 2012-08-17 2014-02-27 Rohm Co Ltd 半導体装置および半導体装置の製造方法
JP2014053364A (ja) 2012-09-05 2014-03-20 Fujitsu Semiconductor Ltd 半導体装置の製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4276510B2 (ja) * 2003-10-02 2009-06-10 株式会社東芝 半導体記憶装置とその製造方法
KR100602096B1 (ko) * 2004-12-29 2006-07-19 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
US7700993B2 (en) * 2007-11-05 2010-04-20 International Business Machines Corporation CMOS EPROM and EEPROM devices and programmable CMOS inverters
KR100957873B1 (ko) 2007-12-28 2010-05-13 매그나칩 반도체 유한회사 반도체 소자의 게이트 산화막 형성 방법
JP5684450B2 (ja) * 2008-08-20 2015-03-11 ラピスセミコンダクタ株式会社 半導体装置及びその製造方法
JP5202473B2 (ja) * 2009-08-18 2013-06-05 シャープ株式会社 半導体装置の製造方法
US20120292682A1 (en) * 2011-05-19 2012-11-22 Texas Instruments Incorporated Electrically Erasable Programmable Non-Volatile Memory
US20140054710A1 (en) * 2012-08-22 2014-02-27 Texas Instruments Incorporated Reduction of Proximity Effects in Field-Effect Transistors with Embedded Silicon-Germanium Source and Drain Regions
US9590053B2 (en) * 2014-11-25 2017-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Methodology and structure for field plate design
KR101699612B1 (ko) * 2015-05-28 2017-01-24 주식회사 동부하이텍 고전압 반도체 소자 및 그 제조 방법
US9614027B2 (en) * 2015-08-31 2017-04-04 Globalfoundries Singapore Pte. Ltd. High voltage transistor with reduced isolation breakdown
US9780207B2 (en) * 2015-12-30 2017-10-03 Globalfoundries Singapore Pte. Ltd. Self-aligned high voltage LDMOS

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100270958B1 (ko) * 1998-07-10 2000-11-01 윤종용 비휘발성 반도체 소자 및 그 제조방법
KR100553706B1 (ko) 2004-02-17 2006-02-24 삼성전자주식회사 비휘발성 기억 소자 및 그 제조 방법
KR100983241B1 (ko) * 2007-08-10 2010-09-20 후지쯔 세미컨덕터 가부시키가이샤 반도체장치 및 그 제조 방법
JP2014038965A (ja) 2012-08-17 2014-02-27 Rohm Co Ltd 半導体装置および半導体装置の製造方法
JP2014053364A (ja) 2012-09-05 2014-03-20 Fujitsu Semiconductor Ltd 半導体装置の製造方法

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