KR101425682B1 - 반도체 장치 - Google Patents

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세이코 인스트루 가부시키가이샤
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Abstract

실리콘 기판과 동일 칩 상의 반도체 소자 각각의 특성을 개선, 또는 특성을 해치는 일 없이, 효율적으로 미세화를 행하기 위하여, 소자마다 세 개 이상의 다른 실리콘 면방위를 적용함으로써, 각 소자에 요구되는, 적어도 면방위가 영향을 주는 특성에 관해서는 최적이 되는 면방위를 선택한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이며, 특히 실리콘 반도체 기판상에 형성e된 CMOS 디바이스나 불휘발성 메모리에 관한 것이다.
종래, 실리콘 반도체 기판상의 CMOS 트랜지스터나 MOS 용량 등은 이하의 구성 구조가 이용되어 왔다.
우선, 도 3에 나타낸 바와 같이, 단일 면방위, 예를 들면 ＜100＞이나 ＜110＞ 등을 갖는 실리콘 웨이퍼 기판(28)상에 공지의 기술에 의해, 원하는 장소에, 예를 들면 실리콘 산화막을 게이트 산화막(32, 33)으로 하고, 폴리 실리콘을 게이트 전극(35, 36)으로 한 NMOS 트랜지스터(40), PMOS 트랜지스터(41), 및, 실리콘 기판(28) 표면에 하부 전극(31), 실리콘 산화막을 게이트 산화막(34), 폴리 실리콘을 게이트 전극(37)으로 한 MOS 용량(42)을 공지의 기술을 적용하여 형성한다.
형성된 NMOS 트랜지스터, PMOS 트랜지스터, MOS 용량 등에 있어서는, 어떤 반도체 소자도 채널 영역이나, 실리콘 기판과 실리콘 산화막 계면에서는 단일의 면방위가 적용되어 있었다.
그러나, 통상 ＜100＞면에 대한 전자의 이동도는 높지만, 정공(正孔)의 이동 도는 전자의 1/4~1/2로 떨어져 버린다. 또 ＜110＞면에 대해서는 정공의 이동도는 ＜100＞면에 비교해 2배 이상이 되지만, 전자의 이동도가 현저하게 열화한다.
즉, 단일 면방위상에 CMOS 트랜지스터를 형성한 경우, NMOS, 혹은 PMOS의 구동 능력이 다른 쪽에 비하여 열화하고, 그것을 보충하기 위해 트랜지스터의 채널 폭을 크게 할 필요가 있어, 트랜지스터의 미세화를 행하기 어렵다.
한편, NMOS, PMOS 트랜지스터 쌍방의 구동 능력을 해치는 일 없이 CMOS 구성을 취하기 위하여, 실리콘 기판에 두 개의 면방위를 혼재시켜, NMOS 트랜지스터를 ＜100＞면상에, PMOS 트랜지스터를 ＜110＞면상에 형성한 구조가 적용된다.(예를 들면, 특허 문헌 1 혹은 특허 문헌 2 참조)
[특허 문헌 1: 일본국 특허공개 2005-109498호 공보]
[특허 문헌 2: 일본국 특허공개 2002-359293호 공보]
종래의 소자 구조, 단일 면방위인 경우라도, NMOS, PMOS에 다른 면방위를 적용시킨 경우라도, 채널 표면이나, 게이트 산화막 계면이 되는 실리콘 기판은 균일하고 평탄한 면이다.
따라서, 평탄한 실리콘 기판 표면상에 형성된 실리콘 산화막은, 실리콘 단결정과 이산화 실리콘을 구성하는 분자의 크기의 차이로부터 그 계면에는 결정 변형이나 미결합수가 다수 존재하기 때문에, 이하에 기재하는 문제가 있었다.
1. 트랜지스터의 구동 능력 개선이나, 미세화를 위해 게이트 산화막을 보다 박막화시키면 계면의 결정 변형의 영향이 현저해지고, 게이트 산화막의 절연 내압 특성이나 신뢰성이 열화된다.
2. 특히, 실리콘 기판 표면이 축적측에서 사용되는 일이 많은 MOS 용량이나, 전자나 정공을 통과시켜 사용하는 불휘발성 메모리의 터널 산화막은, 트랜지스터의 게이트 산화막보다 현저하게 그 특성이나 신뢰성에, 계면의 결정 변형이 영향을 주어, 박막화에 의한 소자의 미세화를 곤란하게 한다.
본 발명은 반도체 소자의 구조를 개선하여, 실리콘 기판상에 형성되는 반도체 소자에 대하여 상기의 문제점을 없애는 것을 과제로 한다.
본 발명의 반도체 장치에서는, 각각의 소자마다 세 개 이상의 다른 면방위를 적용시킴으로써, 각 소자에 요구되는 특성 중, 적어도 면방위가 영향을 주는 특성 을 최적의 것으로 소자 마다 독립적으로 결정지을 수 있다.
본 발명은 이상 설명한 바와 같이, 세 개 이상의 면방위를 하나의 칩에 혼재시킴으로써 각 소자에 요구되는 특성을 다른 영향을 받는 일 없이 최적의 것으로 할 수 있고, 소자 사이즈를 효과적으로 축소할 수 있다.
본 발명의 제1 실시예를 이하에 설명한다.
우선 도 1(a)에 나타낸 바와 같이, 실리콘 기판(1)상의 원하는 장소에, 예를 들면 실리콘 산화막을 게이트 산화막(8, 9)으로 하고, 폴리 실리콘을 게이트 전극(11, 12)으로 한 NMOS 트랜지스터(16), PMOS 트랜지스터(17), 및, 실리콘 기판 표면에 하부 전극(7), 실리콘 산화막을 게이트 산화막(10), 폴리 실리콘을 게이트 전극(13)으로 한 MOS 용량(18)을 공지의 기술을 적용하여 형성한다. MOS용량은 그 하부 전극을 P형으로 해도, N형으로 해도 이하에 설명하는 효과에 변함은 없다.
이때, 실리콘 기판의 면방위는, 보다 양호한 트랜지스터의 구동 능력을 확보하기 위하여, NMOS 트랜지스터의 적어도 채널 영역(2)에는 전자의 이동도가 큰 ＜100＞면을, PMOS 트랜지스터의 적어도 채널 영역(3)에는 정공의 이동도가 큰 ＜110＞면, 또는 ＜111＞면을 적용시킨다. 이로 인해 NMOS, PMOS 모두 높은 구동 능력을 유지할 수 있어, 트랜지스터의 채널폭을 필요 이상으로 확보할 필요가 없다.
반도체 장치는 하나의 칩상에 트랜지스터뿐만 아니라 복수의 소자를 혼재시킨 것이 대부분이다. 따라서, 도 1(a)에 도시되어 있는 바와 같이, MOS 용량이 혼 재되는 경우, 적어도 용량을 형성하는 게이트 바로 아래의 실리콘 기판(4)에는 ＜100＞면으로부터 ＜010＞면을 향하여 1~4°로 경사진 면방위를 적용시킨다. ＜100＞면으로부터 1~4° 경사시킨 실리콘 기판 표면은 상술의 ＜100＞면, ＜110＞면의 그것과 달리 균일하고 평탄한 것이 아니라, 도 1(b)에 나타낸 바와 같이, 그 단면은 실리콘 원자(19)층이 단차를 형성한 스텝 구조로 되어 있다.
이로 인해, 실리콘 기판 표면에 형성되는, 특히 실리콘 열산화막에 대하여, 그 분자의 크기의 차이가 기인하는 실리콘 기판과 이산화 실리콘막 계면에서의 결정 변형이 스텝부에서 기판의 실리콘 원자간 거리가 커짐으로써 완화되고, 실리콘 산화막의 절연 내압, 신뢰성 등이 개선된다. 따라서 MOS 용량에 있어서도 게이트 산화막이 되는 실리콘 산화막의 박막화가 용이해져 특성을 해치는 일 없이 소면적화가 가능해진다.
여기에서, 트랜지스터의 게이트 산화막도 MOS 용량과 그 기본 구조는 변함없이, 때때로 MOS 용량과 트랜지스터의 게이트 산화막은 동일한 막, 혹은 동일한 공정으로 형성되는 일이 많다.
상술의 실시예에서는 트랜지스터의 채널 영역, 즉 게이트 산화막이 형성되는 부분은 1~4°의 경사면을 적용시키지 않았다. 그러나, 주로 축적 상태로 사용되는 MOS 용량과 달리, 반전 상태로 사용되는 트랜지스터의 게이트 산화막부는 MOS 용량보다 전기적 스트레스가 작고, 동일 막두께여도 내압, 신뢰성에는 보다 여유가 있으며, 만약 MOS 용량의 미세화를 위해 게이트 산화막의 박막화를 행하고, 같은 막을 트랜지스터의 게이트 산화막에 적용해도 게이트 절연성을 포함하는 트랜지스터 특성이나 신뢰성을 구속하는 일은 없다.
또한, 특별히 도시하지 않았지만, 트랜지스터의 채널 영역에 1~4° 경사면을 적용시키면, 게이트 산화막 계면의 결정 변형을 완화함으로써, 게이트 산화막의 절연 내압, 신뢰성의 개선은 물론, 채널 영역에 있어서의 전자나 정공이라는 캐리어의 계면에서의 산란이 억제되어 1/f 노이즈를 저감 할 수 있고, 고정밀도 아날로그 회로 소자에 적절하고, 특히 표면 채널형 트랜지스터에서 그 효과가 크고, 예를 들면 NMOS 트랜지스터의 적어도 채널 영역을 ＜100＞면으로부터 1~4° 경사시킨 면방위로 하면 된다. 이 경우는 트랜지스터의 1/f 노이즈 저감과 함께 게이트 산화막의 막질 개선 효과도 얻을 수 있다.
이와 같이 MOS 트랜지스터만으로 이루어진 반도체 장치이어도, 세 개 이상의 면방위를, 각 트랜지스터에 요구되는 특성에 따라 적용시킴으로써 최선의 반도체 장치의 특성을 효율적으로 얻을 수 있다.
다음으로, 본 발명을 반도체 불휘발성 메모리에 적용시킨 제2 실시예를 이하에 설명한다.
불휘발성 메모리 셀은 통상, 플로팅 게이트부에 전하를 주입함으로써 데이터의 개서를 행하고, 유지하는 기구를 이용한다. 이때, 전하를 교환하는 셀의 실리콘 기판측과 폴리 실리콘 등으로 형성된 플로팅 게이트는 얇은 실리콘 열산화막으로 격리되어 있고, 데이터의 개서는 이 실리콘 산화막에 전하를 통해 행한다.
따라서, 메모리 셀의 개서 회수나, 데이터 유지 특성 등은, 전하를 교환하는 부분의 산화막의 절연 내압이 얼마나 높은지, 트랩이나, 결함 등이 얼마나 적은 지 에 달려 있으며, 이러한 실리콘 산화막 특성을 결정하는 하나의 요소가 실리콘 기판과 실리콘 산화막 계면의 결정 변형이며, 실리콘 산화막을 박막화할 수록 계면에서의 결정 변형의 영향이 커진다.
그래서, 도 2에 나타낸 바와 같이, 예를 들면 EEPROM 셀의, 적어도 플로팅 게이트부(26)와의 전하의 교환이 행해지는 실리콘 산화막으로 이루어진 터널 산화막(25)의 형성 영역(22)에 ＜100＞면으로부터 ＜010＞면을 향하여 1~4°로 경사한 면방위를 적용시킨다.
이 1~4°로 경사진 면방위는, 상술의 제1 실시예에 있는 바와 같이, 균일하고 평탄한 것이 아니라, 실리콘 원자층이 단차를 형성한 스텝 구조로 되어 있으며, 실리콘 기판과 실리콘막 계면에서의 결정 변형이 스텝부에서 완화되어, 터널 산화막질이 개선된다.
이로 인해 메모리 셀 특성이 개선되는 것은 물론, 산화막질의 열화를 수반하는 일 없이 터널 산화막의 박막화가 용이해 지고, 나아가서는 데이터 기록의 저전압화로부터, 셀을 비롯하여 주변 회로 트랜지스터의 미세화가 가능해진다.
또한, 불휘발성 메모리 장치는 메모리 셀 단체로 완성하는 것은 아니며, 셀을 구동하기 위한 회로 등, CMOS 트랜지스터나 각종 요소가 포함된다. 따라서, 하나의 칩에 상기 메모리 셀과, ＜100＞면의 채널 영역을 갖는 NMOS 트랜지스터, ＜110＞면의 채널 영역을 갖는 PMOS 트랜지스터 등, 적어도 세 개의 면방위를 혼재한 반도체 장치로 함으로써 최적의 소자 특성을 효율적으로 얻을 수 있다.
여기에서, 메모리 셀의 게이트 전극은 플로팅 게이트만 도시한다. 이 플로 팅 게이트를 컨트롤하기 위한 컨트롤 게이트 전극은 플로팅 게이트와 실리콘 산화막 등에서 용량 결합된, 예를 들면 제2 폴리 실리콘 게이트를 플로팅 게이트 상에 형성해도 되고, 실리콘 기판중에 확산층 배선으로서 형성해도 된다.
불휘발성 메모리 셀에 관해서는, 터널 산화막 영역을 갖고 있지 않고, 셀 트랜지스터의 게이트 산화막의 드레인 단부로부터 전하를 주입하는 일도 있지만, 상술의 실시예와 같이, 적어도 전하의 교환이 있는 드레인 단부의 게이트 산화막 계면부에 ＜100＞면으로부터 ＜010＞면을 향하여 1~4°로 경사진 면방위를 적용시키면 같은 효과를 얻을 수 있다.
본 실시예의 도면에서는 NMOS 메모리 셀을 대표예로서 들고 있지만, PMOS 메모리 셀 구조여도 본 실시예를 적용시키면 같은 효과를 얻을 수 있는 것은 말할 필요도 없다.
그 외, 실리콘 면방위가 갖는 특징으로서, ＜110＞면에도 열응력이 작다고 하는 특징이 있으며, ＜111＞면은 산화가 가장 되기 어렵다고 하는 특징이 있으므로, 실리콘 기판이나 기판에 형성된 도전부와 상부 금속 배선과의 오믹 컨택트(Ohmic contact)를 취하기 쉬어 트랜지스터의 소스/드레인의 기생 저항 저감, 고정밀도 저항 소자에 적절하다.
이와 같은 면방위를 각각의 소자마다 세 개 이상 조합함으로써 최적의 특성을 갖는 반도체 장치를 얻을 수가 있다.
복수의 면방위를 하나의 칩 형상, 혹은 웨이퍼 형상으로 형성하려면, 선택적인 면방위 에치를 여러 차례 행하는, 면방위가 다른 실리콘을 직접 접합시키는 방 법으로 가능해진다. 또한, 트랜지스터나 반도체 소자에 적용되는, 다른 면방위는, 칩이나 웨이퍼상의 동일면내에 있을 필요는 없으며, 단일의 결정으로부터 각 면방위를 표면에 나타내기 위하여, 삼차원적으로 배치되어 있어도 본 실시예에 든 효과를 전혀 해치는 일은 없다.
도 1은 본 발명에 관한 제1 실시예의 설명도.
도 2는 본 발명에 관한 제2 실시예의 설명도.
도 3은 종래의 기술의 설명도.
<도면의 주요부분에 대한 부호의 설명>
1, 4 : 실리콘 기판 2, 3 : 채널 영역
7 : 하부 전극 8, 9, 10 : 게이트 산화막

Claims (4)

  1. 칩 형상의 실리콘 기판, 혹은 웨이퍼 형상의 실리콘 기판에 형성된 복수의 반도체 소자로 이루어진 반도체 장치에 있어서, 상기 실리콘 기판 표면에, 적어도 세 개 이상의, 각각 다른 면방위를 갖는 반도체 소자가 구성되어 있고,
    전자나 정공이 통과하는 실리콘 기판과 실리콘 산화막 계면의 적어도 일부의 면방위가 ＜100＞면으로부터 ＜010＞을 향하여 경사진 것을 특징으로 하는 반도체 장치.
  2. 실리콘 기판 표면의 제1 면방위가 상기 실리콘 기판상에 형성된 NMOS 트랜지스터의 적어도 채널 영역에, 제2 면방위가 PMOS 트랜지스터의 적어도 채널 영역에, 제3 면방위가 MOS 용량부의 적어도 게이트 전극 바로 아래에, 각각 적용되고,
    전자나 정공이 통과하는 실리콘 기판과 실리콘 산화막 계면의 적어도 일부의 면방위가 ＜100＞면으로부터 ＜010＞을 향하여 경사진 것을 특징으로 하는 반도체 장치.
  3. 청구항 2에 있어서,
    상기 제３ 면방위가, 또한, 전자나 정공(正孔)이 통과함으로써 소자로서 기능하는 실리콘 기판과 실리콘 산화막 계면의 적어도 일부에 적용되는 것을 특징으로 하는 반도체 장치.
  4. 청구항 3에 있어서,
    상기 전자나 정공이 통과하는 실리콘 기판과 실리콘 산화막 계면의 적어도 일부의 면방위가 ＜100＞면으로부터 ＜010＞을 향하여 1~4° 경사진 것을 특징으로 하는 반도체 장치.
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