JP2749030B2 - 電界効果トランジスタおよびその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、超平滑面を必要と
する電界効果トランジスタ及びその製造方法に関する。

【０００２】

【従来の技術】近年、ヘテロ界面の平滑化は、更に微細
化されたサイズを持つ量子素子やＭＯＳトランジスタな
どの次世代電子素子のために、精力的に研究されてい
る。

【０００３】以下、図面を参照しながら、従来のＭＯＳ
型電界効果トランジスタのヘテロ界面を説明する。な
お、本願明細書において、「ＭＯＳ」は、金属／酸化膜
／半導体の３層構造に限定されず、広く、導電体／絶縁
膜／半導体の３層構造を含むものとする。

【０００４】図４（ａ）〜（ｃ）は、従来のシリコン／
酸化膜の界面を形成する過程を示す断面図である。

【０００５】図４（ａ）は、ＭＯＳ型電界効果トランジ
スタのゲート絶縁膜形成前のシリコン基板７０の断面を
示している。一般に、シリコン基板の表面には、スライ
シングや研磨等による種々の損傷を受けた加工層（厚
さ：約１００ｎｍ〜５００ｎｍ）が形成されている。こ
のような加工層は、ウェット酸化によってシリコン基板
の表面に熱酸化膜を形成し、その熱酸化膜をフッ酸等で
除去することにより、取り除かれる。ウェット酸化の前
に、シリコン基板の表面から有機物などを除去するた
め、ＲＣＡ洗浄がシリコン基板に対して施される。図４
（ａ）は、上記熱酸化膜を除去した直後におけるシリコ
ン基板７０の表面の様子を示している。

【０００６】ウェット酸化の酸化速度は速いので、ウェ
ット酸化は極薄ゲート絶縁膜の形成には適さない。この
ため、極薄ゲート絶縁膜の形成には、乾燥雰囲気中で熱
酸化を施すドライ酸化が有利と考えられるが、ドライ酸
化によって形成されたゲート絶縁膜には絶縁耐圧が低い
という問題も指摘されている。そのような耐圧劣化の原
因は、ゲート絶縁膜とシリコン基板との界面における凹
凸によるものと考えられる（例えば、M.Niwa et al, J.
Electrochem. Soc., １３９(１９９２)９０１）。

【０００７】次に、図４（ｂ）に示されるように、ドラ
イ酸化によってゲート絶縁膜（厚さ：１０ｎｍ）７１が
形成される。このドライ酸化は、電気炉を用いて乾燥酸
素雰囲気中で９００℃程度の温度にシリコン基板を加熱
することにより行われる。ゲート絶縁膜７１からピンホ
ールなどの酸化膜欠陥を除去するため、更に、乾燥窒素
中にて９５０℃、２０ｍｉｎのアニール処理を施した。

【０００８】ゲート絶縁膜７１とシリコン基板７０との
界面７２に凹凸が形成される機構は、現在十分には解明
されていないが、界面の凹凸形成に、酸化種のサイズ効
果及び酸化膜中のシラノール基が大きく関与していると
考えられる。

【０００９】ドライ雰囲気中のＯ₂はウェット雰囲気中
のＨ₂Ｏにくらべてそのサイズが大きい。また、構造緩
和剤として機能し得るシラノール基がドライ雰囲気中に
は存在しない。このため、酸化種（Ｏ₂）は、シリコン
表面の格子位置に存在するシリコンに対してランダム
（一様）に結合することなく、正味のボンド長が最も長
い(１１１)ファセット面から内部に侵入し、そこでシリ
コン原子と反応すると考えられる。このため、ドライ酸
化の場合、シリコン表面の特定部分に酸化種侵入経路が
形成され、その経路から優先的に酸化が進むと考えられ
ている。このため、ドライ酸化によれば、酸化膜とシリ
コン基板との界面に凹凸が形成されやすくなる。

【００１０】ドライ酸化により形成された酸化膜の場
合、デバイ長は約１５ｎｍであるので、本実施例の場合
大半がその機構が解明されていない酸化の初期過程領域
で膜形成の最終段階、即ちシリコン酸化膜界面付近の酸
化膜形成はDeal-Groveの反応律則にのっとって行われ
る。

【００１１】以上のことから、図４（ｂ）に示される比
較的大きなシリコン基板表面の凹凸は、(１１１)ファセ
ットのような比較的入りやすい経路から酸化種が優先的
に入り込みシリコン原子との反応が促進された結果生成
されたと理解される。

【００１２】ドライ酸化前のシリコン基板７０の表面に
は、図４（ａ）に示されるように、比較的に小さな凹凸
が存在し、種々の微細な結晶面が表面に現れている。結
晶面の酸化速度は、面方位に応じて異なるため、図４
（ｂ）に現れる酸化膜界面７２は、大きな凹凸と小さな
凹凸の組み合わされた複雑な形状を持つことになる。

【００１３】ゲート絶縁膜が形成された後、図４（ｃ）
に示すように、ゲート電極として機能するポリシリコン
層７３をゲート絶縁膜７１上に堆積し、ＭＯＳ構造を形
成する。このようにして形成した絶縁膜／シリコン基板
界面凹凸のｒｍｓ値は、透過型電子顕微鏡による断面観
察によれば、約１.５ｎｍである。

【００１４】

【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、界面凹凸が原因となり反転層中の走行電
子が散乱され、素子の応答速度が抑制されるという問題
点がある。上記ＭＯＳ構造を用いて、ＭＯＳ型電界トラ
ンジスタを作製し、動作させると、シリコン基板７０の
うちゲート酸化膜７１に近接する部分（シリコン基板７
０の表面付近）に、反転層７４が形成される。反転層７
４には高い電界が形成され、反転層７４中の電子７５
は、高速で反転層７４中を走行する。この際、シリコン
表面の凹凸によって電子７５が散乱され、電子の電界効
果移動度が低下してしまう。

【００１５】本発明は上記課題を解決するためになされ
たものであり、その目的とするところは、走行電子の界
面散乱を低減することにより、素子特性を向上させた電
界効果トランジスタ及びその製造方法を提供することに
ある。

【００１６】

【課題を解決するための手段】本願発明の電界効果トラ
ンジスタは、ソース領域及びドレイン領域と、該領域間
に位置するチャネル領域とを含む半導体基板と、該半導
体基板の少なくとも該チャネル領域上に形成されたゲー
ト絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極
とを備えた電界効果トランジスタであって、該半導体基
板の表面は、結晶学的に平滑な面を持つ複数のテラス
と、該複数のテラスの境界部に位置する少なくとも一つ
のステップとを含んでおり、該ステップは、実質的にチ
ャネル長方向に沿って延びており、そのことにより上記
目的が達成される。

【００１７】動作時において、前記チャネル領域中に生
じた電荷は、前記半導体基板の前記チャネル長方向に沿
って移動するように、前記ソース領域、チャネル領域及
びドレイン領域が配置されていることが好ましい。

【００１８】前記ステップの５０％以上は、Ａステップ
から形成されていることが好ましい。

【００１９】ある好ましい実施形態では、前記半導体基
板は、零ではないミスオリエンテーション角を有する
（００１）シリコン基板である。

【００２０】ある好ましい実施形態では、前記ミスオリ
エンテーション角が０度より大きく、４度より小さい。

【００２１】前記ステップのうち、前記チャネル領域を
横切るものの数が、２０個以下であることが好ましい。

【００２２】ある好ましい実施形態では、前記複数のテ
ラスのそれぞれの上には、前記チャネル長方向に延びる
ダイマー列が形成されている。

【００２３】ある好ましい実施形態では、前記ステップ
は実質的にＡステップからなる。

【００２４】ある好ましい実施形態では、前記半導体基
板は、４度より大きく、１５度より小さいミスオリエン
テーション角を有する（００１）シリコン基板である。

【００２５】ある好ましい実施形態では、前記チャネル
領域は、前記ステップの肩部分に形成された量子細線で
あり、該量子細線の幅は１０ｎｍ以下である。

【００２６】ある好ましい実施形態では、前記複数のテ
ラスのうち任意のテラス上には、そのテラスに隣接する
テラス上に形成されたダイマー列に直交するダイマー列
が形成されている。

【００２７】ある好ましい実施形態では、前記半導体基
板は、シリコンから形成されており、前記ゲート絶縁膜
は、熱酸化膜から形成されている。

【００２８】前記熱酸化膜の厚さは４ｎｍ以下であるこ
とが好ましい。

【００２９】ある好ましい実施形態では、前記熱酸化膜
の上面の形状は、該熱酸化膜の下面の形状と同一であ
る。

【００３０】本発明の電界効果トランジスタの製造方法
は、ソース領域及びドレイン領域と、該領域間に位置す
るチャネル領域とを含む半導体基板と、該半導体基板の
少なくとも該チャネル領域上に形成されたゲート絶縁膜
と、該ゲート絶縁膜上に形成されたゲート電極とを備え
た電界効果トランジスタの製造方法であって、該半導体
基板の表面に、結晶学的に平滑な面を持つ複数のテラス
と、該複数のテラスの境界部に位置する少なくとも一つ
のステップとを形成する表面処理工程と、該半導体基板
の該表面に該ゲート絶縁膜を形成する工程と、該ゲート
絶縁膜上に該ゲート電極を形成する工程と、該ステップ
が実質的にチャネル長方向に沿って延びるように、該ソ
ース領域及びドレイン領域を該半導体基板中に形成する
工程と、を包含し、そのことにより上記目的が達成され
る。

【００３１】ある好ましい実施形態では、前記表面処理
工程が、前記半導体基板を真空中で加熱する工程を包含
する。

【００３２】前記表面処理工程は、１０００℃以上の温
度に加熱することが好ましい。

【００３３】ある好ましい実施形態では、前記ゲート絶
縁膜を形成する工程は、前記半導体基板の前記表面を熱
酸化する工程を含んでいる。

【００３４】前記表面処理工程の後に、前記半導体基板
に素子分離構造を設ける工程を更に包含していてもよ
い。

【００３５】前記半導体基板としては、零ではないミス
オリエンテーション角を有する（００１）シリコン基板
を用いる。

【００３６】ある好ましい実施形態では、前記ミスオリ
エンテーション角が０度より大きく、４度より小さい。

【００３７】ある好ましい実施形態では、前記ステップ
の高さは、シリコン単原子層の厚さに等しい。

【００３８】ある好ましい実施形態では、前記ミスオリ
エンテーション角が４度より大きい。

【００３９】ある好ましい実施形態では、前記ステップ
の高さは、シリコン単原子層の厚さよりも厚い。

【００４０】本発明の半導体基板上のステップの平坦化
方法は、複数のテラスと、該複数のテラスの境界部に位
置するステップとを備えた半導体基板を形成する工程
と、該半導体基板の表面を酸化することにより、該ステ
ップの該境界部から該半導体基板に平行に突出する突起
部のサイズを小さくし、該境界部の凹凸を平坦化する工
程とを包含し、そのことにより上記目的が達成される。

【００４１】前記突起部のサイズは８ｎｍ以下であるこ
とが好ましい。

【００４２】

【発明の実施の形態】以下に、本発明の実施例を説明す
る。

【００４３】（実施例１）以下、図面を参照しながら、
本発明による電界効果トランジスタの実施例を説明す
る。本実施例は、原子的尺度で平坦な絶縁層／半導体界
面を有する。

【００４４】まず、図１（ａ）を参照する。真空中の加
熱清浄化やシリコンのホモエピタキシャル成長により形
成された(００１)清浄表面の斜視図である。図１（ａ）
に示されるように、シリコン基板１０の表面は、複数の
ステップと複数のテラスから形成されている。各テラス
の上面は、（００１）面であり、微視的（原子レベル）
スケールで平滑である。本願明細書では、このような平
滑な面を「結晶学的に平滑な面」を呼ぶ場合がある。

【００４５】上記表面構造は、真空中の加熱清浄化技術
やシリコンのホモエピタキシャル成長技術により形成さ
れる。これらの技術の詳細は、あとで説明する。

【００４６】シリコン基板１０の表面において、各ステ
ップは、隣接する２つのテラスの境界部に形成されてい
る。言い換えると、各ステップを挟んで、相対的に高い
レベルにあるテラス（上側テラス）と、相対的に低いレ
ベルにあるテラス（下側テラス）とが隣接している。本
実施例の場合、図１（ｂ）に明瞭に示されるように、方
向IIに沿ってテラスのレベルは段々に低くなっている。
言い換えると、シリコン基板１０の表面は、巨視的なス
ケールでは、（００１）面から傾斜している。このよう
な表面構造を持つシリコン基板１０は、ミスオリエンテ
ーション基板を用いて準備される。本実施例では、ミス
オリエンテーション角１５が２度の基板（Ｐ型不純物
（ボロン）濃度： 約１０¹⁵ｃｍ^-3）を用いている。

【００４７】本実施例では、各ステップの高さは、シリ
コン単原子層の厚さに相当し、約０.１３６ｎｍであ
る。方向Iに沿って計測した各テラスのサイズは、約１
０〜２０ｎｍである。

【００４８】次に、図１（ｃ）を参照する。方向Iに平
行な直線を横切るステップの数は、方向IIに平行な直線
を横切るステップの数に比較して極めて少ない。ステッ
プは、巨視的スケールでは、方向Iに沿ってまっすく延
びているといえる。言い換えると、本実施例のシリコン
基板１０の上では、平滑な面を持つテラスが、方向Iに
沿って長く延びている。本願明細書では、方向Iを「ス
テップ方向」と呼ぶことがある。

【００４９】次に、ステップとテラスとの関係を説明す
る。各テラスの最表面に位置するシリコン原子は、２量
体（ダイマー）からなる原子配列（ダイマー列）を形成
している。ダイマー列には、第１の方向に沿って延びる
第１のダイマー列１４と、第１の方向に垂直な第２の方
向に沿って延びる第２のダイマー列１３とが含まれる。
１つのテラスには、１種類のダイマー列が形成される。
ステップは、その向きによって、Ａステップ１１及びＢ
ステップ１２の２種類に分けられる。図１（ｃ）に示さ
れるように、Ａステップ１１は、上側テラス上に形成さ
れたダイマー列に平行なステップであり、Ｂステップ１
２は、上側テラス上の形成されたダイマー列に垂直なス
テップである。本実施例では、図示されているように、
ダイマー列１３及び１４が交互に繰り返されるようなテ
ラス構造が形成されている。シリコン基板のミスオリエ
ンテーション角度によっては、ダイマー列１３及び１４
の何れか一方のみが表面に形成される場合がある（実施
例２を参照）。

【００５０】次に、図１（ａ）に示されるような表面構
造を持ったシリコン基板１０を作製する工程を詳細に説
明する。

【００５１】まず、シリコン基板の表面から有機物など
を除去するため、ＲＣＡ洗浄をシリコン基板に対してほ
どこす。次に、ウェット酸化によってシリコン基板の表
面に熱酸化膜を形成した後、その熱酸化膜をフッ酸等で
除去する。こうすることにより、シリコン基板の「加工
層」が除去される。この段階では、シリコン基板の表面
には、微細凹凸が不規則に形成されている。

【００５２】次に、シリコン基板を超高真空チャンバ内
にセットし、チャンバ内の圧力を約４〜６×１０^-9Ｐａ
に減圧する。次に、短時間加熱法でシリコン基板を急速
に加熱し、約１〜５秒間程度で１１５０〜１２５０℃に
まで昇温する。その後、徐々に室温近くの温度にまで冷
却する。冷却の課程でシリコン基板表面におけるシリコ
ンが再配列し、（２×１）構造が形成される。シリコン
基板の主面が（００１）面からオフしていると、ステッ
プのある平坦な複数のテラスを持つ構造が形成される。
チャンバ内からシリコン基板を取り出すと、シリコン基
板の表面に飛来した大気中の酸素分子が表面に吸着し、
表面に薄い自然酸化膜を形成する。

【００５３】上記方法を加熱清浄化法と呼ぶことにす
る。真空下での加熱に代えて、酸素雰囲気中で紫外線照
射を行いながらシリコン基板を加熱しても、同様の（２
×１）構造を形成できる。これらの表面処理方法は、特
開平5-243266号公報や特開平6-151395号公報に記載され
ている。

【００５４】また、ホモエピタキシャル成長技術を用い
て、オフ基板上にエピタキシャル成長層を設けても、そ
の表面にステップのある平坦な複数のテラスを持つ構造
を形成することができる。本願明細書では、このような
ホモエピタキシャル成長工程も「表面処理工程」に含め
ることとする。

【００５５】このようにして、図１（ａ）に示されるよ
うな表面構造を持ったシリコン基板１０を準備した後、
シリコン基板１０の表面を熱酸化する。シリコン基板１
０の表面に自然酸化膜が厚く形成された場合は、できる
かぎり、それを除去しておくことが好ましい。上記熱酸
化は、ドライ酸化で行われる。より詳細には、電気炉で
乾燥酸素雰囲気中においてシリコン基板１０を９００℃
程度の温度に加熱することにより、厚さ５ｎｍの酸化膜
１６をシリコン基板１０上に形成する。熱酸化に引続
き、ピンホールなどの酸化膜欠陥を除去するために乾燥
窒素中にて９５０℃、２０ｍｉｎのアニール処理を施
す。

【００５６】上記熱酸化は、酸化膜／シリコン界面から
シリコン基板１０の内部に向かって進行する。一般に
は、形成される熱酸化膜が厚くなるにつれて、初期過程
→反応律則→拡散律則というように、酸化膜形成機構は
変化してゆく。しかし、本実施例の場合、最終的に形成
する酸化膜の厚さが極めて薄いため、初期過程で酸化膜
の形成は完了する。

【００５７】本実施例によれば、シリコン基板１０の表
面が原子的に平坦な面、すなわち、（００１）テラス面
から構成されているため、従来例において生じたと考え
られる特定の酸化種侵入経路は発生しにくい。そのた
め、酸化種は均一にシリコン表面原子と反応するので、
従来例に比べて、酸化膜／シリコン界面には不規則な凹
凸が形成されにくい。

【００５８】上記熱酸化によって、熱酸化前のシリコン
基板１０の表面のステップ形状１７を反映した形態を持
つ酸化膜１６が形成される。これは、熱酸化が表面の位
置によらず均一に進行し、その結果、位置によらず均一
な厚さを持つ酸化膜が形成されたことを意味している。
酸化膜１６の形態が、下地シリコンのステップ形状１７
を保存する現象は、酸化膜１６が薄いほど顕著である。
従来の方法によって、厚さが約４ｎｍ以下の熱酸化膜を
形成すると、熱酸化膜の厚さが不均一となり、局所的に
薄くなりすぎる部分が形成される結果、その部分から絶
縁破壊が生じるおそれが強かった。これに対して、本発
明によれば、薄い熱酸化膜が均一な厚さを有するように
形成される利点がある。従って、本発明の方法は、熱酸
化膜の厚さが約４ｎｍ以下の場合に特に顕著な効果をも
たらすといえる。

【００５９】なお、本発明者による実験から、方向IIに
平行なステップの長さ及び数が熱酸化によって減少する
ことがわかった。従って、本発明は、ゲート絶縁膜とし
て熱酸化膜を用いる場合に特に好ましい効果をもたら
す。

【００６０】次に、酸化膜１６上にゲート電極として機
能するポリシリコン（厚さ：２００ｎｍ）１８を堆積
し、ＭＯＳ構造を形成する。ゲート電極に所定値の電圧
を印加すると、従来例と同様に、酸化膜／シリコン界面
のシリコン側に、薄い反転層（厚さ：４ｎｍ）１９が形
成される。より詳細には、反転層無いの電子は、酸化膜
／シリコン界面から深さ０．４ｎｍ程度の位置にピーク
を持った分布を示す。

【００６１】ＭＯＳ型電界効果トランジスタを作製する
には、ソース領域及びドレイン領域とチャネル領域とを
シリコン基板１０の表面近傍に形成する必要がある。本
願発明では、反転層中の電子の走行方向が図１（ｃ）に
示される矢印２０の方向に一致するようにソース領域及
びドレイン領域（Ｎ型不純物濃度：１０²⁰ｃｍ^-3）を形
成する。ソース領域及びドレイン領域は、図１（ｃ）に
は示されていない。

【００６２】次に、図５を参照する。図５は、ＭＯＳ型
電界効果トランジスタにおける、シリコン表面のステッ
プ構造とソース領域及びドレイン領域との配置関係を示
している。本実施例では、ステップ方向と電子の走行方
向とは平行になっている。

【００６３】図５のテラス１００ａ〜１００ｅのうち、
例えばテラス１００ｃの表面をソース領域からドレイン
領域に向かって走行する電子は、テラス１００ｂ側のス
テップ（特に、テラス１００ｂとテラス１００ｃとの境
界部からステップ方向に対して垂直な方向に突出した部
分）で散乱を受ける。しかし、この突出したステップの
サイズは、たかだか数原子層の厚さに相当する大きさし
か持たないため、電子の移動が大きく妨げられることは
ない。しかし、上側テラスから下側テラスに突出するス
テップのサイズや数は少ないほうが、電子の散乱は少な
くなるので好ましいことは言うまでもない。

【００６４】Ａステップ付近では、電子は殆ど散乱され
ずに走行するが、Ｂステップ付近ではその複雑な２次元
ステップ形状により電子は散乱され易くなると予想され
るが、酸化後のＢステップの複雑に入り組んだ形態は、
点線で示した酸化前の表面形態２１よりもやや均された
酸化膜界面形態２３になり、電子の走行方向２０に対し
て２次元的な酸化膜界面凹凸の頻度が少なくなる傾向を
示す。

【００６５】各ステップの高さは、シリコン(００１)面
の単原子層の厚さに相当するので、シリコン基板表面に
垂直な方向（深さ方向）に沿った凹凸のサイズはせいぜ
い０．３６ｎｍであるので、走行する電子は、このラフ
ネスを感じない。

【００６６】一方、ステップ方向（矢印２０）に対して
直角の方向（矢印２２の方向）に電子を走行させた場
合、常に単原子ステップ段差に基づく階段状のラフネス
を感じながら走行するので、前者の場合に比べて散乱確
率が大きくなる。

【００６７】図１（ｄ）は、熱酸化膜厚が５ｎｍの場合
の酸化膜／シリコン界面のラフネスと室温における反転
層中の電子移動度（電子の電界効果移動度μ_e）の測定
結果を示したものである。

【００６８】本発明によるヘテロ界面形成方法を用いた
場合を通常のウェット洗浄による界面形成方法と比較し
て示した。図１（ｄ）の□はウェット洗浄によりSi(０
０１)表面を処理した場合（図４に相当）、○は真空加
熱清浄化し、Si(００１)-２×１再配列表面を熱酸化
し、ステップ高さの大きい方向に電子を走行させた場合
（図１（ｃ）２２の方向に相当）、そして●は真空加熱
清浄化し、Si(００１)-２×１再配列表面を熱酸化し、
ステップ高さの小さい方向に電子を走行させた場合（図
１（ｃ）２０の方向に相当）をそれぞれ示す。ウェット
洗浄表面を酸化した場合に比べて２×１再配列表面を熱
酸化した場合、移動度は大幅に向上する。

【００６９】そして、２×１再配列表面を熱酸化し、ス
テップ段差の小さい方向に電子を走行させた場合にはさ
らに電子移動度の向上が確認された。

【００７０】以上の結果は、室温における測定結果であ
ったが、基板温度を冷却した場合にはフォノン散乱が抑
制され、走行する電子が界面部分に押し寄せられるの
で、この改善効果がより顕著になる。

【００７１】以上のように、本発明において対向するソ
ース、ドレインの配置に関して反転層中の電子の走行方
向をステップが走る方向と平行にすることにより、シリ
コン-酸化膜界面部での電子散乱を低減することが可能
となり、必ずしもミスオリエンテーション角１５が小さ
い基板を用いなくても界面散乱は抑制される。このよう
に、高い垂直電界強度のもとではシリコン-酸化膜界面
ラフネス散乱による界面移動度の低下が抑制される。

【００７２】以上は、シリコン基板表面の面方位が(０
０１)の場合についてであったが、その他の面方位の場
合でも同様の事が成立ち、シリコン(１１１)面の場合や
本発明の実施例２で示すようにステップ段差が大きい場
合には本発明の効果が顕著に現れる。

【００７３】また本実施例では、シリコン基板を用いた
電界効果トランジスタについて説明したが、例えばＧａ
Ａｓ基板を用いた電界効果トランジスタについても応用
が可能である。またミスオリエンテーション角１５は２
度としているが、図１（ａ）示すステップを得るために
は、０度より大きく、４度より小さいことが好ましい。

【００７４】（実施例２）以下、図面を参照しながら、
本発明による電界効果トランジスタの第２の実施例を説
明する。

【００７５】図２（ａ）は、本実施例に使用するシリコ
ン基板３０の表面を示している。本実施例では、実施例
１のシリコン基板１０に比較して、ミスオリエンテーシ
ョン角度の大きい(００１)基板を使用している。シリコ
ン基板３０のミスオリエンテーション角３１は、８度で
ある。図２（ａ）に示す(００１)清浄表面も、前述の真
空中の加熱清浄化やシリコンのホモエピタキシャル成長
により形成される。

【００７６】シリコン基板３０の表面は、ミスオリエン
テーション角３１により規定されたテラス３４、３５、
及び３６とステップ３２及び３３とから形成されてい
る。

【００７７】シリコン(００１)表面のステップ３２及び
３３は、テラス３４、３５、及び３６を分離する。これ
らのステップ３２及び３３は、テラス３４、３５、及び
３６上に形成された最表面シリコン原子の２量体（ダイ
マー）で構成されたダイマー列３７、３８、３９に平行
に走る。ミスオリエンテーション角３１が比較的大きい
為、形成されるステップＡは、ステップで、各ステップ
の高さは２原子層の厚さ程度である。ステップとステッ
プとの間隔（テラスの幅）は、ミスオリエンテーション
角３１に依存する。本実施例におけるステップとステッ
プとの間隔（テラスの幅）は、４．５ｎｍ程度である。
もし、ミスオリエンテーション角３１を１０度にする
と、ステップとステップとの間隔（テラスの幅）は、
１．６ｎｍ程度になる。

【００７８】本実施例のシリコン基板３０の表面には、
ダイマー列と垂直に走るＢステップがほとんど存在しな
い。ここでは、「ダイマー列と平行なＡステップと垂直
なＢステップとが交互に配置され、各々のテラス上には
ダイマー列が交互に直角に存在する形態」は観察されな
い。

【００７９】図２（ａ）に示されるような表面構造を持
ったシリコン基板３０を準備した後、シリコン基板３０
の表面を洗浄し、その後、熱酸化する。この酸化は、ド
ライ酸化で行われる。より詳細には、電気炉で乾燥酸素
雰囲気中において９００℃程度の温度に加熱することに
より、厚さ５ｎｍの酸化膜４０を形成する。引続き、ピ
ンホールなどの酸化膜欠陥を除去するために乾燥窒素中
にて９５０℃、２０ｍｉｎのアニール処理を施す。

【００８０】上記熱酸化は、酸化膜／シリコン界面から
シリコン基板３０の内部に向かって進行する。一般に
は、形成される熱酸化膜が厚くなるにつれて、初期過程
→反応律則→拡散律則というように、酸化膜形成機構は
変化してゆく。しかし、本実施例の場合、最終的に形成
する酸化膜の厚さが極めて薄いため、初期過程で酸化膜
の形成は完了する。

【００８１】本実施例によれば、シリコン基板３０の表
面が原子的に平坦な面から構成されているため、従来例
において生じたと考えられる特定の酸化種侵入経路は発
生しにくい。そのため、酸化種は均一にシリコン表面原
子と反応するので、従来例に比べて、酸化膜／シリコン
界面には不規則な凹凸が形成されにくい。

【００８２】上記熱酸化によって、熱酸化前のシリコン
表面に存在したステップ形状４１を反映した形態を持つ
酸化膜４０が形成される。酸化膜の形態が、下地シリコ
ンのステップ形状４１を保存する現象は、酸化膜が薄い
場合に顕著である。

【００８３】次に、酸化膜４０上にゲート電極として機
能するポリシリコン４２を堆積し、ＭＯＳ構造を形成す
る。ゲート電極に所定値の電圧を印すると、従来例と同
様に、酸化膜／シリコン界面のシリコン側に、薄い反転
層４３が形成される。

【００８４】ＭＯＳ型電界効果トランジスタを作製する
には、ソース領域及びドレイン領域とチャネル領域とを
シリコン基板３０の表面近傍に形成する必要がある。本
願発明では、反転層中の電子の走行方向が図２（ｃ）に
示される矢印４４の方向に一致するようにソース領域及
びドレイン領域を形成する。ソース領域及びドレイン領
域は、図２（ｃ）には示されていない。

【００８５】Ａステップ付近では、電子は殆ど散乱され
ずに走行するが、形状の複雑なＢステップが存在しない
ため、電子が散乱される要因はほとんどない。

【００８６】各ステップの高さは、シリコン(００１)面
の２原子層の厚さに相当するので、シリコン基板表面に
垂直な方向（深さ方向）に沿った凹凸のサイズは０．２
７ｎｍである。

【００８７】ステップ方向（矢印４４の方向）に電子を
走行させた場合、走行電子はラフネスを感じずに走行す
るので、散乱確率は著しく小さい。これに対して、ステ
ップ方向（矢印４４の方向）に対して直角の方向（矢印
４５の方向）に電子を走行させた場合、２原子ステップ
段差に基づく階段状のラフネスを感じながら走行するの
で、前者の場合に比べて散乱確率が大きくなる。

【００８８】高さの大きなステップが形成されたシリコ
ン表面を酸化し、反転層中のキャリアの伝播方向とステ
ップ方向とを一致させることにより、図２（ｄ）に示す
ような構造が得られる。この構造によれば、ステップの
肩の部分（シャープエッジ）にキャリアを閉じ込めさ
せ、一次元の量子細線を形成することも可能となる。こ
れは、ステップの肩部分に電界集中が生じ、それによっ
て、その部分に選択的に反転層が形成されるからであ
る。このような量子細線を形成するには、ステップは、
４〜８原子程度に相当する高さを持つことが必要であ
る。ソース領域とドレイン領域との間に、このような量
子細線を形成すれば、量子細線トランジスタが作製され
る。

【００８９】以上のように、本発明においては対向する
ソース、ドレインの配置に関して反転層中の電子の走行
方向をステップが走る方向と平行にすることにより、シ
リコン-酸化膜界面での電子の散乱を低減することが可
能となる。このことにより高い垂直電界強度のもとでは
シリコン-酸化膜界面ラフネス散乱による界面移動度の
低下が抑制される。以上は、シリコン基板表面の面方位
が(００１)の場合についてであったが、その他の面方位
の場合でも同様の結果が得られることは言うまでもな
い。また基板のミスオリエンテーション角は、４度以上
１５度以下であることが好ましい。

【００９０】（実施例３）以下、図面を参照しながら、
本発明による電界効果トランジスタの第３の実施例を説
明する。

【００９１】図３（ａ）は、本実施例に使用するシリコ
ン基板５０の表面を示している。本実施例では、実施例
１のシリコン基板１０に比較して、ミスオリエンテーシ
ョン角度の小さい(００１)基板を使用している。シリコ
ン基板５０のミスオリエンテーション角５１は、ほとん
どゼロ度（０．２度以下）である。図３（ａ）に示す
(００１)清浄表面も、前述の真空中の加熱清浄化やシリ
コンのホモエピタキシャル成長により形成される。以
下、本発明の一実施例の原子的に平坦なＭＯＳＦＥＴに
ついて、図面を参照しながら説明する。

【００９２】ステップ５２はテラス上に形成された最表
面シリコン原子の２量体（ダイマー）で構成された原子
配列（ダイマー列）５５に平行に走るステップである。
ミスオリエンテーション角５１がきわめて小さい為、形
成されるステップ５２は表面上の広範囲において殆ど存
在しないが、ＢステップとAステップとが交互に配置さ
れる。また、各々のテラス上にはダイマー列５５、５６
が交互に直角に存在する。ステップとステップとの間の
間隔（テラスの幅）は、４０ｎｍ程度になる。そのた
め、チャネル長が１００ｎｍ程度以下のトランジスタの
場合、ソース領域からドレイン領域まで電子が移動する
間に、電子が出会うステップは、多くとも、２個以下で
ある。

【００９３】図３（ａ）に示されるような表面構造を持
ったシリコン基板５０を準備した後、シリコン基板５０
の表面を洗浄し、その後、熱酸化する。この酸化は、ド
ライ酸化で行われる。より詳細には、電気炉で乾燥酸素
雰囲気中において９００℃程度の温度に加熱することに
より、厚さ５ｎｍの酸化膜５７を形成する。引続き、ピ
ンホールなどの酸化膜欠陥を除去するために乾燥窒素中
にて９５０℃、２０ｍｉｎのアニール処理を施す。

【００９４】上記熱酸化は、酸化膜／シリコン界面から
シリコン基板５０の内部に向かって進行する。一般に
は、形成される熱酸化膜が厚くなるにつれて、初期過程
→反応律則→拡散律則というように、酸化膜形成機構は
変化してゆく。しかし、本実施例の場合、最終的に形成
する酸化膜５７の厚さが極めて薄いため、初期過程で酸
化膜の形成は完了する。

【００９５】本実施例によれば、シリコン基板５０の表
面が原子的に平坦な面から構成されているため、従来例
において生じたと考えられる特定の酸化種侵入経路は発
生しにくい。そのため、酸化種は均一にシリコン表面原
子と反応するので、従来例に比べて、酸化膜／シリコン
界面には不規則な凹凸が形成されにくい。

【００９６】上記熱酸化によって、熱酸化前のシリコン
表面に存在したステップ形状６０を反映した形態を持つ
酸化膜５７が形成される。酸化膜５７の形態が、下地シ
リコンのステップ形状６０を保存する現象は、酸化膜５
７が薄い場合に顕著である。

【００９７】次に、酸化膜５７上にゲート電極として機
能するポリシリコン５８を堆積し、ＭＯＳ構造を形成す
る。ゲート電極に所定値の電圧を印すると、酸化膜／シ
リコン界面のシリコン側に、薄い反転層５９が形成され
る。

【００９８】ＭＯＳ型電界効果トランジスタを作製する
には、ソース領域及びドレイン領域とチャネル領域とを
シリコン基板５０の表面近傍に形成する必要がある。本
実施例においてはミスオリエンテーション角５１がきわ
めて小さいので、きわめて平坦な界面が形成される。矢
印６１は反転層中の電子の走行方向を示したもので、こ
の場合、シリコン-酸化膜界面部分のステップが殆ど存
在しないので界面の平坦性はきわめて優れている。仮に
ステップが存在したとしても高々シリコン(００１)面の
単原子ステップ（高さ０.１３６ｎｍ）であるので、走
行する電子はこのステップによるラフネスを感じない。
従って、電子の走行方向は基板のミスオリエンテーショ
ンの方向に依存せず、界面付近では電子が散乱される要
因は見あたらない。このようにして対向するソース、ド
レインを表面上の任意の方向に形成しても界面移動度
に、常に高い値を示す。矢印６１は反転層中の電子の走
行方向を示している。

【００９９】以上のように、本発明においては基板のミ
スオリエンテーション角がきわめて零に近いシリコンを
用いることにより、反転層中の電子の走行方向はステッ
プが走る方向に依存することなく任意の２次元平面上の
シリコン-酸化膜界面での電子散乱を低減することが可
能となる。このことにより高い垂直電界強度のもとで、
シリコン-酸化膜界面ラフネス散乱による界面移動度の
低下が抑制される。このため、二次元電子ガスによるト
ランジスタが実現される。

【０１００】以上のことは、シリコン基板表面の面方位
が(００１)の場合についてであったが、その他の面方位
の場合でも同様の結果が得られることは言うまでもな
い。

【０１０１】（実施例４）以下に本発明による電界効果
トランジスタの実施例を説明する。本実施例では、一つ
のシリコン基板上に複数の電界効果トランジスタが形成
され、これらのトランジスタが相互に電気的に分離され
る。

【０１０２】以下に、図６〜図１０を参照しながら、本
実施例の製造方法を説明する。

【０１０３】まず、図６のステップＳ１でシリコン基板
の表面に「キー」を形成する。ここで、キーとは、マス
クアライメントに必要なマーク（目印）として機能する
特定の形状を持った凹部である。キーは、シリコン基板
の向き（オリエンテーション）が特定され得るような形
状を持ち、チップの外周辺部等に形成される。キーの形
状として、例えば、十文字が使用され得る。

【０１０４】図７（ａ）〜（ｅ）は、キー形成プロセス
を示す工程断面図である。

【０１０５】図７（ａ）に示されるように、シリコン基
板２０１上に熱酸化膜（厚さ：２５ｎｍ）２０２を形成
した後、熱酸化膜２０２上にシリコンナイトライド膜
（厚さ：５０ｎｍ）２０３を堆積する。

【０１０６】次に、図７（ｂ）に示されるように、キー
の位置及び形状を規定する開口部を持つフォトレジスト
膜２０４を、公知のリソグラフィ工程によってシリコン
ナイトライド膜２０３上に形成する。

【０１０７】次に、図７（ｃ）に示されるように、シリ
コンナイトライド膜２０３のうちフォトレジスト膜２０
４の開口部において露出する部分をエッチングし、熱酸
化膜２０２を部分的に露出させる。こうして、次の局所
熱酸化のためのマスク２０３’が形成される。フォトレ
ジスト膜２０４を除去した後、マスク２０３’で覆われ
た状態のシリコン基板２０１に対して、熱酸化処理を行
う。この熱酸化処理により、図７（ｄ）に示されるよう
に、キーを形成すべき領域に厚さ１２５ｎｍの熱酸化膜
２０５を成長させる。

【０１０８】次に、図７（ｅ）に示されるように、熱酸
化膜２０５を完全に除去し、シリコン基板２０１に凹部
（深さ：５０ｎｍ）２０６を形成する。その後、厚さ１
０ｎｍの酸化膜２０７でシリコン基板２０１を覆う。

【０１０９】以上のプロセスでキー形成工程が完了す
る。

【０１１０】次に、ＣＭＯＳトランジスタを形成する場
合は、シリコン基板２０１中にウェルを形成する。

【０１１１】この後、図６のステップＳ２でＰＮ接合分
離構造を形成した後、ステップＳ３で基板表面を平滑化
する。ステップＳ４で、ゲート絶縁膜を形成した後、ス
テップＳ５で多結晶シリコン膜を堆積する。ステップＳ
６でゲートパターニングを行った後、ステップＳ７でソ
ース／ドレイン領域を形成する。ステップＳ８で層間絶
縁膜を堆積した後、ステップＳ９でコンタクトホールを
層間絶縁膜中に形成する。ステップ１０でコンタクトを
形成する。

【０１１２】以下、ステップＳ２〜Ｓ１０の工程を図８
（ａ）〜（ｅ）を参照して説明する。

【０１１３】まず、図８（ａ）に示されるように、シリ
コン基板２０１において、ソース／ドレイン及びチャネ
ル領域が形成される領域（活性領域）を選択的にレジス
ト２１０で覆った後、レジスト２１０で覆われていない
領域（分離領域）に対して、Ｐ型不純物イオンを注入す
る。このイオン注入は、各トランジスタ素子を電気的に
分離するためのＰ型不純物拡散領域２１１を形成するた
めに行う。注入条件は、ドーズ量が７．５×１０¹²ｃｍ
^-2のボロン（Ｂ）イオンを１８０ｋｅＶで注入した後、
３．５×１０¹³ｃｍ^-2のフッ化ボロン（ＢＦ₂）イオン
を６０ｋｅＶで注入する。

【０１１４】次に、レジスト２１０を除去した後、実施
例１で説明した方法によってシリコン基板の表面を平滑
化する。この平滑化工程によっても、前記キーの形状
（図８において不図示）は保存される、その後、図８
（ｂ）に示されるように、熱酸化によって絶縁膜２１２
を形成した後、多結晶シリコン膜２１３を絶縁膜２１２
上に堆積する。多結晶シリコン膜２１３及び絶縁膜２１
２をパターニングすることによって、ゲート絶縁膜２１
２’を介してチャネル領域上に位置するゲート電極２１
３’を形成する。

【０１１５】こうしてＭＯＳ構造を形成した後、素子分
離のためのトレンチ（幅５００ｎｍ、深さ１０００ｎ
ｍ）を形成しても良い。トレンチ分離を行う場合は、前
述のＰ型不純物イオンの注入は必要ない。

【０１１６】次に、ソース／ドレイン形成のためのレジ
スト２１４をシリコン基板２０１上に形成した後、Ｎ型
不純物イオンをシリコン基板２０１に注入して、ソース
／ドレイン領域２１５を形成する。この後、ゲート電極
２１３’を覆うように層間絶縁膜２１８を堆積する。層
間絶縁膜２１８としては、例えば、１００ｎｍのＮＳＧ
膜２１６上に７００ｎｍのＢＰＳＧ膜２１７を形成した
ものを用いてもよい。ＢＰＳＧ膜２１７は、８５０℃６
０分間の熱処理によって、平坦化される。

【０１１７】次に、ソース／ドレイン領域２１５に到達
するコンタクトホールを層間絶縁膜２１８に形成した
後、公知のメタライゼーション技術によってソース／ド
レインコンタクトを形成する。

【０１１８】図９は、本発明によりＮ型のＭＯＳトラン
ジスタ２２１とＰ型のＭＯＳトランジスタ２２２をシリ
コン基板２０１に形成した半導体装置のの断面構成を模
式的に示している。Ｐ型のＭＯＳトランジスタ２２２
は、シリコン基板２０１に形成されたＮ型ウェル上に形
成される。

【０１１９】図１０は、図９の半導体装置の改良例の断
面構成を示している。図１０の半導体装置が図９の半導
体装置から異なる点は、ＰＮ接合分離構造２１１に代え
てトレンチ分離構造２２７が用いられていることにあ
る。トレンチ分離構造２２７は、シリコン基板２０１の
表面に形成された溝と、その溝の表面に形成された酸化
膜２２５と、溝を埋める絶縁膜とから構成されている。

【０１２０】

【発明の効果】以上のように本発明によれば、真空中の
加熱清浄化やシリコンのホモエピタキシャル成長により
形成された(００１)清浄表面反転層中の電子の走行方向
をステップが走る方向と平行にすることにより、シリコ
ン-酸化膜界面においてより散乱を低減することができ
る。このことにより高い垂直電界強度のもとではシリコ
ン-酸化膜界面ラフネス散乱による界面移動度の低下が
抑制される。本発明の原子的に平坦な金属-絶縁物-半導
体電界効果トランジスタのヘテロ界面形成方法を用いる
ことにより走行キャリアの界面散乱低下を抑制したMOS
デバイスの高速化やシリコン量子細線の実現が可能とな
る。

【図面の簡単な説明】

【図１】（ａ）〜（ｃ）は本発明の実施例における金属
-絶縁物-半導体電界効果トランジスタのヘテロ界面形成
方法の構造図を説明する図、（ｄ）は本発明の実施例に
おけるヘテロ界面形成方法による効果を電気特性から示
した測定結果を示す図

【図２】（ａ）〜（ｃ）は本発明の実施例における金属
-絶縁物-半導体電界効果トランジスタの構造図を説明す
る図、（ｄ）は量子細線を示す断面図

【図３】（ａ）〜（ｃ）は本発明の実施例における金属
-絶縁物-半導体電界効果トランジスタのヘテロ界面形成
方法の構造図を説明する図

【図４】（ａ）〜（ｃ）は従来のヘテロ界面形成の処理
手順を説明する図

【図５】本発明のＭＯＳ電界効果トランジスタの構成上
面図

【図６】本発明による半導体装置の製造方法の実施例の
フローチャート

【図７】（ａ）〜（ｅ）は、キー形成プロセスを示す工
程断面図

【図８】本発明による半導体装置の製造方法の実施例の
工程断面図

【図９】Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトランジ
スタをシリコン基板に形成した半導体装置の構成を示す
断面図

【図１０】図９の半導体装置の改良例の構成を示す断面
図

【符号の説明】

１０ シリコン(００１)基板 １１ シリコン(００１)表面上のダイマー列と平行に走
るステップ（Aステップ） １２ シリコン(００１)表面上のダイマー列と垂直に走
るステップ（Bステップ） １３、１４ シリコン(００１)表面上のダイマー列 １５ シリコン基板１０のミスオリエンテーション角 １６ 熱酸化膜 １７ 下地のステップ形状 １８ ゲートポリシリコン １９ 酸化膜-シリコン界面の反転層 ２０ 反転層中の電子の走行方向 ２１ 酸化前の表面形態 ２２ 酸化膜界面形態 ３０ シリコン(００１)基板 ３１ シリコン(００１)基板のミスオリエンテーション
角 ３２、３３ シリコン(００１)表面上のダイマー列
と平行に走るステップ（Aステップ） ３４、３５、３６ シリコン(００１)表面上のテラ
ス ３７、３８、３９ シリコン(００１)表面上のダイ
マー列 ４０ 熱酸化膜 ４１ 下地のステップ形状 ４２ ゲートポリシリコン ４３ 酸化膜-シリコン界面の反転層 ４４、４５ 反転層中の電子の走行方向 ５０ (００１)清浄表面を有するシリコン基板 ５１ ミスオリエンテーション角 ５２ シリコン(００１)表面上のステップ ５３、５４ テラス ５５、５６ 最表面シリコン原子のダイマーで構成
されたダイマー列 ５７ 熱酸化膜 ５８ ゲートポリシリコン ５９ 反転層 ６０ 下地のシリコン表面形態 ６１ 反転層中の電子の走行方向 ７０ シリコン基板 ７１ 従来法によるプロセス処理で形成したゲート酸化
膜 ７２ シリコン酸化膜界面 ７３ ポリシリコン電極 ７４ 反転層 ７５ 反転層中の走行電子

Claims (24)

(57)【特許請求の範囲】
1. 【請求項１】 ソース領域及びドレイン領域と、該領域
   間に位置するチャネル領域と、を含む半導体基板と、 該半導体基板の少なくとも該チャネル領域上に形成され
   たゲート絶縁膜と、 該ゲート絶縁膜上に形成されたゲート電極と、 を備えた電界効果トランジスタであって、 該半導体基板の表面は、結晶学的に平滑な面を持つ複数
   のテラスと、該複数のテラスの境界部に位置する少なく
   とも一つのステップと、を含んでおり、 該ステップは、実質的にチャネル長方向に沿って延びて
   いて、 該ゲート電極、該ソース領域、及び該ドレイン領域のそ
   れぞれは、該複数のテラスにまたがるように形成されて
   いる 、電界効果トランジスタ。
2. 【請求項２】 前記ゲート絶縁膜は熱酸化膜から形成さ
   れていて、該熱酸化膜の厚さが４ｎｍ以下である、請求
   項１に記載の電界効果トランジスタ。
3. 【請求項３】 前記ゲート絶縁膜は熱酸化膜から形成さ
   れていて、該熱酸化膜の上面の形状は、該熱酸化膜の下
   面の形状と同一である、請求項１に記載の電界効果トラ
   ンジスタ。
4. 【請求項４】 動作時において、前記チャネル領域中に
   生じた電荷が前記半導体基板の前記チャネル長方向に沿
   って移動するように、前記ソース領域、前記チャネル領
   域、及び前記ドレイン領域が配置されている、請求項１
   から３のいずれかに記載の電界効果トランジスタ。
5. 【請求項５】 前記半導体基板は、零ではないミスオリ
   エンテーション角を有する（００１）シリコン基板であ
   る、請求項１から３のいずれかに記載の電界効果トラン
   ジスタ。
6. 【請求項６】 前記ミスオリエンテーション角が０度よ
   り大きく、４度より小さい、請求項５に記載の電界効果
   トランジスタ。
7. 【請求項７】 前記複数のテラスのそれぞれの上には、
   前記チャネル長方向に延びるダイマー列が形成されてい
   る、請求項１に記載の電界効果トランジスタ。
8. 【請求項８】 前記ステップは、実質的に上側テラスに
   形成されたダイマー列に平行なＡステップからなる、請
   求項７に記載の電界効果トランジスタ。
9. 【請求項９】 前記半導体基板は、４度より大きく、１
   ５度より小さいミスオリエンテーション角を有する（０
   ０１）シリコン基板である、請求項８に記載の電界効果
   トランジスタ。
10. 【請求項１０】 前記チャネル領域は、前記ステップの
    肩部分に形成された量子細線であり、該量子細線の幅は
    １０ｎｍ以下である、請求項９に記載の電界効果トラン
    ジスタ。
11. 【請求項１１】 前記複数のテラスのうち任意のテラス
    上には、そのテラスに隣接するテラス上に形成されたダ
    イマー列に直交するダイマー列が形成されている、請求
    項１から３のいずれかに記載の電界効果トランジスタ。
12. 【請求項１２】 ソース領域及びドレイン領域と該領域
    間に位置するチャネル領域とを含む半導体基板と、該半
    導体基板の少なくとも該チャネル領域上に形成されたゲ
    ート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電
    極と、を備えた電界効果トランジスタの製造方法であっ
    て、 該半導体基板の表面に、結晶学的に平滑な面を持つ複数
    のテラスと、該複数のテラスの境界部に位置する少なく
    とも一つのステップと、を形成する表面処理工程と、 該半導体基板の該表面に該ゲート絶縁膜を形成する工程
    と、 該ゲート絶縁膜上に、該複数のテラスの上にまたがるよ
    うに該ゲート電極を形成する工程と、 該ステップが実質的にチャネル長方向に沿って延びるよ
    うに、且つ該複数のテラスの上にまたがるように、該ソ
    ース領域及び該ドレイン領域を該半導体基板中に形成す
    る工程と、 を包含する、電界効果トランジスタの製造方法。
13. 【請求項１３】 前記表面処理工程は、前記半導体基板
    を真空中で加熱する工程を包含する、請求項１２に記載
    の電界効果トランジスタの製造方法。
14. 【請求項１４】 前記表面処理工程は、１０００℃以上
    の温度に加熱する、請求項１３に記載の電界効果トラン
    ジスタの製造方法。
15. 【請求項１５】 前記ゲート絶縁膜を形成する工程は、
    前記半導体基板の前記表面を熱酸化する工程を含んでい
    る、請求項１２に記載の電界効果トランジスタの製造方
    法。
16. 【請求項１６】 前記表面処理工程の後に、前記半導体
    基板に素子分離構造を設ける工程を更に包含する、請求
    項１２に記載の電界効果トランジスタの製造方法。
17. 【請求項１７】 前記半導体基板としては、零ではない
    ミスオリエンテーション角を有する（００１）シリコン
    基板を用いる、請求項１２に記載の電界効果トランジス
    タの製造方法。
18. 【請求項１８】 前記ミスオリエンテーション角が０度
    より大きく、４度より小さい、請求項１７に記載の電界
    効果トランジスタの製造方法。
19. 【請求項１９】 前記ステップの高さは、シリコン単原
    子層の厚さに等しい、請求項１７に記載の電界効果トラ
    ンジスタの製造方法。
20. 【請求項２０】 前記ミスオリエンテーション角が４度
    より大きい、請求項１７に記載の電界効果トランジスタ
    の製造方法。
21. 【請求項２１】 前記ステップの高さは、シリコン単原
    子層の厚さよりも厚い、請求項１７に記載の電界効果ト
    ランジスタの製造方法。
22. 【請求項２２】 前記熱酸化膜の厚さは４ｎｍ以下であ
    る、請求項１２に記載の電界効果トランジスタの製造方
    法。
23. 【請求項２３】 複数のテラスと、該複数のテラスの境
    界部に位置するステップと、を備えた半導体基板を形成
    する工程と、 該半導体基板の表面を酸化することにより、該ステップ
    の該境界部から該半導体基板に平行に突出する突起部の
    サイズを小さくし、該境界部の凹凸を平坦化する工程
    と、 を包含する、請求項１２に記載の電界効果トランジスタ
    の製造方法。
24. 【請求項２４】 前記突起部のサイズは８ｎｍ以下であ
    る、請求項２３に記載の電界効果トランジスタの製造方
    法。