JPH08264780A - 半導体素子 - Google Patents
半導体素子Info
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- JPH08264780A JPH08264780A JP7087595A JP8759595A JPH08264780A JP H08264780 A JPH08264780 A JP H08264780A JP 7087595 A JP7087595 A JP 7087595A JP 8759595 A JP8759595 A JP 8759595A JP H08264780 A JPH08264780 A JP H08264780A
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- plane
- step structure
- silicon
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Abstract
(57)【要約】
【目的】 シリコンウエハの再構成された表面を利用
し、高度の電子移動度が得られ、相関的に動作速度が向
上する半導体素子の提供。 【構成】 所定方向に０．０１〜５°の傾斜角度で傾斜
スライスされたシリコンウエハ表面を洗浄後、所定雰囲
気下で熱処理し再構成されたステップ構造を有するシリ
コンウエハを基板とする素子であって、該ステップ構造
を構成する各ステップ平面内で電子移動を生起させるこ
とを特徴とする半導体素子。前記傾斜スライスが、面方
位（１００）の単結晶シリコンを［１１０］方向になさ
れることが好ましく、また、半導体素子として各ステッ
プ平面内にソース−ゲート−ドレインが直列して配置さ
れたＭＯＳデバイスであることが好ましい。
し、高度の電子移動度が得られ、相関的に動作速度が向
上する半導体素子の提供。 【構成】 所定方向に０．０１〜５°の傾斜角度で傾斜
スライスされたシリコンウエハ表面を洗浄後、所定雰囲
気下で熱処理し再構成されたステップ構造を有するシリ
コンウエハを基板とする素子であって、該ステップ構造
を構成する各ステップ平面内で電子移動を生起させるこ
とを特徴とする半導体素子。前記傾斜スライスが、面方
位（１００）の単結晶シリコンを［１１０］方向になさ
れることが好ましく、また、半導体素子として各ステッ
プ平面内にソース−ゲート−ドレインが直列して配置さ
れたＭＯＳデバイスであることが好ましい。
Description
【０００１】
【産業上の利用分野】本発明は、半導体素子に関し、詳
しくは傾斜スライスシリコンウエハの表面構造に基づき
所定方向に電子移動させるようした高性能な半導体素子
に関する。
しくは傾斜スライスシリコンウエハの表面構造に基づき
所定方向に電子移動させるようした高性能な半導体素子
に関する。
【０００２】
【従来技術】従来、シリコンウエハは、先ず、各種の半
導体素子基板として適用するために表面に酸化膜を形成
する。この酸化膜は、一種の保護膜でシリコン結晶の転
移やスリップを防止する。酸化膜は均質で表面が均一な
平坦な平面であることが要求され、酸化法や酸化装置に
よっても影響されるが、多くはシリコンウエハの面方位
や表面状態が酸化膜性状に影響する。このため、所定の
面方位を選択し、入念な洗浄、熱処理等が施され、酸化
膜が形成されている。
導体素子基板として適用するために表面に酸化膜を形成
する。この酸化膜は、一種の保護膜でシリコン結晶の転
移やスリップを防止する。酸化膜は均質で表面が均一な
平坦な平面であることが要求され、酸化法や酸化装置に
よっても影響されるが、多くはシリコンウエハの面方位
や表面状態が酸化膜性状に影響する。このため、所定の
面方位を選択し、入念な洗浄、熱処理等が施され、酸化
膜が形成されている。
【０００３】
【発明が解決しようとする課題】しかし、その後、半導
体素子製造のために、例えば、チャンネリングやゲート
形成を、シリコンウエハ基板の結晶表面から選択するこ
とは行われていない。本発明は、ＭＯＳデバイス等の半
導体素子を形成するために、シリコンウエハの傾斜結晶
表面のステップ構造を利用し、集積回路等半導体素子の
スイッチ機能等の電子移動性能を向上させることを目的
とする。このようなシリコンウエハの結晶表面構造を半
導体素子の電子移動性の向上のために適用したものは、
従来全く行われたことはなく、発明者らにより初めて提
案されるものである。
体素子製造のために、例えば、チャンネリングやゲート
形成を、シリコンウエハ基板の結晶表面から選択するこ
とは行われていない。本発明は、ＭＯＳデバイス等の半
導体素子を形成するために、シリコンウエハの傾斜結晶
表面のステップ構造を利用し、集積回路等半導体素子の
スイッチ機能等の電子移動性能を向上させることを目的
とする。このようなシリコンウエハの結晶表面構造を半
導体素子の電子移動性の向上のために適用したものは、
従来全く行われたことはなく、発明者らにより初めて提
案されるものである。
【０００４】
【課題を解決するための手段】本発明によれば、所定方
向に０．０１〜５°の傾斜角度で傾斜スライスされたシ
リコンウエハ表面を洗浄後、所定雰囲気下で熱処理し再
構成されたステップ構造を有するシリコンウエハを基板
とする素子であって、該ステップ構造を構成する各ステ
ップ平面内で電子移動を生起させることを特徴とする半
導体素子が提供される。また、上記本発明の半導体素子
において、傾斜スライスを面方位（１００）の単結晶シ
リコンを［１１０］方向にすることが好ましく、更に、
半導体素子がＭＯＳデバイスであって、各ステップ平面
内にソース−ゲート−ドレインが直列して配置すること
が好ましい。
向に０．０１〜５°の傾斜角度で傾斜スライスされたシ
リコンウエハ表面を洗浄後、所定雰囲気下で熱処理し再
構成されたステップ構造を有するシリコンウエハを基板
とする素子であって、該ステップ構造を構成する各ステ
ップ平面内で電子移動を生起させることを特徴とする半
導体素子が提供される。また、上記本発明の半導体素子
において、傾斜スライスを面方位（１００）の単結晶シ
リコンを［１１０］方向にすることが好ましく、更に、
半導体素子がＭＯＳデバイスであって、各ステップ平面
内にソース−ゲート−ドレインが直列して配置すること
が好ましい。
【０００５】
【作用】本発明のシリコンウエハは、所定角度でスライ
スされて傾斜結晶表面を有すると共に、水素またはアル
ゴン雰囲気中で熱処理されて表面再構成され所定のステ
ップ構造を有する。この場合、スライス角度や熱処理雰
囲気により、ステップ構造を構成する各ステップの段差
部分がステップ上のシリコン原子ダイマーの配列と平行
するか垂直するかにより差があるものの、各ステップ平
面はほぼ均一な平滑面で形成され、このステップ平面内
に電子移動を生起させる活性部分を配置するため、面粗
度の影響を受けることがなく高性能な半導体素子とする
ことができる。
スされて傾斜結晶表面を有すると共に、水素またはアル
ゴン雰囲気中で熱処理されて表面再構成され所定のステ
ップ構造を有する。この場合、スライス角度や熱処理雰
囲気により、ステップ構造を構成する各ステップの段差
部分がステップ上のシリコン原子ダイマーの配列と平行
するか垂直するかにより差があるものの、各ステップ平
面はほぼ均一な平滑面で形成され、このステップ平面内
に電子移動を生起させる活性部分を配置するため、面粗
度の影響を受けることがなく高性能な半導体素子とする
ことができる。
【０００６】本発明のステップ構造は、シリコンウエハ
の表面原子の再構成に起因し、再構成表面は、例えばミ
ラー面等の加工表面と異なる。加工表面では原子の配列
方式はランダムを特徴として、通常、粗面度、即ちラフ
ネスで表される。表面ラフネスが表面に関係あるデバイ
ス特性の劣化の要因の一つであるのは良く知られてい
る。一方、再構成表面は、バルク結晶格子を基に形成さ
れる新しい格子（超格子）を担い、超格子の形成過程の
任意性、即ちシリコンウエハの面方位、スライス角度、
熱処理条件等により、超格子の結晶方位の異なる領域
（ドメイン）が発生する。得られる超格子の各ドメイン
は原子レベル平面を有し、また、異なるドメイン間はス
テップ状のステップ構造となる。このステップ構造は、
加工表面の面粗度と同様に、表面に関係あるデバイス特
性に大きい影響を与えることになる。本発明において
は、所定に処理することにより特定方位にステップ構造
の段を配列し、更に、表面粗さに関係あるデバイスの活
性部分を、原子レベル平滑面である一ドメイン区域が形
成されるステップ平面上に配置して形成する。このた
め、加工面の面粗度と同様に半導体素子性能に影響する
表面の異なるドメイン間で形成される段からなるステッ
プ構造の影響を抑制することができる。本発明の半導体
素子は、上記のように素子性能、例えば、チャンネル中
のキャリアの移動度やゲート絶縁膜の耐圧性等のシリコ
ン基板の表面性状により影響される全てを改善すること
ができる。
の表面原子の再構成に起因し、再構成表面は、例えばミ
ラー面等の加工表面と異なる。加工表面では原子の配列
方式はランダムを特徴として、通常、粗面度、即ちラフ
ネスで表される。表面ラフネスが表面に関係あるデバイ
ス特性の劣化の要因の一つであるのは良く知られてい
る。一方、再構成表面は、バルク結晶格子を基に形成さ
れる新しい格子（超格子）を担い、超格子の形成過程の
任意性、即ちシリコンウエハの面方位、スライス角度、
熱処理条件等により、超格子の結晶方位の異なる領域
（ドメイン）が発生する。得られる超格子の各ドメイン
は原子レベル平面を有し、また、異なるドメイン間はス
テップ状のステップ構造となる。このステップ構造は、
加工表面の面粗度と同様に、表面に関係あるデバイス特
性に大きい影響を与えることになる。本発明において
は、所定に処理することにより特定方位にステップ構造
の段を配列し、更に、表面粗さに関係あるデバイスの活
性部分を、原子レベル平滑面である一ドメイン区域が形
成されるステップ平面上に配置して形成する。このた
め、加工面の面粗度と同様に半導体素子性能に影響する
表面の異なるドメイン間で形成される段からなるステッ
プ構造の影響を抑制することができる。本発明の半導体
素子は、上記のように素子性能、例えば、チャンネル中
のキャリアの移動度やゲート絶縁膜の耐圧性等のシリコ
ン基板の表面性状により影響される全てを改善すること
ができる。
【０００７】本発明におけるシリコンウエハは、特に制
限されるものでなく、従来から通常の半導体基板として
製造される、例えばチョクラルスキー（ＣＺ）法等によ
り製造されたシリコン単結晶を、面方位（１００）にス
ライスされた形成されたもの等を用いることができる。
本発明において、上記シリコンウエハは、例えば、［１
１０］方向に０．０１°〜５°の角度に傾斜してスライ
スして、傾斜結晶面を形成する。傾斜スライス角度が、
上記範囲であれば、本発明のステップ構造を適宜制御す
ることができる。また、０．０１°より小さな傾斜角度
は、現時点で機械的に制御し難いためである。傾斜方向
が［１１０］方向以外では規則的なステップの形成がで
きないためである。また、傾斜方向は、厳密に［１１
０］方向である必要はなく実質的に［１１０］方向であ
ればよく、具体的には［１１０］方向に対して±２度程
度のずれがあってもよい。なお、本明細書では、理解を
容易にするために［１１０］方向という表記をしている
が、［１１０］、［１１０］、［１１０］方向は、いず
れも［１１０］方向と等価（相対的なもの）であり、こ
れらの方向に傾斜させたものも本発明の範囲に包含され
るものである。なお、結晶の方向を表示する［ ］内
及び結晶の面を表示する（ ）内の数字に、通常、オ
ーバーラインを付して表示する方向及び面に関し、本明
細書中では便宜上アンダーラインを付して表示する。上
記のように傾斜スライスしたシリコンウエハは、公知の
シリコンウエハ製造工程での洗浄方法、例えば、フッ化
水素−硝酸等を用いて洗浄後、所定に熱処理する。熱処
理雰囲気としては、アルゴンまたは水素雰囲気下が好ま
しく、傾斜スライス角度及び雰囲気ガスの種類により得
られるステップ構造が異なる。なお、傾斜スライス角度
及び熱処理雰囲気により得られるステップ構造が異なる
ことは、発明者らにより知見されたもので、例えば、ア
ルゴン雰囲気下での熱処理は、ステップＳａ（単原子層
に高さに相当すると共に、段上のシリコン原子列に平行
な方向に延びている段差面）及びＳｂ（段差が単原子層
の高さに相当し且つ段上のシリコン原子列に対して垂直
方向に延びた原子的傾斜段差面）が形成され、また微小
角度で傾斜スライスし水素雰囲気下で熱処理した場合は
ステップＳａのみが形成できる。本発明においては、上
記ステップＳａ及びＳｂのいずれか、または、混在のス
テップ構造でもよく、同一原子レベル平滑表面を有する
同一ステップ面に、電子移動の活性部分を配置すればよ
い。また、上記ステップＳａ及びＳｂは、フィジカル・
レビュー・レターズ（ＰｈｙｓｉｃａｌＲｅｖｉｅｗ
Ｌｅｔｔｅｒｓ）１６９１頁、第５９巻（１９８７年）
（以下レポート１とする）において、著者チャディ（Ｃ
ｈａｄｉ）により定義されたものであり、本発明におい
て、ステップＳａ及びＳｂは、上記チャディの定義に従
うものである。
限されるものでなく、従来から通常の半導体基板として
製造される、例えばチョクラルスキー（ＣＺ）法等によ
り製造されたシリコン単結晶を、面方位（１００）にス
ライスされた形成されたもの等を用いることができる。
本発明において、上記シリコンウエハは、例えば、［１
１０］方向に０．０１°〜５°の角度に傾斜してスライ
スして、傾斜結晶面を形成する。傾斜スライス角度が、
上記範囲であれば、本発明のステップ構造を適宜制御す
ることができる。また、０．０１°より小さな傾斜角度
は、現時点で機械的に制御し難いためである。傾斜方向
が［１１０］方向以外では規則的なステップの形成がで
きないためである。また、傾斜方向は、厳密に［１１
０］方向である必要はなく実質的に［１１０］方向であ
ればよく、具体的には［１１０］方向に対して±２度程
度のずれがあってもよい。なお、本明細書では、理解を
容易にするために［１１０］方向という表記をしている
が、［１１０］、［１１０］、［１１０］方向は、いず
れも［１１０］方向と等価（相対的なもの）であり、こ
れらの方向に傾斜させたものも本発明の範囲に包含され
るものである。なお、結晶の方向を表示する［ ］内
及び結晶の面を表示する（ ）内の数字に、通常、オ
ーバーラインを付して表示する方向及び面に関し、本明
細書中では便宜上アンダーラインを付して表示する。上
記のように傾斜スライスしたシリコンウエハは、公知の
シリコンウエハ製造工程での洗浄方法、例えば、フッ化
水素−硝酸等を用いて洗浄後、所定に熱処理する。熱処
理雰囲気としては、アルゴンまたは水素雰囲気下が好ま
しく、傾斜スライス角度及び雰囲気ガスの種類により得
られるステップ構造が異なる。なお、傾斜スライス角度
及び熱処理雰囲気により得られるステップ構造が異なる
ことは、発明者らにより知見されたもので、例えば、ア
ルゴン雰囲気下での熱処理は、ステップＳａ（単原子層
に高さに相当すると共に、段上のシリコン原子列に平行
な方向に延びている段差面）及びＳｂ（段差が単原子層
の高さに相当し且つ段上のシリコン原子列に対して垂直
方向に延びた原子的傾斜段差面）が形成され、また微小
角度で傾斜スライスし水素雰囲気下で熱処理した場合は
ステップＳａのみが形成できる。本発明においては、上
記ステップＳａ及びＳｂのいずれか、または、混在のス
テップ構造でもよく、同一原子レベル平滑表面を有する
同一ステップ面に、電子移動の活性部分を配置すればよ
い。また、上記ステップＳａ及びＳｂは、フィジカル・
レビュー・レターズ（ＰｈｙｓｉｃａｌＲｅｖｉｅｗ
Ｌｅｔｔｅｒｓ）１６９１頁、第５９巻（１９８７年）
（以下レポート１とする）において、著者チャディ（Ｃ
ｈａｄｉ）により定義されたものであり、本発明におい
て、ステップＳａ及びＳｂは、上記チャディの定義に従
うものである。
【０００８】本発明の熱処理は、一般に、６００℃〜１
３００℃で行い、処理温度が１３００℃より高いと石英
炉芯管の寿命は短くなり易く実用的でない。一方、処理
温度が６００℃未満になるとシリコン表面の再構成速度
が遅くなるためである。また、処理時間は、処理すべき
シリコンウエハ表面構造や傾斜角度及びスライス表面構
造に応じて適宜選択することができ、通常、５〜２４０
分である。
３００℃で行い、処理温度が１３００℃より高いと石英
炉芯管の寿命は短くなり易く実用的でない。一方、処理
温度が６００℃未満になるとシリコン表面の再構成速度
が遅くなるためである。また、処理時間は、処理すべき
シリコンウエハ表面構造や傾斜角度及びスライス表面構
造に応じて適宜選択することができ、通常、５〜２４０
分である。
【０００９】
【実施例】以下、本発明の一実施例について図面を参照
しながら詳細に説明する。但し、本発明は下記実施例に
より制限されるものでない。図１は、シリコンウエハを
傾斜スライスして得られる傾斜結晶面に形成されるステ
ップ構造の一例と、そのステップ構造に配置したＭＯＳ
デバイスを模式的に示した説明図である。図１におい
て、シリコンウエハ１は、ステップ構造を特定方位、例
えば、［１１０］方向に傾斜角度（θ）０．０１°〜５
°の角度に傾斜されている（１００）シリコンウエハに
対して、Ａｒ雰囲気中１２００℃での熱処理によって
［１１０］方向に、イ、ロ及びハのステップ平面とＳａ
−イ、Ｓｂ−ロ及びＳａ−ハのステップ段からなるステ
ップ構造が形成されている。このステップ構造は、ウエ
ハ１面内で相互的に平行に配列している直線Ｓａ面と曲
線Ｓｂ面からなることを特徴とする。隣接する二つのス
テップ段の間隔Ｌは傾斜角度θで支配され、次式により
表わすことができる。即ち、Ｌ＝（格子定数／４）／ｔ
ａｎθである。
しながら詳細に説明する。但し、本発明は下記実施例に
より制限されるものでない。図１は、シリコンウエハを
傾斜スライスして得られる傾斜結晶面に形成されるステ
ップ構造の一例と、そのステップ構造に配置したＭＯＳ
デバイスを模式的に示した説明図である。図１におい
て、シリコンウエハ１は、ステップ構造を特定方位、例
えば、［１１０］方向に傾斜角度（θ）０．０１°〜５
°の角度に傾斜されている（１００）シリコンウエハに
対して、Ａｒ雰囲気中１２００℃での熱処理によって
［１１０］方向に、イ、ロ及びハのステップ平面とＳａ
−イ、Ｓｂ−ロ及びＳａ−ハのステップ段からなるステ
ップ構造が形成されている。このステップ構造は、ウエ
ハ１面内で相互的に平行に配列している直線Ｓａ面と曲
線Ｓｂ面からなることを特徴とする。隣接する二つのス
テップ段の間隔Ｌは傾斜角度θで支配され、次式により
表わすことができる。即ち、Ｌ＝（格子定数／４）／ｔ
ａｎθである。
【００１０】図１のステップ構造のシリコンウエハにお
いて、所定の洗浄工程を経て酸化工程後に得られる各ス
テップ平面イ、ロ及びハは、酸化物とウエハ基板のシリ
コンとの界面の粗度により、通常、粗度ない平滑面が得
られる。また、各ステップ平面イ、ロ及びハは、平行に
配列されるため、もし界面に粗度が存在する場合でも各
ステップ平面内では粗度部分も相互に平行し、粗度部分
による界面散乱（scattering) 中心も［１１０］方向に
分布されることになる。従って、キャリアを［１１０］
方向に移動させるようにすると、［１１０］方向の各ス
テップ平面における酸化膜との界面粗度は、周期的なエ
ネルギー帯域ように強い散乱作用をキャリアに与える。
一方、本発明においては、傾斜シリコンウエハ表面に再
構成による形成したステップ構造を用いて、ＭＯＳ（me
tal-oxide-semiconductor)デバイスのパターンを、キャ
リアを［１１０］方向に移動させるようにソースＳ及び
ドレインＤを配置するため、ステップ平面内の界面散乱
の影響を全く受けない。即ち、界面散乱があっても、ス
テップ平面内で移動する場合は散乱は、同一平面という
場相互での打ち消し合いのため、強度が他の方向より低
下する。即ち、キャリアの移動方向をステップ平面に交
差しないようにすることにより、強い散乱中心と衝突す
る確率を減少でき、ＭＯＳ構造のチャネルを［１１０］
方向に平行とすることにより、ソースＳとドレインＤと
の間により高いキャリアの移動度（ｄｒｉｆｔ ｍｏｂ
ｉｌｉｔｙ）が得られ、相関的に半導体素子としての動
作速度も向上させることができる。
いて、所定の洗浄工程を経て酸化工程後に得られる各ス
テップ平面イ、ロ及びハは、酸化物とウエハ基板のシリ
コンとの界面の粗度により、通常、粗度ない平滑面が得
られる。また、各ステップ平面イ、ロ及びハは、平行に
配列されるため、もし界面に粗度が存在する場合でも各
ステップ平面内では粗度部分も相互に平行し、粗度部分
による界面散乱（scattering) 中心も［１１０］方向に
分布されることになる。従って、キャリアを［１１０］
方向に移動させるようにすると、［１１０］方向の各ス
テップ平面における酸化膜との界面粗度は、周期的なエ
ネルギー帯域ように強い散乱作用をキャリアに与える。
一方、本発明においては、傾斜シリコンウエハ表面に再
構成による形成したステップ構造を用いて、ＭＯＳ（me
tal-oxide-semiconductor)デバイスのパターンを、キャ
リアを［１１０］方向に移動させるようにソースＳ及び
ドレインＤを配置するため、ステップ平面内の界面散乱
の影響を全く受けない。即ち、界面散乱があっても、ス
テップ平面内で移動する場合は散乱は、同一平面という
場相互での打ち消し合いのため、強度が他の方向より低
下する。即ち、キャリアの移動方向をステップ平面に交
差しないようにすることにより、強い散乱中心と衝突す
る確率を減少でき、ＭＯＳ構造のチャネルを［１１０］
方向に平行とすることにより、ソースＳとドレインＤと
の間により高いキャリアの移動度（ｄｒｉｆｔ ｍｏｂ
ｉｌｉｔｙ）が得られ、相関的に半導体素子としての動
作速度も向上させることができる。
【００１１】図２は、シリコンウエハを傾斜スライスし
て得られる傾斜結晶面に形成されるステップ構造の他の
例と、そのステップ構造に配置したＭＯＳデバイスを模
式的に示した説明図である。図２において、シリコンウ
エハ１は、特定方位、例えば、［１１０］方向に傾斜角
度（θ）０．０１°〜０．２°の角度に傾斜されている
（１００）シリコンウエハに対して、水素雰囲気中１２
００℃での熱処理によって［１１０］方向に、イ、ロ及
びハのステップ平面とＳａ−イ、Ｓａ−ロ及びＳａ−ハ
のステップ段からなるステップ構造が形成され、更に、
各ステップ平面上には、更に部分的なステップ段Ｓａが
形成されている。このステップ構造は、ウエハ１面内で
相互に平行に配列する主に直線Ｓａ面のみからなること
を特徴とする。Ｓａ−イ、Ｓａ−ロ及びＳａ−ハ段の隣
接する二つのステップ段の間隔Ｌは傾斜角度θで支配さ
れ、次式により表わすことができる。即ち、Ｌ＝（格子
定数／２）／ｔａｎθである。本発明において、図２の
ステップ構造においても、図１のステップ構造と同様
に、ＭＯＳデバイスのパターンを、キャリアを［１１
０］方向に移動させるようにソースＳ及びドレインＤを
配置することにより、ステップ平面内の界面散乱の影響
を全く受けず、ソースＳとドレインＤとの間により高い
キャリアの移動度が得られ、相関的に半導体素子として
の動作速度も向上させることができる。
て得られる傾斜結晶面に形成されるステップ構造の他の
例と、そのステップ構造に配置したＭＯＳデバイスを模
式的に示した説明図である。図２において、シリコンウ
エハ１は、特定方位、例えば、［１１０］方向に傾斜角
度（θ）０．０１°〜０．２°の角度に傾斜されている
（１００）シリコンウエハに対して、水素雰囲気中１２
００℃での熱処理によって［１１０］方向に、イ、ロ及
びハのステップ平面とＳａ−イ、Ｓａ−ロ及びＳａ−ハ
のステップ段からなるステップ構造が形成され、更に、
各ステップ平面上には、更に部分的なステップ段Ｓａが
形成されている。このステップ構造は、ウエハ１面内で
相互に平行に配列する主に直線Ｓａ面のみからなること
を特徴とする。Ｓａ−イ、Ｓａ−ロ及びＳａ−ハ段の隣
接する二つのステップ段の間隔Ｌは傾斜角度θで支配さ
れ、次式により表わすことができる。即ち、Ｌ＝（格子
定数／２）／ｔａｎθである。本発明において、図２の
ステップ構造においても、図１のステップ構造と同様
に、ＭＯＳデバイスのパターンを、キャリアを［１１
０］方向に移動させるようにソースＳ及びドレインＤを
配置することにより、ステップ平面内の界面散乱の影響
を全く受けず、ソースＳとドレインＤとの間により高い
キャリアの移動度が得られ、相関的に半導体素子として
の動作速度も向上させることができる。
【００１２】実施例及び比較例 シリコンウエハ試料は、面方位（１００）の６インチの
ＣＺシリコン結晶の（００１）面の垂線を［１１０］方
向に０．０５°傾斜してスライスされたシリコンウエハ
を用いた。シリコンウエハ試料を、フッ化水素−硝酸等
の通常の洗浄を行った後、アルゴン雰囲気中で１２００
℃で１時間熱処理を行った。処理したシリコンウエハの
表面を原子間力顕微鏡（ＡＦＭ）により観察した結果、
間隔Ｌがほぼ０．２μｍのステップ平面が確認された。
上記のように処理して得られたシリコンウエハを基板と
して、通常の公知の方法によりＮ−ＭＯＳを２方向に形
成した。この場合、図１において、チャンネルＣは、Ｓ
−Ｃ−Ｄ及びＳ’−Ｃ−Ｄ’の二つのＭＯＳに共用さ
れ、各ＭＯＳはそれぞれシリコン基板１との相対位置に
より［１１０］方向（実施例）と［１１０］方向（比較
例）に配置された。［１１０］方向（実施例）と［１１
０］方向（比較例）との各チャネルの中の電子の移動度
を、ゲート（図示せず）に加える電界強度を変化させて
測定した。その結果を図３に示した。図３からステップ
平面内に配置した［１１０］方向の横方向チャネルの電
子移動度が、［１１０］方向の縦方向チャンネルより高
いことが認められた。なお、本実施例及び比較例におい
て、Ｎ−ＭＯＳのパラメーターは下記の通りであった。 チャネルのサイズ：幅及び長さが１μｍ ウエハドーパント：ボロン（Ｂ）濃度が１×１０13ｃｍ
-2 ウエハ上形成酸化膜：厚さ３０００Å チャンネルドーパント：ボロン（Ｂ）濃度が２×１０11
ｃｍ-2 ゲート酸化膜：厚さ２００Å
ＣＺシリコン結晶の（００１）面の垂線を［１１０］方
向に０．０５°傾斜してスライスされたシリコンウエハ
を用いた。シリコンウエハ試料を、フッ化水素−硝酸等
の通常の洗浄を行った後、アルゴン雰囲気中で１２００
℃で１時間熱処理を行った。処理したシリコンウエハの
表面を原子間力顕微鏡（ＡＦＭ）により観察した結果、
間隔Ｌがほぼ０．２μｍのステップ平面が確認された。
上記のように処理して得られたシリコンウエハを基板と
して、通常の公知の方法によりＮ−ＭＯＳを２方向に形
成した。この場合、図１において、チャンネルＣは、Ｓ
−Ｃ−Ｄ及びＳ’−Ｃ−Ｄ’の二つのＭＯＳに共用さ
れ、各ＭＯＳはそれぞれシリコン基板１との相対位置に
より［１１０］方向（実施例）と［１１０］方向（比較
例）に配置された。［１１０］方向（実施例）と［１１
０］方向（比較例）との各チャネルの中の電子の移動度
を、ゲート（図示せず）に加える電界強度を変化させて
測定した。その結果を図３に示した。図３からステップ
平面内に配置した［１１０］方向の横方向チャネルの電
子移動度が、［１１０］方向の縦方向チャンネルより高
いことが認められた。なお、本実施例及び比較例におい
て、Ｎ−ＭＯＳのパラメーターは下記の通りであった。 チャネルのサイズ：幅及び長さが１μｍ ウエハドーパント：ボロン（Ｂ）濃度が１×１０13ｃｍ
-2 ウエハ上形成酸化膜：厚さ３０００Å チャンネルドーパント：ボロン（Ｂ）濃度が２×１０11
ｃｍ-2 ゲート酸化膜：厚さ２００Å
【００１３】
【発明の効果】本発明の半導体素子は、所定のステップ
構造を有するように傾斜スライスした傾斜結晶面を所定
に熱処理して再構成したシリコンウエハを基板として用
いると同時に、ステップ構造のステップ平面内に電子移
動の活性部分を配置して形成し、電子の移動度を高め、
スイッチング等の動作速度をより高くすることができ、
高性能な集積回路を提供することができる。
構造を有するように傾斜スライスした傾斜結晶面を所定
に熱処理して再構成したシリコンウエハを基板として用
いると同時に、ステップ構造のステップ平面内に電子移
動の活性部分を配置して形成し、電子の移動度を高め、
スイッチング等の動作速度をより高くすることができ、
高性能な集積回路を提供することができる。
【図１】シリコンウエハを傾斜スライスして得られる傾
斜結晶面に形成されるステップ構造の一例と、そのステ
ップ構造に配置したＭＯＳデバイスを模式的に示した説
明図。
斜結晶面に形成されるステップ構造の一例と、そのステ
ップ構造に配置したＭＯＳデバイスを模式的に示した説
明図。
【図２】シリコンウエハを傾斜スライスして得られる傾
斜結晶面に形成されるステップ構造の他の例と、そのス
テップ構造に配置したＭＯＳデバイスを模式的に示した
説明図。
斜結晶面に形成されるステップ構造の他の例と、そのス
テップ構造に配置したＭＯＳデバイスを模式的に示した
説明図。
【図３】本発明の実施例及び比較例におけるゲートに加
えた電界強度とチャンネル中の電子移動度との関係図。
えた電界強度とチャンネル中の電子移動度との関係図。
Claims (3)
- 【請求項１】 所定方向に０．０１〜５°の傾斜角度で
傾斜スライスされたシリコンウエハ表面を洗浄後、所定
雰囲気下で熱処理し再構成されたステップ構造を有する
シリコンウエハを基板とする素子であって、該ステップ
構造を構成する各ステップ平面内で電子移動を生起させ
ることを特徴とする半導体素子。 - 【請求項２】 前記傾斜スライスが、面方位（１００）
の単結晶シリコンを［１１０］方向に前記傾斜角でなさ
れた請求項１記載の半導体素子。 - 【請求項３】 前記素子がＭＯＳデバイスであり、前記
各ステップ平面内にソース−ゲート−ドレインが直列し
て配置されてなる請求項１または２記載の半導体素子。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7087595A JPH08264780A (ja) | 1995-03-20 | 1995-03-20 | 半導体素子 |
| KR1019960007583A KR100200973B1 (ko) | 1995-03-20 | 1996-03-20 | 경사표면 실리콘 웨이퍼, 그 형성방법 및 반도체소자 |
| DE19611043A DE19611043B4 (de) | 1995-03-20 | 1996-03-20 | Verfahren zum Herstellen eines Siliciumwafers, Verfahren zum Bilden eines Siliciumwafers und Verfahren zur Herstellung eines Halbleiterbauelements |
| CA002172233A CA2172233C (en) | 1995-03-20 | 1996-03-20 | Slant-surface silicon wafer having a reconstructed atomic-level stepped surface structure |
| TW085104840A TW323382B (ja) | 1995-03-20 | 1996-04-23 | |
| US09/187,038 US5966625A (en) | 1995-03-20 | 1998-11-06 | Method for making a slant-surface silicon wafer having a reconstructed atomic-level stepped surface structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7087595A JPH08264780A (ja) | 1995-03-20 | 1995-03-20 | 半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08264780A true JPH08264780A (ja) | 1996-10-11 |
Family
ID=13919358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7087595A Pending JPH08264780A (ja) | 1995-03-20 | 1995-03-20 | 半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08264780A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0951097A (ja) * | 1995-05-31 | 1997-02-18 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタおよびその製造方法 |
| US5886389A (en) * | 1995-05-31 | 1999-03-23 | Matsushita Electric Industrial Co., Ltd. | Field-effect transistor and method for producing the same |
| US6217650B1 (en) * | 1998-06-16 | 2001-04-17 | Komatsu Electronic Metals Co., Ltd. | Epitaxial-wafer fabricating process |
| US6645834B2 (en) | 2000-11-09 | 2003-11-11 | Shin-Etsu Handotai Co., Ltd. | Method for manufacturing annealed wafer and annealed wafer |
| JP2004296496A (ja) * | 2003-03-25 | 2004-10-21 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1995
- 1995-03-20 JP JP7087595A patent/JPH08264780A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0951097A (ja) * | 1995-05-31 | 1997-02-18 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタおよびその製造方法 |
| US5886389A (en) * | 1995-05-31 | 1999-03-23 | Matsushita Electric Industrial Co., Ltd. | Field-effect transistor and method for producing the same |
| US6217650B1 (en) * | 1998-06-16 | 2001-04-17 | Komatsu Electronic Metals Co., Ltd. | Epitaxial-wafer fabricating process |
| US6645834B2 (en) | 2000-11-09 | 2003-11-11 | Shin-Etsu Handotai Co., Ltd. | Method for manufacturing annealed wafer and annealed wafer |
| JP2004296496A (ja) * | 2003-03-25 | 2004-10-21 | Fujitsu Ltd | 半導体装置の製造方法 |
| US7135420B2 (en) | 2003-03-25 | 2006-11-14 | Fujitsu Limited | Semiconductor device and manufacturing method thereof |
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