JP2011523158A - 不揮発性メモリセルを含む電子デバイス用の回路および電子デバイスの製造方法 - Google Patents

不揮発性メモリセルを含む電子デバイス用の回路および電子デバイスの製造方法 Download PDF

Info

Publication number
JP2011523158A
JP2011523158A JP2011510525A JP2011510525A JP2011523158A JP 2011523158 A JP2011523158 A JP 2011523158A JP 2011510525 A JP2011510525 A JP 2011510525A JP 2011510525 A JP2011510525 A JP 2011510525A JP 2011523158 A JP2011523158 A JP 2011523158A
Authority
JP
Japan
Prior art keywords
transistor
electrode
gate electrode
coupled
active region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2011510525A
Other languages
English (en)
Other versions
JP2011523158A5 (ja
JP5527855B2 (ja
Inventor
チェン、ワイズ
エム． パリス、パトリス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NXP USA Inc
Original Assignee
NXP USA Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NXP USA Inc filed Critical NXP USA Inc
Publication of JP2011523158A publication Critical patent/JP2011523158A/ja
Publication of JP2011523158A5 publication Critical patent/JP2011523158A5/ja
Application granted granted Critical
Publication of JP5527855B2 publication Critical patent/JP5527855B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)

Abstract

不揮発性メモリセル（１０、２０、３０、４０、５０、６０、７０、８０、９０、１００）に用いられる回路は、電荷変更端子（１０２，２０２，３０２，４０２，５０２，６０２，７０２，８０２，９０２，１００１）および出力端子（１０８，２０８，３０８，４０８，５０８，６０８，７０８，８０８，９０８，１００８）を備えている。回路は、電気的にフローティングの状態にあるゲート電極と電流伝達電極を備えるアクティブ領域とを有する第１のトランジスタ（１１，２１，３１，４１，５１，６１，７１，８１，９１，１０２１）をさらに備え、電流伝達電極は出力端子に結合する。回路は第１および第２の電極を有する第２のトランジスタ（１２，２２，３２，４２，５２，６２，７２，８２，９２，１００２）をさらに備え、第１の電極は第１のトランジスタのゲート電極に、第２の電極は電荷変更端子に結合する。メモリセルの状態を変更するときには、第２のトランジスタをアクティブにし、第１のトランジスタのゲート電極とアクティブ領域の間に有意量の電荷の流出は生じない。他の実施例は電子デバイス自体およびその製法に関する。

Description

本開示は、不揮発性メモリセル用の回路、不揮発性メモリセルを含む電子デバイス、および該電子デバイスの製造方法に関する。
多くの不揮発性メモリセルのプログラムや消去には、ホットキャリア注入（従来のホットエレクトロン注入およびソースサイド注入を含む）、ファウラー＝ノルドハイム・トンネル効果、またはその両方が用いられる（例えば、プログラムにホットエレクトロン注入が用いられ、消去にファウラー＝ノルドハイム・トンネル効果が用いられる）。
不揮発性メモリセルの有するトランジスタ構造は、トランジスタ−トランジスタ論理において用いられるトランジスタ構造（通常、比較的高周波で動作するように設計されている）とは、相当異なることがある。例えば、不揮発性メモリセルは、ソース領域と基板との間の接合部の故障の尤度を減少させるための段階的なソース領域、プログラミング効率を改良するためにドレイン領域付近の電場を強めるためのハロー領域、別の適切なフィーチャ構造、またはそれらの組み合わせを有することがある。
それらのフィーチャは、特に読出動作に関して、他の結果を引き起こす場合がある。段階的なソース領域は、通常、論理トランジスタのソース領域と比較して、より大きな領域を占めるので、段階的なソース領域と基板との間の静電容量は、より大きくなる。
静電容量が大きくなると、読出動作が遅れることがある。ハロー領域は、ハロー領域の代わりに軽ドープドレインまたは拡張領域が用いられる場合より、不揮発性メモリセルに関する読出ディスターブの問題を引き起こす可能性が高いことがある。
１つの電子デバイスは、不揮発性メモリセルを含む。不揮発性メモリセル用の回路は、メモリセルの状態を変化させるとき（例えば、プログラムまたは消去）、電荷の導入または除去を行うためにトランジスタの１つの活性領域が用いられ、メモリセルを読み出すとき、異なるトランジスタの異なる活性領域が用いられるように設計されることが可能である。
このようにして、メモリセルの読出性能を犠牲にすることなく、不揮発性メモリセルの良好なプログラミングおよび消去性能を達成することができる。読出性能を、プログラミングおよび消去性能に有意に影響を与えることなく改良することができ、また反対に、読出性能に有意に影響を与えることなくプログラミングおよび消去性能を改良することができる。
特定の一実施形態では、トランジスタのゲート電極は単一のゲート電極層から作製される。
特定の一実施形態では、不揮発性メモリセル用の回路は、電荷変更端子と、不揮発性メモリセルを読み出すときにメモリセルの状態に対応する信号を供給するように構成された出力端子と、電気的に浮遊しているゲート電極と、電流伝達電極を含む活性領域とを含む第１のトランジスタと、第１の電極と第２の電極とを含む第２のトランジスタと、を備える。電流伝達電極は出力端子に結合されており、第１の電極は第１のトランジスタのゲート電極に結合され、第２の電極は電荷変更端子に結合されている。この回路は、メモリセルの状態を変化させるとき、第２のトランジスタが活性となり、第１のトランジスタのゲート電極と第１のトランジスタの活性領域との間において有意な量の電荷キャリアが移動しないように設計されている。他の実施形態には、電子デバイス自体、および電子デバイスを製造する方法が含まれる。
本明細書の読了後、当業者には、本明細書に記載の概念を示すために例示的な実施形態が開示されていることが認められる。本発明の範囲から逸脱することなく、他の多くの回路、電子デバイス、および製法が用いられる。
一実施形態による不揮発性メモリセルの回路図（１つの活性領域は不揮発性メモリセルのプログラムまたは消去を行うときに用いられ、別の活性領域は不揮発性メモリセルを読み出すときに用いられる）。 他の実施形態による他の不揮発性メモリセルの回路図。 他の実施形態による他の不揮発性メモリセルの回路図。 他の実施形態による他の不揮発性メモリセルの回路図。 他の実施形態による他の不揮発性メモリセルの回路図。 他の実施形態による他の不揮発性メモリセルの回路図。 他の実施形態による他の不揮発性メモリセルの回路図。 他の実施形態による他の不揮発性メモリセルの回路図。 他の実施形態による他の不揮発性メモリセルの回路図。 他の実施形態による他の不揮発性メモリセルの回路図。 ウェル領域を形成した後のワークピースの一部の平面図。 フィールド分離領域を形成した後の図１１のワークピースの平面図。 ゲート誘電体および電極層を形成した後の図１２のワークピースの断面図。 ゲート電極を形成した後の図１３のワークピースの平面図。 Ｎ＋ソース／ドレイン領域を形成した後の図１４のワークピースの平面図。 Ｐ＋ソース／ドレイン領域を形成した後の図１５のワークピースの平面図。 相互接続部を形成した後の図１６のワークピースの平面図。
実施形態は例として示すものであり、添付の図面により限定されるものではない。図における要素は簡潔明瞭に示されており必ずしも縮尺に応じてはいないことが当業者には認められる。例えば、本発明の実施形態の理解を向上させるべく、図における一部の要素の寸法が他の要素に対して誇張されている場合がある。
以下に記載の実施形態の詳細に注意を向ける前に、幾つかの用語を定義や明確化を行う。用語「結合」は、導体部材または部品から別の導体部材または部品への信号の伝達を意味するものである。結合には、容量性カップリング、導電結合、電磁結合などが含まれる。導電結合には、互いに対し電気的に接続されている（すなわち、スイッチその他の部品を介さずに）２つの異なる導体部材、２つの異なる部品、または導体部材と部品との組み合わせの間をキャリア（電子または正孔）が流れることの可能な結合が含まれる。これに代えて、導電結合には、２つの異なる導体部材、２つの異なる部品、または導体部材と部品との組み合わせの間の１つ以上のスイッチも含まれてよく、スイッチが閉じているとき（例えば、トランジスタがオンであるとき）、キャリアが流れることが可能である。容量性カップリングは導電結合ではない。これは、通常動作伝導の下ではキャリアが流れることが誘電体層によってほぼ防止されるためである。
他に定義されない限り、本明細書において用いられる技術用語および科学用語はすべて、本発明の属する分野の当業者によって一般に理解されるのと同じ意味を有する。本発明の他の特徴および利点は、以下の詳細な説明、および特許請求の範囲から明らかとなる。本明細書に記載のない、特定の材料、処理作業、および回路に関する多くの詳細は従来的なものであり、半導体およびマイクロエレクトロニクスの分野における書籍その他の出典に見出される。
図１〜１０では、不揮発性メモリセル用に様々な回路が用いられている。不揮発性メモリセルは、レジスタなど独立したメモリセルであってもよく、メモリアレイの一部であってもよい。不揮発性メモリセルはトランジスタを備えてよく、各トランジスタは１対の電流伝達電極と、制御電極とを備える。電界効果トランジスタでは、電流伝達電極は、ソース領域、ドレイン領域、ソース／ドレイン領域、またはそれらの組み合わせであってよい。
以下、本明細書において、用語「Ｓ／Ｄ領域」は、電流伝達電極が、回路の正常動作中（バイアス条件に応じて）、単にソース領域であるか、単にドレイン領域であるか、またはドレイン領域もしくはソース領域であるかにかかわらず、電界効果トランジスタの電流伝達電極を指して用いられる。図には特定の実施形態が示されているが、本明細書の読了語、当業者には、本明細書に記載の不揮発性メモリセルの機能を達成するために多くの他の回路が設計可能であることが認識される。
図１には、一実施形態による不揮発性メモリセル１０の回路図が含まれる。不揮発性メモリセル１０は、端子１０６に結合された電流伝達電極を有するトランジスタ１１を備える。また、不揮発性メモリセル１０は、トランジスタ１１のゲート電極に結合されたゲート電極を有する、トランジスタ１２も備える。トランジスタ１２の電流伝達電極は端子１０４に結合されている。不揮発性メモリセル１０は、さらに、トランジスタ１３を備える。トランジスタ１３は、端子１１０に結合された電流伝達電極と、フローティングノード１９においてトランジスタ１２，１１のゲート電極に結合されているゲート電極と、トランジスタ１１の別の電流伝達電極と出力端子１０８とに結合されている別の電流伝達電極とを有する。不揮発性メモリセル１０は、さらにまた、トランジスタ１４を備える。トランジスタ１４は、端子１０２に結合された電流伝達電極と、トランジスタ１２の別の電流伝達電極に結合された別の電流伝達電極とを有する。トランジスタ１４のゲート電極は選択ライン１１４に結合されている。また、不揮発性メモリセル１０はトランジスタ１５も備える。トランジスタ１５の１つの電流伝達電極は出力端子１０８に結合されており、別の電流伝達電極はトランジスタ１１，１３の他の電流伝達電極に結合されている。トランジスタ１５のゲート電極はパスライン１１５に結合されている。特定の一実施形態では、トランジスタ１１，１２，１４はｐ−チャネルトランジスタであり、トランジスタ１３，１５はｎ−チャネルトランジスタである。
不揮発性メモリセル１０は、トンネル効果（ｔｕｎｎｅｌｉｎｇ）またはホットキャリア注入によって、フローティングノード１９における電荷を変更させることが可能である。電荷変更動作には、プログラミングまたは消去が含まれる。フローティングノード１９における電荷を変更するとき、電子または正孔のトンネリングが起きる、すなわち、トランジスタ１２内の活性領域を介し、電子または正孔は、フローティングノード１９へ導入されるか、フローティングノード１９から除去される。このように、端子１０２、端子１０４、または両方は電荷変更端子であり、フローティングノード１９における電荷に影響を与える電子または正孔は、端子１０２，１０４、または両方を通じて通過することができる。特定の一実施形態では、端子１０２，１０４は適切な電位に置かれてよく、選択ライン１１４上の信号は、端子１０２，１０４の間に電流を流すようにトランジスタ１４をオンとすることが可能である。ホットエレクトロン注入を用いてプログラムを行う場合、端子１０２は端子１０４より高電位であることがある。電流が端子１０２，１０４の間を流れるので、トランジスタ１２のチャネル領域内でホットエレクトロンが生成され、ゲート誘電体層を通じてトランジスタ１２のゲート電極へ注入されることが可能である。これに代えて、トランジスタ１２のチャネル領域が存在する基板またはウェル領域は、トランジスタ１２のゲート電極から電子が除去される場合、相当な高電圧に置かれることが可能であり、トランジスタ１２のゲート電極から正孔が除去される場合、相当な低電圧に置かれることが可能である。この代替の実施形態では、ファウラー＝ノルドハイム・トンネル効果が用いられる。図１に示すように、トランジスタ１１，１２，１３のゲート電極は、導通するように結合されている、より詳細には、互いに対し電気的に接続されている。したがって、トランジスタ１２のゲート電極上の電荷が変更されるとき、トランジスタ１１，１３のゲート電極上の電荷も同様に変更される。トランジスタ１２のゲート電極の電荷を変更するとき、トランジスタ１５がオフにされてもよい。
不揮発性メモリセル１０からデータを読み出すとき、パスライン１１５上の信号はトランジスタ１５をオンとし、トランジスタ１１，１３の他の電流伝達電極上の信号が出力端子１０８に流れることを可能とする。特定の一実施形態では、端子１０６は端子１１０より高電圧であることがある。より特定的な一実施形態では、端子１０６はＶＤＤ端子であってよく、端子１１０はＶｓｓ端子であってよい。したがって、トランジスタ１１，１３の組み合わせはインバータとして動作することが可能である。この場合、フローティングノード１９における電圧はインバータに対する入力であり、インバータの出力はトランジスタ１５に対し結合される。
この特定の実施形態では、トランジスタ１１，１３は、トランジスタ１１，１３内にハロー領域、段階的な接合部などを形成する必要なく、論理デジタル用途用に設計されることができる。したがって、不揮発性メモリセル１０の読出性能を、ハロー領域、段階的な接合部、または他のフィーチャが存在する場合より大きくできる。さらにまた、フローティングノードの電荷は、トランジスタ１２を介してキャリアを追加または除去することによって変更される。したがって、トランジスタ１２は、論理用途ではなく、より詳細には、プログラムおよび消去用に設計されることができる。
図２には、読取動作中に出力端子付近で単一のパストランジスタに代えてトランスミッションゲートが用いられている点を除き図１の実施形態に類似する、別の実施形態が含まれる。図２には、端子２０６に結合された電流伝達電極を有するトランジスタ２１を含む不揮発性メモリセル２０の回路図が含まれる。また、不揮発性メモリセル２０は、トランジスタ２１のゲート電極に結合されたゲート電極を有する、トランジスタ２２も備える。トランジスタ２２の電流伝達電極は端子２０４に結合されている。不揮発性メモリセル２０は、さらに、トランジスタ２３を備える。トランジスタ２３は、端子２１０に結合された電流伝達電極と、フローティングノード２９においてトランジスタ２２，２１のゲート電極に結合されているゲート電極と、トランジスタ２１の別の電流伝達電極と出力端子２０８とに結合されている別の電流伝達電極とを有する。不揮発性メモリセル２０は、さらにまた、トランジスタ２４を備える。トランジスタ２４は、端子２０２に結合された電流伝達電極と、トランジスタ２２の別の電流伝達電極に結合された別の電流伝達電極とを有する。トランジスタ２４のゲート電極は選択ライン２２４に結合されている。また、不揮発性メモリセル２０はトランジスタ２５，２６も備える。トランジスタ２５，２６の電流伝達電極は出力端子２０８に結合されており、トランジスタ２５，２６の他の電流伝達電極は、トランジスタ２１，２３の他の電流伝達電極に結合されている。トランジスタ２５のゲート電極はパスライン２２５に結合されており、トランジスタ２６のゲート電極は別のパスライン２２６に結合されている。特定の一実施形態では、トランジスタ２１，２２，２４，２６はｐ−チャネルトランジスタであり、トランジスタ２３，２５はｎ−チャネルトランジスタである。
図２に示す実施形態では、図１に記載の実施形態のうちの１つ以上を用いて、フローティングノードにおける電荷を変更させることができる。図２の端子２０２，２０４、トランジスタ２２，２４、および選択ライン２２４は、図１の端子１０２，１０４、トランジスタ１２，１４、および選択ライン１１４と同様に用いられる。
トランジスタ２５，２６の組み合わせは、伝達ゲートとして実装されてよい。トランスミッションゲートは、トランジスタ２１，２３の他の電流伝達電極における信号を、その特定の信号の状態にかかわらず、より効率的に出力端子２０８に送信することができる。パスライン２２５，２２６上の信号は、正常動作中、互いに反対であってよい。すなわち、パスライン２２５上の信号が論理上の高（ｈｉｇｈ）である場合、パスライン２２６上の信号は論理上の低（ｌｏｗ）であり、また反対に、パスライン２２５上の信号が論理上の低である場合、パスライン２２６上の信号は論理上の高である。不揮発性メモリセル２０からデータを読み出すとき、パスライン２２５，２２６上の信号はトランジスタ２５，２６をオンとし、トランジスタ２１，２３の他の電流伝達電極上の信号が出力端子２０８に流れることを可能とする。特定の一実施形態では、端子２０６は端子２１０より高電圧であることがある。より特定的な一実施形態では、端子２０６はＶＤＤ端子であってよく、端子２１０はＶＳＳ端子であってよい。したがって、トランジスタ２１，２３の組み合わせはインバータとして動作することが可能である。この場合、フローティングノード２９における電圧はインバータに対する入力であり、インバータの出力はトランジスタ２５，２６によって受信される。
図３には、１つのｎ−チャネルトランジスタがｐ−チャネルトランジスタに置き換えられている点を除き図１の実施形態に類似する、別の実施形態が含まれる。図３には、端子３０６に結合された電流伝達電極を有するトランジスタ３１を含む不揮発性メモリセル３０の回路図が含まれる。また、不揮発性メモリセル３０は、トランジスタ３１のゲート電極に結合されたゲート電極を有する、トランジスタ３２も備える。トランジスタ３２の電流伝達電極は端子３０４に結合されている。不揮発性メモリセル３０は、さらに、トランジスタ３３を備える。トランジスタ３３は、端子３１０に結合された電流伝達電極と、フローティングノード３９においてトランジスタ３２，３１のゲート電極に結合されているゲート電極と、トランジスタ３１の別の電流伝達電極と出力端子３０８とに結合されている別の電流伝達電極とを有する。不揮発性メモリセル３０は、さらにまた、トランジスタ３４を備える。トランジスタ３４は、端子３０２に結合された電流伝達電極と、トランジスタ３２の別の電流伝達電極に結合された別の電流伝達電極とを有する。トランジスタ３４のゲート電極は選択ライン３３４に結合されている。また、不揮発性メモリセル３０はトランジスタ３５も備える。トランジスタ３５の１つの電流伝達電極は出力端子３０８に結合されており、別の電流伝達電極はトランジスタ３１，３３の他の電流伝達電極に結合されている。トランジスタ３５のゲート電極はパスライン３３５に結合されている。特定の一実施形態では、トランジスタ３１，３２，３３，３４はｐ−チャネルトランジスタであり、トランジスタ３５はｎ−チャネルトランジスタである。
トランジスタ１１がｐ−チャネルトランジスタ、トランジスタ１３がｎ−チャネルトランジスタである図１と異なり、トランジスタ３１，３３はｐ−チャネルトランジスタである。ゲート誘電体層、チャネルドーピング、フェルミ準位、別のトランジスタ特性、またはそれらの組み合わせは、特定の状態中にある場合に不揮発性メモリセル３０を読み出すとき、トランジスタの両方でなく一方がオンであるように、トランジスタ３１，３３の間で異なってよい。例えば、ゲート誘電体層は、異なる厚み、組成、または両方を有してもよい。トランジスタ３１のチャネル領域は、トランジスタ３３のチャネル領域と比較して、異なるドーピング濃度を有してもよい。トランジスタ３１のゲート電極のフェルミ準位は価電子帯に近くてもよく、トランジスタ３３のゲート電極のフェルミ準位は伝導帯に近くてもよい。本明細書の読了後、当業者は、所望の動作を達成するようにトランジスタ３１，３３のトランジスタ特性を決定することが可能である。
不揮発性メモリセル３０のプログラミング、消去、および読出は、上述において図１に関して記載した実施形態のいずれを用いて行われてもよい。図３の端子３０２，３０４，３０６，３０８，３１０、トランジスタ３１〜３５、パスライン３３５、および選択ライン３３４は、図１の端子１０２，１０４、１０６，１０８，１１０、トランジスタ１１〜１５、パスライン１１５、および選択ライン１１４と同様に用いられる。
図４には、１つのｐ−チャネルトランジスタがｎ−チャネルトランジスタに置き換えられている点を除き図１の実施形態に類似する、別の実施形態が含まれる。図４には、端子４０６に結合された電流伝達電極を有するトランジスタ４１を含む不揮発性メモリセル４０の回路図が含まれる。また、不揮発性メモリセル４０は、トランジスタ４１のゲート電極に結合されたゲート電極を有する、トランジスタ４２も備える。トランジスタ４２の電流伝達電極は端子４０４に結合されている。不揮発性メモリセル４０は、さらに、トランジスタ４３を備える。トランジスタ４３は、端子４１０に結合された電流伝達電極と、フローティングノード４９においてトランジスタ４２，４１のゲート電極に結合されているゲート電極と、トランジスタ４１の別の電流伝達電極と出力端子４０８とに結合されている別の電流伝達電極とを有する。不揮発性メモリセル４０は、さらにまた、トランジスタ４４を備える。トランジスタ４４は、端子４０２に結合された電流伝達電極と、トランジスタ４２の別の電流伝達電極に結合された別の電流伝達電極とを有する。トランジスタ４４のゲート電極は選択ライン４４４に結合されている。また、不揮発性メモリセル４０はトランジスタ４５も備える。トランジスタ４５の１つの電流伝達電極は出力端子４０８に結合されており、別の電流伝達電極はトランジスタ４１，４３の他の電流伝達電極に結合されている。トランジスタ４５のゲート電極はパスライン４４５に結合されている。特定の一実施形態では、トランジスタ４２，４４はｐ−チャネルトランジスタであり、トランジスタ４１，４３，４５はｎ−チャネルトランジスタである。
トランジスタ１１がｐ−チャネルトランジスタ、トランジスタ１３がｎ−チャネルトランジスタである図１と異なり、トランジスタ４１，４３はｎ−チャネルトランジスタである。ゲート誘電体層、チャネルドーピング、フェルミ準位、別のトランジスタ特性、またはそれらの組み合わせは、特定の状態中にある場合に不揮発性メモリセル４０を読み出すとき、トランジスタの両方でなく一方がオンであるように、トランジスタ４１，４３の間で異なってよい。例えば、ゲート誘電体層は、異なる厚み、組成、または両方を有してもよい。トランジスタ４１のチャネル領域は、トランジスタ４３のチャネル領域と比較して、異なるドーピング濃度を有してもよい。トランジスタ４１のゲート電極のフェルミ準位は価電子帯に近くてもよく、トランジスタ４３のゲート電極のフェルミ準位は伝導帯に近くてもよい。本明細書の読了後、当業者は、所望の動作を達成するようにトランジスタ４１，４３のトランジスタ特性を決定することが可能である。
不揮発性メモリセル４０のプログラミング、消去、および読出は、上述において図１に関して記載した実施形態のいずれを用いて行われてもよい。図４の端子４０２，４０４，４０６，４０８，４１０、トランジスタ４１〜４５、パスライン４４５、および選択ライン４４４は、図１の端子１０２，１０４、１０６，１０８，１１０、トランジスタ１１〜１５、パスライン１１５、および選択ライン１１４と同様に用いられる。
図５には、選択トランジスタまたはパストランジスタが用いられていない点を除き図１の実施形態に類似する、別の実施形態が含まれる。この図５に示す実施形態は、メモリアレイの一部ではない独立したビットに有用な場合がある。図５には、端子５０６に結合された電流伝達電極を有するトランジスタ５１を含む不揮発性メモリセル５０の回路図が含まれる。また、不揮発性メモリセル５０は、トランジスタ５１のゲート電極に結合されたゲート電極を有する、トランジスタ５２も備える。トランジスタ５２の１つの電流伝達電極は端子５０４に結合されており、別の電流伝達電極は端子５０２に結合されている。不揮発性メモリセル５０は、さらに、トランジスタ５３を備える。トランジスタ５３は、端子５１０に結合された電流伝達電極と、フローティングノード５９においてトランジスタ５２，５１のゲート電極に結合されているゲート電極と、トランジスタ５１の別の電流伝達電極と出力端子５０８とに結合されている別の電流伝達電極とを有する。特定の一実施形態では、トランジスタ５１，５２はｐ−チャネルトランジスタであり、トランジスタ５３はｎ−チャネルトランジスタである。
不揮発性メモリセル５０は、トンネル効果またはホットキャリア注入によって、フローティングノード５９の電荷を変更させることが可能である。フローティングノード５９における電荷を変更するとき、電子または正孔のトンネリングが起きる、すなわち、トランジスタ５２内の活性領域を介し、電子または正孔は、フローティングノード５９へ導入されるか、フローティングノード５９から除去される。このように、端子５０２、端子５０４、または両方は電荷変更端子であり、フローティングノード５９における電荷に影響を与える電子または正孔は、端子５０２，５０４の一方または両方を通じて通過することができる。特定の一実施形態では、端子５０２，５０４は、端子５０２，５０４の間に電流を流すのに適切な電位に置かれてよい。ホットエレクトロン注入を用いてプログラムを行う場合、端子５０２は端子５０４より高電位であることもあり、また反対に端子５０４が端子５０２より高電位であることもある。ホットエレクトロンは、ゲート誘電体層を通じ、トランジスタ５２のゲート電極へ注入されることが可能である。図５に示す実施形態では、トランジスタ５１，５２，５３のゲート電極は、導通するように結合されている、より詳細には、互いに対し電気的に接続されている。したがって、トランジスタ５２のゲート電極上の電荷が変更されるとき、トランジスタ５１，５３のゲート電極上の電荷も同様に変更される。
不揮発性メモリセル５０からデータを読み出すとき、トランジスタ５１，５３の他の電流伝達電極上の信号は出力端子５０８に流れる。特定の一実施形態では、端子５０６は端子５１０より高電圧であることがある。より特定的な一実施形態では、端子５０６はＶＤＤ端子であってよく、端子５１０はＶＳＳ端子であってよい。したがって、トランジスタ５１，５３の組み合わせはインバータとして動作することが可能である。この場合、フローティングノード５９における電圧はインバータに対する入力であり、インバータの出力は端子５０８によって受信される。
図６には、１つのｎ−チャネルトランジスタがｐ−チャネルトランジスタに置き換えられている点を除き図５の実施形態に類似する、別の実施形態が含まれる。図６には、端子６０６に結合された電流伝達電極を有するトランジスタ６１を含む不揮発性メモリセル６０の回路図が含まれる。また、不揮発性メモリセル６０は、トランジスタ６１のゲート電極に結合されたゲート電極を有する、トランジスタ６２も備える。不揮発性メモリセル６０に結合されたトランジスタ６２の電流伝達電極は、さらに、トランジスタ６３を備える。トランジスタ６３は、端子６１０に結合された電流伝達電極と、フローティングノード６９においてトランジスタ６２，６１のゲート電極に結合されているゲート電極と、トランジスタ６１の別の電流伝達電極と出力端子６０８とに結合されている別の電流伝達電極とを有する。特定の一実施形態では、トランジスタ６１，６２，６３は、ｐ−チャネルトランジスタである。
トランジスタ５１がｐ−チャネルトランジスタ、トランジスタ５３がｎ−チャネルトランジスタである図５と異なり、トランジスタ６１，６３はｐ−チャネルトランジスタである。ゲート誘電体層、チャネルドーピング、フェルミ準位、別のトランジスタ特性、またはそれらの組み合わせは、特定の状態中にある場合に不揮発性メモリセル６０を読み出すとき、トランジスタの両方でなく一方がオンであるように、トランジスタ６１，６３の間で異なってよい。例えば、ゲート誘電体層は、異なる厚み、組成、または両方を有してもよい。トランジスタ６１のチャネル領域は、トランジスタ６３のチャネル領域と比較して、異なるドーピング濃度を有してもよい。トランジスタ６１のゲート電極のフェルミ準位は価電子帯に近くてもよく、トランジスタ６３のゲート電極のフェルミ準位は伝導帯に近くてもよい。本明細書の読了後、当業者は、所望の動作を達成するようにトランジスタ６１，６３のトランジスタ特性を決定することが可能である。
不揮発性メモリセル６０のプログラミング、消去、および読出は、上述において図５に関して記載した実施形態のいずれを用いて行われてもよい。図６の端子６０２，６０４，６０６，６０８，６１０、およびトランジスタ６１〜６３は、図５の端子５０２，５０４，５０６，５０８，５１０、およびトランジスタ５１〜５３と同様に用いられる。
図７には、１つのｐ−チャネルトランジスタがｎ−チャネルトランジスタに置き換えられている点を除き図５の実施形態に類似する、別の実施形態が含まれる。図７には、端子７０６に結合された電流伝達電極を有するトランジスタ７１を含む不揮発性メモリセル７０の回路図が含まれる。また、不揮発性メモリセル７０は、トランジスタ７１のゲート電極に結合されたゲート電極を有する、トランジスタ７２も備える。トランジスタ７２の１つの電流伝達電極は端子７０４に結合されており、トランジスタ７２の別の電流伝達電極は端子７０２に結合されている。不揮発性メモリセル７０は、さらに、トランジスタ７３を備える。トランジスタ７３は、端子７１０に結合された電流伝達電極と、フローティングノード７９においてトランジスタ７２，７１のゲート電極に結合されているゲート電極と、トランジスタ７１の別の電流伝達電極と出力端子７０８とに結合されている別の電流伝達電極とを有する。特定の一実施形態では、トランジスタ７１，７３はｎ−チャネルトランジスタであり、トランジスタ７２はｐ−チャネルトランジスタである。
トランジスタ５１がｐ−チャネルトランジスタ、トランジスタ５３がｎ−チャネルトランジスタである図５と異なり、トランジスタ７１，７３はｎ−チャネルトランジスタである。ゲート誘電体層、チャネルドーピング、フェルミ準位、別のトランジスタ特性、またはそれらの組み合わせは、特定の状態中にある場合に不揮発性メモリセル７０を読み出すとき、トランジスタ７１，７３の両方でなく一方がオンであるように、トランジスタ７１，７３の間で異なってよい。例えば、ゲート誘電体層は、異なる厚み、組成、または両方を有してもよい。トランジスタ７１のチャネル領域は、トランジスタ７３のチャネル領域と比較して、異なるドーピング濃度を有してもよい。トランジスタ７１のゲート電極のフェルミ準位は価電子帯に近くてもよく、トランジスタ７３のゲート電極のフェルミ準位は伝導帯に近くてもよい。本明細書の読了後、当業者は、所望の動作を達成するようにトランジスタ７１，７３のトランジスタ特性を決定することが可能である。
不揮発性メモリセル７０のプログラミング、消去、および読出は、上述において図５に関して記載した実施形態のいずれを用いて行われてもよい。図７の端子７０２，７０４，７０６，７０８，７１０、およびトランジスタ７１〜７３は、図５の端子５０２，５０４，５０６，５０８，５１０、およびトランジスタ５１〜５３と同様に用いられる。
図８には、パストランジスタが用いられていない点を除き図１の実施形態に類似する、別の実施形態が含まれる。図８には、端子８０６に結合された電流伝達電極を有するトランジスタ８１を含む不揮発性メモリセル８０の回路図が含まれる。また、不揮発性メモリセル８０は、トランジスタ８１のゲート電極に結合されたゲート電極を有する、トランジスタ８２も備える。トランジスタ８２の電流伝達電極は端子８０４に結合されている。不揮発性メモリセル８０は、さらに、トランジスタ８３を備える。トランジスタ８３は、端子８１０に結合された電流伝達電極と、フローティングノード８９においてトランジスタ８２，８１のゲート電極に結合されているゲート電極と、トランジスタ８１の別の電流伝達電極と出力端子８０８とに結合されている別の電流伝達電極とを有する。不揮発性メモリセル８０は、さらにまた、トランジスタ８４を備える。トランジスタ８４は、端子８０２に結合された電流伝達電極と、トランジスタ８２の別の電流伝達電極に結合された別の電流伝達電極とを有する。トランジスタ８４のゲート電極は選択ライン８８４に結合されている。特定の一実施形態では、トランジスタ８１，８２，８４はｐ−チャネルトランジスタであり、トランジスタ８３はｎ−チャネルトランジスタである。
不揮発性メモリセル８０のプログラミング、消去、および読出は、上述において図１に関して記載した実施形態のいずれを用いて行われてもよい。図８の端子８０２，８０４，８０６，８０８，８１０、トランジスタ８１〜８４、および選択ライン８４４は、図１の端子１０２，１０４、１０６，１０８，１１０、トランジスタ１１〜１５、および選択ライン１１４と同様に用いられる。
不揮発性メモリセル８０からデータを読み出すとき、トランジスタ８１，８３の他の電流伝達電極上の信号は出力端子８０８に対し提供される。特定の一実施形態では、端子８０６は端子８１０より高電圧であることがある。より特定的な一実施形態では、端子８０６はＶＤＤ端子であってよく、端子８１０はＶＳＳ端子であってよい。したがって、トランジスタ８１，８３の組み合わせはインバータとして動作することが可能である。この場合、フローティングノード８９における電圧はインバータに対する入力であり、インバータの出力は出力端子８０８に対し結合される。
図９には、パストランジスタが用いられておらずｎ−チャネルトランジスタがプルダウントランジスタとして構成されている点を除き図１の実施形態に類似する、別の実施形態が含まれる。図９には、端子９０６に結合された電流伝達電極を有するトランジスタ９１を含む不揮発性メモリセル９０の回路図が含まれる。また、不揮発性メモリセル９０は、フローティングノード９９においてトランジスタ９１のゲート電極に結合されたゲート電極を有する、トランジスタ９２も備える。トランジスタ９２の電流伝達電極は端子９０４に結合されている。不揮発性メモリセル９０は、さらに、トランジスタ９３を備える。トランジスタ９３は、端子９１０に結合された電流伝達電極と、トランジスタ９３のオン、オフを切り替えるゲート電極と、トランジスタ９１の別の電流伝達電極と出力端子９０８とに結合されている別の電流伝達電極とを有する。不揮発性メモリセル９０は、さらにまた、トランジスタ９４を備える。トランジスタ９４は、端子９０２に結合された電流伝達電極と、トランジスタ９２の別の電流伝達電極に結合された別の電流伝達電極とを有する。
トランジスタ９４のゲート電極は選択ライン９９４に結合されている。特定の一実施形態では、トランジスタ９１，９２，９４はｐ−チャネルトランジスタであり、トランジスタ９３はｎ−チャネルトランジスタである。
トランジスタ９３は、トランジスタ９１と比較して有意に強力であるように設計されることが可能である。例えば、トランジスタ９３のトランスコンダクタンスは、トランジスタ９１と比較して、有意に高くてよい。トランジスタのトランスコンダクタンスは、ゲート誘電体の厚みまたは組成、チャネルドーピング、チャンネル幅、チャネル長、またはそれらの組み合わせによって影響を受ける。そのような一設計では、フローティングノード９９における電圧にかかわらず、プルダウンライン９９３上の信号がトランジスタ９３をオンとするとき、端子９０８上の電圧はほぼ端子９１０上の電圧と同じになる。端子９１０がＶＳＳ端子である場合、トランジスタ９３がオンのときには、端子９０８はほぼＶＳＳである。不揮発性メモリセル９０からのデータが読み出される場合、プルダウンライン９９３は使用不可能とされ、すなわち、不活性化され、トランジスタ９３はオフとされる。フローティングノード９９における電圧に応じて、トランジスタ９１がオンである場合、端子９０８上の電圧はほぼ端子９０６と同じになり、そうでない場合、端子９０８上の電圧は、端子９０６上の電圧より端子９１０上の電圧に近い。
プログラミングおよび消去は、図１の実施形態に関して記載した実施形態のいずれを用いて行われてもよい。図９の端子９０２，９０４、トランジスタ９２，９４、および選択ライン９９４は、図１の端子１０２，１０４、トランジスタ１２，１４、および選択ライン１１４と同様に用いられる。
図１０には、図９に示した実施形態の静的なバージョンである一実施形態が含まれる。
図１０に示す実施形態には、フローティングノードと、ラッチとして作用するトランジスタの組み合わせとが含まれる。図１０には、端子１００６に結合された電流伝達電極を有するトランジスタ１０２１を含む不揮発性メモリセル１００の回路図が含まれる。また、不揮発性メモリセル１００は、フローティングノード１０２９においてトランジスタ１０２１のゲート電極に結合されたゲート電極を有する、トランジスタ１０２２も備える。トランジスタ１０２２の電流伝達電極は端子１００４に結合されている。不揮発性メモリセル１００は、さらに、トランジスタ１０２４を備える。トランジスタ１０２４は、端子１００２に結合された電流伝達電極と、トランジスタ１０２２の別の電流伝達電極に結合された別の電流伝達電極とを有する。トランジスタ１０２４のゲート電極は選択ライン１０４４に結合されている。不揮発性メモリセル１００は、さらにまた、トランジスタ１０２３を備える。トランジスタ１０２３は、端子１０１２に結合された電流伝達電極と、トランジスタ１０２１の別の電流伝達電極に結合された別の電流伝達電極とを有する。また、不揮発性メモリセル１００はトランジスタ１０２５も備える。トランジスタ１０２５の１つの電流伝達電極は端子１０１０に結合されており、ゲート電極はトランジスタ１０２１，１０２３の他の電流伝達電極に結合されている。また、不揮発性メモリセル１００は、さらに、トランジスタ１０２６を備える。トランジスタ１０２６の１つの電流伝達電極は端子１０１４に結合されており、ゲート電極はトランジスタ１０２１，１０２３の他の電流伝達電極とトランジスタ１０２５のゲート電極とに結合されている。トランジスタ１０２５，１０２６の他の電流伝達電極は、トランジスタ１０２３のゲート電極と出力端子１００８とに結合されている。特定の一実施形態では、トランジスタ１０２１，１０２２，１０２４，１０２５はｐ−チャネルトランジスタであり、トランジスタ１０２３，１０２６はｎ−チャネルトランジスタである。
トランジスタ１０２３，１０２５，１０２６はラッチとして動作する。特定の一実施形態では、端子１００６，１０１０はＶＤＤであってよく、端子１０１２，１０１４はＶＳＳであってよい。フローティングノード１０２９上の電圧が論理上の低であるとき、トランジスタ１０２１はオンであり、トランジスタ１０２５，１０２６のゲート電極をほぼＶＤＤとする。トランジスタ１０２５，１０２６の組み合わせはインバータとして作用し、出力端子１００８の電圧をほぼＶＳＳとする。トランジスタ１０２３のゲート電極がほぼＶＳＳであるとき、トランジスタ１０２３はオフである。これに代えて、フローティングノード１０２９上の電圧が論理上の高であるとき、トランジスタ１０２１はオフである。トランジスタ１０２５，１０２６のゲート電極は、ほぼＶＳＳである。トランジスタ１０２５，１０２６の組み合わせはインバータとして作用し、出力端子１００８の電圧をほぼＶＤＤとする。トランジスタ１０２３のゲート電極がほぼＶＤＤであるとき、トランジスタ１０２３はオンである。
プログラミングおよび消去は、図１に関して記載した実施形態のいずれを用いて行われてもよい。図１０の端子１００２，１００４、トランジスタ１０２２，１０２４、および選択ライン１０４４は、図１の端子１０２，１０４、トランジスタ１２，１４、および選択ライン１１４と同様に用いられる。
不揮発性メモリセル１００からデータを読み出すとき、出力端子１００８は部品（図示せず）によってアクセスされることが可能である。別の実施形態（図示せず）では、パストランジスタまたはトランスミッションゲートは、出力端子１００８とトランジスタ１０２５，１０２６の他の電流伝達電極との間に用いられてもよい。
多くの様々な回路について記載したが、本明細書の読了後、当業者には多くの他の回路が可能であることが認められる。選択トランジスタ、パストランジスタ、トランスミッションゲート、またはそれらの組み合わせの使用は、特定の用途における必要または要求に基づき決定される。さらにまた、メモリセルはより多い部品を含んでもよく、より少ない部品しか含まなくてもよい。例えば、図１を参照すると、プログラムまたは消去のディスターブの問題からトランジスタ１２をよりよく分離するために、所望の場合、選択トランジスタ１４は端子１０４とトランジスタ１２との間に配置されてもよく、別の選択トランジスタ（図示せず）が端子１０４とトランジスタ１２との間に用いられてもよい。本明細書の読了後、当業者には、特定の用途について図１〜１０の１つ以上を用いる不揮発性メモリセルを実装する際における柔軟性が認められる。
図１〜１０に示した不揮発性メモリセルは、単一の導体層を用いてすべてのトランジスタに対するゲート電極を形成可能なプロセスフローにおいて用いられることが可能である。そのようなプロセスは、通常、「単一ポリ（ｓｉｎｇｌｅ ｐｏｌｙ）」プロセスと呼ばれており、これは、単一のポリシリコンの層を用いてすべてのゲートを形成可能であるためである。単一ポリプロセスでは、特に、電子デバイスの多くが独立したメモリチップとして用いられることしか目的にしていない用途以外の用途では、通常、加工操作はより少なく、不揮発性メモリセルを作製するときのプロセスフローが単純化される。そのような用途には、マイクロプロセッサ、マイクロコントローラ、デジタル信号プロセッサ、特定用途向け集積回路などが含まれる。
図１１〜１７には、不揮発性メモリセル２０を形成するときの電子デバイスが含まれる。図１１〜１７に関して記載される実施形態には、使用可能な幾つかの例示的な実施形態が含まれる。本明細書の読了後、当業者には、他の実施形態が特定の用途を達成するために用いられること、必要または要求に適合されてよいことが認められる。図１１〜１７の焦点の一部は、加工操作および得られる構造が上述の回路の不揮発性メモリセルにどのように対応しているかに関する。したがって、形成処理における多くの工程は図１１〜１７に関して記載されていない。本明細書の読了後、当業者には、不揮発性メモリセルを備える電子デバイスを作製するための完全なプロセスフローを生成するために、どんな加工操作が行われるかが理解される。
図１１には、ｎ−ウェル領域１１３およびｐ−ウェル領域１１４を形成した後のワークピースの平面図が含まれる。Ｎ−ウェル領域１１３およびｐ−ウェル領域１１４は、単結晶半導体ウエハ、セミコンダクタ・オン・インシュレータウエハ、フラットパネルディスプレイ（例えば、ガラス板を覆うシリコン層）、または電子デバイスの製造に従来的に用いられる他の基板など、基板内に形成可能である。一実施形態では、ｎ−ウェル領域１１３およびｐ−ウェル領域１１４のドーパント濃度は、従来のまたは専用のドーパント、ドーピング濃度、および選択的ドーピング技術を用いて生成される。
図１２には、ｎ型の活性領域１２３およびｐ型の活性領域１２４を画定するフィールド分離領域１２０を形成した後のワークピースの平面図が含まれる。ｎ型の活性領域１２３およびｐ型の活性領域１２４は、フィールド分離領域１２０の間に位置し、それぞれｎ−ウェル領域１１３およびｐ−ウェル領域１１４の一部を含む。フィールド分離領域１２０は、続いてｎ型の活性領域１２３およびｐ型の活性領域１２４内に形成されるソース／ドレイン領域より、ｎ−ウェル領域１１３およびｐ−ウェル領域１１４内でフィールド分離領域１２０がより深いように形成されてよい。フィールド分離領域１２０は、シャロートレンチ分離、シリコンの局所的酸化、または別の従来のもしくは専用のプロセスを用いて形成可能である。
図１３には、フィールド分離領域１２０、ｎ型の活性領域１２３、およびｐ型の活性領域１２４の上方に、ゲート誘電体層１３２およびゲート電極層１３４を形成した後の、ワークピースの断面図が含まれる。ゲート誘電体層１３２は、従来のまたは専用のゲート誘電体材料を含んでよい。示した実施形態では、ゲート誘電体層１３２は堆積されてよく、別の実施形態（図示せず）では、ゲート誘電体層１３２は、ｎ型の活性領域１２３およびｐ型の活性領域１２４内で半導体材料から熱的に成長させられる。別の実施形態（図示せず）では、異なる組成、厚み、またはそれらの組み合わせを有する異なるゲート誘電体層が、不揮発性メモリセル内に異なるトランジスタ構造を作製するために用いられてよい。
ゲート電極層１３４は１つ以上のフィルムを含んでよい。一実施形態では、ゲート電極層１３４は、アモルファスまたは多結晶シリコン材料を含んでよく、堆積されるとき、ドープされてもよく、ドープされなくてもよい。これに代えて、ゲート電極層１３４は、ｎ型の活性領域１２３の上に位置する伝導帯に近いフェルミ準位を有するフィルムと、ｐ型の活性領域１２４の上に位置する価電子（ｖａｌａｎｃｅ）帯に近い異なるフェルミ準位を有する異なるフィルムとを含むことが可能である。特定の一実施形態では、半導体または他のフィルムは、ゲート電極層１３４が接合ダイオードを形成せず導通するように、ゲート電極層１３４を一体に括るために用いられてもよい。さらに別の実施形態では、ゲート電極層１３４は、ゲート電極層１３４の上方に続いて形成されるマスク層（図示せず）のパターニングを行うときの反射を低減するために、抗反射フィルムを含んでもよい。本明細書の読了後、当業者は、従来のまたは専用の技術によりゲート電極層１３４を形成する際の組成および堆積順序を決定することが可能である。
図１４には、ゲート電極層１３４のパターニングを行いゲート電極１４２，１４４，１４６，１４８を形成した後のワークピースの平面図が含まれる。また、図１４には、レイアウト中に、図２のトランジスタ２１〜２６用のゲート電極を見出される場所を示す。
ゲート電極１４２は電気的に浮遊するとともに、ｎ型の活性領域１２３およびｐ型の活性領域１２４の一部を覆っている。したがって、ゲート電極１４２は、図２に示すようにフローティングノード２９を含む。なお、電荷は、図１４の最も左にあるように示すｎ型の活性領域１２３を介し、ゲート電極１４２へ導入され、またゲート電極１４２から除去される。ゲート電極１４４は、ゲート電極１４２内の電荷を変更するために用いられる選択ゲートとして働くことが可能である。ゲート電極１４４は、続いて選択ラインに接続される。ゲート電極１４６，１４８は、それぞれパストランジスタ２６，２５に対するパスゲートとして働くことが可能である。ゲート電極１４６，１４８は、続いて異なるパスラインに接続される。ゲート電極１４２，１４４，１４６，１４８を形成するためのゲート電極層１３４のパターニングは、従来のまたは専用のマスクおよびエッチングシーケンスを用いて実行可能である。
示していないが、必要または所望の場合、軽ドープドレイン、拡張領域などや、サイドウォールスペーサが形成されてもよい。これに加えて、トランジスタ２２の付近のｎ型の活性領域１２３は、ハロー注入を受けてもよく、プログラム特性、消去特性、または両方を向上させるのを支援するために形成される段階的な接合部を有してもよい。そのようなフィーチャは、トランジスタ２１，２３，２５，２６には不要である。したがって、トランジスタ２１，２３，２５，２６は、プログラムおよび消去ではなく、デジタル論理動作にさらに適合されることが可能である。
図１５には、マスク部材１５０およびＮ＋Ｓ／Ｄ領域１５２を形成した後のワークピースの平面図が含まれる。マスク部材１５０は、Ｎ＋Ｓ／Ｄドーピング操作からｎ型のドーパントを受けないように、ワークピースの一部を覆っている。Ｎ＋Ｓ／Ｄドーピング操作は、ｐ型の活性領域１２４（図１５に示さず）内にＮ＋Ｓ／Ｄ領域１５２を形成するためのイオン注入を用いて実行可能である。ゲート電極１４２，１４８の露出した部分も、Ｎ＋Ｓ／Ｄ領域１５２を形成するときにドープされてよい。マスク部材１５０は、ドーピング操作の実行後に除去される。アニール処理が、ｎ型のドーパントの活性化または拡散を実行するために行われてもよく、行われなくてもよい。
図１６には、マスク部材１６０およびＰ＋Ｓ／Ｄ領域１６２を形成した後のワークピースの平面図が含まれる。マスク部材１６０は、Ｐ＋Ｓ／Ｄドーピング操作からｐ型のドーパントを受けないように、ワークピースの一部を覆っている。Ｐ＋Ｓ／Ｄドーピング操作は、ｎ型の活性領域１２３（図１６に示さず）内にＰ＋Ｓ／Ｄ領域１６２を形成するためのイオン注入を用いて実行可能である。ゲート電極１４２，１４４，１４６の露出した部分も、Ｐ＋Ｓ／Ｄ領域１６２を形成するときにドープされてよい。マスク部材１６０は、ドーピング操作の実行後に除去される。アニール処理が、ドーパントの活性化を実行するために行われてもよい。Ｎ＋Ｓ／Ｄ領域およびＰ＋Ｓ／Ｄ領域は、１×１０１９原子／ｃｍ３以上のドーパント濃度を有することができるので、それらの領域へオーミック接触が続いて形成されることが可能である。
図１７には、相互接続部１７０〜１７８を形成した後の図１６のワークピースの平面図が含まれる。接触は下に位置するフィーチャに対し作製され、四角で囲まれた×として示している。相互接続部１７０は、図２の端子２１０の物理的な表現である。特定の一実施形態では、相互接続部１７０はＶＳＳレールに結合されることが可能である。相互接続部１７１は、トランジスタ２１，２３，２５，２６のＳ／Ｄ領域を互に対し電気的に接続する。特定の一実施形態では、相互接続部１７２、相互接続部１７３、または両方は、電荷変更端子に結合され、これはゲート電極１４２（図示せず）からの電荷の導入または除去の際に用いられることが可能である。相互接続部１７２は図２の端子２０２の物理的な表現であり、相互接続部１７３は図２の端子２０４の物理的な表現である。相互接続部１７４は、図２の選択ライン２２４の一部であってもよく、選択ライン２２４に対し電気的に接続されてもよい。相互接続部１７５，１７６は、それぞれ図２のパスライン２２５，２２６の一部であってもよく、パスライン２２５，２２６に対し電気的に接続されてもよい。相互接続部１７７は、図２の端子２０６の物理的な表現である。特定の一実施形態では、相互接続部１７７はＶＤＤレールに結合されることが可能である。相互接続部１７８は、図２の端子２０８の物理的な表現である。電気的な接続はゲート電極１４２に対しては行われないが、これは、電気的に浮遊しているためである。ゲート電極１４２は図１７に示されていないが、これは、相互接続部１７６によって覆われているためである。
相互接続部１７０〜１７８は１つ以上の異なるフィルムを含むことが可能である。相互接続部１７０〜１７８に関連する接触部は、相互接続部１７０〜１７８の一部であっても、相互接続部１７０〜１７８から分離していてもよい。例えば、接触部は導体プラグ（例えば、タングステンプラグ）の一部であってよい。相互接続部１７０〜１７８は、主としてアルミニウム、銅、金などを含んでよく、また、接着フィルム、バリアフィルム、抗反射フィルムまたはそれらの組み合わせを含んでもよいし、含まなくてもよい。相互接続部１７０，１７８は、従来技術を用いて形成されてもよく、プロプライエタリな技術を用いて形成されてもよい。追加の相互接続部レベル（図示せず）が、必要な場合または所望の場合、形成されてもよい。パッシベーション層（図示せず）が、ほぼ完成した電子デバイスを形成するために、相互接続部の最終レベルの上方に形成されてもよい。
図１１〜１７は不揮発性メモリセル２０形成の１組の実施形態を示していることを当業者であれば理解する。不揮発性メモリセル２０として他の多数のレイアウトを使用することができることを、この明細書を読んだ当業者は認識することができる。さらに、図１〜３，１０に示した他の不揮発性メモリセルは、異なる多様なレイアウトを有することが可能である。したがって、ウェル領域、ゲート電極、S/D領域、および相互接続部の互いの相対位置は、特定の用途におけるニーズあるいは要求を満たすために多様となり得る。
したがって図１１〜１７のレイアウトは単に例示であり、本発明の範囲を限定するものではない。
下記の表１は、不揮発性メモリセル２０のプログラム、および読み出しに使用することができる電圧の例を示している。
不揮発性メモリセル２０あるいは上記の他の回路のために他の電圧を使用することもできる。ある実施形態では、メモリアレイは、本質的に不揮発性メモリセル２０に関して上記に例示および記載されるものの鏡像である不揮発性メモリセル２０および他のメモリセルを含むことができる。
表１ プログラミング、消去および読み出しのための信号の例
以下に記載する実施形態は、より高速で、より信頼性の高い不揮発性メモリセルを形成するために有用である。不揮発性メモリセルの電荷のフローティング・ゲート、あるいはノードからの導入および除去は、読み出しに使用された別の活性領域と異なる活性領域を経由して行うことができるので、メモリセル内のトランジスタ特性はそれらが行うべき機能に一層良好に一致させることができる。プログラムと消去の動作は比較的遅く、読み出しの動作と比較して、本質的に高い電圧を必要とすることがある。したがって、プログラミングと消去に使用されるトランジスタはそれらの読み出しのための設計を損なうことを必要とせずに、それらの動作に適合させることができる。また、同様に、読み出しに使用されるトランジスタはそれらの読み出しのための設計を損なうことを必要とせずに読み出しに適合させることができる。読み出しに使用される不揮発性メモリ内のトランジスタが濃度勾配を有するソース／ドレイン領域を必要としないので、メモリセルはより高速で駆動することができる。メモリセルは読み出しの間にフローティング・ゲートにホットキャリアが入る蓋然性が低いことにより、読み出しの障害となる問題が生じにくい。同様に、オペレーションを読み出しの間に使用されるトランジスタに使用されるゲート誘電体層を通過しなければならない電荷はより少量である。したがって、同じ活性領域が読み出しと、電荷を変更する動作（例えば、プログラムや消去）の少なくとも１つとに使用される従来の不揮発性メモリセルと比較して、不揮発性メモリセルはより高速、かつより高い信頼性を有することが可能となる。
単一のゲート導電体（例えばポリのみ）の工程を使用して、不揮発性メモリセルを形成することができるので不揮発性メモリのための製造フローを単純化することができる。
したがって、コントロールゲート電極を有するか、あるいは選択／コントロールゲート電極に重ねたフローティング・ゲート電極を有する不揮発性メモリセルと比較して、より少数の層が必要とする。作業工程の数を減らすことは、スループットおよび歩留まりを向上し、コストを削減させる。さらに、成長させ、および除去する酸化膜の数が増加すると、基板表面の粗さは増長する可能性がある。不揮発性メモリは、形成され、および除去される酸化膜をより少ない数だけ使用することが可能である。したがって、表面の粗さは比較的に少なく、ブレークダウンが生じる前に、酸化物を横切る、より高い電場の形成を可能とする。
多数の異なる態様および実施形態が可能である。それらの態様および実施例のうちのいくつかが下記に記載される。この明細書を読了した当業者は、それらの態様および実施例が単に例示であり、本発明の範囲を限定するものではないことを認識するだろう。
第１の態様では、不揮発性メモリセルのための回路は、電荷が変更される端末と、不揮発性メモリセルの読み出しのときにメモリセルの状態に対応する信号を提供するように構成された出力端子とを含むことができる。回路は、電気的にフローティングとなっているゲート電極、および電流伝達電極を含む活性領域を有している第１のトランジスタを含むことができる。そこでは電流伝達電極は、出力端子に結合される。回路はまた、第１の電極および第２の電極を有する第２のトランジスタをさらに含むことができる。そこでは第１の電極は第１のトランジスタのゲート電極に結合され、第２の電極は電荷が変更される端末に結合される。メモリセルの状態を変更する時、第２のトランジスタを作動し、第１のトランジスタのゲート電極と第１のトランジスタの活性領域の間で有意量の荷電粒子が送られることがないように、回路を設計することができる。
第１の態様の実施例によると、回路は、電流伝達電極を含む第３のトランジスタをさらに備え、第１のトランジスタの電流伝達電極および第３のトランジスタの電流伝達電極は、互いに導電可能に結合される。ある実施例では、第２のトランジスタの第１の電極はゲート電極を含んでいる。さらなる実施例では、第３のトランジスタは、第１のトランジスタのゲート電極に導電可能に結合されるゲート電極を含んでいる。他の実施例では、回路は、第１の電流伝達電極、第２の電流伝達電極およびゲート電極を備えている第４のトランジスタをさらに含んでいる。第４のトランジスタの第１の電流伝達電極は、第１のトランジスタの電流伝達電極および第３のトランジスタの電流伝達電極に結合され、第４のトランジスタの第２の電流伝達電極は出力端子に結合され、第４のトランジスタのゲート電極は第１のパスラインに結合される。
第１の態様のさらなる実施例では、回路は、第１の電流伝達電極、第２の電流伝達電極およびゲート電極を備えている第５のトランジスタをさらに含んでいる。第５のトランジスタの第１の電流伝達電極は、第１のトランジスタの電流伝達電極、第３のトランジスタの電流伝達電極および第４のトランジスタの第１の電流伝達電極に結合され、第５のトランジスタの第２の電流伝達電極は、第４のトランジスタの第２の電流伝達電極および出力端子に結合され、第５のトランジスタのゲート電極は別のパスラインに結合される。さらなる実施例において、第１のトランジスタ、第２のトランジスタおよび第５のトランジスタが、pチャネルトランジスタであり、第３のトランジスタおよび第４のトランジスタはnチャネルトランジスタである。
第１の態様のさらに特定の実施例では、回路は、第１の電流伝達電極、第２の電流伝達電極およびゲート電極を備えている第４のトランジスタをさらに含んでいる。第４のトランジスタの第１の電流伝達電極は、電荷が変更される端末に結合され、第４のトランジスタの第２の電流伝達電極は、第２のトランジスタの第２の電極に結合され、第４のトランジスタのゲート電極は選択ラインに結合される。さらなる特定の実施例では、第２のトランジスタおよび第４のトランジスタはpチャネルトランジスタである。
第１の態様のさらなる実施例では、第１のトランジスタおよび第３のトランジスタはnチャネルトランジスタかpチャネルトランジスタである。さらなる実施例では、第２のトランジスタの第１の電極はゲート電極を含み、第２のトランジスタの第２の電極は電流伝達電極を含む。回路は、電流伝達電極およびゲート電極を備える第４のトランジスタをさらに含み、第４のトランジスタの電流伝達電極および第２のトランジスタの電流伝達電極は、第１のトランジスーのゲート電極に結合され、第４のトランジスタのゲート電極は選択ラインに結合される。さらなる実施例では、回路は、電流伝達電極およびゲート電極を備えている第５のトランジスタ、および電流伝達電極およびゲート電極を備えている第６のトランジスタをさらに含んでいる。第１のトランジスタの電流伝達電極および第３のトランジスタの電流伝達電極は、第５のトランジスタのゲート電極および第６のトランジスタのゲート電極に結合される。第６のトランジスタの電流伝達電極および第５のトランジスタの電流伝達電極は、互いに結合される。さらなる実施例では、第１のトランジスタはpチャネルトランジスタであり、第３のトランジスタはnチャネルトランジスタである。
第２の態様において、電子デバイスは、第１の活性領域、および第１の活性領域から一定の距離をもって離間された第２の活性領域を有する不揮発性メモリセルを含む。電子デバイスは、第１の部分および第２の部分を含むフローティング・ゲート電極を有し、ここで第１のトランジスタは上記のフローティング・ゲート電極の第１の部分と第１の活性領域とを含み、第２のトランジスタはフローティング・ゲート電極の第２の部分と第２の活性領域とを含んでいて、他のゲート電極はフローティング・ゲート電極に重ならない。電子デバイスは、第１のトランジスタに結合された出力端子、および第２のトランジスタに結合された電荷が変更される端末をさらに有することが可能である。
第２の態様の実施例では、電子デバイスは第３の活性領域をさらに含み、第３のトランジスタは、フローティング・ゲート電極の第３の部分および第３の活性領域を含む。また、第１および第３の活性領域の各々は、出力端子に結合される電流伝達電極を有している。特定の実施例では、電子デバイスは、第２のトランジスタおよび電荷が変更される端子に結合された第４のトランジスタ、および第１および第３トランジスタおよび出力端子に結合された第５のトランジスタをさらに含んでいる。さらなる実施例では、第１，第２および第５のトランジスタはpチャネルトランジスタであり、第３および第４のトランジスタはnチャネルトランジスタである。
第３の態様において、不揮発性メモリセルを含む電子デバイスを形成する製造方法では、第１の活性領域および第２の活性領域を画成するためにフィールド絶縁領域を形成する工程を含むことができる。この製造方法はさらに、第１の部分および第２の部分を含んでいるフローティング・ゲート電極を形成する工程を含み、ここで、フローティング・ゲート電極の第１の部分は第１の活性領域に重なり、フローティング・ゲート電極の第２の部分は第２の活性領域に重なり、他のゲート電極はフローティング・ゲート電極に重ならない。この製造方法は、さらに、第１の活性領域および第２の活性領域内に、ソース／ドレイン領域を形成する工程を含むことができ、ここで第１のトランジスタは、第１の活性領域およびフローティング・ゲート電極の第１の部分の内部に、互いに離間している第１の組のソース／ドレイン領域を有し、第２のトランジスタは第２の活性領域およびフローティング・ゲート電極の第２の部分の内部に、互いに離間している第２の組のソース／ドレイン領域を有している。また、メモリセルは第１の活性領域ではなく第２の活性領域を用いてフローティング・ゲート電極の電荷を変更するように構成される。
第３の態様の実施例では、フローティング・ゲートの形成は、フィールド絶縁領域、第１の活性領域、および第２の活性領域の上方に第１の層を形成する工程を含み、第１の層は半導体材料を含み、フローティング・ゲート電極および他のゲート電極を形成するために第１の層がパターニングされる。そこではメモリセル内のすべてのゲート電極は上記の第１の層を含む。さらなる実施例において、第１の層のパターニングは、他のゲート電極が第１のゲート電極および第２のゲート電極を含み、第１のゲート電極は第１のトランジスタに結合されたパストランジスタの一部であり、第２のゲート電極は第２のトランジスタに結合された選択トランジスタの一部であるように、行われる。
一般的な説明あるいは上記の例として記載された要素のすべてが必要だとは限らず、動作の一部が必要ではないかもしれないし、また、１つ以上のさらなる動作が上記に加えて行なわれてもよいことに注意されたい。さらに、動作が記載された順序は必ずしも製造工程で行われる順序でなくてもよい。
長所、他の利点および課題を解決するための手段は、特定の実施例に関連づけて上記に記載した。しかしながら、長所、利点、課題を解決するための手段、および、あらゆる利益、利点あるいは解決策を生じさせ、あるいは、より明確に表すためのあらゆる技術的特徴は、いずれかあるいはすべての請求項の臨界的、必要、または重要な特徴として解釈されるべきものではない。
他の多くの実施例が、上記の開示事項を検討することによって当業者には明白となる。他の実施例が使用され、あるいは開示事項から派生することも可能であり、本発明の開示の範囲から逸脱しない範囲において、構造的な代用、論理的な代用あるいは別の変更がなされ得るものである。特定の実施例が本明細書に例示され、および記載されたが、同一または同様の目的を達成するように計画されたあらゆる変更も、上記の特定の実施例の代わりに用いられてもよいことが認識されるべきである。この開示は、様々な実施例の全ての以降の適応物あるいは変更をカバーするように意図される。上記の実施例と特に本明細書に記載されない他の実施例の組み合わせは、本明細書を検討した当業者には明白であろう。また、特定の技術的特徴は、明瞭な記載のために、個別の実施例の文脈において本明細書に記載されたものであっても、単一の実施例中の組み合わせとして提供されてもよいことが認識される。反対に、簡潔さのために、単一の実施例の文脈に記載される様々な特徴も、別々にあるいは任意のサブコンビネーションとして提供されてもよい。さらに、範囲が指定された数値への言及はその範囲内の各数値をすべて含むものである。
上記に示された主題は、実例あるいは限定的ではないものとして理解されるものである。また、添付の請求項は、本発明の範囲以内にある場合には、修正、増強および他の実施例のすべてを網羅するように意図される。したがって、法律によって許可された最大の程度まで、本発明の範囲は、次の請求項およびそれらの等価物の中で最も広い許容可能な解釈によって決定されることになっており、上記の発明の詳細な説明によって限定されるべきではない。

Claims (20)

  1. 不揮発性メモリセル用の回路であって、
    電荷変更端子と、
    不揮発性メモリセルを読み取るときにメモリセルの状態に対応する信号を供給するように構成された出力端子と、
    電気的に浮遊しているゲート電極と、電流伝達電極を含む活性領域とを含む第１のトランジスタと、電流伝達電極は出力端子に結合されていることと、
    第１の電極と第２の電極とを含む第２のトランジスタと、第１の電極は第１のトランジスタのゲート電極に結合され、第２の電極は電荷変更端子に結合されていることと、
    を含み、
    メモリセルの状態を変化させるとき、第２のトランジスタが活性となり、第１のトランジスタのゲート電極と第１のトランジスタの活性領域との間において有意な量の電荷キャリアが移動しないように設計されている回路。
  2. 電流伝達電極を含む第３のトランジスタをさらに含み、
    第１のトランジスタの電流伝達電極および第３のトランジスタの電流伝達電極は導通するように互いに結合されている、請求項１に記載の回路。
  3. 第２のトランジスタの第１の電極はゲート電極を含む、請求項２に記載の回路。
  4. 第３のトランジスタは、第１のトランジスタのゲート電極に対し導通するように結合されているゲート電極を含む、請求項３に記載の回路。
  5. 第１の電流伝達電極と、第２の電流伝達電極と、ゲート電極とを含む、第４のトランジスタをさらに含み、
    第４のトランジスタの第１の電流伝達電極は、第１のトランジスタの電流伝達電極および第３のトランジスタの電流伝達電極に結合されており、
    第４のトランジスタの第２の電流伝達電極は出力端子に結合されており、
    第４のトランジスタのゲート電極は第１のパスラインに結合されている、請求項３に記載の回路。
  6. 第１の電流伝達電極と、第２の電流伝達電極と、ゲート電極とを含む、第５のトランジスタをさらに含み、
    第５のトランジスタの第１の電流伝達電極は、第１のトランジスタの電流伝達電極、第３のトランジスタの電流伝達電極、および第４のトランジスタの第１の電流伝達電極に結合されており、
    第５のトランジスタの第２の電流伝達電極は、第４のトランジスタ第２の電流伝達電極と、出力端子とに結合されており、
    第５のトランジスタのゲート電極は第２のパスラインに結合されている、請求項５に記載の回路。
  7. 第１のトランジスタ、第２のトランジスタ、および第５のトランジスタは、ｐ−チャネルトランジスタであり、第３のトランジスタおよび第４のトランジスタはｎ−チャネルトランジスタである、請求項６に記載の回路。
  8. 第１の電流伝達電極と、第２の電流伝達電極と、ゲート電極とを含む、第４のトランジスタをさらに含み、
    第４のトランジスタの第１の電流伝達電極は電荷変更端子に結合されており、
    第４のトランジスタの第２の電流伝達電極は第２のトランジスタの第２の電極に結合されており、
    第４のトランジスタのゲート電極は選択ラインに結合されている、請求項３に記載の回路。
  9. 第２のトランジスタおよび第４のトランジスタはｐ−チャネルトランジスタである、請求項８に記載の回路。
  10. 第１のトランジスタおよび第３のトランジスタは、ｎ−チャネルトランジスタまたはｐ−チャネルトランジスタである、請求項２に記載の回路。
  11. 第２のトランジスタの第１の電極はゲート電極を含み、
    第２のトランジスタの第２の電極は電流伝達電極を含み、
    前記回路は、電流伝達電極およびゲート電極を含む第４のトランジスタを含み、
    第４のトランジスタの電流伝達電極および第２のトランジスタの電流伝達電極は、第１のトランジスタのゲート電極に結合されており、
    第４のトランジスタのゲート電極は選択ラインに結合されている、請求項２に記載の回路。
  12. 電流伝達電極およびゲート電極を含む第５のトランジスタと、
    電流伝達電極およびゲート電極を含む第６のトランジスタとをさらに含み、
    第１のトランジスタの電流伝達電極および第３のトランジスタの電流伝達電極は、第５のトランジスタのゲート電極および第６のトランジスタのゲート電極に結合されており、
    第６のトランジスタの電流伝達電極および第５のトランジスタの電流伝達電極は互いに結合されている、請求項１１に記載の回路。
  13. 第１のトランジスタはｐ−チャネルトランジスタであり、第３のトランジスタはｎ−チャネルトランジスタである、請求項１に記載の回路。
  14. 不揮発性メモリセルを含む電子デバイスにおいて、
    不揮発性メモリセルは、
    第１の活性領域と、
    第１の活性領域から離間した第２の活性領域と、
    第１の部分および第２の部分を含むフローティング・ゲート電極であって、
    第１のトランジスタは、フローティング・ゲート電極の第１の部分と、第１の活性領域とを含み、
    第２のトランジスタは、フローティング・ゲート電極の第２の部分と、第２の活性領域とを含み、
    他のゲート電極はフローティング・ゲート電極に重なっていない、フローティング・ゲート電極と、
    第１のトランジスタに結合されている出力端子と、
    第２のトランジスタに結合されている電荷変更端子とを備える電子デバイス。
  15. 第３の活性領域をさらに含み、
    第３のトランジスタは、フローティング・ゲート電極の第３の部分と、第３の活性領域とを含み、
    第１および第３の活性領域は各々、出力端子に結合されている電流伝達電極を含む、
    請求項１４に記載の電子デバイス。
  16. 第２のトランジスタと電荷変更端子とに結合されている第４のトランジスタと、
    第１および第３のトランジスタと出力端子とに結合されている第５のトランジスタと、
    をさらに備える、請求項１５に記載の電子デバイス。
  17. 第１のトランジスタ、第２のトランジスタ、および第５のトランジスタは、ｐ−チャネルトランジスタであり、
    第３および第４のトランジスタは、ｎ−チャネルトランジスタである、請求項１６に記載の電子デバイス。
  18. 不揮発性メモリセルを含む電子デバイスを製造する方法において、
    第１の活性領域および第２の活性領域を画定するためにフィールド分離領域を形成する工程と、
    第１の部分および第２の部分を含むフローティング・ゲート電極を形成する工程であって、
    フローティング・ゲート電極の第１の部分は第１の活性領域に重なり、
    フローティング・ゲート電極の第２の部分は第２の活性領域に重なり、
    他のゲート電極はフローティング・ゲート電極に重なっていない、
    フローティング・ゲート電極を形成する工程と、
    第１の活性領域および第２の活性領域内にソース／ドレイン領域を形成する工程であって、
    第１のトランジスタは、第１の活性領域およびフローティング・ゲート電極の第１の部分内に、第１の離間したソース／ドレイン領域の対を含み、
    第２のトランジスタは、第２の活性領域およびフローティング・ゲート電極の第２の部分内に、第２の離間したソース／ドレイン領域の対を含み、
    メモリセルは第１の活性領域ではなく第２の活性領域を介してフローティング・ゲート電極の電荷を変更するように構成されている、第１の活性領域および第２の活性領域内にソース／ドレイン領域を形成する工程とを含む方法。
  19. フローティング・ゲート電極を形成する工程は、
    フィールド分離領域の上方の第１の層と、第１の活性領域および第２の活性領域とを形成する工程と、第１の層は半導体材料を含むことと、
    フローティング・ゲート電極および他のゲート電極を形成するために第１の層のパターニングを行う工程と、メモリセル内のゲート電極はすべて第１の層を含むことと、
    を含む請求項１８に記載の方法。
  20. 第１の層のパターニングは、前記他のゲート電極が第１のゲート電極および第２のゲート電極を含むように行われることと、
    第１のゲート電極は第１のトランジスタに結合されているパストランジスタの一部であることと、
    第２のゲート電極は第２のトランジスタに結合されている選択トランジスタの一部であることと、
    を含む請求項１９に記載の方法。
JP2011510525A 2008-05-23 2009-03-27 不揮発性メモリセルを含む電子デバイス用の回路および電子デバイスの製造方法 Active JP5527855B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/126,069 2008-05-23
US12/126,069 US7773424B2 (en) 2008-05-23 2008-05-23 Circuit for and an electronic device including a nonvolatile memory cell and a process of forming the electronic device
PCT/US2009/038500 WO2009142824A1 (en) 2008-05-23 2009-03-27 Circuit for and an electronic device including a nonvolatile memory cell and a process of forming the electronic device

Publications (3)

Publication Number Publication Date
JP2011523158A true JP2011523158A (ja) 2011-08-04
JP2011523158A5 JP2011523158A5 (ja) 2012-11-15
JP5527855B2 JP5527855B2 (ja) 2014-06-25

Family

ID=41340446

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011510525A Active JP5527855B2 (ja) 2008-05-23 2009-03-27 不揮発性メモリセルを含む電子デバイス用の回路および電子デバイスの製造方法

Country Status (6)

Country Link
US (1) US7773424B2 (ja)
JP (1) JP5527855B2 (ja)
KR (1) KR101588069B1 (ja)
CN (1) CN102037518B (ja)
TW (1) TWI485702B (ja)
WO (1) WO2009142824A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8310301B2 (en) 2010-02-25 2012-11-13 Fairchild Semiconductor Corporation Fully featured control pin powered analog switch
US8269552B2 (en) 2010-02-25 2012-09-18 Fairchild Semiconductor Corporation Control pin powered analog switch
US9018691B2 (en) 2012-12-27 2015-04-28 Ememory Technology Inc. Nonvolatile memory structure and fabrication method thereof

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62139199A (ja) * 1985-12-12 1987-06-22 Toshiba Corp 不揮発性半導体記憶装置
JPH02199698A (ja) * 1989-01-30 1990-08-08 Kawasaki Steel Corp 半導体集積回路
JPH09185891A (ja) * 1995-07-28 1997-07-15 Motorola Inc 単一ポリシリコン・ゲートを有する不揮発性メモリ・セル
US6028789A (en) * 1999-06-15 2000-02-22 Vantis Corporation Zero-power CMOS non-volatile memory cell having an avalanche injection element
JP2006185582A (ja) * 2004-12-22 2006-07-13 Samsung Electronics Co Ltd 半導体装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5892709A (en) 1997-05-09 1999-04-06 Motorola, Inc. Single level gate nonvolatile memory device and method for accessing the same
US6307781B1 (en) 1999-09-30 2001-10-23 Infineon Technologies Aktiengesellschaft Two transistor flash memory cell
JP3906177B2 (ja) * 2002-05-10 2007-04-18 株式会社東芝 不揮発性半導体記憶装置
US7212446B2 (en) 2002-09-16 2007-05-01 Impinj, Inc. Counteracting overtunneling in nonvolatile memory cells using charge extraction control
US6898123B2 (en) * 2003-01-07 2005-05-24 Intersil Americas Inc. Differential dual floating gate circuit and method for programming
JP4278438B2 (ja) * 2003-05-27 2009-06-17 三洋電機株式会社 不揮発性半導体記憶装置及びその制御方法
US7046549B2 (en) * 2003-12-31 2006-05-16 Solid State System Co., Ltd. Nonvolatile memory structure
TWI252488B (en) * 2004-02-16 2006-04-01 Vanguard Int Semiconduct Corp Non-volatile memory cell and fabrication method thereof
KR100660277B1 (ko) * 2005-12-29 2006-12-20 동부일렉트로닉스 주식회사 에스램 소자 및 그 제조 방법
US7382658B2 (en) * 2006-01-26 2008-06-03 Mosys, Inc. Non-volatile memory embedded in a conventional logic process and methods for operating same
US7252033B1 (en) * 2006-03-14 2007-08-07 Uni-Splendor Corp Automatic coffee maker
US20070241384A1 (en) * 2006-04-14 2007-10-18 Gigadevice Semiconductor Inc. Methods and apparatus for non-volatile semiconductor memory devices
US8243510B2 (en) * 2006-08-30 2012-08-14 Broadcom Corporation Non-volatile memory cell with metal capacitor

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62139199A (ja) * 1985-12-12 1987-06-22 Toshiba Corp 不揮発性半導体記憶装置
JPH02199698A (ja) * 1989-01-30 1990-08-08 Kawasaki Steel Corp 半導体集積回路
JPH09185891A (ja) * 1995-07-28 1997-07-15 Motorola Inc 単一ポリシリコン・ゲートを有する不揮発性メモリ・セル
US6028789A (en) * 1999-06-15 2000-02-22 Vantis Corporation Zero-power CMOS non-volatile memory cell having an avalanche injection element
JP2006185582A (ja) * 2004-12-22 2006-07-13 Samsung Electronics Co Ltd 半導体装置

Also Published As

Publication number Publication date
US7773424B2 (en) 2010-08-10
KR101588069B1 (ko) 2016-01-22
CN102037518A (zh) 2011-04-27
KR20110016453A (ko) 2011-02-17
WO2009142824A1 (en) 2009-11-26
TWI485702B (zh) 2015-05-21
TW200949835A (en) 2009-12-01
JP5527855B2 (ja) 2014-06-25
CN102037518B (zh) 2014-07-23
US20090290437A1 (en) 2009-11-26

Similar Documents

Publication Publication Date Title
US7099192B2 (en) Nonvolatile flash memory and method of operating the same
CN102376358B (zh) 电子系统、反熔丝记忆体元件及其提供方法
US7759194B2 (en) Electrically programmable device with embedded EEPROM and method for making thereof
US8581324B2 (en) Area-efficient electrically erasable programmable memory cell
TWI518849B (zh) 包含具有反熔絲組件之非揮發性記憶體結構之電子器件及其形成方法
JP3201370B2 (ja) 不揮発性半導体記憶装置及びその製造方法
KR20010033347A (ko) 벌크 씨모스 구조와 양립 가능한 에스오아이 구조
KR20010085679A (ko) 반도체 집적 회로 장치 및 반도체 집적 회로 장치의 제조방법
US8741697B2 (en) Electronic device including a nonvolatile memory structure having an antifuse component and a process of forming the same
US20130307054A1 (en) Semiconductor integrated circuit
US8350356B2 (en) Anti-fuse based programmable serial number generator
US20100039868A1 (en) Low voltage, low power single poly EEPROM
JP5527855B2 (ja) 不揮発性メモリセルを含む電子デバイス用の回路および電子デバイスの製造方法
US6369606B1 (en) Mixed threshold voltage CMOS logic device and method of manufacture therefor
US7307320B2 (en) Differential mechanical stress-producing regions for integrated circuit field effect transistors
US11527625B1 (en) Electrical performance and reliability of a semiconductor device comprising continuous diffusion structures
JP2004281970A (ja) 電気的に消去可能なプログラマブルロジックデバイス
JP3998098B2 (ja) 半導体記憶装置
US20180182767A1 (en) Semiconductor device and method for manufacturing the same
US20090321815A1 (en) Non-volatile memory device and method of fabricating the same
US11676917B2 (en) Active protection circuits for semiconductor devices
US8390052B2 (en) Nonvolatile semiconductor memory device
US7939874B2 (en) Semiconductor device
US20190326401A1 (en) Body connection for a silicon-on-insulator device
KR20110079113A (ko) 단일 폴리 이이피롬의 제조방법

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20120227

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120327

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120927

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130702

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130703

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20131001

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20131008

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131030

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140318

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140411

R150 Certificate of patent or registration of utility model

Ref document number: 5527855

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250