KR101588069B1 - 비휘발성 메모리 셀 회로 및 비휘발성 메모리 셀을 포함하는 전자 디바이스 및 그 전자 디바이스를 형성하는 프로세스 - Google Patents

비휘발성 메모리 셀 회로 및 비휘발성 메모리 셀을 포함하는 전자 디바이스 및 그 전자 디바이스를 형성하는 프로세스 Download PDF

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Abstract

비휘발성 메모리 셀 회로(10, 20, 30, 40, 50, 60, 70, 80, 90, 100)는 전하 변경 단자(102, 202, 302, 402, 502, 602, 702, 802, 902, 1002) 및 출력 단자(108, 208, 308, 408, 508, 608, 708, 808, 908, 1008)을 포함할 수 있다. 상기 회로는 또한 전기적으로 플로팅하는 게이트 전극 및 전류 전달 전극을 포함하는 활성 영역을 갖는 제1 트랜지스터(11, 21, 31, 41, 51, 61, 71, 81, 91, 1021)를 포함할 수 있으며, 상기 전류 전달 전극은 상기 출력 단자에 결합된다. 상기 회로는 제1 전극 및 제2 전극을 갖는 제2 트랜지스터(12, 22, 32, 42, 52, 62, 72, 82, 92, 1002)를 더 포함할 수 있으며, 상기 제1 전극은 상기 제1 트랜지스터의 상기 게이트 전극에 결합되며, 상기 제2 전극은 상기 전하 변경 단자에 결합된다. 상기 메모리 셀의 상태를 변경할 때, 상기 제2 트랜지스터는 활성화될 수 있으며 상기 제1 트랜지스터의 게이트 전극과 상기 제1 트랜지스터의 활성 영역 사이에는 상당량의 전하 캐리어가 전달되지 않는다. 다른 실시예들은 전자 디바이스 그 자체와 상기 전자 디바이스를 형성하는 프로세스를 포함할 수 있다.

Description

비휘발성 메모리 셀 회로 및 비휘발성 메모리 셀을 포함하는 전자 디바이스 및 그 전자 디바이스를 형성하는 프로세스{CIRCUIT FOR AND AN ELECTRONIC DEVICE INCLUDING A NONVOLATILE MEMORY CELL AND A PROCESS OF FORMING THE ELECTRONIC DEVICE}
본 발명은 비휘발성 메모리 셀 회로, 비휘발성 메모리 셀을 포함하는 전자 디바이스, 및 그 전자 디바이스를 형성하는 프로세스에 관한 것이다.
많은 비휘발성 메모리 셀은 (통상의 핫 전자 주입 및 소스측 주입을 포함하는) 핫 캐리어 주입, 파울러-노드하임(Fowler-Nordheim) 터널닝, 또는 둘 다(예컨대, 핫 전자 주입을 이용한 프로그램과 파울러-노드하임 터널링을 이용한 소거)를 이용하여 프로그램되거나 소거된다. 비휘발성 메모리 셀은 트랜지스터-트랜지스터 로직에서 사용되는 것으로 전형적으로 비교적 높은 주파수에서 동작하도록 설계된 트랜지스터 구조와는 크게 다른 트랜지스터 구조를 가질 수 있다. 예를 들어, 비휘발성 메모리 셀은 경사형 소스 영역(graded source region)과 기판 사이에서 접합 항복(junction breakdown)이 일어날 가능성을 줄여주는 경사형 소스 영역, 드레인 영역 부근의 전계를 증가시켜 프로그래밍 효율, 또 다른 적절한 특징, 또는 이들의 어떤 조합을 향상시켜주는 할로 영역(halo region)을 구비할 수 있다.
이러한 특징들은 특히 판독 동작과 관련하여 다른 결과를 유발할 수 있다. 경사형 소스 영역은 전형적으로 대면적을 차지하고 그 결과 로직 트랜지스터의 소스 영역과 비교할 때 경사형 소스 영역과 기판 사이에 커패시턴스가 더 높아진다. 커패시턴스가 더 높아지면 판독 동작의 속도를 떨어뜨릴 수 있다. 할로 영역은 저농도로 도핑된 드레인 또는 확장 영역이 할로 영역 대신에 사용된 경우보다 비휘발성 메모리 셀의 판독 장애(read disturb) 문제를 야기시킬 가능성이 더 클 수 있다.
본 발명의 실시예들은 예를 들어 예시되며 첨부의 도면으로 제한되지 않는다.
도 1은 본 발명의 실시예에 따라 비휘발성 메모리 셀을 프로그래밍 또는 소거할 때 활성 영역이 사용되고 비휘발성 메모리 셀을 판독할 때 또 다른 활성 영역이 사용되는 비휘발성 메모리 셀의 회로도이다.
도 2 내지 도 10은 다른 실시예들에 따른 다른 비휘발성 메모리 셀의 회로도이다.
도 11은 웰 영역을 형성한 후의 워크피스(workpiece)의 일부의 평면도를 예시한다.
도 12는 필드 분리 영역을 형성한 후의 도 11의 워크피스의 평면도를 예시한다.
도 13은 게이트 유전층 및 전극층을 형성한 후의 도 12의 워크피스의 단면도를 예시한다.
도 14는 게이트 전극을 형성한 후의 도 13의 워크피스의 평면도를 예시한다.
도 15는 N+ 소스/드레인 영역을 형성한 후의 도 14의 워크피스의 평면도를 예시한다.
도 16은 P+ 소스/드레인 영역을 형성한 후의 도 15의 워크피스의 평면도를 예시한다.
도 17은 상호연결부를 형성한 후의 도 16의 워크피스의 평면도를 예시한다.
당업자들은 도면에서 구성요소들이 간결성과 명료성을 기하기 위해 예시되며 반드시 축척대로 그려지지 않았음을 인식한다. 예를 들어, 도면에서 일부 구성요소들의 치수는 본 발명의 실시예들의 이해 증진을 돕기 위해 다른 구성요소들에 비해 과장될 수 있다.
전자 디바이스는 비휘발성 메모리 셀을 포함할 수 있다. 비휘발성 메모리 셀 회로는 메모리 셀의 상태를 변경(예컨대, 프로그래밍 또는 소거)할 때 트랜지스터의 활성 영역이 전하를 도입하거나 제거하는데 사용되고, 메모리 셀을 판독할 때 상이한 트랜지스터의 상이한 활성 영역이 사용되도록 설계될 수 있다. 이러한 방식으로, 비휘발성 메모리 셀의 프로그래밍 및 소거 성능은 메모리 셀의 판독 성능을 희생시키지 않고서도 양호할 수 있다. 판독 성능은 프로그래밍 및 소거 성능에 크게 영향을 미치지 않고서도 향상될 수 있으며 그 반대의 경우도 가능하다. 특정 실시예예서, 트랜지스터의 게이트 전극은 단일 게이트 전극층으로 만들어질 수 있다.
특정 실시예에서, 비휘발성 메모리 셀 회로는 전하 변경 단자(charge-altering terminal), 비휘발성 메모리 셀을 판독할 때 메모리 셀의 상태에 대응하는 신호를 제공하도록 구성된 출력 단자, 전기적으로 플로팅하는 게이트 전극 및 출력 단자에 결합된 전류 전달 전극(current-carrying electrode)을 포함하는 활성 영역을 포함하는 제1 트랜지스터, 제1 전극 및 제2 전극을 포함하는 제2 트랜지스터를 포함할 수 있으며, 여기서 제1 전극은 제1 트랜지스터의 게이트 전극에 결합되고, 제2 전극은 전하 변경 단자에 결합된다. 이 회로는 메모리 셀의 상태를 변경할 때, 제2 트랜지스터가 활성화되고 제1 트랜지스터의 게이트 전극과 제1 트랜지스터의 활성 영역 사이에 상당량의 전하 캐리어가 전달되지 않도록 설계될 수 있다. 다른 실시예들은 전자 디바이스 그 자체와 그러한 전자 디바이스를 형성하는 프로세스를 포함할 수 있다.
본 명세서를 읽고 나면 당업자들은 본 발명의 예시적인 실시예들이 본 명세서에 기술된 개념을 예시하기 위해 개시된다는 것을 인식할 것이다. 본 발명의 범주를 일탈함이 없이 다른 많은 회로, 전자 디바이스, 및 프로세스가 사용될 수 있다.
아래에 기술된 본 발명의 실시예들의 세부사항을 다루기에 앞서, 몇 가지 용어들이 규정되거나 명확하게 설명된다. "결합(coupling)"이라는 용어는 전도성 부재 또는 컴포넌트로부터 또 다른 전도성 부재 또는 컴포넌트로 신호를 전송하는 것을 의미하는 것으로 의도한다. 결합은 용량성 결합, 전도성 결합, 또는 유도성 결합 등을 포함할 수 있다. 전도성 결합은 상이한 두 전도성 부재, 상이한 두 컴포넌트, 또는 전기적으로 서로 연결된(즉, 그 사이에 스위치나 다른 컴포넌트가 없는) 전도성 부재 및 컴포넌트의 조합 사이에서 캐리어(전자 또는 홀)가 흐를 수 있는 결합을 포함할 수 있다. 대안으로, 전도성 결합은 또한 상이한 두 전도성 부재, 상이한 두 컴포넌트, 또는 전도성 부재 및 컴포넌트의 조합 사이에서 하나 이상의 스위치를 포함하여, 그 스위치들이 폐쇄(트랜지스터들이 온)될 때 캐리어가 흐를 수 있도록 한다. 용량성 결합은 유전층이 실질적으로 정상 동작하는 전도상태에서 캐리어의 흐름을 막기 때문에 전도성 결합이 아니다.
달리 규정하지 않는 한, 본 명세서에서 사용된 모든 기술적 및 과학적 용어는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진자가 흔히 알고 있는 바와 같은 의미를 갖는다. 본 발명의 다른 특징 및 장점들은 다음의 상세한 설명과, 청구범위로부터 명백해질 것이다. 본 명세서에 기술되지 않은 범위에 대해, 특정 물질, 처리 행위, 및 회로에 관한 많은 세부사항은 통상적이며 반도체 및 마이크로 전자공학 기술 범위 내에 있는 교재와 다른 소스에서 찾아볼 수 있다.
도 1 내지 도 10에서, 상이한 회로들이 비휘발성 메모리 셀에 사용될 수 있다. 비휘발성 메모리 셀은 레지스터와 같은 독립형 메모리 셀일 수 있거나, 또는 메모리 어레이의 일부일 수 있다. 비휘발성 메모리 셀은 각기 한 쌍의 전류 전달 전극들과 제어 전극을 포함하는 트랜지스터들을 포함할 수 있다. 전계 효과 트랜지스터의 경우, 전류 전달 전극은 소스 영역, 드레인 영역, 소스/드레인 영역, 또는 이들의 어떤 조합일 수 있다. 이하에서 설명된 바와 같이, "S/D 영역"이라는 용어는 전류 전달 전극이 회로의 정상 동작 동안에 (바이어싱 상태에 따라) 단지 소스 영역, 단지 드레인 영역, 또는 소스 영역 또는 드레인 영역인지 상관없이 전계 효과 트랜지스터의 전류 전달 전극을 지칭하는 것으로 사용될 것이다. 도면에서는 특정 실시예들을 예시하고 있지만, 본 명세서를 읽고 나면 당업자들은 다른 많은 회로들이 본 명세서에 기술된 비휘발성 메모리 셀의 기능을 성취하도록 설계될 수 있다는 것을 인식할 것이다.
도 1은 본 발명의 실시예에 따른 비휘발성 메모리 셀(10)의 회로도이다. 비휘발성 메모리 셀(10)은 단자(106)에 결합된 전류 전달 전극을 갖는 트랜지스터(11)를 포함한다. 비휘발성 메모리 셀(10)은 또한 트랜지스터(11)의 게이트 전극에 결합된 게이트 전극을 갖는 트랜지스터(12)를 포함한다. 트랜지스터(12)의 전류 전달 전극은 단자(104)에 결합된다. 비휘발성 메모리 셀(10)은 단자(110)에 결합된 전류 전달 전극, 플로팅 노드(19)에서 트랜지스터(12 및 11)의 게이트 전극에 결합된 게이트 전극, 및 트랜지스터(11)의 또 다른 전류 전달 전극과 출력 단자(108)에 결합된 또 다른 전류 전달 전극을 갖는 트랜지스터(13)를 더 포함한다. 비휘발성 메모리 셀(10)은 또한 단자(102)에 결합된 전류 전달 전극 및 트랜지스터(12)의 또 다른 전류 전달 전극에 결합된 또 다른 전류 전달 전극을 갖는 트랜지스터(14)를 더 포함한다. 트랜지스터(14)의 게이트 전극은 선택 라인(114)에 결합된다. 비휘발성 메모리 셀(10)은 또한 트랜지스터(15)를 포함하며, 여기서 트랜지스터(15)의 전류 전달 전극은 출력 단자(108)에 결합되고 또 다른 전류 전달 전극은 트랜지스터(11 및 13)의 다른 전류 전달 전극에 결합된다. 트랜지스터(15)의 게이트 전극은 통과 라인(pass line)(115)에 결합된다. 특정 실시예에서, 트랜지스터(11, 12, 및 14)는 p-채널 트랜지스터이고, 그리고 트랜지스터(13 및 15)는 n-채널 트랜지스터이다.
비휘발성 메모리 셀(10)에서 플로팅 노드(19)의 전하는 터널링 또는 핫 캐리어 주입에 의해 변경될 수 있다. 전하 변경 동작은 프로그래밍 또는 소거를 포함할 수 있다. 플로팅 노드(19)에서 전하가 변경될 때, 전자 또는 홀은 터널링하거나 또는 트랜지스터(12) 내 활성 영역을 경유하여 플로팅 노드(19)에 도입되거나 그 노드로부터 제거될 수 있다. 따라서, 단자(102), 단자(104), 또는 이들 둘 다는 전하 변경 단자가 되는데, 이는 플로팅 노드(19)의 전하에 영향을 미치는 전자 또는 홀이 단자(102, 104, 또는 둘 다)를 통과할 수 있기 때문이다. 특정 실시예에서, 단자(102 및 104)는 적절한 전위에 있을 수 있으며, 선택 라인(114) 상의 신호는 트랜지스터(14)를 턴 온시켜 전류가 단자(102 및 104) 사이를 통과할 수 있게 된다. 핫 전자 주입을 이용하여 프로그래밍할 때, 단자(102)는 단자(104)보다 높은 전위에 있을 수 있다. 단자(102 및 104) 사이에서 전류가 흐르며, 트랜지스터(12)의 채널 영역 내에서 핫 전자가 발생되어 게이트 유전층을 통하여 트랜지스터(12)의 게이트 전극에 주입된다. 대안으로, 트랜지스터(12)의 채널 영역이 위치하는 기판 또는 웰 영역은 전자가 트랜지스터(12)의 게이트 전극으로부터 제거될 경우 상당히 높은 전압에 있을 수 있거나 또는 홀이 트랜지스터(12)의 게이트 전극으로부터 제거될 경우 상당히 낮은 전압에 있을 수 있다. 이와 같은 대안의 실시예에서, 파울러-노드하임 터널링이 사용된다. 도 1에 예시된 바와 같이, 트랜지스터(11, 12, 및 13)의 게이트 전극들은 전도적으로 결합되며, 더 상세히 말하면, 서로 전기적으로 연결된다. 따라서, 트랜지스터(12)의 게이트 전극에서 전하가 변경될 때, 트랜지스터(11 및 13)의 게이트 전극에서도 마찬가지로 전하가 변경된다. 트랜지스터(12)의 게이트 전극에서 전하가 변경될 때, 트랜지스터(15)는 오프될 수 있다.
비휘발성 메모리 셀(10)로부터 데이터를 판독할 때, 통과 라인(115) 상의 신호는 트랜지스터(15)를 턴 온시켜 트랜지스터(11 및 13)의 다른 전류 전달 전극 상의 신호를 출력 단자(108)로 통과하도록 한다. 특정 실시예에서, 단자(106)는 단자(110)보다 높은 전압에 있을 수 있다. 더 특정한 실시예에서, 단자(106)는 VDD 단자일 수 있고, 단자(110)는 VSS 단자일 수 있다. 따라서, 트랜지스터(11 및 13)를 결합하게 되면 인버터로서 동작할 수 있으며, 여기서 플로팅 노드(19)의 전압은 인버터의 입력이고, 인버터의 출력은 트랜지스터(15)에 결합된다.
이와 같은 특정 실시예에서, 트랜지스터(11 및 13)는 트랜지스터(11 및 13) 내에서 할로 영역, 또는 경사형 접합 등을 형성하지 않고서도 로직 디지털 응용 목적으로 설계될 수 있다. 그러므로, 비휘발성 메모리 셀(10)의 판독 성능은 할로 영역, 경사형 접합, 또는 다른 특징이 존재하는 경우보다 더 우수할 수 있다. 더욱이, 플로팅 노드의 전하는 트랜지스터(12)를 경유하여 캐리어를 추가하거나 제거함으로써 변경된다. 그러므로, 트랜지스터(12)는 특히 로직 응용보다는 프로그래밍 또는 소거용으로 더 적합하게 설계될 수 있다.
도 2는 판독 동작 동안 출력 단자 근처에 단일 통과 트랜지스터 대신에 전송 게이트가 사용된 것 외에는 도 1의 실시예와 유사한 또 다른 실시예를 제공한다. 도 2는 단자(206)에 결합된 전류 전달 전극을 갖는 트랜지스터(21)를 포함하는 비휘발성 메모리 셀(20)의 회로도이다. 비휘발성 메모리 셀(20)은 또한 트랜지스터(21)의 게이트 전극에 결합된 게이트 전극을 갖는 트랜지스터(22)를 포함한다. 트랜지스터(22)의 전류 전달 전극은 단자(204)에 결합된다. 비휘발성 메모리 셀(20)은 단자(210)에 결합된 전류 전달 전극, 플로팅 노드(29)에서 트랜지스터(22 및 21)의 게이트 전극에 결합된 게이트 전극, 및 트랜지스터(21)의 또 다른 전류 전달 전극과 출력 단자(208)에 결합된 또 다른 전류 전달 전극을 갖는 트랜지스터(23)를 더 포함한다. 비휘발성 메모리 셀(20)은 또한 단자(202)에 결합된 전류 전달 전극 및 트랜지스터(22)의 또 다른 전류 전달 전극에 결합된 또 다른 전류 전달 전극을 갖는 트랜지스터(24)를 더 포함한다. 트랜지스터(24)의 게이트 전극은 선택 라인(224)에 결합된다. 비휘발성 메모리 셀(20)은 또한 트랜지스터(25 및 26)를 포함하며, 여기서 트랜지스터(25 및 26)의 전류 전달 전극은 출력 단자(208)에 결합되고 트랜지스터(25 및 26)의 다른 전류 전달 전극은 트랜지스터(21 및 23)의 다른 전류 전달 전극에 결합된다. 트랜지스터(25)의 게이트 전극은 통과 라인(225)에 결합되고, 트랜지스터(26)의 게이트 전극은 또 다른 통과 라인(226)에 결합된다. 특정 실시예에서, 트랜지스터(21, 22, 24, 및 26)는 p-채널 트랜지스터이고, 그리고 트랜지스터(23 및 25)는 n-채널 트랜지스터이다.
도 2에 예시된 실시예에서 플로팅 노드의 전하는 도 1에서 기술된 실시예들 중 어떤 하나 이상을 이용하여 변경될 수 있다. 도 2의 단자(202 및 204), 트랜지스터(22 및 24), 및 선택 라인(224)은 도 1의 단자(102 및 104), 트랜지스터(12 및 14), 및 선택 라인(114)과 유사하게 사용된다.
트랜지스터(25 및 26)를 결합하면 전송 게이트로서 수행될 수 있다. 전송 게이트는 특정 신호의 상태와 상관없이 트랜지스터(21 및 23)의 다른 전류 전달 전극들의 신호를 출력 단자(208)로 전송하는데 더욱 효과적일 수 있다. 통과 라인(225 및 226) 상의 신호는 정상 동작 동안 서로 반대일 수 있다. 따라서, 만일 통과 라인(225) 상의 신호가 로직 하이이면, 통과 라인(226) 상의 신호는 로직 로우이며, 그 반대의 경우도 가능하다. 비휘발성 메모리 셀(20)로부터 데이터를 판독할 때, 통과 라인(225 및 226) 상의 신호는 트랜지스터(25 및 26)를 턴 온시켜 트랜지스터(21 및 23)의 다른 전류 전달 전극 상의 신호를 출력 단자(208)로 통과하도록 한다. 특정 실시예에서, 단자(206)는 단자(210)보다 높은 전압에 있을 수 있다. 더 특정한 실시예에서, 단자(206)는 VDD 단자일 수 있고, 단자(210)는 VSS 단자일 수 있다. 따라서, 트랜지스터(21 및 23)를 결합하면 인버터로서 동작할 수 있으며, 여기서 플로팅 노드(29)의 전압은 인버터의 입력이고, 인버터의 출력은 트랜지스터(25 및 26)에 의해 수신된다.
도 3은 n-채널 트랜지스터가 p-채널 트랜지스터로 대체된 것 외에는 도 1의 실시예와 유사한 또 다른 실시예를 제공한다. 도 3은 단자(306)에 결합된 전류 전달 전극을 갖는 트랜지스터(31)를 포함하는 비휘발성 메모리 셀(30)의 회로도이다. 비휘발성 메모리 셀(30)은 또한 트랜지스터(31)의 게이트 전극에 결합된 게이트 전극을 갖는 트랜지스터(32)를 포함한다. 트랜지스터(32)의 전류 전달 전극은 단자(304)에 결합된다. 비휘발성 메모리 셀(30)은 단자(310)에 결합된 전류 전달 전극, 플로팅 노드(39)에서 트랜지스터(32 및 31)의 게이트 전극에 결합된 게이트 전극, 및 트랜지스터(31)의 또 다른 전류 전달 전극과 출력 단자(308)에 결합된 또 다른 전류 전달 전극을 갖는 트랜지스터(33)를 더 포함한다. 비휘발성 메모리 셀(30)은 또한 단자(302)에 결합된 전류 전달 전극 및 트랜지스터(32)의 또 다른 전류 전달 전극에 결합된 또 다른 전류 전달 전극을 갖는 트랜지스터(34)를 더 포함한다. 트랜지스터(34)의 게이트 전극은 선택 라인(334)에 결합된다. 비휘발성 메모리 셀(30)은 또한 트랜지스터(35)를 포함하며, 여기서 트랜지스터(35)의 전류 전달 전극은 출력 단자(308)에 결합되고 또 다른 전류 전달 전극은 트랜지스터(31 및 33)의 다른 전류 전달 전극에 결합된다. 트랜지스터(35)의 게이트 전극은 통과 라인(335)에 결합된다. 특정 실시예에서, 트랜지스터(31, 32, 33, 및 34)는 p-채널 트랜지스터이고, 그리고 트랜지스터(35)는 n-채널 트랜지스터이다.
트랜지스터(11)가 p-채널 트랜지스터이고 트랜지스터(13)가 n- 채널 트랜지스터인 도 1과 달리, 트랜지스터(31 및 33)는 p-채널 트랜지스터이다. 트랜지스터(31 및 33) 사이에서 게이트 유전층, 채널 도핑, 페르미 준위, 또 다른 트랜지스터 특성, 또는 이들의 어떤 조합을 다르게 하여, 특정 상태에 있는 비휘발성 메모리 셀(30)을 판독할 때 트랜지스터 중 둘 대신 하나가 온이 되게 할 수 있다. 예를 들어, 게이트 유전층들은 두께, 조성물, 또는 둘 다가 상이할 수 있다. 트랜지스터(31)의 채널 영역은 트랜지스터(33)의 채널 영역과 비교하여 도핑 농도가 다를 수 있다. 트랜지스터(31)의 게이트 전극의 페르미 준위는 가전자대에 더 근접할 수 있고, 트랜지스터(33)의 게이트 전극의 페르미 준위는 전도대에 더 근접할 수 있다. 본 명세서를 읽고 나면 당업자들은 희망하는 동작을 이루도록 트랜지스터(31 및 33)의 트랜지스터 특성을 결정할 수 있을 것이다.
비휘발성 메모리 셀(30)의 프로그래밍, 소거, 및 판독은 도 1과 관련하여 앞에서 기술한 실시예들 중 어떤 실시예를 이용하여 수행될 수 있다. 도 3의 단자(302, 304, 306, 308, 및 310), 트랜지스터(31 내지 35), 통과 라인(335), 및 선택 라인(334)은 도 1의 단자(102, 104, 106, 108, 및 110), 트랜지스터(11 내지 15), 통과 라인(115), 및 선택 라인(114)과 유사하게 사용된다.
도 4는 p-채널 트랜지스터가 n-채널 트랜지스터로 대체된 것 외에는 도 1의 실시예와 유사한 또 다른 실시예를 제공한다. 도 4는 단자(406)에 결합된 전류 전달 전극을 갖는 트랜지스터(41)를 포함하는 비휘발성 메모리 셀(40)의 회로도이다. 비휘발성 메모리 셀(40)은 또한 트랜지스터(41)의 게이트 전극에 결합된 게이트 전극을 갖는 트랜지스터(42)를 포함한다. 트랜지스터(42)의 전류 전달 전극은 단자(404)에 결합된다. 비휘발성 메모리 셀(40)은 단자(410)에 결합된 전류 전달 전극, 플로팅 노드(49)에서 트랜지스터(42 및 41)의 게이트 전극에 결합된 게이트 전극, 및 트랜지스터(41)의 또 다른 전류 전달 전극과 출력 단자(408)에 결합된 또 다른 전류 전달 전극을 갖는 트랜지스터(43)를 더 포함한다. 비휘발성 메모리 셀(40)은 또한 단자(402)에 결합된 전류 전달 전극 및 트랜지스터(42)의 또 다른 전류 전달 전극에 결합된 또 다른 전류 전달 전극을 갖는 트랜지스터(44)를 더 포함한다. 트랜지스터(44)의 게이트 전극은 선택 라인(444)에 결합된다. 비휘발성 메모리 셀(40)은 또한 트랜지스터(45)를 포함하며, 여기서 트랜지스터(45)의 전류 전달 전극은 출력 단자(408)에 결합되고 또 다른 전류 전달 전극은 트랜지스터(41 및 43)의 다른 전류 전달 전극에 결합된다. 트랜지스터(45)의 게이트 전극은 통과 라인(445)에 결합된다. 특정 실시예에서, 트랜지스터(42 및 44)는 p-채널 트랜지스터이고, 그리고 트랜지스터(41, 43, 및 45)는 n-채널 트랜지스터이다.
트랜지스터(11)가 p-채널 트랜지스터이고 트랜지스터(13)가 n-채널 트랜지스터인 도 1과 달리, 트랜지스터(41 및 43)는 n-채널 트랜지스터이다. 트랜지스터(41 및 43) 사이에서 게이트 유전층, 채널 도핑, 페르미 준위, 또 다른 트랜지스터 특성, 또는 이들의 어떤 조합을 다르게 하여, 특정 상태에 있는 비휘발성 메모리 셀(40)을 판독할 때 트랜지스터 중 둘 대신 하나가 온이 되게 할 수 있다. 예를 들어, 게이트 유전층들은 두께, 조성물, 또는 둘 다가 상이할 수 있다. 트랜지스터(41)의 채널 영역은 트랜지스터(43)의 채널 영역과 비교하여 도핑 농도가 다를 수 있다. 트랜지스터(41)의 게이트 전극의 페르미 준위는 가전자대에 더 근접할 수 있고, 트랜지스터(43)의 게이트 전극의 페르미 준위는 전도대에 더 근접할 수 있다. 본 명세서를 읽고 나면 당업자들은 희망하는 동작을 이루도록 트랜지스터(41 및 43)의 트랜지스터 특성을 결정할 수 있을 것이다.
비휘발성 메모리 셀(40)의 프로그래밍, 소거, 및 판독은 도 1과 관련하여 앞에서 기술한 실시예들 중 어떤 실시예를 이용하여 수행될 수 있다. 도 4의 단자(402, 404, 406, 408, 및 410), 트랜지스터(41 내지 45), 통과 라인(445), 및 선택 라인(444)은 도 1의 단자(102, 104, 106, 108, 및 110), 트랜지스터(11 내지 15), 통과 라인(115), 및 선택 라인(114)과 유사하게 사용된다.
도 5는 선택 트랜지스터 또는 통과 트랜지스터가 사용되지 않는 것 외에는 도 1의 실시예와 유사한 또 다른 실시예를 제공한다. 도 5에 예시된 실시예는 메모리 어레이의 부분이 아닌 독립형 비트(standalone bit)에 유용할 수 있다. 도 5는 단자(506)에 결합된 전류 전달 전극을 갖는 트랜지스터(51)를 포함하는 비휘발성 메모리 셀(50)의 회로도이다. 비휘발성 메모리 셀(50)은 또한 트랜지스터(51)의 게이트 전극에 결합된 게이트 전극을 갖는 트랜지스터(52)를 포함한다. 트랜지스터(52)의 전류 전달 전극은 단자(504)에 결합되고, 또 다른 전류 전달 전극은 단자(502)에 결합된다. 비휘발성 메모리 셀(50)은 단자(510)에 결합된 전류 전달 전극, 플로팅 노드(59)에서 트랜지스터(52 및 51)의 게이트 전극에 결합된 게이트 전극, 및 트랜지스터(51)의 또 다른 전류 전달 전극과 출력 단자(508)에 결합된 또 다른 전류 전달 전극을 갖는 트랜지스터(53)를 더 포함한다. 특정 실시예에서, 트랜지스터(51 및 52)는 p-채널 트랜지스터이고, 그리고 트랜지스터(53)는 n-채널 트랜지스터이다.
비휘발성 메모리 셀(50)에서 플로팅 노드(59)의 전하는 터널링 또는 핫 캐리어 주입에 의해 변경될 수 있다. 플로팅 노드(59)에서 전하가 변경될 때, 전자 또는 홀은 터널링하거나 또는 트랜지스터(52) 내 활성 영역을 경유하여 플로팅 노드(59)에 도입되거나 그 노드로부터 제거될 수 있다. 따라서, 단자(502), 단자(504), 또는 이 둘 다는 전하 변경 단자가 되는데, 이는 플로팅 노드(59)의 전하에 영향을 미치는 전자 또는 홀이 단자(502 또는 504) 중 어느 하나 또는 둘 다를 통과할 수 있기 때문이다. 특정 실시예에서, 단자(502 및 504)는 적절한 전위에 있을 수 있어 전류가 단자(502 및 504) 사이를 통과할 수 있게 된다. 핫 전자 주입을 이용하여 프로그래밍할 때, 단자(502)는 단자(504)보다 높은 전위에 있을 수 있으며 또는 그 반대의 경우도 가능하다. 핫 전자는 게이트 유전층을 경유하여 트랜지스터(52)의 게이트 전극에 주입될 수 있다. 도 5에 예시된 실시예에서, 트랜지스터(51, 52, 및 53)의 게이트 전극들은 전도적으로 결합되며, 더 상세히 말하면, 서로 전기적으로 연결된다. 따라서, 트랜지스터(52)의 게이트 전극에서 전하가 변경되면, 트랜지스터(51 및 53)의 게이트 전극에서도 마찬가지로 전하가 변경된다.
비휘발성 메모리 셀(50)로부터 데이터를 판독할 때, 트랜지스터(51 및 53)의 다른 전류 전달 전극 상의 신호는 출력 단자(508)로 통과한다. 특정 실시예에서, 단자(506)는 단자(510)보다 높은 전압에 있을 수 있다. 더 특정한 실시예에서, 단자(506)는 VDD 단자일 수 있고, 단자(510)는 VSS 단자일 수 있다. 따라서, 트랜지스터(51 및 53)를 결합하면 인버터로서 동작할 수 있고, 여기서 플로팅 노드(59)의 전압은 인버터의 입력이고, 인버터의 출력은 단자(508)에 의해 수신된다.
도 6은 n-채널 트랜지스터가 p-채널 트랜지스터로 대체된 것 외에는 도 5의 실시예와 유사한 또 다른 실시예를 제공한다. 도 6은 단자(606)에 결합된 전류 전달 전극을 갖는 트랜지스터(61)를 포함하는 비휘발성 메모리 셀(60)의 회로도이다. 비휘발성 메모리 셀(60)은 또한 트랜지스터(61)의 게이트 전극에 결합된 게이트 전극을 갖는 트랜지스터(62)를 포함한다. 트랜지스터(62)의 전류 전달 전극은 비휘발성 메모리 셀(60)에 결합되고, 이 비휘발성 메모리 셀(60)은 단자(610)에 결합된 전류 전달 전극, 플로팅 노드(69)에서 트랜지스터(62 및 61)의 게이트 전극에 결합된 게이트 전극, 및 트랜지스터(61)의 또 다른 전류 전달 전극과 출력 단자(608)에 결합된 또 다른 전류 전달 전극을 갖는 트랜지스터(63)를 더 포함한다. 특정 실시예에서, 트랜지스터(61, 62, 및 63)는 p-채널 트랜지스터이다.
트랜지스터(51)가 p-채널 트랜지스터이고 트랜지스터(53)가 n- 채널 트랜지스터인 도 5와 달리, 트랜지스터(61 및 63)는 p-채널 트랜지스터이다. 트랜지스터(61 및 63) 사이에서 게이트 유전층, 채널 도핑, 페르미 준위, 또 다른 트랜지스터 특성, 또는 이들의 어떤 조합을 다르게 하여, 특정 상태에 있는 비휘발성 메모리 셀(60)을 판독할 때 트랜지스터 중 둘 대신 하나가 온이 되게 할 수 있다. 예를 들어, 게이트 유전층들은 두께, 조성물, 또는 둘 다가 상이할 수 있다. 트랜지스터(61)의 채널 영역은 트랜지스터(63)의 채널 영역과 비교하여 도핑 농도가 다를 수 있다. 트랜지스터(61)의 게이트 전극의 페르미 준위는 가전자대에 더 근접할 수 있고, 트랜지스터(63)의 게이트 전극의 페르미 준위는 전도대에 더 근접할 수 있다. 본 명세서를 읽고 나면 당업자들은 희망하는 동작을 이루도록 트랜지스터(61 및 63)의 트랜지스터 특성을 결정할 수 있을 것이다.
비휘발성 메모리 셀(60)의 프로그래밍, 소거, 및 판독은 도 5와 관련하여 앞에서 기술한 실시예들 중 어떤 실시예를 이용하여 수행될 수 있다. 도 6의 단자(602, 604, 606, 608, 및 610) 및 트랜지스터(61 내지 63)는 도 5의 단자(502, 504, 506, 508, 및 510) 및 트랜지스터(51 내지 53)와 유사하게 사용된다.
도 7은 p-채널 트랜지스터가 n-채널 트랜지스터로 대체된 것 외에는 도 5의 실시예와 유사한 또 다른 실시예를 제공한다. 도 7은 단자(706)에 결합된 전류 전달 전극을 갖는 트랜지스터(71)를 포함하는 비휘발성 메모리 셀(70)의 회로도이다. 비휘발성 메모리 셀(70)은 또한 트랜지스터(71)의 게이트 전극에 결합된 게이트 전극을 갖는 트랜지스터(72)를 포함한다. 트랜지스터(72)의 전류 전달 전극은 단자(704)에 결합되고, 트랜지스터(72)의 또 다른 전류 전달 전극은 단자(702)에 결합된다. 비휘발성 메모리 셀(70)은 단자(710)에 결합된 전류 전달 전극, 플로팅 노드(79)에서 트랜지스터(72 및 71)의 게이트 전극에 결합된 게이트 전극, 및 트랜지스터(71)의 또 다른 전류 전달 전극과 출력 단자(708)에 결합된 또 다른 전류 전달 전극을 갖는 트랜지스터(73)를 더 포함한다. 특정 실시예에서, 트랜지스터(71 및 73)는 n-채널 트랜지스터이고, 그리고 트랜지스터(72)는 p-채널 트랜지스터이다.
트랜지스터(51)가 p-채널 트랜지스터이고 트랜지스터(53)가 n- 채널 트랜지스터인 도 5와 달리, 트랜지스터(71 및 73)는 n-채널 트랜지스터이다. 트랜지스터(71 및 73) 사이에서 게이트 유전층, 채널 도핑, 페르미 준위, 또 다른 트랜지스터 특성, 또는 이들의 어떤 조합을 다르게 하여, 특정 상태에 있는 비휘발성 메모리 셀(70)을 판독할 때 트랜지스터(71 및 73) 중 둘 대신 하나가 온이 되게 할 수 있다. 예를 들어, 게이트 유전층들은 두께, 조성물, 또는 둘 다가 상이할 수 있다. 트랜지스터(71)의 채널 영역은 트랜지스터(73)의 채널 영역과 비교하여 도핑 농도가 다를 수 있다. 트랜지스터(71)의 게이트 전극의 페르미 준위는 가전자대에 더 근접할 수 있고, 트랜지스터(73)의 게이트 전극의 페르미 준위는 전도대에 더 근접할 수 있다. 본 명세서를 읽고 나면 당업자들은 희망하는 동작을 이루도록 트랜지스터(71 및 73)의 트랜지스터 특성을 결정할 수 있을 것이다.
비휘발성 메모리 셀(70)의 프로그래밍, 소거, 및 판독은 도 5과 관련하여 앞에서 기술한 실시예들 중 어떤 실시예를 이용하여 수행될 수 있다. 도 7의 단자(702, 704, 706, 708, 및 710) 및 트랜지스터(71 내지 73)는 도 5의 단자(502, 504, 506, 508, 및 510) 및 트랜지스터(51 내지 53)와 유사하게 사용된다.
도 8은 통과 트랜지스터가 사용되지 않은 것 외에는 도 1의 실시예와 유사한 또 다른 실시예를 제공한다. 도 8은 단자(806)에 결합된 전류 전달 전극을 갖는 트랜지스터(81)를 포함하는 비휘발성 메모리 셀(80)의 회로도이다. 비휘발성 메모리 셀(80)은 또한 트랜지스터(81)의 게이트 전극에 결합된 게이트 전극을 갖는 트랜지스터(82)를 포함한다. 트랜지스터(82)의 전류 전달 전극은 단자(804)에 결합된다. 비휘발성 메모리 셀(80)은 단자(810)에 결합된 전류 전달 전극, 플로팅 노드(89)에서 트랜지스터(82 및 81)의 게이트 전극에 결합된 게이트 전극, 및 트랜지스터(81)의 또 다른 전류 전달 전극과 출력 단자(808)에 결합된 또 다른 전류 전달 전극을 갖는 트랜지스터(83)를 더 포함한다. 비휘발성 메모리 셀(80)은 또한 단자(802)에 결합된 전류 전달 전극 및 트랜지스터(82)의 또 다른 전류 전달 전극에 결합된 또 다른 전류 전달 전극을 갖는 트랜지스터(84)를 더 포함한다. 트랜지스터(84)의 게이트 전극은 선택 라인(884)에 결합된다. 특정 실시예에서, 트랜지스터(81, 82, 및 84)는 p-채널 트랜지스터이고, 그리고 트랜지스터(83)는 n-채널 트랜지스터이다.
비휘발성 메모리 셀(80)의 프로그래밍, 소거, 및 판독은 도 1과 관련하여 앞에서 기술한 실시예들 중 어떤 실시예를 이용하여 수행될 수 있다. 도 8의 단자(802, 804, 806, 808, 및 810), 트랜지스터(81 내지 84), 및 선택 라인(884)은 도 1의 단자(102, 104, 106, 108, 및 110), 트랜지스터(11 내지 14), 및 선택 라인(114)과 유사하게 사용된다.
비휘발성 메모리 셀(80)로부터 데이터를 판독할 때, 트랜지스터(81 및 83)의 다른 전류 전달 전극 상의 신호는 출력 단자(808)로 제공된다. 특정 실시예에서, 단자(806)는 단자(810)보다 높은 전압에 있을 수 있다. 더 특정한 실시예에서, 단자(806)는 VDD 단자일 수 있고, 단자(810)는 VSS 단자일 수 있다. 따라서, 트랜지스터(81 및 83)를 결합하면 인버터로서 동작할 수 있고, 여기서 플로팅 노드(89)의 전압은 인버터의 입력이고, 인버터의 출력은 출력 단자(808)에 결합된다.
도 9는 통과 트랜지스터가 사용되지 않은 것 외에는 도 1의 실시예와 유사한 또 다른 실시예를 제공하고, n-채널 트랜지스터는 풀-다운(pull-down) 트랜지스터로서 구성된다. 도 9는 단자(906)에 결합된 전류 전달 전극을 갖는 트랜지스터(91)를 포함하는 비휘발성 메모리 셀(90)의 회로도이다. 비휘발성 메모리 셀(90)은 또한 플로팅 노드(99)에서 트랜지스터(91)의 게이트 전극에 결합된 게이트 전극을 갖는 트랜지스터(92)를 포함한다. 트랜지스터(92)의 전류 전달 전극은 단자(904)에 결합된다. 비휘발성 메모리 셀(90)은 단자(910)에 결합된 전류 전달 전극, 트랜지스터(93)를 턴 온 및 턴 오프하는 게이트 전극, 및 트랜지스터(91)의 또 다른 전류 전달 전극과 출력 단자(908)에 결합된 또 다른 전류 전달 전극을 갖는 트랜지스터(93)를 더 포함한다. 비휘발성 메모리 셀(90)은 또한 단자(902)에 결합된 전류 전달 전극 및 트랜지스터(92)의 또 다른 전류 전달 전극에 결합된 또 다른 전류 전달 전극을 갖는 트랜지스터(94)를 더 포함한다. 트랜지스터(94)의 게이트 전극은 선택 라인(994)에 결합된다. 특정 실시예에서, 트랜지스터(91, 92, 및 94)는 p-채널 트랜지스터이고, 그리고 트랜지스터(93)는 n-채널 트랜지스터이다.
트랜지스터(93)는 트랜지스터(91)에 비해 상당히 더 강력하게 설계될 수 있다. 예를 들어, 트랜지스터(93)의 트랜스컨덕턴스(transconductance)는 트랜지스터(91)에 비해 상당히 더 높을 수 있다. 트랜지스터의 트랜스컨덕턴스는 게이트 유전체 두께 또는 조성물, 채널 도핑, 채널 폭, 채널 길이, 또는 이들의 어떤 조합에 의해 영향을 받을 수 있다. 그러한 설계에서, 단자(908)의 전압은 플로팅 노드(99)의 전압과 상관없이 풀-다운 라인(993) 상의 신호가 트랜지스터(93)를 턴 온 시킬 때 단자(910)의 전압과 실질적으로 동일할 것이다. 단자(910)가 VSS 단자인 경우, 단자(908)는 트랜지스터(93)가 온일 때 실질적으로 VSS에 있을 것이다. 만일 비휘발성 메모리 셀(90)로부터 데이터가 판독될 경우, 풀-다운 라인(993)이 디스에이블되거나 비활성화되어, 트랜지스터(93)는 턴 오프된다. 플로팅 노드(99)의 전압에 따라, 단자(908)의 전압은 트랜지스터(91)가 온이면 단자(906)와 실질적으로 동일하게 되거나, 또는 단자(908)의 전압은 단자(906)의 전압보다 단자(910)의 전압에 더 근접하게 될 것이다.
프로그래밍 및 소거는 도 1의 실시예들과 관련하여 기술된 실시예들 중 어떤 실시예를 이용하여 수행될 수 있다. 도 9의 단자(902 및 904), 트랜지스터(92 및 94), 및 선택 라인(994)은 도 1의 단자(102 및 104), 트랜지스터(12 및 14), 및 선택 라인(114)과 유사하게 사용된다.
도 10은 도 9에 예시된 바와 같은 실시예의 정적 버전인 실시예를 제공한다. 도 10에 예시된 실시예는 플로팅 노드와 래치로서 작용하는 트랜지스터들의 조합을 포함한다. 도 10은 단자(1006)에 결합된 결합된 전류 전달 전극을 갖는 트랜지스터(1021)를 포함하는 비휘발성 메모리 셀(100)의 회로도이다. 비휘발성 메모리 셀(100)은 또한 플로팅 노드(1029)에서 트랜지스터(1021)의 게이트 전극에 결합된 게이트 전극을 갖는 트랜지스터(1022)를 포함한다. 트랜지스터(1022)의 전류 전달 전극은 단자(1004)에 결합된다. 비휘발성 메모리 셀(100)은 단자(1002)에 결합된 전류 전달 전극 및 트랜지스터(1022)의 또 다른 전류 전달 전극에 결합된 또 다른 전류 전달 전극을 갖는 트랜지스터(1024)를 더 포함한다. 트랜지스터(1024)의 게이트 전극은 선택 라인(1044)에 결합된다. 비휘발성 메모리 셀(100)은 또한 단자(1012)에 결합된 전류 전달 전극, 및 트랜지스터(1021)의 또 다른 전류 전달 전극에 결합된 또 다른 전류 전달 전극을 갖는 트랜지스터(1023)를 더 포함한다. 비휘발성 메모리 셀(100)은 또한 트랜지스터(1025)를 포함하며, 여기서 트랜지스터(1025)의 전류 전달 전극은 단자(1010)에 결합되고, 게이트 전극은 트랜지스터(1021 및 1023)의 다른 전류 전달 전극에 결합된다. 비휘발성 메모리 셀(100)은 트랜지스터(1026)를 더 포함하며, 여기서 트랜지스터(1026)의 전류 전달 전극은 단자(1014)에 결합되고, 게이트 전극은 트랜지스터(1021 및 1023)의 다른 전류 전달 전극 및 트랜지스터(1025)의 게이트 전극에 결합된다. 트랜지스터(1025 및 1026)의 다른 전류 전달 전극은 트랜지스터(1023)의 게이트 전극 및 출력 단자(1008)에 결합된다. 특정 실시예에서, 트랜지스터(1021, 1022, 1024, 및 1025)는 p-채널 트랜지스터이고, 트랜지스터(1023 및 1026)는 n-채널 트랜지스터이다.
트랜지스터(1023, 1025, 및 1026)는 래치로서 작용한다. 특정 실시예에서, 단자(1006 및 1010)는 VDD에 있을 수 있고, 단자(1012 및 1014)는 VSS에 있을 수 있다. 플로팅 노드(1029)의 전압이 로직 로우이면, 트랜지스터(1021)는 온이 되어 트랜지스터(1025 및 1026)의 게이트 전극이 실질적으로 VDD에 있도록 한다. 트랜지스터(1025 및 1026)를 결합하면 인버터로서 작용하여 출력 단자(1008)의 전압이 실질적으로 VSS에 있도록 한다. 트랜지스터(1023)의 게이트 전극이 실질적으로 VSS에 있으면, 트랜지스터(1023)는 오프가 된다. 대안으로, 플로팅 노드(1029)의 전압이 로직 하이 이면, 트랜지스터(1021)는 오프가 된다. 트랜지스터(1025 및 1026)의 게이트 전극은 실질적으로 VSS에 있을 것이다. 트랜지스터(1025 및 1026)를 결합하면 인버터로서 작용하여 출력 단자(1008)의 전압이 실질적으로 VDD에 있도록 한다. 트랜지스터(1023)의 게이트 전극이 실질적으로 VDD에 있으면, 트랜지스터(1023)는 온이 된다.
프로그래밍 및 소거는 도 1과 관련하여 기술한 실시예들 중 어떤 실시예를 이용하여 수행될 수 있다. 도 10의 단자(1002 및 1004), 트랜지스터(1022 및 1024), 및 선택 라인(1044)은 도 1의 단자(102 및 104), 트랜지스터(12 및 14), 및 선택 라인(114)과 유사하게 사용된다.
비휘발성 메모리 셀(100)로부터 데이터를 판독할 때, 출력 단자(1008)는 어떤 컴포넌트(예시되지 않음)에 의해 액세스될 수 있다. 또 다른 실시예에서(예시되지 않음), 통과 트랜지스터 또는 전송 게이트가 출력 단자(1008)와 트랜지스터(1025 및 1026)의 다른 전류 전달 전극 사이에 사용될 수 있다.
상이한 많은 회로들이 기술되었지만, 본 명세서를 읽고 나면 당업자들은 다른 많은 회로들도 가능하다는 것을 인식할 것이다. 선택 트랜지스터, 통과 트랜지스터, 전송 게이트, 또는 이들의 어떤 조합에 관한 사용은 특정 응용의 필요성 또는 요구에 따라 결정될 수 있다. 또한, 메모리 셀은 더 많거나 더 적은 컴포넌트를 포함할 수 있다. 예를 들어, 도 1을 참조하면, 선택 트랜지스터(14)는 원할 경우 단자(104)와 트랜지스터(12) 사이에 배치될 수 있거나, 또는 또 다른 선택 트랜지스터(예시되지 않음)가 단자(104)와 트랜지스터(12) 사이에 사용되어 트랜지스터(12)를 프로그램 또는 소거 장애 문제로부터 더 잘 분리할 수 있다. 본 명세서를 읽고 나면 당업자들은 자신들의 특정 응용에 맞게 도 1 내지 도 10 중 어떤 하나 이상을 이용하여 비활성 메모리 셀을 구현하는 방법이 유연하다는 것을 인식할 것이다.
도 1 내지 도 10에 예시된 비휘발성 메모리 셀들은 단일 전도층을 이용하여 모든 트랜지스터의 게이트 전극을 형성할 수 있는 프로세스 흐름에 사용될 수 있다. 이러한 프로세스는 전형적으로 "단일 폴리(poly)" 프로세스라고 지칭되는데 그 이유는 다결정 실리콘의 단일층이 모든 게이트를 형성하는데 사용될 수 있기 때문이다. 단일 폴리 프로세스는 전형적으로 비휘발성 메모리 셀을 제조할 때, 특히, 전자 디바이스의 많은 부분이 단지 독립형 메모리 칩으로서가 아닌 다른 목적으로 사용되는 응용에서 처리 동작을 줄여주고 프로세스 흐름을 간략하게 한다. 그러한 응용은 마이크로프로세서, 마이크로컨트롤러, 디지털 신호 프로세서, 또는 주문형 반도체 등을 포함할 수 있다.
도 11 내지 도 17은 비휘발성 메모리 셀(20)을 형성할 때의 전자 디바이스를 예시한다. 도 11 내지 도 17과 관련하여 기술되는 실시예들은 사용될 수 있는 예시적인 일부 실시예들을 포함한다. 본 명세서를 읽고 나면 당업자들은 다른 실시예들을 사용하여 특정 응용을 성취하기 위한 필요성 또는 요구에 적합하게 할 수 있음을 인식할 것이다. 도 11 내지 도 17은 처리 동작 및 그 결과적인 구조가 앞에서 기술된 회로들의 비휘발성 메모리 셀들에 어떻게 대응하는지에 부분적으로 초점을 두고 있다. 따라서, 형성 프로세스에서의 많은 단계들은 도 11 내지 도 17과 관련하여 기술되지 않는다. 본 명세서를 읽고 나면 당업자들은 비휘발성 메모리 셀을 포함하는 전자 디바이스를 제조하는 완전한 프로세스를 만들어 내기 위해 어떤 처리 동작을 수행할지를 인식할 것이다.
도 11은 n-웰 영역(113) 및 p-웰 영역(114)을 형성한 후의 워크피스의 평면도를 예시한다. N-웰 영역(113) 및 P-웰 영역(114)은 기판, 이를 테면, 단결정 반도체 웨이퍼, 반도체-온-인슐레이터 웨이퍼, 평판 패널 디스플레이(예컨대, 유리 기판 위에 실리콘층), 또는 전자 디바이스를 형성하는데 통상 사용되는 다른 기판 내에서 형성될 수 있다. 일 실시예에서, n-웰 영역(113) 및 p-웰 영역(114)의 도펀트 농도는 통상의 또는 전용 도펀트 기술, 도핑 농도 기술, 및 선택적 도핑 기술을 이용하여 형성될 수 있다.
도 12는 n-형 활성 영역(123) 및 p-형 활성 영역(124)을 규정하는 필드 분리 영역(120)을 형성한 후의 워크피스의 평면도를 예시한다. N-형 활성 영역(123) 및 p-형 활성 영역(124)은 각기 필드 분리 영역들(120) 사이에 있는 n-웰 영역(113) 부분 및 p-웰 영역(114) 부분을 포함한다. 필드 분리 영역(120)은 이후에 형성되는 소스/드레인 영역이 n-형 활성 영역(123) 및 p-형 활성 영역(124) 내에 있는 것보다 n-웰 영역(113) 및 p-웰 영역(114) 내에서 더 깊도록 필드 분리 영역(120)이 형성될 수 있다. 필드 분리 영역(120)은 새도우 트랜치 분리, 실리콘 국부 산화, 또는 또 다른 통상의 또는 전용 프로세스를 이용하여 형성될 수 있다.
도 13은 필드 분리 영역(120), n-형 활성 영역(123), 및 p-형 활성 영역(124) 위에 게이트 유전층(132) 및 게이트 전극층(134)을 형성한 후의 워크피스의 단면도를 예시한다. 게이트 유전층(132)은 통상의 또는 전용 게이트 유전체 물질을 포함할 수 있다. 예시된 실시예에서, 게이트 유전층(132)이 증착될 수 있으며, 또 다른 실시예에서(예시되지 않음), 게이트 유전층(132)이 n-형 활성 영역(123) 및 p-형 활성 영역(124) 내에서 반도체 물질로부터 열적으로 성장될 수 있다. 또 다른 실시예에서(예시되지 않음), 상이한 조성물, 두께, 또는 이들의 어떤 조합을 갖는 상이한 게이트 유전층들이 제조되는 비휘발성 메모리 셀 내의 상이한 트랜지스터 구조에 사용될 수 있다.
게이트 전극층(134)은 하나 이상의 필름을 포함할 수 있다. 실시예에서, 게이트 전극층(134)은 비정질 또는 다결정 실리콘 물질을 포함할 수 있으며, 증착시 도핑되거나 도핑되지 않을 수 있다. 대안으로, 게이트 전극층(134)은 n-형 활성 영역(123) 위에 놓인 전도대에 더 가까운 페르미 준위를 갖는 필름과 p-형 활성 영역(124) 위에 놓인 가전대에 더 가까운 상이한 페르미 준위를 갖는 상이한 필름을 포함할 수 있다. 특정 실시예에서, 반도체 또는 다른 필름은 전도하여 접합 다이오드를 형성하지 않도록 게이트 전극층(134)을 함께 고정하는데 사용될 수 있다. 또 다른 실시예에서, 게이트 전극층(134)은 이후에 형성된 마스크층(예시되지 않음)을 게이트 전극층(134) 위에 패터닝할 때 반사를 줄여주기 위해 반사 방지 필름을 포함할 수 있다. 본 명세서를 읽고 나면 당업자들은 통상의 또는 전용 기술에 따라서 게이트 전극층(134)을 형성할 때 조성물 및 증착 시퀀스를 결정할 수 있을 것이다.
도 14는 게이트 전극층(134)을 패터닝하여 게이트 전극(142, 144, 146, 및 148)을 형성한 후의 워크피스의 평면도를 예시한다. 도 14는 또한 도 2의 트랜지스터(21 내지 26)의 게이트 전극을 레이아웃에서 볼 수 있는 경우를 나타낸다. 게이트 전극(142)은 전기적으로 플로팅하도록 되어 있어 n-형 활성 영역(123) 부분과 p-형 활성 영역(124) 부분을 커버한다. 따라서, 게이트 전극(142)은 도 2에 예시된 바와 같은 플로팅 노드(29)를 포함한다. 전하는 도 14에 예시된 바와 같이 좌측에 가장 멀리 있는 n-형 활성 영역(123)을 경유하여 게이트 전극(142)에 도입되거나 그로부터 제거된다는 것을 주목하자. 게이트 전극(144)은 게이트 전극(142) 내의 전하를 변경하는데 사용된 선택 게이트로서 작용할 수 있다. 게이트 전극(144)은 그 후에 선택 라인에 연결될 수 있다. 게이트 전극(146 및 148)은 각기 통과 트랜지스터(26 및 25)의 통과 게이트로서 작용할 수 있다. 게이트 전극(146 및 148)은 그 후에 상이한 통과 라인에 연결될 수 있다. 게이트 전극층(134)을 패터닝하여 게이트 전극(142, 144, 146, 및 148)을 형성하는 과정은 통상의 또는 전용 마스크 및 애칭 시퀀스를 이용하여 수행될 수 있다.
비록 예시되지는 않았지만, 필요하거나 원할 경우 저농도로 도핑된 드레인 또는 확장 영역 등, 및 측벽 스페이서가 형성될 수 있다. 또한, 트랜지스터(22) 근처의 n-형 활성 영역(123)은 할로 임플란트를 수용하거나 또는 프로그래밍 특성, 소거 특성, 또는 이 둘 다의 향상을 돕기 위해 경사형 접합이 형성될 수 있다. 이러한 특징은 트랜지스터(21, 23, 25, 및 26)에는 필요하지 않다. 따라서, 트랜지스터(21, 23, 25, 및 26)는 프로그래밍 및 소거보다는 디지털 로직 동작에 더 적합할 수 있다.
도 15는 마스킹 부재(150) 및 N+ S/D 영역(152)을 형성한 후의 워크피스의 평면도를 예시한다. 마스킹 부재(150)는 N+ S/D 도핑 동작으로부터 n-형 도펀트를 수용하지 않는 워크피스의 부분을 커버한다. N+ S/D 도핑 동작은 이온 주입을 이용하여 수행되어 p-형 활성 영역(124)(도 15에 예시되지 않음) 내에 N+ S/D 영역(152)을 형성할 수 있다. 게이트 전극(142 및 148)의 노출 부분은 또한 N+ S/D 영역(152)을 형성할 때 도핑될 수 있다. 마스킹 부재(150)는 도핑 동작을 수행한 후에 제거된다. 어닐링은 n-형 도펀트를 활성화하거나 확산하기 위해 수행되거나 수행되지 않을 수 있다.
도 16은 마스킹 부재(160) 및 P+ S/D 영역(162)을 형성한 후의 워크피스의 평면도를 예시한다. 마스킹 부재(160)는 P+ S/D 도핑 동작으로부터 p-형 도펀트를 수용하지 않는 워크피스의 부분을 커버한다. P+ S/D 도핑 동작은 이온 주입을 이용하여 수행되어 n-형 활성 영역(123)(도 16에 예시되지 않음) 내에 P+ S/D 영역(162)을 형성할 수 있다. 게이트 전극(142, 144, 및 146)의 노출 부분은 또한 P+ S/D 영역(162)을 형성할 때 도핑될 수 있다. 마스킹 부재(160)는 도핑 동작을 수행한 후에 제거된다. 어닐링은 도펀트를 활성화하는데 수행될 수 있다. N+ S/D 영역 및 P+ S/D 영역은 나중에 그들 영역에 옴접촉부가 형성될 수 있도록 도펀트 농도가 적어도 1x1019 atoms/cm3일 수 있다.
도 17은 상호연결부(170 내지 178)를 형성한 후의 워크피스의 평면도를 예시한다. 기본적 특징들에 접촉부가 형성되고 박스 X로 예시된다. 상호연결부(170)는 도 2의 단자(210)의 물리적 표현일 수 있다. 특정 실시예에서, 상호연결부(170)는 VSS 레일에 결합될 수 있다. 상호연결부(171)는 전기적으로 트랜지스터(21, 23, 25, 및 26)의 S/D 영역을 서로 연결한다. 특정 실시예에서, 상호연결부(172), 상호연결부(173), 또는 둘 다는 게이트 전극(142)(예시되지 않음)으로부터 전하를 도입하거나 제거할 때 사용될 수 있는 전하 변경 단자(들)에 결합될 수 있다. 상호연결부(172)는 도 2의 단자(202)의 물리적 표현일 수 있고, 상호연결부(173)는 도 2의 단자(204)의 물리적 표현일 수 있다. 상호연결부(174)는 도 2의 선택 라인(224)의 일부이거나 또는 그 선택 라인에 전기적으로 연결될 수 있다. 상호연결부(175 및 176)는 각기 도 2의 통과 라인(225 및 226)의 일부이거나 또는 그 통과 라인에 전기적으로 연결될 수 있다. 상호연결부(177)는 도 2의 단자(206)의 물리적 표현일 수 있다. 특정 실시예에서, 상호연결부(177)는 VDD 레일에 결합될 수 있다. 상호연결부(178)는 도 2의 단자(208)의 물리적 표현일 수 있다. 게이트 전극(142)에는 전기 연결부가 형성되지 않았는데 그 이유는 그 게이트 전극이 전기적으로 플로팅하도록 되어 있기 때문이다. 게이트 전극(142)은 도 17에 예시되지 않았는데 그 이유는 그 게이트 전극이 상호연결부(176)에 의해 커버되지 않기 때문이다.
상호연결부(170 내지 178)는 하나 이상의 상이한 필름을 포함할 수 있다. 상호연결부(170 내지 178)와 연관된 접촉부는 상호연결부(170 내지 178)의 일부이거나 또는 그 상호연결부와 별개의 것일 수 있다. 예를 들어, 이들 접촉부는 전도성 플러그(예컨대, 텅스텐 플러그)의 일부일 수 있다. 상호연결부(170 내지 178)는 주로 알루미늄, 구리, 또는 금 등을 포함할 수 있으며 접착 필름, 차단 필름, 반사 방지 필름, 또는 이들의 어떤 조합을 포함할 수 있다. 상호연결부(170 내지 178)는 통상의 또는 전용 기술을 이용하여 형성될 수 있다. 필요하거나 원할 경우, 추가 레벨의 상호연결부(예시되지 않음)가 형성될 수 있다. 상호연결부의 마지막 레벨 위에 패시베이션 층(예시되지 않음)이 형성되어 실질적으로 완성된 전자 디바이스를 형성할 수 있다.
당업자들은 도 11 내지 도 17이 비휘발성 메모리 셀(20)을 형성하는데 사용된 단지 한 세트의 실시예들만을 예시하고 있음을 인식한다. 본 명세서를 읽고 나면 당업자들은 다른 많은 레이아웃도 비휘발성 메모리 셀(20)에 사용될 수 있음을 인식할 것이다. 또한, 도 1 및 도 3 내지 도 10의 다른 비휘발성 메모리 셀은 다른 많은 가능한 레이아웃을 갖게 될 것이다. 그러므로, 웰 영역, 게이트 전극, S/D 영역, 및 서로 간의 상호연결부의 특정 배치는 특정 응용의 필요 또는 요구를 충족하도록 변할 수 있다. 따라서, 도 11 내지 도 17의 레이아웃들은 단지 예시적인 것에 불과하며 본 발명의 범주를 제한하지 않는다.
아래의 표 1은 비휘발성 메모리 셀(20)을 프로그램하고 판독하는데 사용될 수 있는 예시적인 한 세트의 전압들을 포함한다. 비휘발성 메모리 셀(20) 또는 앞에서 기술한 다른 회로들에 다른 전압들도 사용될 수 있다. 특정한 일 실시예에서, 메모리 어레이는 비휘발성 메모리 셀(20)과 실질적으로 비휘발성 메모리 셀(20)과 관련하여 예시되고 기술된 것의 미러 이미지인 다른 메모리 셀들을 포함할 수 있다.
프로그래밍, 소거, 및 판독에 필요한 예시적인 신호들
동작 프로그래밍 소거 판독
선택



 선택 라인 224 0V 11V 0V
단자 204 -3.3V 11V OV
통과 라인 225 0V 0V 2.5V
통과 라인 226 2.5V 2.5V 0V
출력 단자 208 플로팅 플로팅 감지 Vout
비선택



 선택 라인 224와 유사한 다른 선택 라인 2.5V 0V
단자 204와 유사한 다른 단자 2.5V 0V
통과 라인 225와 유사한 다른 통과 라인 0V 0V 0V
통과 라인 226과 유사한 다른 통과 라인 2.5V 2.5V 2.5V
출력 라인 208과 유사한 다른 출력 라인 플로팅 플로팅 플로팅
공통

 단자 202와 트랜지스터 22 및 24가 존재하는 n-웰 2.5V 11V 0V
트랜지스터 21 및 26이 존재하는 n-웰 0V 0V 2.5V
단자 206(Vin) 0V 0V 0V<Vin≤2.5v
본 명세서에 기술된 실시예들은 비휘발성 메모리 셀을 더 빠르고 더 신뢰성있게 형성할 때 유용하다. 비휘발성 메모리 셀에서 전하가 도입되고 플로팅 게이트/노드로부터 판독에 사용되는 또 다른 활성 영역과 다른 활성 영역을 경유하여 제거되므로, 메모리 셀 내 트랜지스터들의 특성은 그 트랜지스터들이 수행할 기능과 더 잘 매칭될 수 있다. 프로그래밍 및 소거 동작은 비교적 느리고 판독 동작과 비교해 실질적으로 더 높은 전압을 필요로 할 수 있다. 따라서, 프로그래밍과 소거시에 사용되는 트랜지스터들은 이들의 판독 설계와 타협하지 않고서도 그 동작에 적합할 수 있고, 유사하게, 판독시에 사용되는 트랜지스터들은 이들의 판독 설계와 타협하지 않고서도 판독에 적합할 수 있다. 메모리 셀은 판독에 사용되는 비휘발성 메모리 내 트랜지스터가 경사형 소스/드레인 영역을 필요로 하지 않으므로 더 빠르게 동작할 수 있다. 메모리 셀은 판독 중에 핫 캐리어가 플로팅 게이트에 덜 진입하기 때문에 판독 장애 문제를 가질 가능성이 적다. 비슷한 맥락으로, 전하는 판독 동작 동안 사용되는 트랜지스터들의 게이트 유전층을 덜 통과해도 된다. 그러므로, 비휘발성 메모리 셀은 동일한 활성 영역이 판독과 적어도 하나의 전하 변경 동작(예컨대, 프로그래밍 또는 소거)에 사용되는 통상의 비휘발성 메모리 셀과 비교해 더 빠르고 더 신뢰성이 있을 수 있다.
비휘발성 메모리의 프로세스 흐름은 비휘발성 메모리 셀이 단일 게이트 전도체(예컨대, 단일 폴리) 프로세스를 이용하여 구현될 수 있으므로 간략화될 수 있다. 따라서, 제어 게이트 전극 또는 플로팅 게이트 전극 위에 놓인 합병된 선택/제어 게이트 전극을 갖는 비휘발성 메모리 셀과 비교해 소수의 층들이 필요하다. 처리 동작의 수를 줄이게 되면 처리량 및 수율이 증가되고 비용이 줄어든다. 더욱이, 기판의 표면 거칠기(roughness)는 성장되고 제거되는 산화층의 수가 늘어남에 따라서도 증가될 수 있다. 비휘발성 메모리는 형성하고 제거할 산화층을 더 적게 사용할 수 있다. 그러므로, 표면 거칠기는 줄어들 수 있고 항복이 일어나기 전에 산화물 전체에 걸쳐 더 높은 전계가 형성되도록 할 수 있다.
다른 많은 양태 및 실시예들이 있을 수 있다. 이들 양태 및 실시예들의 일부가 아래에서 설명된다. 본 명세서를 읽고 나면 당업자들은 이들 양태 및 실시예들이 예시적인 것에 불과하며 본 발명의 범주를 제한하지 않는다는 것을 인식할 것이다.
제1 양태에 있어서, 비휘발성 메모리 셀 회로는 전하 변경 단자 및 비휘발성 메모리 셀을 판독할 때 메모리 셀의 상태에 대응하는 신호를 제공하도록 구성된 출력 단자를 포함할 수 있다. 이 회로는 또한 전기적으로 플로팅하는 게이트 전극과 전류 전달 전극을 포함하는 활성 영역을 포함하는 제1 트랜지스터를 포함할 수 있으며, 여기서 전류 전달 전극은 출력 단자에 결합된다. 이 회로는 제1 전극 및 제2 전극을 포함하는 제2 트랜지스터를 더 포함할 수 있으며, 여기서 제1 전극은 제1 트랜지스터의 게이트 전극에 결합되고, 제2 전극은 전하 변경 단자에 결합된다. 이 회로는 메모리 셀의 상태를 변경할 때 제2 트랜지스터가 활성화되고 제1 트랜지스터의 게이트 전극과 제1 트랜지스터의 활성 영역 사이에 상당량의 전하 캐리어가 전달되지 않도록 설계될 수 있다.
제1 양태의 실시예에서, 이 회로는 전류 전달 전극을 포함하는 제3 트랜지스터를 더 포함하며, 여기서 제1 트랜지스터의 전류 전달 전극과 제3 트랜지스터의 전류 전달 전극은 서로 전도적으로 결합된다. 특정 실시예에서, 제2 트랜지스터의 제1 전극은 게이트 전극을 포함한다. 더 특정한 실시예에서, 제3 트랜지스터는 제1 트랜지스터의 게이트 전극에 전도적으로 결합된 게이트 전극을 포함한다. 더 특정한 또 다른 실시예에서, 이 회로는 제1 전류 전달 전극, 제2 전류 전달 전극, 및 게이트 전극을 포함하는 제4 트랜지스터를 더 포함한다. 제4 트랜지스터의 제1 전류 전달 전극은 제1 트랜지스터의 전류 전달 전극과 제3 트랜지스터의 전류 전달 전극에 결합되고, 제4 트랜지스터의 제2 전류 전달 전극은 출력 단자에 결합되며, 제4 트랜지스터의 게이트 전극은 제1 통과 라인에 결합된다.
제1 양태의 더 특정한 실시예에서, 이 회로는 제1 전류 전달 전극, 제2 전류 전달 전극, 및 게이트 전극을 포함하는 제5 트랜지스터를 더 포함한다. 제5 트랜지스터의 제1 전류 전달 전극은 제1 트랜지스터의 전류 전달 전극, 제3 트랜지스터의 전류 전달 전극, 및 제4 트랜지스터의 제1 전류 전달 전극에 결합되고, 제5 트랜지스터의 제2 전류 전달 전극은 제4 트랜지스터의 제2 전류 전달 전극 및 출력 단자에 결합되고, 제5 트랜지스터의 게이트 전극은 제2 통과 라인에 결합된다. 더 특정한 실시예에서, 제1 트랜지스터, 제2 트랜지스터, 및 제5 트랜지스터는 p-채널 트랜지스터이고, 그리고 제3 트랜지스터 및 제4 트랜지스터는 n-채널 트랜지스터이다.
제1 양태의 더 특정한 실시예에서, 이 회로는 제1 전류 전달 전극, 제2 전류 전달 전극, 및 게이트 전극을 포함하는 제4 트랜지스터를 더 포함한다. 제4 트랜지스터의 제1 전류 전달 전극은 전하 변경 단자에 결합되고, 제4 트랜지스터의 제2 전류 전달 전극은 제2 트랜지스터의 제2 전극에 결합되고, 제4 트랜지스터의 게이트 전극은 선택 라인에 결합된다. 더 특정한 실시예에서, 제2 트랜지스터 및 제4 트랜지스터는 p-채널 트랜지스터이다.
제1 양태의 특정한 또 다른 실시예에서, 제1 트랜지스터 및 제3 트랜지스터는 n-채널 트랜지스터 또는 p-채널 트랜지스터이다. 더 특정한 실시예에서, 제2 트랜지스터의 제1 전극은 게이트 전극을 포함하고, 제2 트랜지스터의 제2 전극은 전류 전달 전극을 포함한다. 이 회로는 전류 전달 전극 및 게이트 전극을 포함하는 제4 트랜지스터를 더 포함하며, 여기서 제4 트랜지스터의 전류 전달 전극 및 제2 트랜지스터의 전류 전달 전극은 제1 트랜지스터의 게이트 전극에 결합되고, 제4 트랜지스터의 게이트 전극은 선택 라인에 결합된다. 더 특정한 실시예에서, 이 회로는 전류 전달 전극 및 게이트 전극을 포함하는 제5 트랜지스터, 및 전류 전달 전극 및 게이트 전극을 포함하는 제6 트랜지스터를 더 포함한다. 제1 트랜지스터의 전류 전달 전극 및 제3 트랜지스터의 전류 전달 전극은 제5 트랜지스터의 게이트 전극 및 제6 트랜지스터의 게이트 전극에 결합된다. 제6 트랜지스터의 전류 전달 전극 및 제5 트랜지스터의 전류 전달 전극은 서로 결합된다. 또 다른 실시예에서, 제1 트랜지스터는 p-채널 트랜지스터이고, 그리고 제3 트랜지스터는 n-채널 트랜지스터이다.
제2 양태에 있어서, 전자 디바이스는 비휘발성 메모리 셀을 포함하며, 여기서 비휘발성 메모리 셀은 제1 활성 영역 및 제1 활성 영역으로부터 이격된 제2 활성 영역을 포함할 수 있다. 이 전자 디바이스는 제1 부분 및 제2 부분을 포함하는 플로팅 게이트 전극을 더 포함할 수 있으며, 여기서 제1 트랜지스터는 플로팅 게이트 전극의 제1 부분 및 제1 활성 영역을 포함하고, 제2 트랜지스터는 플로팅 게이트 전극의 제2 부분 및 제2 활성 영역을 포함하고, 플로팅 게이트 전극 위에 다른 게이트 전극이 놓이지 않는다. 이 전자 디바이스는 또한 제1 트랜지스터에 결합된 출력 단자 및 제2 트랜지스터에 결합된 전하 변경 단자를 포함할 수 있다.
제2 양태의 실시예에서, 이 전자 디바이스는 제3 활성 영역을 더 포함하며, 여기서 제3 트랜지스터는 플로팅 게이트 전극의 제3 부분 및 제3 활성 영역을 포함하고, 각각의 제1 및 제3 활성 영역은 출력 단자에 결합된 전류 전달 전극을 포함한다. 특정 실시예에서, 이 전자 디바이스는 제2 트랜지스터 및 전하 변경 단자에 결합된 제4 트랜지스터, 및 제1 및 제3 트랜지스터와 출력 단자에 결합된 제5 트랜지스터를 더 포함한다. 더 특정한 실시예에서, 제1, 제2, 제5 트랜지스터들은 p-채널 트랜지스터이고, 그리고 제3 및 제4 트랜지스터는 n-채널 트랜지스터이다.
제3 양태에 있어서, 비휘발성 메모리 셀을 포함하는 전자 디바이스를 형성하는 프로세스는 필드 분리 영역을 형성하여 제1 활성 영역 및 제2 활성 영역을 규정하는 단계를 포함할 수 있다. 이 프로세스는 또한 제1 부분 및 제2 부분을 포함하는 플로팅 게이트 전극을 형성하는 단계를 포함할 수 있으며, 여기서 플로팅 게이트 전극의 제1 부분이 제1 활성 영역 위에 놓이고, 플로팅 게이트 전극의 제2 부분이 제2 활성 영역 위에 놓이고, 플로팅 게이트 전극 위에 다른 게이트 전극이 놓이지 않는다. 이 프로세스는 제1 활성 영역 및 제2 활성 영역 내에 소스/드레인 영역을 형성하는 단계를 더 포함할 수 있으며, 여기서 제1 트랜지스터는 제1 활성 영역 내 한 쌍의 제1 이격된 소스/드레인 영역들 및 플로팅 게이트 전극의 제1 부분을 포함하고, 제2 트랜지스터는 제2 활성 영역 내 한 쌍의 제2 이격된 소스/드레인 영역들 및 플로팅 게이트 전극의 제2 부분을 포함하고, 메모리 셀은 플로팅 게이트 전극의 전하를 제1 활성 영역이 아닌 제2 활성 영역을 경유하여 변경하도록 구성된다.
제3 양태의 실시예에서, 플로팅 게이트를 형성하는 단계는 필드 분리 영역, 제1 활성 영역, 및 제2 활성 영역 위에 반도체 물질을 포함하는 제1층을 형성하는 단계, 및 제1 층을 패터닝하여 플로팅 게이트 전극 및 다른 게이트 전극을 형성하는 단계를 포함하며, 여기서 메모리 셀 내 게이트 전극들은 모두 제1 층을 포함한다. 더 특정한 실시예에서, 제1 층을 패터닝하는 단계는 다른 게이트 전극이 제1 게이트 전극 및 제2 게이트 전극을 포함하고, 제1 게이트 전극이 제1 트랜지스터에 결합된 통과 트랜지스터의 일부이고, 제2 게이트 전극이 제2 트랜지스터에 결합된 선택 트랜지스터의 일부가 되도록 수행된다.
개괄적 설명에서 또는 그 예들에서 전술한 행위는 모두 필요한 것은 아니며, 특정 행위의 일부가 필요하지 않을 수 있고, 기술된 행위 외에 하나 이상의 다른 행위가 수행될 수 있음을 주목하자. 더욱이, 행위들을 나열하는 순서는 반드시 그들 행위가 수행되는 순서는 아니다.
이익, 다른 장점, 및 문제 해결책은 특정 실시예들과 관련하여 앞에서 설명되었다. 그러나, 이러한 이익, 장점, 문제 해결책, 및 어떤 이익, 장점, 또는 해결책을 일어나게 할 수 있는 어떤 특징(들)은 더 명확해지며 어떤 또는 모든 청구항들의 중요하고, 필요하고, 또는 필수 특징으로 해석되지 않는다.
다른 많은 실시예들은 본 명세서를 읽을 때 당업자에게 자명해질 수 있다. 다른 실시예들이 사용될 수 있거나 본 명세서로부터 유도될 수 있어, 본 발명의 범주로부터 일탈함이 없이 구조적 대체, 논리적 대체, 또는 또 다른 변경이 있을 수 있다. 비록 본 명세서에서 특정 실시예들이 예시되고 기술되었을지라도, 같은 또는 유사한 목적을 성취하도록 설계된 어떠한 후속 구성이라도 도시된 특정 실시예들을 대체할 수 있음을 인식하여야 한다. 본 개시내용은 여러 실시예들의 어떤 후속 구성 또는 변경예와 모든 후속 구성 및 변경예를 망라하는 것으로 의도한다. 전술한 실시예들과, 본 명세서에서 구체적으로 기술되지 않은 다른 실시예들의 조합은 상세한 설명을 읽을 때 당업자에게 자명해 질 것이다. 명료성을 기하기 위하여, 본 명세서의 개개의 실시예의 문맥 내에서 기술된 특정 특징들은 또한 단일 실시예에서 조합하여 제공될 수 있음을 인식하여야 한다. 이와 반대로, 간결성을 기하기 위하여, 단일 실시예의 문맥 내에서 기술된 여러 특징들은 또한 개별적으로 또는 어떤 세부조합으로 제공될 수 있다. 또한, 범위로 언급된 값들은 그 범위 내에서 각각의 그리고 모든 값을 지칭한다.
앞에서 개시된 본 발명의 주제는 제한하는 것이 아니라 예시적인 것으로 간주되며, 첨부의 청구범위는 본 발명의 범주 내에 속한 어떤 그리고 그러한 모든 변형예, 개선예, 및 다른 실시예들을 망라하는 것으로 의도한다. 따라서, 본 발명의 범주는 법이 허용하는 최대 범위까지 다음의 청구범위 및 이들의 등가물에 대한 허용가능한 가장 넓은 해석에 의해 결정되며, 전술한 상세한 설명으로 한정되거나 제한되지 않을 것이다.

Claims (20)

  1. 비휘발성 메모리 셀의 회로로서,
    전하 변경 단자(charge-altering terminal);
    상기 비휘발성 메모리 셀을 판독할 때 상기 비휘발성 메모리 셀의 상태에 대응하는 신호를 제공하도록 구성된 출력 단자;
    전기적으로 플로팅(float)하는 게이트 전극 및 전류 전달 전극(current-carrying electrode)을 포함하는 활성 영역을 포함하는 제1 트랜지스터 - 상기 전류 전달 전극은 상기 출력 단자에 결합됨 - ;
    제1 전극 및 제2 전극을 포함하는 제2 트랜지스터 - 상기 제1 전극은 상기 제1 트랜지스터의 게이트 전극에 결합되고, 상기 제2 전극은 상기 전하 변경 단자에 결합됨 - ; 및
    전류 전달 전극을 포함하는 제3 트랜지스터 - 상기 제1 트랜지스터의 전류 전달 전극 및 상기 제3 트랜지스터의 전류 전달 전극은 서로 전도적으로 결합됨 -
    를 포함하고,
    상기 회로는, 상기 비휘발성 메모리 셀의 상태를 변경할 때 상기 제2 트랜지스터가 활성화되고 또한 상기 제1 트랜지스터의 게이트 전극과 제1 트랜지스터의 활성 영역 사이에 상당량의 전하 캐리어가 전달되지 않도록 설계되고, 상기 제1 트랜지스터 및 상기 제3 트랜지스터는 n-채널 트랜지스터들 또는 p-채널 트랜지스터들인, 비휘발성 메모리 셀의 회로.
  2. 삭제
  3. 제1항에 있어서, 상기 제2 트랜지스터의 제1 전극은 게이트 전극을 포함하는, 비휘발성 메모리 셀의 회로.
  4. 제3항에 있어서, 상기 제3 트랜지스터는 상기 제1 트랜지스터의 게이트 전극에 전도적으로 결합된 게이트 전극을 포함하는, 비휘발성 메모리 셀의 회로.
  5. 제3항에 있어서,
    상기 회로는 제1 전류 전달 전극, 제2 전류 전달 전극, 및 게이트 전극을 포함하는 제4 트랜지스터를 더 포함하며;
    상기 제4 트랜지스터의 제1 전류 전달 전극은 상기 제1 트랜지스터의 전류 전달 전극 및 상기 제3 트랜지스터의 전류 전달 전극에 결합되며;
    상기 제4 트랜지스터의 제2 전류 전달 전극은 상기 출력 단자에 결합되며; 및
    상기 제4 트랜지스터의 게이트 전극은 제1 통과 라인(pass line)에 결합된, 비휘발성 메모리 셀의 회로.
  6. 제5항에 있어서, 제1 전류 전달 전극, 제2 전류 전달 전극, 및 게이트 전극을 포함하는 제5 트랜지스터를 더 포함하며;
    상기 제5 트랜지스터의 제1 전류 전달 전극은 상기 제1 트랜지스터의 전류 전달 전극, 상기 제3 트랜지스터의 전류 전달 전극, 및 상기 제4 트랜지스터의 제1 전류 전달 전극에 결합되며;
    상기 제5 트랜지스터의 제2 전류 전달 전극은 상기 제4 트랜지스터의 제2 전류 전달 전극 및 상기 출력 단자에 결합되며; 및
    상기 제5 트랜지스터의 게이트 전극은 제2 통과 라인에 결합된, 비휘발성 메모리 셀의 회로.
  7. 제6항에 있어서, 상기 제1 트랜지스터, 상기 제2 트랜지스터, 및 상기 제5 트랜지스터는 p-채널 트랜지스터들이고, 그리고 상기 제3 트랜지스터 및 상기 제4 트랜지스터는 n-채널 트랜지스터들인, 비휘발성 메모리 셀의 회로.
  8. 제3항에 있어서, 제1 전류 전달 전극, 제2 전류 전달 전극, 및 게이트 전극을 포함하는 제4 트랜지스터를 더 포함하며,
    상기 제4 트랜지스터의 제1 전류 전달 전극은 상기 전하 변경 단자에 결합되며;
    상기 제4 트랜지스터의 제2 전류 전달 전극은 상기 제2 트랜지스터의 제2 전극에 결합되며; 및
    상기 제4 트랜지스터의 게이트 전극은 선택 라인(select line)에 결합된, 비휘발성 메모리 셀의 회로.
  9. 제8항에 있어서, 상기 제2 트랜지스터 및 상기 제4 트랜지스터는 p-채널 트랜지스터들인, 비휘발성 메모리 셀의 회로.
  10. 삭제
  11. 제1항에 있어서,
    상기 제2 트랜지스터의 제1 전극은 게이트 전극을 포함하고, 상기 제2 트랜지스터의 제2 전극은 전류 전달 전극을 포함하며; 및
    상기 회로는 전류 전달 전극 및 게이트 전극을 포함하는 제4 트랜지스터를 더 포함하며,
    상기 제4 트랜지스터의 전류 전달 전극은 상기 제2 트랜지스터의 전류 전달 전극에 결합되며; 및
    상기 제4 트랜지스터의 게이트 전극은 선택 라인에 결합된, 비휘발성 메모리 셀의 회로.
  12. 제11항에 있어서,
    전류 전달 전극 및 게이트 전극을 포함하는 제5 트랜지스터; 및
    전류 전달 전극 및 게이트 전극을 포함하는 제6 트랜지스터를 더 포함하며,
    상기 제1 트랜지스터의 전류 전달 전극 및 상기 제3 트랜지스터의 전류 전달 전극은 상기 제5 트랜지스터의 게이트 전극 및 상기 제6 트랜지스터의 게이트 전극에 결합되며; 및
    상기 제6 트랜지스터의 전류 전달 전극 및 상기 제5 트랜지스터의 전류 전달 전극은 서로 결합된, 비휘발성 메모리 셀의 회로.
  13. 제1항에 있어서, 상기 제1 트랜지스터는 p-채널 트랜지스터이고, 그리고 제3 트랜지스터는 n-채널 트랜지스터인, 비휘발성 메모리 셀의 회로.
  14. 비휘발성 메모리 셀을 포함하는 전자 디바이스로서,
    상기 비휘발성 메모리 셀은,
    제1 활성 영역;
    상기 제1 활성 영역으로부터 이격된 제2 활성 영역;
    상기 제1 활성 영역 및 상기 제2 활성 영역으로부터 이격된 제3 활성 영역;
    제1 부분, 제2 부분 및 제3 부분을 포함하는 플로팅 게이트 전극 - 제1 트랜지스터는 상기 플로팅 게이트 전극의 제1 부분 및 상기 제1 활성 영역을 포함하며, 제2 트랜지스터는 상기 플로팅 게이트 전극의 제2 부분 및 상기 제2 활성 영역을 포함하며, 제3 트랜지스터는 상기 플로팅 게이트 전극의 제3 부분 및 상기 제3 활성 영역을 포함하며, 상기 플로팅 게이트 전극 위에 다른 게이트 전극이 놓이지 않음 - ;
    상기 제1 트랜지스터에 결합된 출력 단자; 및
    상기 제2 트랜지스터에 결합된 전하 변경 단자를 포함하며,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 p-채널 트랜지스터들이고, 상기 제3 트랜지스터는 n-채널 트랜지스터인 전자 디바이스.
  15. 제14항에 있어서,
    상기 제1 활성 영역 및 상기 제3 활성 영역의 각각은 상기 출력 단자에 결합된 전류 전달 전극을 포함하는 전자 디바이스.
  16. 제15항에 있어서,
    상기 제2 트랜지스터 및 상기 전하 변경 단자에 결합된 제4 트랜지스터; 및
    상기 제1 트랜지스터 및 상기 제3 트랜지스터와 상기 출력 단자에 결합된 제5 트랜지스터
    를 더 포함하는 전자 디바이스.
  17. 삭제
  18. 비휘발성 메모리 셀을 포함하는 전자 디바이스를 형성하는 프로세스로서,
    필드 분리 영역(field isolation region)을 형성하여 제1 활성 영역, 제2 활성 영역 및 제3 활성 영역을 규정하는 단계;
    제1 부분, 제2 부분 및 제3 부분을 포함하는 플로팅 게이트 전극을 형성하는 단계 - 상기 플로팅 게이트 전극의 제1 부분은 상기 제1 활성 영역 위에 놓이며, 상기 플로팅 게이트 전극의 제2 부분은 상기 제2 활성 영역 위에 놓이며, 상기 플로팅 게이트 전극의 제3 부분은 상기 제3 활성 영역 위에 놓이며, 상기 플로팅 게이트 전극 위에 다른 게이트 전극이 놓이지 않음 - ; 및
    상기 제1 활성 영역 및 상기 제2 활성 영역 내에 소스/드레인 영역들을 형성하는 단계 - 제1 트랜지스터는 상기 제1 활성 영역 내의 한 쌍의 제1 이격된 소스/드레인 영역들 및 상기 플로팅 게이트 전극의 제1 부분을 포함하며, 제2 트랜지스터는 상기 제2 활성 영역 내의 한 쌍의 제2 이격된 소스/드레인 영역들 및 상기 플로팅 게이트 전극의 제2 부분을 포함하며, 제3 트랜지스터는 상기 제3 활성 영역 내의 한 쌍의 제3 이격된 소스/드레인 영역들 및 상기 플로팅 게이트 전극의 제3 부분을 포함하며, 상기 메모리 셀은 상기 플로팅 게이트 전극의 전하를 상기 제1 활성 영역이 아닌 상기 제2 활성 영역을 경유하여 변경하도록 구성됨 -
    를 포함하며,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 p-채널 트랜지스터들이고, 상기 제3 트랜지스터는 n-채널 트랜지스터인 프로세스.
  19. 제18항에 있어서, 상기 플로팅 게이트 전극을 형성하는 단계는,
    상기 필드 분리 영역, 상기 제1 활성 영역, 및 상기 제2 활성 영역 위에 제1 층을 형성하는 단계 - 상기 제1 층은 반도체 물질을 포함함 - ; 및
    상기 플로팅 게이트 전극 및 다른 게이트 전극들을 형성하기 위해 상기 제1 층을 패터닝하는 단계 - 상기 메모리 셀 내의 모든 게이트 전극들은 상기 제1 층을 포함함 -
    를 포함하는 프로세스.
  20. 제19항에 있어서,
    상기 제1 층을 패터닝하는 단계는 상기 다른 게이트 전극들이 제1 게이트 전극 및 제2 게이트 전극을 포함하도록 수행되며;
    상기 제1 게이트 전극은 상기 제1 트랜지스터에 결합된 통과 트랜지스터의 일부이며;
    상기 제2 게이트 전극은 상기 제2 트랜지스터에 결합된 선택 트랜지스터의 일부인 프로세스.
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