KR100615596B1 - 반도체 장치 - Google Patents

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Abstract

본 발명은 안정적인 회로동작을 수행하는 반도체 장치를 공개한다. 이 회로는 입력신호 및 제어신호의 제1상태에 응답하여 제1노드를 풀업하는 풀업 구동부, 입력신호의 제2상태에 응답하여 제2노드를 풀다운하는 풀다운 구동부, 제1노드와 제2노드사이에 연결된 적어도 하나의 퓨즈, 제2노드의 상태를 유지하는 출력신호를 발생하는 래치, 및 입력신호가 제2상태일 때 제1상태를 유지하고, 입력신호가 제1상태로 천이하면 제1상태를 유지하다가 소정시간 후에 제2상태로 천이하는 상기 제어신호를 발생하는 제어부로 구성되어 있다. 따라서, 상기 반도체 장치는 퓨즈를 절단하는 프로세스 진행 후에 퓨즈가 완전히 절단되지 않더라도 풀업 구동수단 또는 풀다운 구동수단을 턴 오프함으로써 불필요한 전류가 흐르는 것을 사전에 방지할 수 있다.

Description

반도체 장치{Semiconductor device}
도1은 종래의 퓨즈회로를 갖는 모드 전환 회로의 일예의 구성을 나타내는 것이다.
도2는 본 발명의 퓨즈회로를 갖는 모드 전환 회로의 일 실시예의 구성을 나타내는 것이다.
도3은 본 발명의 퓨즈회로를 갖는 모드 전환 회로의 다른 실시예의 구성을 나타내는 것이다.
도4는 본 발명의 퓨즈회로를 갖는 모드 전환 회로의 또 다른 실시예의 구성을 나타내는 것이다.
본 발명은 반도체 장치에 관한 것으로서, 특히 안정적인 회로동작을 수행하는 모드 전환 회로를 구비한 반도체 장치에 관한 것이다.
일반적으로, SDRAM(Synchronous Dynamic Random Access Memory)과 같은 반도체 메모리 장치에는 불량 셀을 구제하기 위하여 리던던시 회로를 구비하고 있다. 리던던시 회로에는 다수개의 퓨즈가 사용되고 있다. 웨이퍼 단계에서 불량 셀을 리 페어 (repair)하기 위하여 불량 셀에 대응되는 퓨즈들은 레이저 빔(laser beam)을 통하여 절단하게 된다. 이때, 퓨즈가 완전히 절단되지 않음으로 인해서 불필요한 전류경로가 형성되어 불량이 발생되는 문제점이 있다. 이외에도, 퓨즈는 다양한 모드 전환 회로등에도 사용되고 있다. 이 경우에 있어서도, 퓨즈가 완전히 절단되지 않게 되면 모드가 전환되지 않거나, 불 필요한 전류가 흘러서 노이즈를 유발하게 되고, 이로 인하여 반도체 특성이 저하되는 문제점을 유발하기도 한다.
도1은 종래의 퓨즈회로를 갖는 모드 전환 회로(100)의 일예의 구성을 나타내는 것으로, PMOS트랜지스터(MP1), NMOS트랜지스터(MN1), 퓨즈(F), NMOS트랜지스터(MN2), 및 인버터들(I2, I1, I3)로 구성되어 있다. PMOS트랜지스터(MP1)는 풀업 구동수단을 구성하고, NMOS트랜지스터(MN1)는 풀다운 구동수단을 구성하고, NMOS트랜지스터(MN2)와 인버터(I2)는 래치를 구성한다. 도1에서, 파워 업 신호(pVCCH)는 전원전압(VCC)이 인가된 이후 소정의 시간 동안(A영역)은 로우 레벨을 유지하고, 그 이후 영역(B영역) 동안은 하이 레벨을 유지하는 신호이다.
도1의 회로 동작에 대해서 설명하면 기존 회로의 문제점이 보다 쉽게 이해된다. 예컨데, 파워 업 신호가 로우(LOW) 레벨인 상태에서는 NMOS트랜지스터(MN1)이 동작하여 노드(B)에 로우 레벨을 출력하게 된다. 이때, 래치는 노드(B)의 로우 레벨을 유지하는 역할을 한다. 그 이후, 상기 파워 업 신호가 하이(HIGH) 레벨로 천이하면 PMOS트랜지스터(MP1)가 동작하여 노드(B)는 하이 레벨로 천이된다. 그래서, 퓨즈(F)가 절단되지 않으면 출력신호(pOUT)는 하이 레벨을 유지하게 된다.
한편, 모드 전환 또는 소정의 목적을 위하여 반도체 제조 단계에서 퓨즈(F) 를 절단하게 되면, 파워 업 신호가 하이 레벨을 유지하는 동안에도, 노드(B)는 로우 레벨을 유지함으로써 출력신호(pOUT)는 로우 레벨을 출력하게 된다.
그러나, 웨이퍼 단계에서 퓨즈를 절단하였음에도 불구하고 퓨즈(F)가 완전히 절단되지 않고, 약간 연결되는 경우가 있다. 이때, 도시된 점선 경로로 불필요한 전류가 흐르게 되어 불필요한 파워가 소모되고, 또한 출력신호(pOUT)가 로우 레벨을 유지해야 됨에도 불구하고 하이 레벨을 출력함으로써, 모드전환이 이루어지지 않는 문제점이 발생한다.
본 발명의 목적은 퓨즈절단 공정 이후 안정된 동작을 수행하는 모드전환 회로를 구비하는 반도체 장치를 제공하는데 있다.
본 발명의 다른 목적은 퓨즈가 불완전하게 절단되더라도 안정되게 모드전환이 이루어지는 모드전환 회로를 구비하는 반도체 장치를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 장치의 제1형태는 입력신호 및 제어신호의 제1상태에 응답하여 제1노드를 풀업하는 풀업 구동수단, 상기 입력신호의 제2상태에 응답하여 제2노드를 풀다운하는 풀다운 구동수단, 상기 제1노드와 상기 제2노드사이에 연결된 적어도 하나의 퓨즈, 상기 제2노드의 상태를 유지하는 출력신호를 발생하는 래치, 및 상기 입력신호가 제2상태일 때 제1상태를 유지하고, 상기 입력신호가 제1상태로 천이하면 제1상태를 유지하다가 소정시간 후에 제2상태로 천이하는 상기 제어신호를 발생하는 제어수단을 구비하는 것을 특징으로 한다. 상기 입력신호는 파워 업 신호를 반전한 신호로서, 전원전압이 인가되는 소정의 시 간 동안은 제2상태를 유지하고, 이 후에 제1상태로 활성화되는 신호인 것을 특징으로 한다.
상기 풀업 구동수단은 전원전압과 상기 제1노드사이에 직렬 연결되고 각각의 게이트로 상기 제어신호 및 상기 입력신호가 인가되는 제1 및 제2PMOS트랜지스터들을 구비하는 것을 특징으로 하고, 상기 풀다운 구동수단은 상기 제2노드와 접지전압사이에 연결되고 게이트로 상기 입력신호가 인가되는 제1NMOS트랜지스터를 구비하는 것을 특징으로 하고, 상기 래치는 상기 제2노드의 신호를 반전하여 상기 출력신호를 발생하는 인버터, 상기 출력신호의 제1상태에 응답하여 상기 제2노드를 제2상태로 유지하는 제3PMOS트랜지스터, 및 상기 출력신호의 제2상태에 응답하여 상기 제2노드를 제1상태로 유지하는 제2NMOS트랜지스터를 구비하는 것을 특징으로 한다.
상기 제어수단의 제1형태는 상기 입력신호를 지연하여 지연된 입력신호를 발생하는 지연기, 및 상기 지연된 입력신호와 상기 출력신호가 모두 제2상태가 되면 상기제1상태의 제어신호를 발생하는 제어기를 구비하는 것을 특징으로 하고, 상기 지연기는 소정 개수의 종속 연결된 짝수개의 인버터들을 구비하는 것을 특징으로 하고, 상기 제어기는 상기 지연된 입력신호와 상기 출력신호를 비논리곱하여 상기 제어신호를 발생하는 비논리곱 게이트로 구성된 것을 특징으로 한다.
상기 제어수단의 제2형태는 상기 입력신호를 지연하여 지연된 입력신호를 발생하는 지연기, 및 상기 입력신호가 제2상태가 되면 제1상태의 상기 제어신호를 발생하고, 상기 입력신호가 제1상태가 되면 상기 지연된 입력신호와 상기 출력신호가 모두 제2상태가 되는 경우에 상기 제1상태의 제어신호를 발생하는 제어기를 구비하 는 것을 특징으로 하고, 상기 지연기는 소정 개수의 종속 연결된 짝수개의 인버터들을 구비하는 것을 특징으로 하고, 상기 제어기는 상기 지연된 입력신호와 상기 출력신호를 논리곱하는 논리곱 게이트, 및 상기 입력신호와 상기 논리곱 게이트의 출력신호를 비논리합하여 상기 제어신호를 발생하는 비논리합 게이트로 구성된 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 장치의 제2형태는 입력신호의 제1상태에 응답하여 제1노드를 풀업하는 풀업 구동수단, 상기 입력신호 및 제어신호의 제2상태에 응답하여 제2노드를 풀다운하는 풀다운 구동수단, 상기 제1노드와 상기 제2노드사이에 연결된 적어도 하나의 퓨즈, 상기 제1노드의 상태를 유지하는 출력신호를 발생하는 래치, 및 상기 입력신호가 제1상태일 때 제2상태를 유지하고, 상기 입력신호가 제2상태로 천이하면 제2상태를 유지하다가 제1상태로 천이하는 상기 제어신호를 발생하는 제어수단을 구비하는 것을 특징으로 한다. 상기 입력신호는 파워 업 신호로서, 전원전압이 인가되는 소정의 시간동안은 제1상태를 유지하고, 이 후에 제2상태로 되는 신호인 것을 특징으로 한다.
상기 풀업 구동수단은 전원전압과 상기 제1노드사이에 연결되고 게이트로 상기 입력신호가 인가되는 제1PMOS트랜지스터인 것을 특징으로 하고, 상기 풀다운 수단은 상기 제2노드와 접지전압사이에 직렬 연결되고 각각의 게이트로 상기 입력신호 및 상기 제어신호가 인가되는 제1 및 제2NMOS트랜지스터들을 구비하는 것을 특징으로 하고, 상기 래치는 상기 제1노드의 신호를 반전하여 상기 출력신호를 발생하는 인버터, 상기 인버터의 출력신호에 응답하여 상기 제1노드의 제2상태를 유지 하는 제2PMOS트랜지스터, 및 상기 인버터의 출력신호에 응답하여 상기 제1노드의 제1상태를 유지하는 제3NMOS트랜지스터를 구비하는 것을 특징으로 한다.
상기 제어수단은 상기 입력신호를 소정시간 지연하여 지연된 입력신호를 발생하는 지연기, 및 상기 지연된 입력신호 및 상기 출력신호가 모두 제1상태인 경우에 상기 제2상태의 제어신호를 발생하는 제어기를 구비하는 것을 특징으로 하고, 상기 지연기는 소정 개수의 종속 연결된 짝수개의 인버터들을 구비하는 것을 특징으로 하고, 상기 제어기는 상기 지연된 입력신호와 상기 출력신호를 비논리합하여 상기 제어신호를 발생하는 비논리합 게이트를 구비하는 것을 특징으로 한다.
상기 제1상태는 로우 레벨이며, 상기 제2상태는 하이 레벨인 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하면 본 발명의 안정된 동작을 수행하는 모드 전환 회로를 구비한 반도체 장치를 설명하면 다음과 같다.
도2는 본 발명의 일실시예의 모드전환 회로(200)로서, 풀업 구동수단 (10), 풀다운 구동수단 (12), 퓨즈(F), 래치(14), 제어수단(16), 및 인버터(I3)로 구성되어 있다.
풀업 구동수단(10)은 PMOS트랜지스터들(MP1, MP2)로 구성되고, 풀다운 구동수단(12)은 NMOS트랜지스터(MN1)로 구성되고, 래치(14)는 PMOS트랜지스터(MP3), NMOS트랜지스터(MN2), 및 인버터(I2)로 구성되고, 제어수단(16)은 4개의 종속 연결된 인버터들(I4 ~ I7)로 구성된 지연기(DL)와 NAND게이트(ND1)로 구성되어 있다.
도2에 나타낸 각각의 구성요소의 기능을 설명하면 다음과 같다.
파워 업 신호(pVCCH)가 로우 레벨인 구간에서는 풀업 구동수단(10)은 비활성화되고, 노드(B)는 풀다운 구동수단(12)에 의해 로우상태를 유지한다. 그러나, 소정의 시간이 지난 후에는 제1PMOS 트랜지스터(MP1)는 턴온 상태를 유지하고, 제2PMOS 트랜지스터(MP2)는 턴오프 상태를 계속 유지한다. 즉, 지연기(DL)에 의해 소정의 시간지연 후, 노드(D)의 하이레벨 신호와 노드(C)의 하이 레벨에 의해 NAND게이트(ND1)은 로우 레벨을 출력함으로써 제1PMOS트랜지스터(MP1)는 턴온 된다.
그리고, 파워 업 신호(pVCCH)가 하이 레벨로 천이하면 제2PMOS트랜지스터(MP2) 또한 턴온 됨으로써 노드(B)는 하이 레벨을 갖게된다. 그리고 인버터(I2)와 제3PMOS트랜지스터(MP3)는 하이 레벨을 래치하는 역할을 수행한다. 소정의 시간 지연후, NAND게이트(ND1)는 하이 레벨을 출력하기 때문에 제1PMOS트랜지스터(MP1)는 턴오프 된다.
따라서, 퓨즈(F)가 절단 작업 후에 완전히 절단되지 않고 다소 연결되는 문제가 발생하더라도 제1PMOS 트랜지스터(MP1)가 지연기(DL), 및 NAND게이트(ND1)에 의해 턴 오프 됨으로 모드전환이 실패하거나 과도한 전류가 흐르는 문제점이 발생하지 않게 된다.
파워 업 신호가 로우 레벨인 상태에서 턴온 되어 노드(B)를 로우 레벨을 유지하도록 하고, 인버터(I2)와 NMOS트랜지스터(MN2)는 로우 레벨을 래치하는 역할을 수행한다. 풀다운 구동수단(12)은 종래와 동일한 구조를 구비하고 있으며 동작 또한 동일하게 동작한다. 즉, 본 발명의 특징은, 풀업 구동수단이 활성화 이후에 비 활성화 되도록 함으로써 종래의 문제점을 제거하는 것이 특징이다.
도3은 본 발명의 다른 실시예의 모드 전환 회로로서, 제어수단(16)이 제어수단(16’)으로 대체되어 구성되는 것을 제외하고는 도2의 구성과 동일하다.
제어수단(16’)은 지연기(DL), NAND게이트(ND1), 인버터(I4), 및 NOR게이트(NR1)로 구성되어 있다.
또 다른 실시예의 제어수단에는 로직이 추가됨으로써 제1 PMOS 트랜지스터(MP1)의 턴온/오프 시간을 다르게 설정하는 것을 예시하고 있다. 즉, 파워 업 신호가 로우인 상태에서 제1PMOS트랜지스터(MP1)는 도2에 비해 빠르게 턴온 된다. 즉, 지연수단(15)과 관계없이 NOR 게이트(NR1)에 하이 레벨의 신호가 입력됨으로써 NOR게이트(NR1)가 로우 레벨의 신호를 신속하게 출력한다. 그래서, NOR게이트(NR1)에 의한 지연 후, 즉시 제1PMOS 트랜지스터(MP1)가 턴온 되고 제2PMOS트랜지스터(MP2)는 계속 턴오프 상태를 유지한다.
이후, 파워 업 신호(pVCCH)가 하이 레벨로 천이되면, 풀업 구동수단(10)은 활성화 되고, 노드(B)는 하이 레벨을 유지한다. 그리고, 소정의 시간 후, 노드(C)의 로우 레벨의 신호가 NAND게이트(ND1)에 입력되어 NOR게이트(NR1)는 두개의 입력노드에서 모두 로우 레벨의 신호를 수신하기 때문에 하이 레벨의 신호를 출력한다. 이에 따라, 제1PMOS트랜지스터(MP1)가 턴오프 된다. 다른 구성요소의 동작은 도2와 동일하기 때문에 생략한다.
도4는 본 발명의 또 다른 실시예의 모드 전환 회로(400)로서, 본 발명의 모드전환 회로(400)는 풀업 구동수단(20), 풀다운 구동수단(22), 퓨즈(F), 래치(24), 제어수단(26), 및 인버터들(I2, I3)로 구성되어 있다.
도4에서, 풀업 구동수단(20)은 제1PMOS트랜지스터(MP1)로 구성되고,풀다운 구동수단(22)은 제1 및 제2NMOS트랜지스터들(MN1, MN2)로 구성되고, 래치(24)는 PMOS트랜지스터(MP2), NMOS트랜지스터(MN2), 및 인버터(I1)로 구성되고, 제어수단(26)은 4개의 종속 연결된 인버터들(I4 ~ I7), 및 NOR게이트(NR1)로 구성되어 있다.
도4에 나타낸 각각의 구성요소의 기능을 설명하면 다음과 같다.
파워 업 신호(pVCCH)가 로우 레벨인 구간에서 풀업 구동수단(20)은 활성화되어, 노드(B)는 하이 레벨의 상태를 유지한다. 그리고, 인버터(I1)와 제2PMOS트랜지스터(MP2)는 하이 레벨의 상태를 유지시켜주는 역할을 한다. 풀다운 구동수단(22)은 제1NMOS트랜지스터(MN1) 및 제2NMOS 트랜지스터(MN2)로 구성되어 있다. 파워 업 신호(pVCCH)가 하이 레벨로 천이하면 풀다운 구동수단(22)이 활성화 되어 노드(B)를 하이 레벨에서 로우 레벨로 천이시켜 준다. 그러나, 소정의 시간이 지난 후에는 제2NMOS트랜지스터(MN2)가 턴오프된다. 이때, 인버터(I1)와 제3NMOS트랜지스터(MN3)가 노드(B)의 로우 레벨을 래치하는 역할을 수행하게 된다.
따라서, 퓨즈(F)의 절단 작업 후, 상기 퓨즈(F)가 완전히 절단되지 않고 다소 연결되는 문제가 발생하더라도 제2NMOS트랜지스터(MN2)가 지연기(DL), NOR게이트(NR1)에 의해 턴 오프 됨으로 모드전환이 실패하거나 과도한 전류가 흐르는 문제점이 발생하지 않게 된다. 즉, 본 발명의 특징은, 풀다운 구동수단이 활성화 이후에 비활성화 되도록 함으로써 종래의 문제점을 제거하는 것이 특징이다.상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
퓨즈를 구비한 모드 전환 회로 또는 리던던시 회로, 기타 모든 회로에서, 반도체 제조단계에서 퓨즈를 레이저 빔을 통하여 절단하게 된다. 이때, 퓨즈가 완전히 절단되지 않아서 불필요한 전류가 소모되거나, 모드 전환이 실패로 인하여 신뢰성 문제를 야기하는 문제점이 발생하였다. 그러나, 본 발명에서는 풀업 구동수단 또는 풀다운 구동수단이 활성화 이후, 지연수단을 통한 소정의 시간경과후, 상기 풀업 또는 풀다운 구동수단이 비활성화되도록 함으로써 퓨즈가 완전히 절단되지 않더라도 불필요한 전류소모 또는 모드전환이 실패하는 문제점이 발생하지 않는다.

Claims (21)

  1. 입력신호 및 제어신호의 제1상태에 응답하여 제1노드를 풀업하는 풀업 구동수단;
    상기 입력신호의 제2상태에 응답하여 제2노드를 풀다운하는 풀다운 구동수단;
    상기 제1노드와 상기 제2노드사이에 연결된 적어도 하나의 퓨즈;
    상기 제2노드의 상태를 유지하는 출력신호를 발생하는 래치; 및
    상기 입력신호가 제2상태일 때 제1상태를 유지하고, 상기 입력신호가 제1상태로 천이하면 제1상태를 유지하다가 소정시간 후에 제2상태로 천이하는 상기 제어신호를 발생하는 제어수단을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 입력신호는
    파워 업 신호를 반전한 신호로서, 전원전압이 인가되는 소정의 시간 동안은 제2상태를 유지하고, 이 후에 제1상태로 되는 신호인 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 풀업 구동수단은
    전원전압과 상기 제1노드사이에 직렬 연결되고 각각의 게이트로 상기 제어신호 및 상기 입력신호가 인가되는 제1 및 제2PMOS트랜지스터들을 구비하는 것을 특 징으로 하는 반도체 장치.
  4. 제2항에 있어서, 상기 풀다운 구동수단은
    상기 제2노드와 접지전압사이에 연결되고 게이트로 상기 입력신호가 인가되는 제1NMOS트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치.
  5. 제2항에 있어서, 상기 래치는
    상기 제2노드의 신호를 반전하여 상기 출력신호를 발생하는 인버터;
    상기 출력신호의 제1상태에 응답하여 상기 제2노드를 제2상태로 유지하는 제3PMOS트랜지스터; 및
    상기 출력신호의 제2상태에 응답하여 상기 제2노드를 제1상태로 유지하는 제2NMOS트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치.
  6. 제2항에 있어서, 상기 제어수단은
    상기 입력신호를 지연하여 지연된 입력신호를 발생하는 지연기; 및
    상기 지연된 입력신호와 상기 출력신호가 모두 제2상태가 되면 상기제1상태의 제어신호를 발생하는 제어기를 구비하는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서, 상기 지연기는
    소정 개수의 종속 연결된 짝수개의 인버터들을 구비하는 것을 특징으로 하는 반도체 장치.
  8. 제6항에 있어서, 상기 제어기는
    상기 지연된 입력신호와 상기 출력신호를 비논리곱하여 상기 제어신호를 발생하는 비논리곱 게이트로 구성된 것을 특징으로 하는 반도체 장치.
  9. 제2항에 있어서, 상기 제어수단은
    상기 입력신호를 지연하여 지연된 입력신호를 발생하는 지연기; 및
    상기 입력신호가 제2상태가 되면 제1상태의 상기 제어신호를 발생하고, 상기 입력신호가 제1상태가 되면 상기 지연된 입력신호와 상기 출력신호가 모두 제2상태가 되는 경우에 상기 제1상태의 제어신호를 발생하는 제어기를 구비하는 것을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서, 상기 지연기는
    소정 개수의 종속 연결된 짝수개의 인버터들을 구비하는 것을 특징으로 하는 반도체 장치.
  11. 제9항에 있어서, 상기 제어기는
    상기 지연된 입력신호와 상기 출력신호를 논리곱하는 논리곱 게이트; 및
    상기 입력신호와 상기 논리곱 게이트의 출력신호를 비논리합하여 상기 제어 신호를 발생하는 비논리합 게이트로 구성된 것을 특징으로 하는 반도체 장치.
  12. 제 1항에 있어서, 상기 제1상태는 로우 레벨이며, 상기 제1상태는 하이 레벨인 것을 특징으로 하는 반도체 장치.
  13. 입력신호의 제1상태에 응답하여 제1노드를 풀업하는 풀업 구동수단;
    상기 입력신호 및 제어신호의 제2상태에 응답하여 제2노드를 풀다운하는 풀다운 구동수단;
    상기 제1노드와 상기 제2노드사이에 연결된 적어도 하나의 퓨즈;
    상기 제1노드의 상태를 유지하는 출력신호를 발생하는 래치; 및
    상기 입력신호가 제1상태일 때 제2상태를 유지하고, 상기 입력신호가 제2상태로 천이하면 제2상태를 유지하다가 제1상태로 천이하는 상기 제어신호를 발생하는 제어수단을 구비하는 것을 특징으로 하는 반도체 장치.
  14. 제13항에 있어서, 상기 입력신호는
    파워 업 신호로서, 전원전압이 인가되는 소정의 시간동안은 제1상태를 유지하고, 이 후에 제2상태로 되는 신호인 것을 특징으로 하는 반도체 장치.
  15. 제14항에 있어서, 상기 풀업 구동수단은
    전원전압과 상기 제1노드사이에 연결되고 게이트로 상기 입력신호가 인가되 는 제1PMOS트랜지스터인 것을 특징으로 하는 반도체 장치.
  16. 제15항에 있어서, 상기 풀다운 수단은
    상기 제2노드와 접지전압사이에 직렬 연결되고 각각의 게이트로 상기 입력신호 및 상기 제어신호가 인가되는 제1 및 제2NMOS트랜지스터들을 구비하는 것을 특징으로 하는 반도체 장치.
  17. 제16항에 있어서, 상기 래치는
    상기 제1노드의 신호를 반전하여 상기 출력신호를 발생하는 인버터;
    상기 인버터의 출력신호에 응답하여 상기 제1노드의 제2상태를 유지하는 제2PMOS트랜지스터; 및
    상기 인버터의 출력신호에 응답하여 상기 제1노드의 제1상태를 유지하는 제3NMOS트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치.
  18. 제17항에 있어서, 상기 제어수단은
    상기 입력신호를 소정시간 지연하여 지연된 입력신호를 발생하는 지연기; 및
    상기 지연된 입력신호 및 상기 출력신호가 모두 제1상태인 경우에 상기 제2상태의 제어신호를 발생하는 제어기를 구비하는 것을 특징으로 하는 반도체 장치.
  19. 제18항에 있어서, 상기 지연기는
    소정 개수의 종속 연결된 짝수개의 인버터들을 구비하는 것을 특징으로 하는 반도체 장치.
  20. 제19항에 있어서, 상기 제어기는
    상기 지연된 입력신호와 상기 출력신호를 비논리합하여 상기 제어신호를 발생하는 비논리합 게이트를 구비하는 것을 특징으로 하는 반도체 장치.
  21. 제13항에 있어서, 상기 제1상태는 로우 레벨이며, 상기 제2상태는 하이 레벨인 것을 특징으로 하는 반도체 장치.
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