KR20040092722A - 퓨즈를 포함하는 지연회로, 이를 이용한 반도체 집적회로및 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 지연회로, 이를 이용한 반도체 집적회로 및 반도체 메모리 장치에 관한 것이다. 본 발명은 퓨즈를 포함하는 논리회로를 사용하는 반도체 집적회로 및 반도체 메모리 장치에서, 상기 논리회로의 지연시간과의 동기를 위해 퓨즈를 포함하는 지연회로를 사용한다. 이로써, PVT(Process/Voltage/Temperature)에 의한 영향을 최소화할 수 있다.

Description

퓨즈를 포함하는 지연회로, 이를 이용한 반도체 집적회로 및 반도체 메모리 장치{Delay circuit including a fuse, semiconductor integrated circuit and semiconductor memory device using the same}
본 발명은 퓨즈를 포함하는 지연회로, 이를 이용한 반도체 집적회로 및 반도체 메모리 장치에 관한 것으로, 특히 PVT(Process/Voltage/Temperature)에 의한 영향을 최소화하여 크리티컬 타이밍(critical timing)이 요구되는 집적회로에서 효과적으로 사용할 수 있는 지연회로와, 이를 이용한 반도체 집적회로 및 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치의 데이터의 읽기/쓰기(read/write) 동작은 주변회로에서 발생되는 제어신호들에 응답하여 수행된다. 따라서, 주변회로에서 발생되는 제어신호들의 타이밍(timing)이 서로 정확하게 동기되어야만 오류없이 데이터의 읽기/쓰기 동작이 이루어진다. 이러한, 제어신호들의 타이밍을 정확하게 동기시키기 위하여 지연회로(delay circuit)가 사용된다.
일반적으로, 도 11에 도시된 바와 같이 지연회로(10)는 다수의 인버터(INV1 내지 INV4)와 다수의 RC 회로(Resistor/Capacitor circuit)로 구성되는 지연부(12)로 이루어진다. 각각의 RC 회로로 구성되는 캐패시터(C1 내지 Cn)는 NMOS/PMOS(N/P-channel Metal Oxide Semiconductor) 트랜지스터의 소오스(source) 단과 드레인(drain) 단이 서로 접속되어 구현된다. 그러나, 이러한 지연회로(10)의 경우에는 RC 회로로 구성되기 때문에 PVT(Process/Voltage/Temperature)에 따라 독립적으로 지연시간(delay time)이 생성된다. 즉, 지연시간이 일정하지 않고 PVT의 변화에 따라 수시로 변화하게 된다. 이러한 이유로 RC 회로로 구성되는 지연회로(10)는 크리티컬 타이밍(critical timing)이 요구되는 집적회로에서 사용하는데 한계가 있다.
예를 들면, 도 12에 도시된 바와 같이 서로 다른 지연경로(delay path), 예컨대, 지연회로(10)와 논리회로(20)로 이루어진 반도체 집적회로에 있어서, 입력신호(INPUT)가 지연회로(10)와 논리회로(20)로 각각 입력되어 각 회로(10 및 20)를 동시에 활성화시키는 경우, 각 회로(10 및 20)의 구성상 지연회로(10)로부터 출력되는 출력신호(OUTPUT1)와 논리회로(20)로부터 출력되는 출력신호(OUTPUT2)는 서로 다르게 인에이블(enable)된다. 즉, 출력신호(OUTPUT1)가 출력신호(OUTPUT2)보다 늦게 인에이블(enable)되거나 빠르게 인에이블된다. 이는 상기에서 설명한 바와 같이 지연회로(10)의 지연시간이 RC 회로의 특성상 PVT의 변화에 따라 수시로 변화하기 때문이다.
이와 같이 PVT의 영향에 따라 지연회로(10)의 지연시간이 수시로 변화함에 따라 지연회로(10)의 출력신호(OUTPUT1)가 논리회로(20)의 출력신호(OUTPUT2)보다 늦게 인에이블되어 논리조합회로(30)가 안정적으로 동작되지 않는 경우가 발생된다. 이러한 문제점을 해결하기 위하여 종래에는 설계시 논리회로(20)의 지연시간을 고려하여 지연회로(10)의 지연시간을 미리 설정한다. 예컨대, 지연회로(10)가 저온(예컨대, 25℃ 미만) 및 고전압(예컨대, 3.0V 또는 1.8V 이상)과 같은 고속 모델 파라미터(high speed model parameter)로 설정된 패스트 컨디션(fastcondition)(예컨대, 지연시간은 1ns 이하)에서 동작되도록 설정한다. 그러나, 이 경우 슬로우 컨디션(slow condition)(예컨대, 지연시간은 1.5ns 이상), 즉 고온(예컨대, 25℃ 이상) 및 저전압(예컨대, 3.0V 또는 1.8V 미만)과 같은 저속 모델 파라미터(low speed model parameter)에서는 필요이상의 지연시간을 발생시키는 요소가 된다.
따라서, 본 발명은 상기에서 설명한 종래기술의 문제점을 해결하기 위해 안출된 것으로서, PVT(Process/Voltage/Temperature)에 의한 영향을 최소화하여 크리티컬 타이밍이 요구되는 집적회로에서 효과적으로 사용할 수 있는 지연회로를 제공하는데 그 목적이 있다.
또한, 본 발명은 PVT에 의한 영향을 최소화하여 패스트 컨디션에서는 항상 일정한 지연 마진을 보장하고, 슬로우 컨디션에서는 필요 이상의 지연 요소를 제거할 수 있는 지연회로를 제공하는데 다른 목적이 있다.
또한, 본 발명은 본 발명의 바람직한 실시예에 따른 지연회로를 이용한 반도체 집적회로 및 반도체 메모리 장치를 제공하는데 또 다른 목적이 있다.
도 1은 본 발명의 바람직한 실시예에 따른 지연회로를 설명하기 위하여 도시한 반도체 집적회로의 블록도이다.
도 2는 본 발명의 제1 실시예에 따른 지연회로를 설명하기 위하여 도시한 상세 회로도이다.
도 3은 본 발명의 제2 실시예에 따른 지연회로를 설명하기 위하여 도시한 상세 회로도이다.
도 4는 본 발명의 제3 실시예에 따른 지연회로를 설명하기 위하여 도시한 상세 회로도이다.
도 5는 본 발명의 제4 실시예에 따른 지연회로를 설명하기 위하여 도시한 상세 회로도이다.
도 6은 본 발명의 제5 실시예에 따른 지연회로를 설명하기 위하여 도시한 상세 회로도이다.
도 7은 본 발명의 제6 실시예에 따른 지연회로를 설명하기 위하여 도시한 상세 회로도이다.
도 8은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 설명하기 위하여 도시한 블록도이다.
도 9은 도 8에 도시된 리던던트 디텍터를 설명하기 위하여 도시한 상세 회로도이다.
도 10은 도 8에 도시된 썸 로직을 설명하기 위하여 도시한 상세 회로도이다.
도 11는 일반적인 지연회로를 설명하기 위하여 도시한 상세 회로도이다.
도 12은 도 11에 도시된 지연회로를 이용하는 반도체 집적회로를 설명하기 위하여 도시한 블록도이다.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 지연회로 20 : 논리회로
30 : 논리조합회로 110, 210 : 퓨즈를 포함하는 지연회로
120 : 퓨즈를 포함한 논리회로 130, 250 : 논리조합회로
112a 내지 112f : 인버터 114a 및 114d : 궤환 회로부
116a 및 116b : 안정화 회로부 220 : 프리 디코더
230 : 리던던트 디텍터 240 : 썸 로직
260 : 어드레스 리피터 270a : X-디코더
270b : 스페어 디코더 280a : 메인 메모리 셀 어레이
280b : 스페어 메모리 셀 어레이
본 발명의 일측면에 따르면, 적어도 하나의 퓨즈를 포함하는 회로와, 상기 회로와 다른 경로를 갖는 지연회로에 있어서, 상기 지연회로는 PVT 변화에 기인한상기 회로의 지연시간 변화에 따라 동일한 지연시간의 변화가 생기도록 직렬접속된 제1 및 제2 인버터를 포함하되, 상기 제2 인버터는, 전원전압원과 접지전압원 사이에 직렬접속되며, 상기 제1 인버터의 출력신호에 따라 동작되는 PMOS 트랜지스터 및 NMOS 트랜지스터와, 상기 NMOS 트랜지스터와 출력단 사이에 직렬접속된 적어도 하나의 퓨즈를 포함하는 지연회로를 제공한다.
또한, 본 발명의 다른 측면에 따르면, 적어도 하나의 퓨즈를 포함하는 회로와, 상기 회로와 다른 경로를 갖는 지연회로에 있어서, 상기 지연회로는 PVT 변화에 기인한 상기 회로의 지연시간 변화에 따라 동일한 지연시간의 변화가 생기도록 직렬접속된 제1 및 제2 인버터를 포함하되, 상기 제2 인버터는, 전원전압원과 접지전압원 사이에 직렬접속되며, 상기 제1 인버터의 출력신호에 따라 동작되는 PMOS 트랜지스터 및 NMOS 트랜지스터와, 상기 PMOS 트랜지스터와 출력단 사이에 직렬접속되는 적어도 하나의 퓨즈를 포함하는 지연회로를 제공한다.
또한, 본 발명의 또 다른 측면에 따르면, 적어도 하나의 퓨즈를 포함하는 회로와, 상기 회로와 다른 경로를 갖는 지연회로에 있어서, 상기 지연회로는 PVT 변화에 기인한 상기 회로의 지연시간 변화에 따라 동일한 지연시간의 변화가 생기도록, 전원전압원과 접지전압원 사이에 직렬접속되고, 입력신호를 입력받으며, 상기 입력신호에 따라 동작되는 PMOS 트랜지스터 및 NMOS 트랜지스터와, 상기 NMOS 트랜지스터와 출력단 사이에 직렬접속되는 적어도 하나의 퓨즈를 포함하는 인버터와, 상기 출력단과 접속되고, 상기 출력단으로부터 상기 인버터의 출력신호를 입력받아 동작되며, 상기 입력신호가 '로우' 상태에서 '하이' 상태로 천이하는 동안 상기 출력단의 전위를 일정 시간동안 '하이' 상태로 잡아주기 위한 궤환 회로부를 포함하는 지연회로를 제공한다.
또한, 본 발명의 또 다른 측면에 따르면, 적어도 하나의 퓨즈를 포함하는 회로와, 상기 회로와 다른 경로를 갖는 지연회로에 있어서, 상기 지연회로는 PVT 변화에 기인한 상기 회로의 지연시간 변화에 따라 동일한 지연시간의 변화가 생기도록, 전원전압원과 접지전압원 사이에 직렬접속되고, 입력신호를 입력받으며, 상기 입력신호에 따라 동작되는 PMOS 트랜지스터 및 NMOS 트랜지스터와, 상기 PMOS 트랜지스터와 출력단 사이에 직렬접속되는 적어도 하나의 퓨즈를 포함하는 인버터와, 상기 출력단과 접속되고, 상기 출력단으로부터 상기 인버터의 출력신호를 입력받아 동작되며, 상기 입력신호가 '하이' 상태에서 '로우' 상태로 천이하는 동안 상기 출력단의 전위를 일정 시간동안 '로우' 상태로 잡아주기 위한 궤환 회로부를 포함하는 지연회로를 제공한다.
또한, 본 발명의 또 다른 측면에 따르면, 적어도 하나의 퓨즈를 포함하는 논리회로와, 상기 논리회로의 지연시간과 일정하게 지연시간을 유지시키기 위하여 적어도 하나의 퓨즈를 포함하는 지연회로와, 상기 논리회로 및 상기 지연회로로부터 각각 출력신호를 입력받고, 상기 출력신호들을 논리조합하는 논리조합회로를 포함하는 반도체 집적회로를 제공한다.
또한, 본 발명의 또 다른 측면에 따르면, 메인 메모리 셀 어레이와, 스페어 메모리 셀 어레이와, 상기 메인 메모리 셀 어레이의 메모리 셀들을 선택하기 위한 어드레스 신호를 입력받고, 상기 메인 메모리 셀 어레이에 결함 셀이 발생될 경우상기 어드레스 신호에 따라 상기 결함 셀을 상기 스페어 메모리 셀 어레이의 메모리 셀로 대체시키기 위하여 적어도 하나의 퓨즈를 포함하는 리던던트 디텍터와, 상기 리던던트 디텍터와 지연시간을 일정하게 유지시키기 위하여 적어도 하나의 퓨즈를 포함하는 지연회로와, 상기 리던던트 디텍터 및 상기 지연회로의 출력신호를 각각 입력받고, 상기 출력신호들을 논리조합하여 출력하는 논리조합회로와, 상기 논리조합회로의 출력신호에 따라 상기 메인 메모리 셀 어레이의 메모리 셀을 선택하기 위한 X-디코더와, 상기 논리조합회로의 출력신호에 따라 상기 스페어 메모리 셀 어레이의 메모리 셀을 선택하기 위한 스페어 디코더를 포함하는 반도체 메모리 장치를 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 바람직한 실시예에 따른 지연회로를 설명하기 위하여 간략하게 도시한 반도체 집적회로의 블록도이다. 여기서, 반도체 집적회로는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory)과 같은 메모리 장치를 포함한다.
도 1을 참조하면, 본 발명의 바람직한 실시예에 따른 지연회로를 설명하기 위하여 일례로 도시한 반도체 집적회로는 퓨즈(fuse)를 포함하는 지연회로(110)와,퓨즈를 포함하는 논리회로(120)와, 퓨즈를 포함하는 지연회로(110)와 퓨즈를 포함하는 논리회로(120)의 각 출력신호(OUTPUT1 및 OUTPUT2)를 논리조합하는 논리조합회로(130)를 포함한다.
퓨즈를 포함하는 논리회로(120)는 적어도 하나의 퓨즈를 포함한다. 퓨즈를 포함하는 지연회로(110)에서는 입력신호(INPUT)를 일정 시간동안 지연시키기 위한 지연소자로 RC 회로 대신에 적어도 하나의 퓨즈를 포함한다. 논리조합회로(130)는 각 출력신호(OUTPUT1 및 OUTPUT2)를 입력받고, 이 출력신호들(OUTPUT1 및 OUTPUT2)을 조합한다. 여기서, 논리조합회로(130)는 설명의 편의를 위해 일례로 도시한 회로이다. 그러나, 본 발명의 바람직한 실시예에서는 논리조합회로(130)에 한정되는 것이 아니다. 즉, 본 발명의 바람직한 실시예에서는 논리조합회로(130) 대신에 각 출력신호들(OUTPUT1 및 OUTPUT2)을 입력받고, 이 출력신호들(OUTPUT1 및 OUTPUT2)에 의해 인에이블되는 회로를 사용하거나, 각 출력신호들(OUTPUT1 및 OUTPUT2)을 처리하는 회로를 사용할 수 있다.
퓨즈를 포함하는 지연회로(110)는 퓨즈를 포함하는 논리회로(120)와의 지연시간을 동기시키기 위하여 PVT에 의해 가장 워스트(worst)(이하, '콜드 컨디션(cold condition)'이라 함)해지는 논리회로(120)의 상태를 고려하여 지연시간이 설정된다. 이때, 퓨즈를 포함하는 지연회로(110)의 지연시간은 퓨즈의 갯수, 퓨즈의 접속관계 또는 퓨즈의 크기에 따라 결정될 수 있다. 여기서, 콜드 컨디션은 PVT의 변화에 의해 논리회로(120)의 지연시간이 가장 크게 나타나는 것을 의미한다.
상기에서 설명한 바와 같이 본 발명의 바람직한 실시예에 따른 지연회로는 퓨즈를 포함한다. 즉, 본 발명의 바람직한 실시예에서는 퓨즈를 포함하는 논리회로(120)의 지연시간과 동기를 맞추기 위해서 퓨즈를 포함하는 지연회로(110)를 사용한다. 다시 말하면, 본 발명의 바람직한 실시예에서는 PVT의 변화에 따라 변화되는 논리회로(120)의 지연시간과 동일한 지연시간을 갖도록 퓨즈를 포함하는 지연회로(110)를 사용하는 것이다. 이로써, PVT가 변화하더라도, 퓨즈를 포함하는 논리회로(120)의 지연시간과 퓨즈를 포함하는 지연회로(110)의 지연시간은 서로 동일하게 된다. 또한, PVT가 변화하더라도, 퓨즈를 포함하는 논리회로(120)의 지연시간과 퓨즈를 포함하는 지연회로(110)의 지연시간이 미리 설정된 지연시간만큼 차를 두고 일정하게 유지된다.
이하에서는 도 1에서 도시된 퓨즈를 포함하는 지연회로(110)의 실시예에 대해 구체적으로 설명하기로 한다.
[제1 실시예]
도 2는 본 발명의 제1 실시예에 따른 퓨즈를 포함하는 지연회로의 상세 회로도이다.
도 2를 참조하면, 본 발명의 제1 실시예에 따른 퓨즈를 포함하는 지연회로(110a)는 인버터(INVA)와 풀 다운(pull down) 인버터(112a)를 포함한다. 인버터(INVA)는 입력신호(INPUT)를 입력받고, 상기 입력신호(INPUT)를 반전시켜 풀 다운 인버터(112a)로 출력한다. 풀 다운 인버터(112a)는 전원전압원(Vcc)과 접지전압원(Vss) 사이에 직렬로 접속되는 PMOS 트랜지스터(PM) 및 NMOS 트랜지스터(NM)와, 출력신호(OUTPUT1A)가 출력되는 출력단과 NMOS 트랜지스터(NM)의 드레인단 사이에 직렬로 접속된 퓨즈(F)를 포함한다. 즉, 풀 다운 인버터(112a)는 지연소자인 퓨즈(F)가 출력단과 NMOS 트랜지스터(NM)의 드레인단에 직렬로 접속된 구성을 갖는다.
도 2에 도시된 바와 같이, 풀 다운 인버터(112a)에서는 출력단과 NMOS 트랜지스터(NM) 사이에 하나의 퓨즈(F)만 직렬 접속되어 있으나, 이는 일례로써, 퓨즈의 접속방법 또는 갯수는 도 1에 도시된 퓨즈를 포함하는 논리회로(120)의 지연시간에 따라 바뀔 수 있다. 예컨대, 출력단과 NMOS 트랜지스터(NM)의 드레인단 사이에 다수개의 퓨즈가 직렬로 접속될 수 있다. 또한, 출력단과 NMOS 트랜지스터(NM)의 드레인단 사이에 다수개의 퓨즈가 병렬로 접속될 수 있다. 또한, 다수의 퓨즈가 병렬로 접속되는 경우에는 상기 다수의 퓨즈와 각각 일대일 대응되도록 다수의 NMOS 트랜지스터가 접속될 수 있다.
풀 다운 인버터(112a)의 동작특성을 살펴보면, 풀 다운 인버터(112a)는 출력신호(OUTPUT1A)가 출력되는 출력단의 전위가 '하이(HIGH)' 상태에서 '로우(LOW)' 상태로 천이(transition)할 때 퓨즈(F)를 통해 지연시간을 더 길게 잡아주는 기능을 한다.
구체적으로, 입력신호(INPUT)가 '하이' 상태로 입력되는 경우, PMOS 트랜지스터(PM)는 턴-온(turn-on)되고, NMOS 트랜지스터(NM)는 턴-오프(turn-off)된다. 이에 따라, 전원전압원(Vcc)으로부터 전원전압이 PMOS 트랜지스터(PM)를 통해 출력단으로 인가된다. 따라서, 입력신호(INPUT)가 '하이' 상태로 유지되는 동안 출력단은 '하이' 상태의 전위를 유지하게 된다. 이런 상태에서 입력신호(INPUT)가 '로우' 상태로 천이하게 되면, NMOS 트랜지스터(NM)가 턴-온되고, PMOS 트랜지스터(PM)는 턴-오프된다. 이에 따라, 출력단, 퓨즈(F), NMOS 트랜지스터(NM) 및 접지전압원(Vss)으로 이루어진 전류경로(current path)가 형성된다. 따라서, 출력단의 전위는 '로우' 상태로 서서히 천이된다. 다시 말하면, 입력신호(INPUT)가 '로우' 상태에서 '하이' 상태로 천이하는 경우에는 PMOS 트랜지스터(PM)가 턴-온된다. 이에 따라, 전류경로는 전원전압원(Vcc), PMOS 트랜지스터(PM) 및 출력단으로 이루어진다. 반면, 입력신호(INPUT)가 '하이' 상태에서 '로우' 상태로 천이하는 경우에는 NMOS 트랜지스터(NM)가 턴-온된다. 이에 따라, 전류경로는 출력단, 퓨즈(F), NMOS 트랜지스터(NM) 및 접지전압원(Vss)으로 이루어진다. 즉, 입력신호(INPUT)가 '하이' 상태에서 '로우' 상태로 천이하는 경우에는 전류경로에 퓨즈(F)가 더 포함되게 된다. 이에 따라, 퓨즈(F)의 크기만큼 출력단의 전위가 '하이' 상태에서 '로우' 상태로 천이하는 시간이 '로우' 상태에서 '하이'상태로 천이하는 시간보다 더 걸리게 된다.
[제2 실시예]
도 3은 본 발명의 제2 실시예에 따른 퓨즈를 포함하는 지연회로의 상세 회로도이다.
도 3을 참조하면, 본 발명의 제2 실시예에 따른 퓨즈를 포함하는 지연회로(110b)는 도 2에 도시된 제1 실시예에 따른 퓨즈를 포함하는 지연회로(110a)와 다르게 풀 업(pull up) 인버터(112b)를 사용한다. 즉, 제2 실시예에 따른 퓨즈를 포함하는 지연회로(110b)는 인버터(INVB)와 풀 업 인버터(112b)를 포함한다.
인버터(INVB)는 입력신호(INPUT)를 입력받고, 상기 입력신호(INPUT)를 반전시켜 풀 업 인버터(112b)로 출력한다. 풀 업 인버터(112b)는 전원전압원(Vcc)와 접지전압원(Vss) 사이에 직렬로 접속되는 PMOS 트랜지스터(PM) 및 NMOS 트랜지스터(NM)와, PMOS 트랜지스터(PM)의 소오스단과 출력신호(OUTPUT1B)가 출력되는 출력단 사이에 접속된 퓨즈(F)를 포함한다. 즉, 풀 업 인버터(112b)는 지연소자인 퓨즈(F)가 PMOS 트랜지스터(PM)의 소오스단과 출력단 사이에 직렬로 접속된 구성으로 이루어진다.
도 3에 도시된 바와 같이, 풀 업 인버터(112b)에서는 풀 다운 인버터(112a)와 마찬가지로, PMOS 트랜지스터(PM)와 NMOS 트랜지스터(NM) 사이에 하나의 퓨즈(F)만 직렬 접속되어 있으나, 이는 일례로써 퓨즈의 접속방법 또는 갯수는 도 1에 도시된 퓨즈를 포함하는 논리회로(120)의 지연시간에 따라 바뀔 수 있다. 즉, 풀 업 인버터(112b)는 풀 다운 인버터(112a)와 같이 다수개의 퓨즈가 직렬 또는 병렬로 접속될 수 있다.
풀 업 인버터(112b)는 퓨즈(F)의 접속 위치가 풀 다운 인버터(112a)와 다르기 때문에 그 기능 또한 풀 다운 인버터(112a)와 다르다. 즉, 풀 다운 인버터(112a)는 출력단의 전위가 '하이' 상태에서 '로우' 상태로 천이할 때 지연시간을 더 길게 잡아주는 기능을 한다. 그러나, 풀 업 인버터(112b)는 이와 반대로 출력단의 전위가 '로우' 상태에서 '하이' 상태로 천이할 때 지연시간을 더 길게 잡아주는 기능을 한다.
구체적으로, 풀 업 인버터(112b)는 입력신호(INPUT)가 '로우' 상태로 입력되는 경우, NMOS 트랜지스터(NM)는 턴-온되고, PMOS 트랜지스터(PM)는 턴-오프된다. 이에 따라, 출력단의 전위는 '로우' 상태가 된다. 이런 상태에서 입력신호(INPUT)가 '하이' 상태로 천이하게 되면, NMOS 트랜지스터(NM)가 턴-오프되고, PMOS 트랜지스터(PM)는 턴-온된다. 이에 따라, 접지전압원(Vcc), PMOS 트랜지스터(PM), 퓨즈(F) 및 출력단으로 이어지는 전류경로가 형성된다. 따라서, 접지전압원(Vcc)으로부터 전원전압이 PMOS 트랜지스터(PM) 및 퓨즈(F)를 통해 출력단으로 인가되고, 이로써, 출력단의 전위는 퓨즈(F)에 의해 일정 지연시간 동안 지연되어 '하이' 상태로 천이된다.
[제3 실시예]
도 4는 본 발명의 제3 실시예에 따른 퓨즈를 포함하는 지연회로의 상세 회로도이다.
도 4를 참조하면, 본 발명의 제3 실시예에 따른 퓨즈를 포함하는 지연회로(110c)에서는 도 2에서 도시된 본 발명의 제1 실시예에 따른 퓨즈를 포함하는 지연회로(110a)와 같이 풀 다운 인버터(112c)를 포함한다. 그러나, 본 발명의 제3 실시예에 따른 퓨즈를 포함하는 지연회로(110c)에서는 제1 실시예에 따른 퓨즈를 포함하는 지연회로(110a)와 달리, 풀 다운 인버터(112c)의 전단에 인버터(INVA)를 구성하지 않고 후단에 궤환 회로부(feedback circuit unit; 114a)를 구성한다.
입력신호(INPUT)를 입력받고, '하이' 상태에서 '로우' 상태로 천이하는 경우출력단 신호의 천이 시간을 일정 시간 동안 지연시키는 풀 다운 인버터(112c)는 제1 실시예와 동일한 구성 및 동작 특성을 보인다. 구체적으로, 풀 다운 인버터(112c)는 PMOS 트랜지스터(PM1), NMOS 트랜지스터(NM) 및 퓨즈(F)를 포함한다. 퓨즈(F)는 풀 다운 인버터(112c)의 출력단과 NMOS 트랜지스터(NM) 사이에 직렬로 접속된다.
궤환 회로부(114a)는 난드 게이트(NAND gate; NAND)와 PMOS 트랜지스터(PM2)를 포함한다. 난드 게이트(NAND)는 두개의 입력단을 가지며, 제1 입력단으로는 풀 다운 인버터(112c)의 출력신호가 입력되고, 제2 입력단으로는 전원전압원(Vcc)으로부터 전원전압이 인가된다. 이에 따라, 난드 게이트(NAND)는 인버터로 기능하게 된다. PMOS 트랜지스터(PM2)는 전원전압원(Vcc)과 난드 게이트(NAND)의 제1 입력단 사이에 직렬 접속되며, 난드 게이트(NAND)의 출력신호에 의해 동작된다. 이로써, PMOS 트랜지스터(PM2)가 턴-온되는 경우 전원전압은 전원전압원(Vcc)으로부터 제1 입력단으로 인가된다.
본 발명의 제3 실시예에 따른 퓨즈를 포함하는 지연회로(110c)의 동작특성을 살펴보면 다음과 같다. 입력신호(INPUT)가 '로우' 상태로 입력되는 경우 풀 다운 인버터(112c)의 출력신호는 '하이' 상태가 된다. '하이' 상태의 풀 다운 인버터(112c)의 출력신호는 궤환 회로부(114a)에 의해 천이되어 '로우' 상태로 출력된다. 이런 상태에서, 입력신호(INPUT)가 '하이' 상태로 천이하면, 풀 다운 인버터(112c)의 NMOS 트랜지스터(NM)가 턴-온된다. 이로써, 풀 다운 인버터(112c)의 출력신호는 퓨즈(F)에 의해 서서히 '하이' 상태에서 '로우' 상태로 천이를 시작한다.이때, 풀 다운 인버터(112c)의 출력단은 궤환 회로부(114a)에 의해 일정 시간동안 '하이' 상태로 유지된다. 즉, 궤환 회로부(114a)를 통해 지연시간을 더 길게 가져가는 것이 가능하다.
[제4 실시예]
도 5는 본 발명의 제4 실시예에 따른 퓨즈를 포함하는 지연회로의 상세 회로도이다.
도 5를 참조하면, 본 발명의 제4 실시예에 따른 퓨즈를 포함하는 지연회로(110d)에서는 도 3에서 도시된 본 발명의 제2 실시예에 따른 퓨즈를 포함하는 지연회로(110b)와 같이 풀 업 인버터(112d)를 포함한다. 또한, 본 발명의 제4 실시예에 따른 퓨즈를 포함하는 지연회로(110d)에서는 제2 실시예에 따른 퓨즈를 포함하는 지연회로(110b)와 달리 풀 업 인버터(112d)의 전단에 인버터(INVB)지 않고 후단에 궤환 회로부(114b)를 구성한다.
입력신호(INPUT)를 입력받고 '로우' 상태에서 '하이' 상태로 천이하는 경우 출력단 신호의 천이시간을 일정 시간 동안 지연시키는 풀 업 인버터(112d)는 제2 실시예와 동일한 구성 및 동작 특성을 보인다. 구체적으로, 풀 업 인버터(112d)는 PMOS 트랜지스터(PM), NMOS 트랜지스터(NM1) 및 퓨즈(F)를 포함한다. 퓨즈(F)는 PMOS 트랜지스터(PM)과 풀 업 인버터(112d)의 출력단 사이에 직렬로 접속된다.
궤환 회로부(114b)는 노아 게이트(NOR gate; NOR)와 NMOS 트랜지스터(NM2)를 포함한다. 노아 게이트(NOR)는 두개의 입력단을 가지며, 제1 입력단으로는 접지전압원(Vss)으로부터 접지전압이 인가되고, 제2 입력단으로는 풀 업 인버터(112d)의출력신호가 인가된다. 이에 따라, 노아 게이트(NOR)는 인버터로 기능하게 된다. NMOS 트랜지스터(NM2)는 접지전압원(Vss)과 노아 게이트(NOR)의 제2 입력단 사이에 직렬 접속되며, 노아 게이트(NOR)의 출력신호에 의해 동작된다. 이로써, NMOS 트랜지스터(NM2)가 턴-온되는 경우 풀 업 인버터(112d)의 출력단의 전위는 제1 입력단으로 흐르게 된다.
본 발명의 제4 실시예에 따른 퓨즈를 포함하는 지연회로(110d)의 동작특성을 살펴보면 다음과 같다. 입력신호(INPUT)가 '하이' 상태로 입력되면, 풀 업 인버터(112d)의 출력신호는 '로우' 상태가 된다. '로우' 상태의 풀 업 인버터(112d)의 출력신호는 궤환 회로부(114b)에 의해 천이되어 '하이' 상태로 출력된다. 이런 상태에서, 입력신호(INPUT)가 '로우' 상태로 천이하면, 풀 업 인버터(112d)의 PMOS 트랜지스터(PM)가 턴-온된다. 이로써, 풀 업 인버터(112d)의 출력신호는 퓨즈(F)에 의해 서서히 '로우' 상태에서 '하이' 상태로 천이를 시작한다. 이때, 풀 업 인버터(112d)의 출력단은 궤환 회로부(114b)에 의해 일정 시간동안 '로우' 상태로 유지된다. 즉, 궤환 회로부(114b)를 통해 지연시간을 더 길게 가져가는 것이 가능하다.
[제5 실시예]
도 6은 본 발명의 제5 실시예에 따른 퓨즈를 포함하는 지연회로의 상세 회로도이다.
도 6을 참조하면, 본 발명의 제5 실시예에 따른 퓨즈를 포함하는 지연회로(110e)에서는 도 4에서 도시된 본 발명의 제3 실시예에 따른 퓨즈를 포함하는 지연회로(110c)의 전단과 후단에 접속된 다수의 인버터들(INV1 내지 INV6)을 포함한다. 이는, 도 1에 도시된 바와 같이 지연시간이 콜드 컨디션해지는 퓨즈를 포함하는 논리회로(120)의 상태를 고려하기 위함이다. 다시 말하면, 콜드 컨디션한 경우 퓨즈를 포함하는 논리회로(120)의 지연시간에 맞추어 지연회로(110)의 퓨즈(F)의 크기가 결정된다. 이에 따라 논리회로(120)의 출력신호(OUTPUT2)와 지연회로(110)의 출력신호(OUTPUT1)는 동시에 논리조합회로(130)로 입력된다. 그러나, 논리조합회로(130)가 그 동작특성상 지연회로(110)의 출력신호(OUTPUT1)가 논리회로(120)의 출력신호(OUTPUT2)보다 늦게 입력되는 경우에만 동작되는 경우에는 문제가 발생된다. 이러한 문제를 해결하기 위하여 제5 실시예에서는 제3 실시예에 따른 지연회로(110c)의 전단에 인버터(INV1)를 구성하고, 후단에 안정화 회로부(116a)를 더 구성한다.
입력신호(INPUT)를 입력받는 인버터(INV1)와, 인버터(INV1)의 출력신호를 입력받고, '하이' 상태에서 '로우' 상태로 천이하는 경우 출력단 신호의 천이 시간을 일정 시간 동안 지연시키는 풀 다운 인버터(112e)는 제1 및 제3 실시예와 동일한 구성 및 동작 특성을 보인다. 구체적으로, 풀 다운 인버터(112e)는 PMOS 트랜지스터(PM1), NMOS 트랜지스터(NM) 및 퓨즈(F)를 포함한다. 퓨즈(F)는 출력단과 NMOS 트랜지스터(NM) 사이에 직렬로 접속된다.
궤환 회로부(114c)는 제3 실시예와 동일한 구성 및 동작 특성을 보인다. 난드 게이트(NAND)와 PMOS 트랜지스터(PM2)를 포함한다. 구체적으로 난드 게이트(NAND)는 두개의 입력단을 가지며, 제1 입력단으로는 풀 다운 인버터(112e)의 출력신호가 입력되고, 제2 입력단으로는 항상 전원전압원(Vcc)으로부터 전원전압이 인가된다. 이에 따라, 난드 게이트(NAND)는 인버터로 기능하게 된다. PMOS 트랜지스터(PM2)는 전원전압원(Vcc)과 난드 게이트(NAND)의 제1 입력단 사이에 직렬 접속되며, 난드 게이트(NAND)의 출력신호에 의해 동작된다. 이로써, PMOS 트랜지스터(PM2)가 턴-온되는 경우 전원전압은 전원전압원(Vcc)으로부터 제1 입력단으로 인가된다.
안정화 회로부(116a)는 난드 게이트(NAND)의 출력신호를 버퍼링(buffering) 하거나 지연시간을 더 증가시키는 기능을 한다. 이를 위해, 안정화 회로부(116a)는 다수의 인버터들(INV2 내지 INV6)로 구성된다. 안정화 회로부(116a)는 도 1에 도시된 퓨즈를 포함하는 논리회로(120)의 지연시간에 따라 인버터들의 갯수가 결정된다.
본 발명의 제5 실시예에 따른 퓨즈를 포함하는 지연회로(110e)의 동작특성을 살펴보면 다음과 같다. 입력신호(INPUT)가 '하이' 상태로 인버터(INV1)로 입력되는 경우 풀 다운 인버터(112e)의 출력신호는 '하이' 상태가 된다. '하이' 상태의 풀 다운 인버터(112e)의 출력신호는 궤환 회로부(114c)에 의해 천이되어 '로우' 상태로 출력된다. '로우' 상태의 궤환 회로부(114c)의 출력신호는 안정화 회로부(116a)를 통해 다시 천이되어 출력된다. 이로써, 지연회로(110e)의 출력신호(OUTPUT1E)는 '하이' 상태가 된다. 이런 상태에서, 입력신호(INPUT)가 '로우' 상태로 천이하면, 일정 시간 후(즉, 인버터(INV1)의 지연시간 동안) 풀 다운 인버터(112e)의 NMOS 트랜지스터(NM)가 턴-온된다. 이로써, 풀 다운 인버터(112e)의 출력신호는 퓨즈(F)에의해 서서히 '하이' 상태에서 '로우' 상태로 천이를 시작한다. 그러나, 풀 다운 인버터(112e)의 출력단은 궤환 회로부(114c)에 의해 일정 시간동안 '하이' 상태로 유지된다. 다음, 궤환 회로부(114c)의 출력신호는 안정화 회로부(116a)의 인버터들(INV2 내지 INV6)을 통해 일정 시간 동안 더 지연된다. 이로써, 지연회로(110e)의 출력신호(OUTPUT1E)는 제3 실시예에 따른 지연회로(110c)의 출력신호(OUTPUT1C)에 비해 더 큰 지연시간을 가진다.
[제6 실시예]
도 7은 본 발명의 제6 실시예에 따른 퓨즈를 포함하는 지연회로의 상세 회로도이다.
도 7을 참조하면, 본 발명의 제6 실시예에 따른 퓨즈를 포함하는 지연회로(110f)는 도 5에서 도시된 본 발명의 제4 실시예에 따른 퓨즈를 포함하는 지연회로(110d)의 전단과 후단에 접속된 다수의 인버터들(INV1 내지 INV6)을 포함한다. 본 발명의 제6 실시예에 따른 퓨즈를 포함하는 지연회로(110f)는 제5 실시예에 다른 지연회로(110e)와 마찬가지로 지연시간이 콜드 컨디션해지는 퓨즈를 포함하는 논리회로(120)의 상태를 고려하기 위함이다.
입력신호(INPUT)를 입력받는 인버터(INV1)와, 인버터(INV1)의 출력신호를 입력받고, '로우' 상태에서 '하이' 상태로 천이하는 경우 출력단 신호의 천이 시간을 일정 시간 동안 지연시키는 풀 업 인버터(112f)는 제4 실시예와 동일한 구성 및 동작 특성을 보인다. 구체적으로, 풀 업 인버터(112f)는 PMOS 트랜지스터(PM), NMOS 트랜지스터(NM1) 및 퓨즈(F)를 포함한다. 퓨즈(F)는 PMOS 트랜지스터(PM)과 출력단사이에 직렬로 접속된다.
궤환 회로부(114d)는 노아 게이트(NOR)와 NMOS 트랜지스터(NM2)를 포함한다. 노아 게이트(NOR)는 두개의 입력단을 가지며, 제1 입력단으로는 접지전압원(Vss)으로부터 접지전압이 인가되고, 제2 입력단으로는 풀 업 인버터(112f)의 출력신호가 인가된다. 이에 따라, 노아 게이트(NOR)는 인버터로 기능하게 된다. NMOS 트랜지스터(NM2)는 접지전압원(Vss)과 노아 게이트(NOR)의 제2 입력단 사이에 직렬 접속되며, 노아 게이트(NOR)의 출력신호에 의해 동작된다. 이로써, NMOS 트랜지스터(NM2)가 턴-온되는 경우 풀 업 인버터(112f)의 출력단의 전위는 제1 입력단으로 흐르게 된다.
안정화 회로부(116b)는 도 6에 도시된 안정화 회로부(116a)와 동일한 구성 및 동작 특성을 보인다. 이에 따라, 여기서는 이에 대한 구체적인 설명은 생략하기로 한다.
본 발명의 제6 실시예에 따른 퓨즈를 포함하는 지연회로(110f)의 동작특성을 살펴보면 다음과 같다. 입력신호(INPUT)가 '로우' 상태로 인버터(INV1)로 입력되는 경우 풀 업 인버터(112f)의 출력신호는 '로우' 상태가 된다. '로우' 상태의 풀 업 인버터(112f)의 출력신호는 궤환 회로부(114d)에 의해 천이되어 '하이' 상태로 출력된다. '하이' 상태의 궤환 회로부(114d)의 출력신호는 안정화 회로부(116b)를 통해 다시 천이되어 출력된다. 이로써, 지연회로(110f)의 출력신호(OUTPUT1F)는 '로우' 상태가 된다. 이런 상태에서, 입력신호(INPUT)가 '하이' 상태로 천이하면, 일정 시간 후(즉, 인버터(INV1)의 지연시간 동안) 풀 업 인버터(112f)의 NMOS 트랜지스터(NM1)가 턴-온된다. 이로써, 풀 업 인버터(112f)의 출력신호는 퓨즈(F)에 의해 서서히 '로우' 상태에서 '하이' 상태로 천이를 시작한다. 그러나, 풀 업 인버터(112f)의 출력단은 궤환 회로부(114d)에 의해 일정 시간동안 '로우' 상태로 유지된다. 다음, 궤환 회로부(114d)의 출력신호는 안정화 회로부(116b)의 인버터들(INV2 내지 INV6)을 통해 일정 시간 동안 더 지연된다. 이로써, 지연회로(110f)의 출력신호(OUTPUT1F)는 제4 실시예에 따른 지연회로(110d)의 출력신호(OUTPUT1D)에 비해 더 큰 지연시간을 가진다.
이하에서는, 상기에서 설명한 본 발명의 제1 내지 제6 실시예에 따른 지연회로를 이용하는 반도체 메모리 장치에 대해 설명하기로 한다. 여기서는 일례로 반도체 메모리 장치에 대해서 설명한다. 그러나, 본 발명의 바람직한 실시예는 이에 한정되는 것이 아니다. 지연회로를 필요로 하는 모든 반도체 집적회로에 모두 적용될 수 있다.
도 8은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 설명하기 위하여 도시한 블록도이다.
도 8을 참조하면, 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치는 메인 메모리 셀 어레이(main memory cell array; 280a)와, 메인 메모리 셀 어레이(280a)의 메인 메모리 셀을 선택하기 위한 프리 디코더(predecoder; 220), 어드레스 리피터(address repeater; 260) 및 X-디코더(X-decoder; 270a)를 포함한다. 또한, 반도체 메모리 장치는 스페어(spare) 메모리 셀 어레이(280b)와, 메인 메모리 셀 어레이(280a)에 결함 셀(defected cell)이 발생될 경우 상기 결함 셀을스페어 메모리 셀 어레이(280b)의 스페어 메모리 셀로 대체시키기 위한 리던던트 디텍터(redundant detector; 230), 썸 로직(sum logic; 240), 논리조합회로(250) 및 스페어 디코더(270b)를 포함한다. 또한, 반도체 메모리 장치는 리던던트 디텍터(230)에 의해 지연되는 지연시간을 고려하여 논리조합회로(250)를 인에이블시키기 위한 인에이블 신호(BSEN)를 일정시간 잡아주기 위한 퓨즈를 포함하는 지연회로(210)를 포함한다.
퓨즈를 포함하는 지연회로(210)로는 도 2 내지 도 7을 통해 설명한 지연회로들(110a 내지 110f) 중 어느 하나를 사용한다. 프리 디코더(220)는 인에이블 신호(enable; EN)에 따라 동작되고, 어드레스 버퍼(address buffer; 도시하지 않음)로부터 생성된 내부 어드레스 신호(An, /An; ADD)를 입력받아 디코딩(decoding)하여 출력한다. 예를 들어, 16M 디램의 경우 어드레스 신호(ADD)는 12개(A0~A11)이다.
리던던트 디텍터(230)는 결함이 발생된 메인 메모리 셀을 스페어 메모리 셀로 로우/칼럼(row/column) 단위로 치환하는 프로그래밍(programming)을 내부 회로에서 행한다. 예컨대, 상기 프로그래밍 방식은 과전류로 퓨즈를 녹여 끊어 버리는 전기 퓨즈 방식, 레이저 빔(laser beam)으로 퓨즈를 태워 끊어 버리는 방식 및 레이저 빔으로 정션(junction)을 단락(short)시키는 방식 등이 있다. 본 발명에서는 퓨즈를 이용한 방식에 대해서 설명한다. 여기서, 퓨즈의 재료는 일반적으로 폴리실리콘(polysilicon) 배선 또는 금속배선이 사용된다. 한편, 레이저를 이용해서 불량컬럼라인(column line) 또는 로우라인(low line)을 스페어 라인(spare line)으로 대체하는 프로그램 방식에는 물리적인 방법(physical method)과 논리적인 방법(logical method)이 있다. 상기 논리적인 방법은 메인 메모리 셀 어레이(280a)의 워드라인(word line)에 해당하는 어드레스 신호가 입력되면, X-디코더(270a)를 디스에이블(disable) 시키는 펄스(pulse)를 발생시켜서 메인 메모리 셀 어레이(270a)의 워드라인이 활성화되는 것을 막고, 스페어 메모리 셀 어레이(270b)의 워드라인만이 활성화되도록 제어하는 방식이다. 이를 도 9를 참조하여 설명하기로 한다.
도 9를 참조하면, 리던던트 디텍터(230)는 노드(node; N)와 접지전압원(Vss) 사이에 직렬접속된 다수의 퓨즈들(F0 내지 F21)과 다수의 NMOS 트랜지스터들(NM0 내지 NM21)을 포함한다. 또한, 리던던트 디텍터(230)는 전원전압원(Vcc)과 노드(N) 사이에 각각 직렬 접속된 PMOS 트랜지스터들(PM1 및 PM2)과 난드 게이트(NAND)를 더 포함한다. PMOS 트랜지스터들(PM1)은 도시되지 않은 로직회로로부터 출력되는 신호(wlcb)에 따라 동작된다. 다수의 퓨즈들(FO 내지 F21) 각각은 NMOS 트랜지스터들(NM0 내지 NM21)과 일대일 직렬접속된다. 다수의 퓨즈들(FO 내지 F21)은 서로 병렬접속된다. NMOS 트랜지스터들(NM0 내지 NM21)은 서로 병렬접속된다. 또한, NMOS 트랜지스터들(NM0 내지 NM21)은 프리 디코더(220)로부터 출력되는 어드레스 신호(Axij)에 따라 동작된다.
리던던트 디텍터(230)는 '로우' 상태의 신호(wlcb) 및 '로우' 상태의 신호(st_xrov)가 입력되는 경우 난드 게이트(NAND)를 통해 '로우' 상태의출력신호(nrdb)를 출력한다. 이런 상태에서, 프리 디코더(220)로부터 어드레스 신호들(Axij) 중 정상 워드라인 어드레스 신호가 입력되면, 병렬로 접속된 NMOS 트랜지스터들(NM0 내지 NM21) 중 적어도 하나가 턴-온된다. 이에 따라, 노드(N)와 접지전압원(Vss) 간에 적어도 하나의 전류경로가 형성된다. 따라서 노드(N)가 '로우' 상태로 천이되고, 이에 따라 난드 게이트(NAND)로는 '하이' 상태의 출력신호(nrdb)가 출력된다.
한편, 메인 메모리 셀 어레이(280a)의 메모리 셀들 중 결함 셀이 발생되는 경우, 어드레스 신호들(Axij) 중 상기 결함 셀을 선택하기 위한 어드레스 신호(이하, '불량 워드라인 어드레스 신호'라 함)에 해당하는 리던던트 디텍터(230)의 퓨즈를 모두 끊어준다. 이런 상태에서 불량 워드라인 어드레스 신호가 입력되면 그에 해당하는 퓨즈들이 모두 끊어져 있어 전류경로(즉, 방전경로)가 모두 차단된다. 따라서, 노드(N)는 '하이' 상태로 유지되고, 이에 따라, 난드 게이트(NAND)로는 '로우' 상태의 출력신호(nrdb)가 출력된다. 다시 말하면, 리페어(repair) 동작이 수행되면, 리던던트 디텍터(230)의 출력신호(nrdb)는 '로우'상태가 된다.
도 10에 도시된 바와 같이, 썸 로직(240)은 도 9에 도시된 리던던트 디텍터(230)로부터 출력되는 출력신호들(nrdb<0> 내지 nrdb<7>)을 입력받고, 이 출력신호들(nrdb<0> 내지 nrdb<7>)을 논리조합하여 논리조합된 출력신호(nrdb<8>)를 출력한다. 이러한 동작을 위해, 썸 로직(240)은 다수의 난드 게이트(NAND1 내지 NAND9), 다수의 인버터(INV1 내지 INV5) 및 다수의 노아 게이트(NOR1 내지 NOR4)로 구성된다.
예컨대, 썸 로직(240)으로 출력신호(nrdb<0>)를 출력하는 리던던트 디텍터(230)가 리페어되어 출력신호(nrdb<0>)가 '로우' 상태로 입력되고, 다른 출력신호(nrdb<1> 내지 nrdb<7>)는 '하이' 상태로 입력된다고 가정한다. 이 경우, 난드 게이트(NAND1)는 '하이' 상태의 출력신호를 출력한다. 그러나, 다른 난드 게이트들(NAND2 내지 NAND7)은 모두 '로우' 상태의 출력신호를 출력한다. 노아 게이트(NOR1)는 '로우' 상태의 출력신호를 출력한다. 또한, 노아 게이트(NOR4)는 '하이' 상태의 출력신호를 출력한다. 따라서, 난드 게이트(NAND8)는 '하이' 상태의 출력신호를 출력하고, 이에 따라 썸 로직(240)의 출력신호(nrdb8)는 '로우' 상태로 출력된다.
논리조합회로(250)는 썸 로직(240)의 출력신호(nrdb8)와 퓨즈를 포함하는 지연회로(210)의 출력신호(BSEN)를 입력받고, 이 두신호(nrdb8 및 BSEN)를 논리조합하여 출력한다. 일반적으로, 리페어 동작의 경우 퓨즈를 포함하는 지연회로(210)로부터 출력되는 출력신호(BSEN)는 썸 로직(240)으로부터 출력되는 출력신호(nrdb8)보다 늦게 논리조합회로(250)로 입력되어야 한다. 이를 위해, 본 발명의 바람직한 실시예에서는 퓨즈를 포함하는 지연회로(210)에 구성된 퓨즈(F; 도 2 내지 도 7참조)의 크기를 조절한다. 즉, 리페어 동작시 리던던트 디텍터(230)의 지연시간이 가장 길어지는 시간에 맞추어 퓨즈를 포함하는 지연회로(210)의 퓨즈(F)의 크기를 설정한다. 다시 말하면, 리페어 동작시 리던던트 디텍터(230)의 퓨즈들(F0 내지 F21) 중 하나만 남고 모두 끊어지는 경우, 리던던트 디텍터(230)는 가장 긴 지연시간을 갖게 된다. 이 경우에는 썸 로직(240)의 출력신호(nrdb8)와 퓨즈를 포함하는 지연회로(210)의 출력신호(BSEN)가 동시에 논리조합회로부(250)로 입력되도록 퓨즈를 포함하는 지연회로(210)의 퓨즈(F)의 크기가 설정된다. 따라서, 그 이외의 경우에는 퓨즈를 포함하는 지연회로(210)의 출력신호(BSEN)가 썸 로직(240)의 출력신호(nrdb8) 보다 늦게 논리조합회로부(250)로 입력된다. 또한, 도 6 내지 도 에서 도시된 제5 및 제6 실시예에 따른 지연회로(110e 및 110f)에서는 인버터(112e 및 112f)의 후단에 궤환 회로부(114c 및 114d)와 안정화 회로부(116a 및 116b)를 각각 둔다. 이는 썸 로직(240)의 출력신호(nrdb8)와 퓨즈를 포함하는 지연회로(210)의 출력신호(BSEN)가 동시에 인에이블되는 경우 이를 방지하기 위함이다.
따라서, 리페어 동작이 아닌 경우에는 X-디코더(270a)가 인에이블되어 어드레스 리피터(260)로부터 입력되는 어드레스 신호(Axij)에 따라 메인 메모리 셀 어레이(280a)의 메모리 셀들 중 해당 메모리 셀을 선택한다. 리페어 동작의 경우에는 스페어 디코더(270b)가 인에이블되어 스페어 메모리 셀 어레이(280b)의 메모리 셀들 중 해당 메모리 셀을 선택한다. 결국, 메인 메모리 셀 어레이(280a)에 결함 셀이 발생될 경우 상기 결함 셀을 스페어 메모리 셀 어레이(280b)의 스페어 메모리 셀로 대체시킨다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을것이다.
이상 설명한 바와 같이, 본 발명에서는 퓨즈를 포함하는 논리회로를 사용하는 반도체 메모리 장치에서, 상기 논리회로의 지연시간과의 동기를 위해 퓨즈를 포함하는 지연회로를 사용한다. 이로써, PVT(Process/Voltage/Temperature)에 의한 영향을 최소화할 수 있다.
또한, 본 발명에서는 퓨즈를 포함하는 지연회로를 사용하여 PVT에 의한 영향을 최소화함으로써 패스트 컨디션에서는 항상 일정한 지연 마진을 보장하고, 슬로우 컨디션에서는 필요 이상의 지연 요소를 제거할 수 있다.
또한, 본 발명은 퓨즈를 포함하는 지연회로를 사용하여 PVT에 의한 영향을 최소화함으로써 크리티컬 타이밍이 요구되는 집적회로에서 효과적으로 사용이 가능하다.

Claims (28)

  1. 적어도 하나의 퓨즈를 포함하는 회로와, 상기 회로와 다른 경로를 갖는 지연회로에 있어서,
    상기 지연회로는 PVT 변화에 기인한 상기 회로의 지연시간 변화에 따라 동일한 지연시간의 변화가 생기도록 직렬접속된 제1 및 제2 인버터를 포함하되,
    상기 제2 인버터는,
    전원전압원과 접지전압원 사이에 직렬접속되며, 상기 제1 인버터의 출력신호에 따라 동작되는 PMOS 트랜지스터 및 NMOS 트랜지스터와, 상기 NMOS 트랜지스터와 출력단 사이에 직렬접속된 적어도 하나의 퓨즈를 포함하는 것을 특징으로 하는 지연회로.
  2. 제 1 항에 있어서,
    상기 퓨즈는 상기 출력단의 출력신호가 '로우' 상태에서 '하이' 상태로 천이하는 천이시간보다 상기 출력단의 출력신호가 '하이' 상태에서 '로우' 상태로 천이하는 천이시간이 더 길어지도록 지연시간을 잡아주는 역할을 하는 것을 특징으로 하는 지연회로.
  3. 적어도 하나의 퓨즈를 포함하는 회로와, 상기 회로와 다른 경로를 갖는 지연회로에 있어서,
    상기 지연회로는 PVT 변화에 기인한 상기 회로의 지연시간 변화에 따라 동일한 지연시간의 변화가 생기도록 직렬접속된 제1 및 제2 인버터를 포함하되,
    상기 제2 인버터는,
    전원전압원과 접지전압원 사이에 직렬접속되며, 상기 제1 인버터의 출력신호에 따라 동작되는 PMOS 트랜지스터 및 NMOS 트랜지스터와, 상기 PMOS 트랜지스터와 출력단 사이에 직렬접속된 적어도 하나의 퓨즈를 포함하는 것을 특징으로 하는 지연회로.
  4. 제 3 항에 있어서,
    상기 퓨즈는 상기 출력단의 출력신호가 '하이' 상태에서 '로우' 상태로 천이하는 천이시간보다 상기 출력단의 출력신호가 '로우' 상태에서 '하이' 상태로 천이하는 천이시간이 더 길어지도록 지연시간을 더 길게 잡아주는 역할을 하는 것을 특징으로 하는 지연회로.
  5. 제 1 항 또는 제 3 항에 있어서,
    상기 퓨즈가 적어도 2개 접속되는 경우, 상기 퓨즈들은 서로 직렬 또는 병렬접속되는 것을 특징으로 하는 지연회로.
  6. 제 1 항 또는 제 3 항에 있어서,
    상기 출력단과 접속되며, 상기 출력단의 출력신호를 일정 시간동안 더 지연시키기 위한 궤환 회로부; 및
    상기 궤환 회로부의 출력신호를 지연 및 안정화하여 출력하기 위한 안정화 회로부를 더 포함하는 것을 특징으로 하는 지연회로.
  7. 제 6 항에 있어서, 상기 궤환 회로부는,
    2개의 입력단을 가지며, 제1 입력단으로는 상기 제2 인버터의 출력신호가 입력되고, 제2 입력단으로는 상기 전원전압원으로부터 전원전압이 인가되는 난드 게이트; 및
    상기 전원전압원과 상기 제1 입력단 사이에 직렬접속되며, 상기 난드 게이트의 출력신호에 따라 동작되는 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 지연회로.
  8. 제 6 항에 있어서, 상기 궤환 회로부는,
    2개의 입력단을 가지며, 제1 입력단은 상기 접지전압원과 접속되고, 제2 입력단은 상기 제2 인버터의 출력단과 접속되어 상기 제2 인버터의 출력신호를 입력받는 노아 게이트; 및
    상기 접지전압원과 상기 제2 입력단 사이에 직렬접속되며, 상기 노아 게이트의 출력신호에 따라 동작되는 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 지연회로.
  9. 제 6 항에 있어서,
    상기 안정화 회로부는 다수의 인버터를 포함하는 것을 특징으로 하는 지연회로.
  10. 제 1 항 또는 제 3 항에 있어서,
    상기 퓨즈의 크기는 상기 논리회로의 지연시간에 따라 결정되는 것을 특징으로 하는 지연회로.
  11. 적어도 하나의 퓨즈를 포함하는 회로와, 상기 회로와 다른 경로를 갖는 지연회로에 있어서,
    상기 지연회로는 PVT 변화에 기인한 상기 회로의 지연시간 변화에 따라 동일한 지연시간의 변화가 생기도록,
    전원전압원과 접지전압원 사이에 직렬접속되고, 입력신호를 입력받으며, 상기 입력신호에 따라 동작되는 PMOS 트랜지스터 및 NMOS 트랜지스터와, 상기 NMOS 트랜지스터와 출력단 사이에 직렬접속되는 적어도 하나의 퓨즈를 포함하는 인버터; 및
    상기 출력단과 접속되고, 상기 출력단으로부터 상기 인버터의 출력신호를 입력받아 동작되며, 상기 입력신호가 '로우' 상태에서 '하이' 상태로 천이하는 동안 상기 출력단의 전위를 일정 시간동안 '하이' 상태로 잡아주기 위한 궤환 회로부를 포함하는 것을 특징으로 하는 지연회로.
  12. 제 11 항에 있어서,
    상기 퓨즈는 상기 출력단의 출력신호가 '하이' 상태에서 '로우' 상태로 천이하는 천이시간보다 상기 출력단의 출력신호가 '로우' 상태에서 '하이' 상태로 천이하는 천이시간이 더 길어지도록 지연시간을 더 길게 잡아주는 역할을 하는 것을 특징으로 하는 지연회로.
  13. 제 11 항에 있어서, 상기 궤환 회로부는,
    2개의 입력단을 가지되, 제1 입력단으로는 상기 출력단으로부터 상기 인버터의 출력신호를 입력받고, 제2 입력단으로는 상기 전원전압원으로부터 전원전압을 인가 받는 난드 게이트; 및
    상기 전원전압원과 상기 제1 입력단 사이에 직렬접속되며, 상기 난드 게이트의 출력신호에 따라 동작되는 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 지연회로.
  14. 적어도 하나의 퓨즈를 포함하는 회로와, 상기 회로와 다른 경로를 갖는 지연회로에 있어서,
    상기 지연회로는 PVT 변화에 기인한 상기 회로의 지연시간 변화에 따라 동일한 지연시간의 변화가 생기도록,
    전원전압원과 접지전압원 사이에 직렬접속되고, 입력신호를 입력받으며, 상기 입력신호에 따라 동작되는 PMOS 트랜지스터 및 NMOS 트랜지스터와, 상기 PMOS 트랜지스터와 출력단 사이에 직렬접속되는 적어도 하나의 퓨즈를 포함하는 인버터; 및
    상기 출력단과 접속되고, 상기 출력단으로부터 상기 인버터의 출력신호를 입력받아 동작되며, 상기 입력신호가 '하이' 상태에서 '로우' 상태로 천이하는 동안 상기 출력단의 전위를 일정 시간동안 '로우' 상태로 잡아주기 위한 궤환 회로부를 포함하는 것을 특징으로 하는 지연회로.
  15. 제 14 항에 있어서,
    상기 퓨즈는 상기 출력단의 출력신호가 '로우' 상태에서 '하이' 상태로 천이하는 천이시간보다 상기 출력단의 출력신호가 '하이' 상태에서 '로우' 상태로 천이하는 천이시간이 더 길어지도록 지연시간을 더 길게 잡아주는 역할을 하는 것을 특징으로 하는 지연회로.
  16. 제 14 항에 있어서, 상기 궤환 회로부는,
    2개의 입력단을 가지되, 제1 입력단은 상기 접지전압원과 접속되고, 제2 입력단은 상기 출력단과 접속되어 상기 출력단으로부터 상기 인버터의 출력신호를 입력받는 노아 게이트; 및
    상기 접지전압원과 상기 제2 입력단 사이에 직렬접속되며, 상기 노아 게이트의 출력신호에 따라 동작되는 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 지연회로.
  17. 적어도 하나의 퓨즈를 포함하는 논리회로;
    PVT의 변화에 따라 수시로 변하는 상기 논리회로의 지연시간과 일정하게 지연시간을 유지시키기 위하여 적어도 하나의 퓨즈를 포함하는 지연회로; 및
    상기 논리회로 및 상기 지연회로로부터 각각 출력신호를 입력받고, 상기 출력신호들을 논리조합하는 논리조합회로를 포함하는 것을 특징으로 하는 반도체 집적회로.
  18. 제 17 항에 있어서, 상기 지연회로는,
    입력신호를 입력받아 반전시키는 제1 인버터; 및
    상기 제1 인버터의 출력신호를 반전시켜 출력하기 위한 제2 인버터를 포함하되,
    상기 제2 인버터는,
    전원전압원과 접지전압원 사이에 직렬접속되며, 상기 제1 인버터의 출력신호에 따라 동작되는 PMOS 트랜지스터 및 NMOS 트랜지스터와, 상기 NMOS 트랜지스터와 출력단 사이에 직렬접속되는 상기 퓨즈를 포함하는 것을 특징으로 하는 반도체 집적회로.
  19. 제 17 항에 있어서, 상기 지연회로는,
    입력신호를 입력받아 반전시키는 제1 인버터; 및
    상기 제1 인버터의 출력신호를 반전시켜 출력하기 위한 제2 인버터를 포함하되,
    상기 제2 인버터는,
    전원전압원과 접지전압원 사이에 직렬접속되며, 상기 제1 인버터의 출력신호에 따라 동작되는 PMOS 트랜지스터 및 NMOS 트랜지스터와, 상기 PMOS 트랜지스터와 출력단 사이에 직렬접속되는 상기 퓨즈를 포함하는 것을 특징으로 하는 반도체 집적회로.
  20. 제 17 항에 있어서, 상기 지연회로는,
    전원전압원과 접지전압원 사이에 직렬접속되고, 입력신호를 입력받으며, 상기 입력신호에 따라 동작되는 PMOS 트랜지스터 및 NMOS 트랜지스터와, 상기 NMOS 트랜지스터와 출력단 사이에 직렬접속되는 적어도 하나의 퓨즈를 포함하는 인버터; 및
    상기 출력단과 접속되고, 상기 출력단으로부터 상기 인버터의 출력신호를 입력받아 동작되며, 상기 입력신호가 '로우' 상태에서 '하이' 상태로 천이하는 동안 상기 출력단의 전위를 일정 시간동안 '하이' 상태로 잡아주기 위한 궤환 회로부를 포함하는 것을 특징으로 하는 반도체 집적회로.
  21. 제 17 항에 있어서, 상기 지연회로는,
    전원전압원과 접지전압원 사이에 직렬접속되고, 입력신호를 입력받으며, 상기 입력신호에 따라 동작되는 PMOS 트랜지스터 및 NMOS 트랜지스터와, 상기 PMOS 트랜지스터와 출력단 사이에 직렬접속되는 적어도 하나의 퓨즈를 포함하는 인버터; 및
    상기 출력단과 접속되고, 상기 출력단으로부터 상기 인버터의 출력신호를 입력받아 동작되며, 상기 입력신호가 '하이' 상태에서 '로우' 상태로 천이하는 동안 상기 출력단의 전위를 일정 시간동안 '로우' 상태로 잡아주기 위한 궤환 회로부를 포함하는 것을 특징으로 하는 반도체 집적회로.
  22. 제 20 항 또는 제 21 항에 있어서, 상기 지연회로는,
    상기 인버터의 입력단과 상기 궤환 회로부의 출력단에 각각 접속되는 다수의 인버터를 더 포함하는 것을 특징으로 하는 반도체 집적회로.
  23. 메인 메모리 셀 어레이;
    스페어 메모리 셀 어레이;
    상기 메인 메모리 셀 어레이의 메모리 셀들을 선택하기 위한 어드레스 신호를 입력받고, 상기 메인 메모리 셀 어레이에 결함 셀이 발생될 경우 상기 어드레스 신호에 따라 상기 결함 셀을 상기 스페어 메모리 셀 어레이의 메모리 셀로 대체시키기 위하여 적어도 하나의 퓨즈를 포함하는 리던던트 디텍터;
    상기 리던던트 디텍터의 지연시간과 일정하게 지연시간을 유지시키기 위하여 적어도 하나의 퓨즈를 포함하는 지연회로;
    상기 리던던트 디텍터 및 상기 지연회로의 출력신호를 각각 입력받고, 상기 출력신호들을 논리조합하여 출력하는 논리조합회로;
    상기 논리조합회로의 출력신호에 따라 상기 메인 메모리 셀 어레이의 메모리 셀을 선택하기 위한 X-디코더; 및
    상기 논리조합회로의 출력신호에 따라 상기 스페어 메모리 셀 어레이의 메모리 셀을 선택하기 위한 스페어 디코더를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  24. 제 23 항에 있어서, 상기 지연회로는,
    입력신호를 입력받아 반전시키는 제1 인버터; 및
    상기 제1 인버터의 출력신호를 반전시켜 출력하기 위한 제2 인버터를 포함하되,
    상기 제2 인버터는,
    전원전압원과 접지전압원 사이에 직렬접속되며, 상기 제1 인버터의 출력신호에 따라 동작되는 PMOS 트랜지스터 및 NMOS 트랜지스터와, 상기 NMOS 트랜지스터와 출력단 사이에 직렬접속되는 상기 퓨즈를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  25. 제 23 항에 있어서, 상기 지연회로는,
    입력신호를 입력받아 반전시키는 제1 인버터; 및
    상기 제1 인버터의 출력신호를 반전시켜 출력하기 위한 제2 인버터를 포함하되,
    상기 제2 인버터는,
    전원전압원과 접지전압원 사이에 직렬접속되며, 상기 제1 인버터의 출력신호에 따라 동작되는 PMOS 트랜지스터 및 NMOS 트랜지스터와, 상기 PMOS 트랜지스터와 출력단 사이에 직렬접속되는 상기 퓨즈를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  26. 제 23 항에 있어서, 상기 지연회로는,
    전원전압원과 접지전압원 사이에 직렬접속되고, 입력신호를 입력받으며, 상기 입력신호에 따라 동작되는 PMOS 트랜지스터 및 NMOS 트랜지스터와, 상기 NMOS 트랜지스터와 출력단 사이에 직렬접속되는 적어도 하나의 퓨즈를 포함하는 인버터; 및
    상기 출력단과 접속되고, 상기 출력단으로부터 상기 인버터의 출력신호를 입력받아 동작되며, 상기 입력신호가 '로우' 상태에서 '하이' 상태로 천이하는 동안 상기 출력단의 전위를 일정 시간동안 '하이' 상태로 잡아주기 위한 궤환 회로부를포함하는 것을 특징으로 하는 반도체 메모리 장치.
  27. 제 23 항에 있어서, 상기 지연회로는,
    전원전압원과 접지전압원 사이에 직렬접속되고, 입력신호를 입력받으며, 상기 입력신호에 따라 동작되는 PMOS 트랜지스터 및 NMOS 트랜지스터와, 상기 PMOS 트랜지스터와 출력단 사이에 직렬접속되는 적어도 하나의 퓨즈를 포함하는 인버터; 및
    상기 출력단과 접속되고, 상기 출력단으로부터 상기 인버터의 출력신호를 입력받아 동작되며, 상기 입력신호가 '하이' 상태에서 '로우' 상태로 천이하는 동안 상기 출력단의 전위를 일정 시간동안 '로우' 상태로 잡아주기 위한 궤환 회로부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  28. 제 26 항 또는 제 27 항에 있어서, 상기 지연회로는,
    상기 인버터의 입력단과 상기 궤환 회로부의 출력단에 각각 접속되는 다수의 인버터를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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KR100808053B1 (ko) * 2006-09-29 2008-02-28 주식회사 하이닉스반도체 메모리장치의 딜레이 선택회로.

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US7304520B2 (en) 2005-05-17 2007-12-04 Samsung Electronics Co., Ltd. Delay circuit and semiconductor device including same
KR100808053B1 (ko) * 2006-09-29 2008-02-28 주식회사 하이닉스반도체 메모리장치의 딜레이 선택회로.
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