JP3401522B2 - ヒューズ回路及び冗長デコーダ回路 - Google Patents

ヒューズ回路及び冗長デコーダ回路

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Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明はヒューズ回路及び冗
長デコーダ回路に係わり、特にメモり装置に用いるヒュ
ーズ回路及び冗長デコーダ回路に関する。
【0002】
【従来の技術】図18に従来のヒューズ回路の回路図を
示す。同図においてヒューズ素子1803をレーザによ
り切断、非切断することにより、接点1800のレベル
をプログラミングする。
【0003】初期化信号1801でHIGHレベルのパ
ルス信号によりNチャネルの絶縁ゲート電界効果トラン
ジスタ(以下、MOSトランジスタ、と称す)1802
をオンさせ接点1800のレベルをLOWレベルとす
る。この時に、接点1805のレベルはHIGHレベル
となり、出力信号1806はLOWレベルになる。
【0004】ヒューズ素子1803が切断されている場
合には、接点1800はそのままLOWレベルが保持さ
れる。
【0005】一方、ヒューズ素子1803が切断されて
いない場合には、ヒューズ素子1803を介して電源レ
ベルVccが与えられるため、接点1800のレベルは
HIGHレベルに遷移し、保持される。ここでヒューズ
素子1803のレーザによる切断時の切れ残りにより電
源と接点1800が高抵抗でつながっている場合にも、
接点1800の電位はLOWレベルが保持され回路的に
は正常に動作する。
【0006】しかしこのような回路では、電源Vccか
らヒューズ素子1803、オン状態となっているNチャ
ネルMOSトランジスタ1804を介して接地電源に電
流経路が生じ微少電流が発生する。
【0007】メモリデバイス等で冗長回路のプログラミ
ングのために使用する場合には多くのヒューズ回路を使
用するため全体での微少電流の和はスタンバイ電流を増
加させ無視できない値となる。これに対して特開平5−
101673号公報には、ヒューズ素子1903の切れ
残りにより発生する微少電流をなくすために図19に示
すようなプログラム回路が開示されている。
【0008】同図において、初期化回路1901を設け
ている。この初期化回路1901からは、通常はLOW
レベルで初期化時にHIGHレベルを一定期間供給す
る。
【0009】ヒューズ素子1903が切断されている場
合には、初期化時に接点1900にHIGHレベルが与
えられ、接点1905がLOWレベルとなりPチャネル
MOSトランジスタ1902がオンするが、ヒューズ素
子1903は切断されているため、初期化回路1901
からの信号がLOWレベルに戻ると接点1900のレベ
ルもLOWレベルとなる。
【0010】従って接点1905はHIGHレベルとな
り、PチャネルMOSトランジスタ1902はオフす
る。またこの時に出力信号1906はLOWレベルにな
る。
【0011】この回路においてはヒューズ素子1903
のレーザによる切断時の切れ残りが存在しても、Pチャ
ネルMOSトランジスタ1902がオフしているため電
流経路は発生しない。
【0012】しかしながらこの回路では、ヒューズ素子
1903を切断しないで接点1900にHIGHレベル
を保持する場合には、PチャネルMOSトランジスタ1
902はオンするため、高抵抗素子1907を介して電
流経路が生じており不必要な電流が発生してしまう。さ
らに特開平8−321197号公報には、ヒューズ素子
の切れ残りにより発生する微小電流を完全になくすため
に、図20に示すようなヒューズ回路が開示されてい
る。
【0013】この図20の回路は、外部電源の遷移を検
出し、電源の安定後ヒューズが切断されているか否かを
所定のタイミングで検出することによりヒューズ素子の
切断時の切れ残りによる微少電量を防止するものであ
る。同図で外部電源検出回路2000に電源が印加さ
れ、状態が安定したかどうかを検出する。
【0014】図21に図20の回路の電源印加時の波形
を示す。電源印加信号2005は供給電源VCCから供
給される電圧が所定のレベルに達するまでこの電圧の遷
移に応じて上昇し、供給電圧が所定のレベルになると接
地レベルとなる。ゲート制御回路2001は電源印加信
号2005を入力しプリチャージ信号2006、ディス
チャージ信号2007を出力する。
【0015】プリチャージ信号2006は電源印加信号
2005の上昇に合わせて電位が上昇し、2006の接
地レベルへの遷移により所定の期間t1だけ接地レベル
のパルスを出力する。ディスチャージ信号2007は電
源印加信号2005の上昇に合わせて電位が上昇し、2
006の接地レベルへの遷移により接地レベルとなる。
2007,2006の信号の遷移に応じて、電源投入時
はNチャネルMOSトランジスタ2003がオン、Pチ
ャネルMOSトランジスタ2002がオフにより接点2
008は接地レベルに保持される。
【0016】ついで2005の接地レベルの遷移により
NチャネルMOSトランジスタ2003がオフとなり、
所定期間t1の間PチャネルMOSトランジスタ200
2がオンする。
【0017】ここでヒューズ素子2004が未切断の場
合には2008は電源レベルに遷移する。一方、切断さ
れている場合、電源レベルの供給がなされないため接地
レベルが保持される。接点2008のレベルはラッチ回
路2009で保持される。プリチャージ信号2006は
所定の期間t1後電源電位に遷移するため、それ以降の
定常状態ではPチャネルMOSトランジスタ2002が
オフすることによりヒューズ素子2004の切れ残りが
生じても電流経路が断たれているため不必要な電流は発
生しない。
【0018】図22に電源印加が非常にゆっくり行われ
た場合の図20の回路の信号波形を示す。図20の回路
では外部電源検出回路2000に電源が印加され、状態
が安定したかどうかを検出するが、図22に示すように
外部電源検出回路2000により電源の安定状態と判定
するほど非常にゆっくりした電源印加の場合には電源印
加信号2005の上昇が得られず、プリチャージ信号2
006,ディスチャージ信号2007が正常に生成され
ないため接点2008の初期化が正常に行われない事例
が経験されている。この場合にはヒューズ未切断の接点
2008が電源レベルとならない。
【0019】すなわち図20の回路では、外部電源検出
回路2000が電源電圧遷移に対して安定状態を検出す
る分解能により上述した所定の信号2006,2007
のレベル遷移が得られないことがあるためヒューズ回路
の初期化が正常に行われないという問題がある。
【0020】
【発明が解決しようとする課題】以上説明したように図
18に示す回路では、ヒューズ素子の切断時の切れ残り
により微少電流が発生し、多くのヒューズ回路を使用す
るメモリデバイス等の冗長回路において全体での微少電
流の和はスタンバイ電流を増加させ無視できない値とな
る。一方、図19に示す回路では、ヒューズ素子を切断
しないで接点をHIGHレベルを保持する場合に、Pチ
ャネルMOSトランジスタおよび高抵抗素子を通る不必
要な電流経路が生じ、これにより不必要な電流が発生し
てしまう。
【0021】さらに、図20で示す回路では、外部電源
検出回路2000が電源電圧遷移に対して安定状態を検
出する分解能により上述した所定のヒューズ回路初期化
信号のレベル遷移が得られないことがあるためヒューズ
回路の初期化が正常に行われないという問題がある。
【0022】したがって本発明の目的は、定常的に不必
要な電流を全く発生させず、確実にヒューズ回路の初期
化が行われる有効なヒューズ回路を提供することであ
る。
【0023】
【0024】
【課題を解決するための手段】 本発明の特徴は、デバイ
スの動作モード設定時に生成される第一の初期化信号を
入力する第一の電位供給回路と、デバイスの動作モード
設定時に生成される第二の初期化信号を入力する第二の
電位供給回路と、前記第一の電位供給回路と前記第二の
電位供給回路間に接続されたヒューズ素子と、前記第一
の電位供給回路と前記ヒューズ素子間の接点に接続され
た保持・ドライバー回路とを有し、前記第一の初期化信
号で第一の電位供給装置により前記接点に第一の電位を
与え、前記第二の初期化信号で前記第二の電位供給装置
により前記接点に第二の電位を与え、前記保持・ドライ
バー回路によって前記第一および第二の電位のうちのい
ずれかに確定した前記接点の電位を保持し且つこの電位
を出力するヒューズ回路であって、テストモードが設定
されることにより前記第一および第二の初期化信号のう
ち前記第一の初期化信号のみが発生されて前記ヒューズ
素子が切断された状態の動作試験を可能にするヒューズ
回路にある。または本発明の特徴は、デバイスの動作モ
ード設定時に生成される第一の初期化信号を入力する第
一の電位供給回路と、デバイスの動作モード設定時に生
成される第二の初期化信号を入力する第二の電位供給回
路と、前記第一の電位供給回路と前記第二の電位供給回
路間に接続されたヒューズ素子と、前記第一の電位供給
回路と前記ヒューズ素子間の接点に接続された保持・ド
ライバー回路とを有し、前記第一の初期化信号で第一の
電位供給装置により前記接点に第一の電位を与え、前記
第二の初期化信号で前記第二の電位供給装置により前記
接点に第二の電位を与え、前記保持・ドライバー回路に
よって前記第一および第二の電位のうちのいずれかに確
定した前記接点の電位を保持し且つこの電位を出力する
ヒューズ回路であって、前記接点に第三の電位供給回路
を付加し、第三の初期化信号により前記接点を第三の電
位に初期化するヒューズ回路にある。
【0025】本発明の他の特徴は、上記したヒューズ回
路のいずれかを用いて、置換アドレス論理のプログラミ
ングおよび、冗長回路の使用、不使用のプログラミング
をおこなうようにした冗長デコーダ回路にある。ここ
で、複数の前記冗長デコーダ回路でそれぞれのヒューズ
切断時、あるいは未切断のアドレスプログラム値が異な
るようあらかじめ論理構成させることができる。
【0026】
【発明の実施の形態】以下図面を参照して本発明を説明
する。
【0027】図1は本発明の実施の形態のヒューズ回路
を示すブロック図である。デバイスの動作モード設定時
に生成される第一の初期化信号104を入力する第一の
電位供給回路101と、デバイスの動作モード設定時に
生成される第二の初期化信号105を入力する第二の電
位供給回路102と、第一の電位供給回路と第二の電位
供給回路間に接続されたヒューズ素子103と、第一の
電位供給回路とヒューズ素子間の接点100に接続され
た保持・ドライバー回路106を有して構成されてい
る。
【0028】第一の初期化信号104で第一の電位供給
装置101により接点100に第一の電位を与える。第
二の初期化信号105で第二の電位供給装置102によ
り接点100に第二の電位を与える。そして保持・ドラ
イバー回路106は、接点100の確定した電位を保持
する保持回路および出力信号107をドライブするドラ
イバー回路である。
【0029】図2は本発明のヒューズ回路をMOSトラ
ンジスタで構成した実施の形態を示す回路図である。
【0030】第一の電位供給回路を構成するPチャネル
MOSトランジスタ201のソース端は高電位電源Vc
cに接続され、ドレイン端は多結晶シリコン膜から形成
されたヒューズ素子203の一端に接続され、ゲートに
は第一の初期化信号104が入力される。
【0031】第二の電位供給回路を構成するNチャネル
MOSトランジスタ202のソース端は低電位電源であ
る接地電源GNDに接続され、ドレイン端はヒューズ素
子203の他端に接続され、ゲートには第二の初期化信
号105が入力される。
【0032】PチャネルMOSトランジスタ201のド
レイン端とヒューズ素子203の一端間の接点200に
接続された保持・ドライバー回路206は3個のインバ
ータA,B,Cを有している。
【0033】このような構成により、第一の初期化信号
104でPチャネルMOSトランジスタ201により接
点200に高電位Vccである第一の電位を与える。ま
た、第二の初期化信号105でNチャネルMOSトラン
ジスタ202により接点200に低電位GND(グラン
ド電位)である第二の電位を与える。
【0034】接点200が第一の電位もしくは第二の電
位に確定した時点で両トランジスタ201,202はオ
フ状態となり、この確定した電位は保持・ドライバー回
路206のうち保持回路となるインバータA,Bからな
るフリップフロップにより保持され、ドライバー回路と
なるインバータCにより出力信号207をドライブす
る。
【0035】このように接点200が第一の電位もしく
は第二の電位に確定した時点で両トランジスタ201,
202はオフ状態になっているから不必要な電流経路は
形成されず不必要な電流は発生しない。
【0036】次に図2に図3および図4を参照してこの
実施の形態の動作を説明する。
【0037】本実施の形態のヒューズ回路は、デバイス
の動作モード設定時等の初期設定時に初期設定信号によ
りヒューズ回路初期化信号を発生させヒューズ回路のプ
ログラミング値を確定させる。シンクロナスDRAMの
場合を例に説明する。
【0038】図3はシンクロナスDRAMの動作モード
設定回路の構成図である。シンクロナスDRAMでは入
力されるシステムクロック信号CLKの立ち上がりに同
期してコマンド信号RASB,CASB,WEB,CS
Bの信号レベルを取り込み、信号レベルの組み合わせに
より入力されたコマンドを識別しデバイスを動作させ
る。
【0039】図3に示すシンクロナスDRAM320
は、CLKを受けてクロック信号304を発生する内部
クロック信号生成回路305と、入力されたコマンド信
号をデコードし、動作モード設定信号301を発生させ
るコマンドデコーダ回路300と、動作モード設定信号
301を入力する動作モード設定回路302およびヒュ
ーズ回路初期化信号発生回路303を有して構成され、
このヒューズ回路初期化信号発生回路303から図1,
図2で示した第一および第二の初期化信号104,10
5が出力される。尚、ここでは他のコマンドに対応する
信号は省略している。
【0040】図4にタイミングチャートをしめす。動作
モード設定はモードレジスターセットと呼ばれており、
図中ではMRSと表記している。
【0041】動作モード設定信号301によりヒューズ
回路初期化信号発生回路303で第一の初期化信号10
4を発生する。第一の初期化信号104のLOWレベル
入力によりPチャネルMOSトランジスタ201がオン
し接点200がHIGHレベルとなる。
【0042】第一の初期化信号104がHIGHレベル
にリセットされると、続いて第二の初期化信号105が
発生される。第二の初期化信号105のHIGHレベル
入力によりNチャネルMOSトランジスタ202がオン
する。
【0043】ここで多結晶シリコンのヒューズ素子20
3がレーザ光で切断されている場合は、接点200のレ
ベルはHIGHのまま保持される。
【0044】一方、ヒューズ素子103がレーザ光で切
断されていない場合は、接点200のレベルはLOWと
なる。
【0045】その後、第二の初期化信号105はLOW
レベルにリセットされるからNチャネルMOSトランジ
スタ202はオフ状態となり、第1の初期化信号104
はHIGHレベルにリセットされているからPチャネル
MOSトランジスタ201はもオフ状態を続けている。
【0046】以上のように、ヒューズ素子をレーザで切
断するか否かによりプログラミングされた値は確定され
ラッチ回路206に保持され、信号107として出力さ
れる。
【0047】図5は図2の実施の形態にたいしてプログ
ラミング値の極性を逆にした場合である。尚、図5にお
いて図2と同一もしくは類似の箇所は同じ符号を付して
あるから重複する説明は省略する。
【0048】図5では第一の初期化信号104はHIG
Hレベルで与えられ、第二の初期化信号105はLOW
レベルで与えられ、ヒューズ素子203が切断されてい
る場合は接点500はLOWレベルに確定されて出力信
号507はLOWレベルとなり、ヒューズ素子203が
切断されていない場合は接点500はHIGHレベルに
確定されて出力信号507はHIGHレベルとなり、次
に本発明のヒューズ回路をカラムリダンダンシー回路に
適用した場合の実施の形態を説明する。
【0049】図6は本発明のヒューズ回路をカラムリダ
ンダンシー回路に適用したシンクロナスDRAMの全体
構成図である。
【0050】ここには図3を用いて説明したコマンドデ
コーダ回路、ヒューズ回路初期化信号発生回路等も含ま
れる。第一の初期化信号104および第二の初期化信号
105はヒューズ回路を含むカラムリダンダンシー回路
1(603),2(604)に入力される。
【0051】これらのカラムリダンダンシー回路60
3,604はアドレスバッファ回路600により取り込
まれたカラムアドレス信号602(Y0〜Yi)が被置
換アドレスであるかどうかを判定し被置換アドレスと一
致した場合には置換信号605,606を発生しカラム
デコーダによるメモリセルデータの選択を無効とし、そ
れぞれの冗長メモリセル610,611のデータを選択
する。図7にカラムリダンダンシー回路1(603)の
構成図を示す。アドレス信号Y0〜Yiはアドレスプロ
グラミングヒューズ回路700−0〜700−iに取り
込まれる。
【0052】アドレスプログラミングヒューズ回路では
アドレスの論理値をヒューズトリミングによりプログラ
ミングし、入力したアドレス信号Yiがプログラミング
された論理値と一致すると出力703−0〜703−i
はHIGHとなる。
【0053】カラムリダンダンシーイネーブルヒューズ
回路701においてラムリダンダンシーを使用する場合
にヒューズを切断しイネーブル信号704をHIGHと
する。これらの出力信号703−0〜703−i,70
4はANDゲート702に入力され、アドレス信号がす
べてプログラミング値と一致して、カラムリダンダンシ
ーイネーブル信号704がHIGHである場合に置換信
号605をHIGHとする。図8はカラムリダンダンシ
ー回路2(604)の構成図であり、図7と同様に動作
する。すなわち、アドレス信号Y0〜Yiはアドレスプ
ログラミングヒューズ回路800−0〜800−iに取
り込まれる。
【0054】アドレスプログラミングヒューズ回路では
アドレスの論理値をヒューズトリミングによりプログラ
ミングし、入力したアドレス信号Yiがプログラミング
された論理値と一致すると出力803−0〜803−i
はHIGHとなる。
【0055】カラムリダンダンシーイネーブルヒューズ
回路801においてラムリダンダンシーを使用する場合
にヒューズを切断しイネーブル信号804をHIGHと
する。これらの出力信号803−0〜803−i,80
4はANDゲート802に入力され、アドレス信号がす
べてプログラミング値と一致して、カラムリダンダンシ
ーイネーブル信号804がHIGHである場合に置換信
号606をHIGHとする。図9はアドレスプログラミ
ングヒューズ回路900(図7の700−0〜700−
i,図8の800−0〜800i)の回路図である。
【0056】先に説明した図2と同様のヒューズ回路を
用いている。
【0057】アドレスプログラミングヒューズ回路はヒ
ューズ回路とトランスファーゲート回路で構成されるヒ
ューズ回路は前述したように初期化信号104,105
によりプログラミング値が確定されている。
【0058】PチャネルMOSトランジスタ905とN
チャネルMOSトランジスタ906のゲートにヒューズ
回路の出力信号207が入力され、NチャネルMOSト
ランジスタ902とPチャネルMOSトランジスタ90
3のゲートにヒューズ回路の出力信号207の反転信号
が入力される。
【0059】したがってヒューズ未切断時にはヒューズ
回路出力207はLOWであるから、Nチャネルトラン
スファーゲート902がオン、Pチャネルトランスファ
ーゲート903がオフしておりYiが1にプログラミン
グされる。すなわちYiがHIGHの時、アドレスプロ
グラミング回路の出力信号904(図7の703−0〜
703−i,図8の803−0〜803i)がHIGH
となる。
【0060】ヒューズ切断時にはヒューズ回路の出力信
号207はHIGHであるから、Nチャネルトランスフ
ァーゲート902がオフ、Pチャネルトランスファーゲ
ート903がオンしておりYiが0にプログラミングさ
れる。すなわちYiがLOWの時、アドレスプログラミ
ングヒューズ回路の出力904がHIGHとなる。
【0061】図10はカラムリダンダンシーイネーブル
ヒューズ回路1000(図7の701,図8の801)
の回路図である。
【0062】先に説明した図2と同様のヒューズ回路を
用いている。
【0063】カラムリダンダンシーイネーブルヒューズ
回路はヒューズ回路で構成され、初期化信号104,1
05によりプログラミング値が確定される。ヒューズ未
切断時には出力信号1001はLOWとなっており、切
断時にはHIGHとなりカラムリダンダンシー回路がイ
ネーブルとなる。
【0064】図11はこの冗長デコード回路に関する実
施の形態のタイミングチャートである。
【0065】図6における信号630はリードコマンド
信号であり、図11でREADと表記されているのはリ
ードコマンドの入力を示す。リードコマンド入力時には
カラムアドレス信号が取り込まれ対応するメモリセルデ
ータが選択されて読み出される。
【0066】リードコマンド信号630はアドレスバッ
ファ回路600に入力しカラムアドレス信号Y0〜Yi
を生成する。カラムアドレス信号はカラムリダンダンシ
ー回路1(603)に入力しアドレスがプログラミング
された被置換アドレスと一致するか判定される。
【0067】一致する場合でカラムリダンダンシー回路
がイネーブルとなっている場合には、図11に示すよう
に、置換信号605がHIGHとなる。一致しない場合
には置換信号605がLOWとなる。以上が本実施の形
態の通常動作時の説明である。次に本実施の形態で置換
のためのヒューズプログラミングを行なう前に冗長メモ
リセルに欠陥がないかどうかを試験することを可能とす
る例を説明する。
【0068】図12,図13は本実施の形態におけるア
ドレスプログラミングヒューズ回路1200,1300
の回路図である。
【0069】図12におけるアドレスプログラミングヒ
ューズ回路1200はカラムリダンダンシー回路1のカ
ラムアドレスY0のプログラミング回路である。
【0070】PチャネルMOSトランジスタ1205と
NチャネルMOSトランジスタ1206のゲートにヒュ
ーズ回路の出力信号207が入力され、NチャネルMO
Sトランジスタ1202とPチャネルMOSトランジス
タ1203のゲートにヒューズ回路の出力信号207の
反転信号が入力される。
【0071】したがってヒューズ切断時にはヒューズ回
路の出力信号207はHIGHであるから、Nチャネル
トランスファーゲート1202がオフ、Pチャネルトラ
ンスファーゲート1203がオンしておりY0が0にプ
ログラミングされてその出力信号1204が得られる。
【0072】図13におけるアドレスプログラミングヒ
ューズ回路1300はカラムリダンダンシー回路2のカ
ラムアドレスY0のプログラミング回路である。
【0073】PチャネルMOSトランジスタ1305と
NチャネルMOSトランジスタ1306のゲートにヒュ
ーズ回路の出力信号207が入力され、NチャネルMO
Sトランジスタ1302とPチャネルMOSトランジス
タ1303のゲートにヒューズ回路の出力信号207の
反転信号が入力される。
【0074】したがってヒューズ切断時にはヒューズ回
路の出力信号207はHIGHでNチャネルトランスフ
ァーゲート1302がオフ、Pチャネルトランスファー
ゲート1303がオンしており、Y0が1にプログラミ
ングされてその出力信号1304が得られる。
【0075】他のアドレスプログラミングヒューズ回路
700−0〜700−iおよび800−1〜800−i
は図9の回路構成と同じとなっている。
【0076】したがってヒューズ切断時にはY1〜Yi
が0にプログラミングされる。すなわちカラムリダンダ
ンシー回路1、2のヒューズがすべて切断された状態で
はカラムリダンダンシー回路1はカラムアドレスが”
0”にカラムリダンダンシー回路1はカラムアドレス
が”1”にプログラミングされるよう設定される。
【0077】冗長メモリセルに欠陥がないかどうかの試
験は所定のテストモードにエントリーすることにより行
なう。通常テストモードのエントリーは前述したモード
レジスターセット時に特定のアドレス値を入力すること
により設定される。
【0078】図14に本テストモードのエントリー時の
タイミングチャートを示す。図中のMRS(TEST)
はテストモード設定のためのモードレジスタセットのコ
マンド入力を示す。ここではアドレス値の入力は省略し
ている。
【0079】冗長メモリセル試験のテストモードにエン
トリーすると第一の初期化信号104のみが発生する。
ここでは通常の初期化時のように第二の初期化信号10
5は発生させない。
【0080】従ってヒューズ回路のプログラミング接点
(図2の接点200に対応する接点)はすべてヒューズ
素子が切断、未切断にかかわらず第一の電位に確定され
る。すなわちヒューズ素子がすべて切断された状態に初
期化されることになる。
【0081】従って前述したようにヒューズがすべて切
断された状態ではカラムリダンダンシー回路1はカラム
アドレスが”0”にカラムリダンダンシー回路1はカラ
ムアドレスが”1”にプログラミングされるよう設定さ
れているため、リードコマンド入力時にそれぞれ0,1
のカラムアドレスを入力すればそれぞれ冗長メモリセル
(カラム1)610、冗長メモリセル(カラム2)61
1(図6)のデータを読み出し試験を行なう事ができ
る。
【0082】図15にタイミングチャートを示す。一回
目のリードコマンド入力時にはカラムアドレスの”0”
が入力されカラムリダンダンシー回路1(603)の設
定値と一致し、置換信号605がHIGHとなり冗長メ
モリセル(カラム1)610がアクセスされる。
【0083】二回目のリードコマンド入力時にはカラム
アドレスの”1”が入力されカラムリダンダンシー回路
2(604)の設定値と一致し、置換信号606がHI
GHとなり冗長メモリセル(カラム2)611がアクセ
スされる。本実施の形態は複数のリダンダンシー回路で
それぞれのヒューズ切断時のアドレスプログラム値が異
なるようあらかじめ論理構成させる事と、冗長メモリセ
ル試験のテストモードにエントリーすると第一の初期化
信号104のみが発生し試験対象のヒューズ素子が切断
された状態に初期化されることを特徴とする。図16に
ヒューズ素子の切断、未切断にかかわらずテストモード
のエントリーによりプログラミング接点(図中100)
のレベルを自由に確定する手段を示す。本実施の形態で
は、ヒューズ回路に第三の電位供給回路1600を付加
しテストモードエントリー時のみ第三の初期化信号16
01を発生させプログラミング接点100に所望の電位
を供給する。本実施の形態ではヒューズ素子未切断時の
状態にも初期化することが可能となる。
【0084】図17に図16に示す実施の形態をMOS
トランジスタで構成した例を示す回路図を示す。
【0085】第三の初期化信号1701のHIGH入力
によりNチャネルMOSトランジスタ1700がオンし
て接点200に接地レベルを与えヒューズ素子203が
未切断時のレベルに確定させる。 本実施の形態と前述
の実施の形態を組み合わせることによりヒューズ素子の
切断、未切断のさまざまな組み合わせ状態の試験が可能
となる。
【0086】
【発明の効果】本発明のヒューズ回路ではプログラミン
グ値のラッチ接点に対して電位確定のための2値の電位
供給をデバイスの初期設定時に時分割に一定時間のみ行
なう。したがって定常的には不必要な電流経路が存在し
ない。これによりヒューズ素子のレーザによる切断時の
切れ残りによる不必要な微少電流が発生せず、スタンバ
イ電流の増加もないという効果がある。また、デバイス
の初期設定時に初期化動作を行なうため確実に初期化が
正常に行われるという効果がある。
【図面の簡単な説明】
【図1】本発明の実施の形態のヒューズ回路を示すブロ
ック図である。
【図2】本発明のヒューズ回路をMOSトランジスタで
構成した実施の形態を示す回路図である。
【図3】本発明の実施の形態のシンクロナスDRAMを
示すブロック図である。
【図4】図2および図3の動作を示すタイミングチャー
トである。
【図5】本発明のヒューズ回路をMOSトランジスタで
構成した他の実施の形態を示す回路図である。
【図6】本発明のヒューズ回路をカラムリダンダンシー
回路に適用した実施の形態のシンクロナスDRAMの全
体を示す構成図である。
【図7】図6のカラムリダンダンシー回路1の構成を示
す図である。
【図8】図6のカラムリダンダンシー回路2の構成を示
す図である。
【図9】図7および図8におけるアドレスプログラミン
グヒューズ回路を示す回路図である。
【図10】図7および図8におけるカラムリダンダンシ
ーイネーブルヒューズ回路を示す回路図である。
【図11】冗長デコード回路に関する実施の形態のタイ
ミングチャートである。
【図12】冗長メモリセルにおける欠陥の有無の試験を
説明するための実施の形態のアドレスプログラミングヒ
ューズ回路を示す回路図である。
【図13】冗長メモリセルにおける欠陥の有無の試験を
説明するための実施の形態のアドレスプログラミングヒ
ューズ回路を示す回路図である。
【図14】冗長メモリセルにおける欠陥の有無の試験に
おける実施の形態のテストモードを示すタイミングチャ
ートである。
【図15】リードコマンド信号により置換信号が発生す
る動作を示すタイミングチャートである。
【図16】テストモードにおいてプログラミング接点の
レベルを自由に確定することが出来る実施の形態を示す
ブロック図である。
【図17】図16をMOSトランジスタで構成した実施
の形態を示す回路図である。
【図18】従来技術のヒューズ回路を示す回路図であ
る。
【図19】他の従来技術のヒューズ回路を示す回路図で
ある。
【図20】別の従来技術のヒューズ回路を示す回路図で
ある。
【図21】図20の回路において、電源印加時の信号波
形を示す図である。
【図22】図20の回路において、電源印加が非常にゆ
っくり行われた場合の信号波形を示す図である。
【符号の説明】
100,200,500 接点 101 第一の電位供給回路 102 第二の電位供給回路 103,203 ヒューズ素子 104 第一の初期化信号 105 第二の初期化信号 106,206 保持・ドライバー回路 107,207,507 出力信号 201 PチャネルMOSトランジスタ 202 NチャネルMOSトランジスタ 300 コマンドデコーダ回路 301 動作モード設定信号 302 動作モード設定回路 303 ヒューズ回路初期化信号発生回路 304 クロック信号 305 内部クロック信号生成回路 320 シンクロナスDRAM 600 アドレスバッファ回路 601 ロウアドレス信号 602 カラムアドレス信号 603,604 カラムリダンダンシー回路 605,606 置換信号 607 カラムデコーダ 608 ロウデコーダ 609 メモリセル 610,611 冗長メモリセル 620 シンクロナスDRAM 630 リードコマンド信号 700−0〜700−i,800−0〜800−i
アドレスプログラミングヒューズ回路 701,801 カラムリダンダンシーイネーブルヒ
ューズ回路 702,802 ANDゲート 703−0〜703i,803−0〜803i 出力
信号 704,804 イネーブル信号 900 アドレスプログラミングヒューズ回路 902,906,1202,1206,1302,13
06 NチャネルMOSトランジスタ 903,905,1203,1205,1303,13
05 PチャネルMOSトランジスタ 904 アドレスプログラミング回路の出力信号 1000 カラムリダンダンシーイネーブルヒューズ
回路 1001 出力イネーブル信号 1200,1300 アドレスプログラミングヒュー
ズ回路 1204,1304 プログラミングされた出力信号 1600 第三の電位供給回路 1601 第三の初期化信号 1700 NチャネルMOSトランジスタ 1800,1805,1900,1905 接点 1801 初期化信号 1802,1804,1904 NチャネルMOSト
ランジスタ 1803,1903 ヒューズ素子 1806,1906 出力信号 1901 初期化回路 1902 PチャネルMOSトランジスタ 1907 高抵抗素子 2000 外部電源検出回路 2001 ゲート制御回路 2002 PチャネルMOSトランジスタ 2003 NチャネルMOSトランジスタ 2004 ヒューズ素子 2005 電源印加信号 2006 プリチャージ信号 2007 ディスチャージ信号 2008 接点(電位) 2009 ラッチ回路 2010 出力信号
フロントページの続き (56)参考文献 特開 平8−321197(JP,A) 特開 平5−250892(JP,A) 特開 平1−165098(JP,A) 特開 平10−334689(JP,A) (58)調査した分野(Int.Cl.7,DB名) G11C 29/00 G11C 11/401 G11C 11/413

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項1】 デバイスの動作モード設定時に生成され
    る第一の初期化信号を入力する第一の電位供給回路と、
    デバイスの動作モード設定時に生成される第二の初期化
    信号を入力する第二の電位供給回路と、前記第一の電位
    供給回路と前記第二の電位供給回路間に接続されたヒュ
    ーズ素子と、前記第一の電位供給回路と前記ヒューズ素
    子間の接点に接続された保持・ドライバー回路とを有
    し、前記第一の初期化信号で第一の電位供給装置により
    前記接点に第一の電位を与え、前記第二の初期化信号で
    前記第二の電位供給装置により前記接点に第二の電位を
    与え、前記保持・ドライバー回路によって前記第一およ
    び第二の電位のうちのいずれかに確定した前記接点の電
    位を保持し且つこの電位を出力するヒューズ回路であっ
    て、テストモードが設定されることにより前記第一およ
    び第二の初期化信号のうち前記第一の初期化信号のみが
    発生されて前記ヒューズ素子が切断された状態の動作試
    験を可能にすることを特徴とするヒューズ回路。
  2. 【請求項2】 デバイスの動作モード設定時に生成され
    る第一の初期化信号を入力する第一の電位供給回路と、
    デバイスの動作モード設定時に生成される第二の初期化
    信号を入力する第二の電位供給回路と、前記第一の電位
    供給回路と前記第二の電位供給回路間に接続されたヒュ
    ーズ素子と、前記第一の電位供給回路と前記ヒューズ素
    子間の接点に接続された保持・ドライバー回路とを有
    し、前記第一の初期化信号で第一の電位供給装置により
    前記接点に第一の電位を与え、前記第二の初期化信号で
    前記第二の電位供給装置により前記接点に第二の電位を
    与え、前記保持・ドライバー回路によって前記第一およ
    び第二の電位のうちのいずれかに確定した前記接点の電
    位を保持し且つこの電位を出力するヒューズ回路であっ
    て、前記接点に第三の電位供給回路を付加し、第三の初
    期化信号により前記接点を第三の電位に初期化すること
    を可能にすることを特徴とするヒューズ回路。
  3. 【請求項3】 請求項1又は2に記載のヒューズ回路に
    より置換アドレス論理のプログラミングおよび、冗長回
    路の使用、不使用のプログラミングをおこなうようにし
    たことを特徴とする冗長デコーダ回路。
  4. 【請求項4】 複数の前記冗長デコーダ回路でそれぞれ
    のヒューズ切断時、あるいは未切断のアドレスプログラ
    ム値が異なるようあらかじめ論理構成させたことを特徴
    とする請求項3記載の冗長デコーダ回路。
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Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6339191B1 (en) * 1994-03-11 2002-01-15 Silicon Bandwidth Inc. Prefabricated semiconductor chip carrier
KR100546300B1 (ko) * 1999-10-01 2006-01-26 삼성전자주식회사 칩 정보 출력회로
KR100317490B1 (ko) * 1999-12-29 2001-12-24 박종섭 안티퓨즈 회로
EP1118868B1 (de) * 2000-01-18 2005-04-20 Infineon Technologies AG Chipkartenschaltung mit überwachtem Zugang zum Testmodus
JP4530527B2 (ja) * 2000-12-08 2010-08-25 ルネサスエレクトロニクス株式会社 スタティック型半導体記憶装置
JP2002203901A (ja) * 2000-12-27 2002-07-19 Toshiba Corp フューズ回路
WO2002069347A2 (en) * 2001-02-27 2002-09-06 Micron Technology, Inc. Flash cell fuse circuit
ITRM20010105A1 (it) 2001-02-27 2002-08-27 Micron Technology Inc Circuito a fusibile per una cella di memoria flash.
US6426668B1 (en) * 2001-03-22 2002-07-30 International Business Machines Corporation Imbalanced sense amplifier fuse detection circuit
KR100771533B1 (ko) * 2001-06-30 2007-10-31 주식회사 하이닉스반도체 퓨즈 컷팅 회로
US6781437B2 (en) 2001-07-11 2004-08-24 Infineon Technologies Aktiengesellschaft Zero static power programmable fuse cell for integrated circuits
US6839298B2 (en) 2001-07-11 2005-01-04 Infineon Technologies Aktiengesellschaft Zero static power fuse cell for integrated circuits
US6603344B2 (en) 2001-07-11 2003-08-05 Infineon Technologies Ag Zero static power programmable fuse cell for integrated circuits
US6617874B2 (en) * 2002-01-02 2003-09-09 Intel Corporation Power-up logic reference circuit and related method
US6882202B2 (en) * 2003-01-21 2005-04-19 Infineon Technologies Ag Multiple trip point fuse latch device and method
JP4138521B2 (ja) * 2003-02-13 2008-08-27 富士通株式会社 半導体装置
JP4115976B2 (ja) * 2003-09-16 2008-07-09 株式会社東芝 半導体記憶装置
US7321518B1 (en) 2004-01-15 2008-01-22 Altera Corporation Apparatus and methods for providing redundancy in integrated circuits
US20060062198A1 (en) * 2004-09-17 2006-03-23 Shoei-Lai Chen Network wireless telephone system for MSN platform and method for applying the same
US7035152B1 (en) * 2004-10-14 2006-04-25 Micron Technology, Inc. System and method for redundancy memory decoding
KR100615596B1 (ko) * 2004-12-22 2006-08-25 삼성전자주식회사 반도체 장치
US20060202824A1 (en) * 2005-02-04 2006-09-14 Container Security Inc. Electronic seal and method of shipping container tracking
KR100752645B1 (ko) * 2005-06-25 2007-08-29 삼성전자주식회사 누설 전류 패스를 차단할 수 있는 퓨즈 회로
US20080137251A1 (en) * 2006-12-12 2008-06-12 Taiwan Semiconductor Manufacturing Co., Ltd. Repair circuitry with an enhanced ESD protection device
US20080211513A1 (en) * 2007-02-15 2008-09-04 Stmicroelectronics, Inc. Initiation of fuse sensing circuitry and storage of sensed fuse status information
KR20080095009A (ko) * 2007-04-23 2008-10-28 주식회사 하이닉스반도체 컬럼 리던던시 회로
JP5160164B2 (ja) * 2007-08-06 2013-03-13 ルネサスエレクトロニクス株式会社 ヒューズ回路
CN101119108B (zh) * 2007-09-18 2014-03-19 钰创科技股份有限公司 一种熔丝电路
JP5437658B2 (ja) * 2009-02-18 2014-03-12 セイコーインスツル株式会社 データ読出回路及び半導体記憶装置
KR101110793B1 (ko) * 2009-07-01 2012-03-13 주식회사 하이닉스반도체 반도체 장치
US8253475B2 (en) * 2010-10-08 2012-08-28 Winbond Electronics Corp. Fuse detecting apparatus
US9053889B2 (en) * 2013-03-05 2015-06-09 International Business Machines Corporation Electronic fuse cell and array
TWI556158B (zh) * 2013-08-21 2016-11-01 威盛電子股份有限公司 組態資料的處理裝置及方法
TWI552068B (zh) * 2013-08-21 2016-10-01 上海兆芯集成電路有限公司 組態資料的處理裝置及方法
JP6360610B1 (ja) 2017-11-22 2018-07-18 力晶科技股▲ふん▼有限公司 Sram装置のための冗長回路、sram装置、及び半導体装置
JP6804493B2 (ja) 2018-07-19 2020-12-23 華邦電子股▲ふん▼有限公司Winbond Electronics Corp. メモリデバイス及びメモリ周辺回路

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60129998A (en) * 1984-09-14 1985-07-11 Sharp Corp Decoder circuit of redundancy constitution mos memory
JP2595271B2 (ja) 1987-12-21 1997-04-02 株式会社日立製作所 プログラム回路
JP2663586B2 (ja) * 1988-11-28 1997-10-15 日本電気株式会社 メモリ回路
JP3123058B2 (ja) * 1990-04-23 2001-01-09 日本電気株式会社 半導体メモリ
JPH04147494A (en) 1990-10-11 1992-05-20 Nec Ic Microcomput Syst Ltd Program circuit
JP2637314B2 (ja) * 1991-08-30 1997-08-06 株式会社東芝 不揮発性メモリ回路
JP2994114B2 (ja) * 1991-10-08 1999-12-27 日本電気アイシーマイコンシステム株式会社 プログラム回路
JPH05250892A (ja) 1992-03-05 1993-09-28 Fujitsu Ltd 冗長アドレス発生回路
US5345110A (en) * 1993-04-13 1994-09-06 Micron Semiconductor, Inc. Low-power fuse detect and latch circuit
US5402390A (en) * 1993-10-04 1995-03-28 Texas Instruments Inc. Fuse selectable timing signals for internal signal generators
JP2630274B2 (ja) 1994-09-28 1997-07-16 日本電気株式会社 半導体記憶装置
US5566107A (en) * 1995-05-05 1996-10-15 Micron Technology, Inc. Programmable circuit for enabling an associated circuit
US5600277A (en) * 1995-05-09 1997-02-04 Texas Instruments Incorporated Apparatus and method for a NMOS redundancy fuse passgate circuit using a VPP supply
KR0147194B1 (ko) 1995-05-26 1998-11-02 문정환 반도체 메모리 소자
US5680360A (en) * 1995-06-06 1997-10-21 Integrated Device Technology, Inc. Circuits for improving the reliablity of antifuses in integrated circuits
KR0149259B1 (ko) * 1995-06-30 1998-10-15 김광호 반도체 메모리 장치의 퓨즈 시그너쳐 회로
KR100204340B1 (ko) * 1996-06-19 1999-06-15 윤종용 메모리 장치의 모드 셋팅 회로
US6037831A (en) * 1998-03-30 2000-03-14 Xerox Corporation Fusible link circuit including a preview feature

Also Published As

Publication number Publication date
KR20000011485A (ko) 2000-02-25
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