JP3401522B2 - ヒューズ回路及び冗長デコーダ回路 - Google Patents
ヒューズ回路及び冗長デコーダ回路Info
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Description
【０００１】
【発明の属する技術分野】本発明はヒューズ回路及び冗
長デコーダ回路に係わり、特にメモり装置に用いるヒュ
ーズ回路及び冗長デコーダ回路に関する。
長デコーダ回路に係わり、特にメモり装置に用いるヒュ
ーズ回路及び冗長デコーダ回路に関する。
【０００２】
【従来の技術】図１８に従来のヒューズ回路の回路図を
示す。同図においてヒューズ素子１８０３をレーザによ
り切断、非切断することにより、接点１８００のレベル
をプログラミングする。
示す。同図においてヒューズ素子１８０３をレーザによ
り切断、非切断することにより、接点１８００のレベル
をプログラミングする。
【０００３】初期化信号１８０１でＨＩＧＨレベルのパ
ルス信号によりＮチャネルの絶縁ゲート電界効果トラン
ジスタ（以下、ＭＯＳトランジスタ、と称す）１８０２
をオンさせ接点１８００のレベルをＬＯＷレベルとす
る。この時に、接点１８０５のレベルはＨＩＧＨレベル
となり、出力信号１８０６はＬＯＷレベルになる。
ルス信号によりＮチャネルの絶縁ゲート電界効果トラン
ジスタ（以下、ＭＯＳトランジスタ、と称す）１８０２
をオンさせ接点１８００のレベルをＬＯＷレベルとす
る。この時に、接点１８０５のレベルはＨＩＧＨレベル
となり、出力信号１８０６はＬＯＷレベルになる。
【０００４】ヒューズ素子１８０３が切断されている場
合には、接点１８００はそのままＬＯＷレベルが保持さ
れる。
合には、接点１８００はそのままＬＯＷレベルが保持さ
れる。
【０００５】一方、ヒューズ素子１８０３が切断されて
いない場合には、ヒューズ素子１８０３を介して電源レ
ベルＶｃｃが与えられるため、接点１８００のレベルは
ＨＩＧＨレベルに遷移し、保持される。ここでヒューズ
素子１８０３のレーザによる切断時の切れ残りにより電
源と接点１８００が高抵抗でつながっている場合にも、
接点１８００の電位はＬＯＷレベルが保持され回路的に
は正常に動作する。
いない場合には、ヒューズ素子１８０３を介して電源レ
ベルＶｃｃが与えられるため、接点１８００のレベルは
ＨＩＧＨレベルに遷移し、保持される。ここでヒューズ
素子１８０３のレーザによる切断時の切れ残りにより電
源と接点１８００が高抵抗でつながっている場合にも、
接点１８００の電位はＬＯＷレベルが保持され回路的に
は正常に動作する。
【０００６】しかしこのような回路では、電源Ｖｃｃか
らヒューズ素子１８０３、オン状態となっているＮチャ
ネルＭＯＳトランジスタ１８０４を介して接地電源に電
流経路が生じ微少電流が発生する。
らヒューズ素子１８０３、オン状態となっているＮチャ
ネルＭＯＳトランジスタ１８０４を介して接地電源に電
流経路が生じ微少電流が発生する。
【０００７】メモリデバイス等で冗長回路のプログラミ
ングのために使用する場合には多くのヒューズ回路を使
用するため全体での微少電流の和はスタンバイ電流を増
加させ無視できない値となる。これに対して特開平５−
１０１６７３号公報には、ヒューズ素子１９０３の切れ
残りにより発生する微少電流をなくすために図１９に示
すようなプログラム回路が開示されている。
ングのために使用する場合には多くのヒューズ回路を使
用するため全体での微少電流の和はスタンバイ電流を増
加させ無視できない値となる。これに対して特開平５−
１０１６７３号公報には、ヒューズ素子１９０３の切れ
残りにより発生する微少電流をなくすために図１９に示
すようなプログラム回路が開示されている。
【０００８】同図において、初期化回路１９０１を設け
ている。この初期化回路１９０１からは、通常はＬＯＷ
レベルで初期化時にＨＩＧＨレベルを一定期間供給す
る。
ている。この初期化回路１９０１からは、通常はＬＯＷ
レベルで初期化時にＨＩＧＨレベルを一定期間供給す
る。
【０００９】ヒューズ素子１９０３が切断されている場
合には、初期化時に接点１９００にＨＩＧＨレベルが与
えられ、接点１９０５がＬＯＷレベルとなりＰチャネル
ＭＯＳトランジスタ１９０２がオンするが、ヒューズ素
子１９０３は切断されているため、初期化回路１９０１
からの信号がＬＯＷレベルに戻ると接点１９００のレベ
ルもＬＯＷレベルとなる。
合には、初期化時に接点１９００にＨＩＧＨレベルが与
えられ、接点１９０５がＬＯＷレベルとなりＰチャネル
ＭＯＳトランジスタ１９０２がオンするが、ヒューズ素
子１９０３は切断されているため、初期化回路１９０１
からの信号がＬＯＷレベルに戻ると接点１９００のレベ
ルもＬＯＷレベルとなる。
【００１０】従って接点１９０５はＨＩＧＨレベルとな
り、ＰチャネルＭＯＳトランジスタ１９０２はオフす
る。またこの時に出力信号１９０６はＬＯＷレベルにな
る。
り、ＰチャネルＭＯＳトランジスタ１９０２はオフす
る。またこの時に出力信号１９０６はＬＯＷレベルにな
る。
【００１１】この回路においてはヒューズ素子１９０３
のレーザによる切断時の切れ残りが存在しても、Ｐチャ
ネルＭＯＳトランジスタ１９０２がオフしているため電
流経路は発生しない。
のレーザによる切断時の切れ残りが存在しても、Ｐチャ
ネルＭＯＳトランジスタ１９０２がオフしているため電
流経路は発生しない。
【００１２】しかしながらこの回路では、ヒューズ素子
１９０３を切断しないで接点１９００にＨＩＧＨレベル
を保持する場合には、ＰチャネルＭＯＳトランジスタ１
９０２はオンするため、高抵抗素子１９０７を介して電
流経路が生じており不必要な電流が発生してしまう。さ
らに特開平８−３２１１９７号公報には、ヒューズ素子
の切れ残りにより発生する微小電流を完全になくすため
に、図２０に示すようなヒューズ回路が開示されてい
る。
１９０３を切断しないで接点１９００にＨＩＧＨレベル
を保持する場合には、ＰチャネルＭＯＳトランジスタ１
９０２はオンするため、高抵抗素子１９０７を介して電
流経路が生じており不必要な電流が発生してしまう。さ
らに特開平８−３２１１９７号公報には、ヒューズ素子
の切れ残りにより発生する微小電流を完全になくすため
に、図２０に示すようなヒューズ回路が開示されてい
る。
【００１３】この図２０の回路は、外部電源の遷移を検
出し、電源の安定後ヒューズが切断されているか否かを
所定のタイミングで検出することによりヒューズ素子の
切断時の切れ残りによる微少電量を防止するものであ
る。同図で外部電源検出回路２０００に電源が印加さ
れ、状態が安定したかどうかを検出する。
出し、電源の安定後ヒューズが切断されているか否かを
所定のタイミングで検出することによりヒューズ素子の
切断時の切れ残りによる微少電量を防止するものであ
る。同図で外部電源検出回路２０００に電源が印加さ
れ、状態が安定したかどうかを検出する。
【００１４】図２１に図２０の回路の電源印加時の波形
を示す。電源印加信号２００５は供給電源ＶＣＣから供
給される電圧が所定のレベルに達するまでこの電圧の遷
移に応じて上昇し、供給電圧が所定のレベルになると接
地レベルとなる。ゲート制御回路２００１は電源印加信
号２００５を入力しプリチャージ信号２００６、ディス
チャージ信号２００７を出力する。
を示す。電源印加信号２００５は供給電源ＶＣＣから供
給される電圧が所定のレベルに達するまでこの電圧の遷
移に応じて上昇し、供給電圧が所定のレベルになると接
地レベルとなる。ゲート制御回路２００１は電源印加信
号２００５を入力しプリチャージ信号２００６、ディス
チャージ信号２００７を出力する。
【００１５】プリチャージ信号２００６は電源印加信号
２００５の上昇に合わせて電位が上昇し、２００６の接
地レベルへの遷移により所定の期間ｔ１だけ接地レベル
のパルスを出力する。ディスチャージ信号２００７は電
源印加信号２００５の上昇に合わせて電位が上昇し、２
００６の接地レベルへの遷移により接地レベルとなる。
２００７，２００６の信号の遷移に応じて、電源投入時
はＮチャネルＭＯＳトランジスタ２００３がオン、Ｐチ
ャネルＭＯＳトランジスタ２００２がオフにより接点２
００８は接地レベルに保持される。
２００５の上昇に合わせて電位が上昇し、２００６の接
地レベルへの遷移により所定の期間ｔ１だけ接地レベル
のパルスを出力する。ディスチャージ信号２００７は電
源印加信号２００５の上昇に合わせて電位が上昇し、２
００６の接地レベルへの遷移により接地レベルとなる。
２００７，２００６の信号の遷移に応じて、電源投入時
はＮチャネルＭＯＳトランジスタ２００３がオン、Ｐチ
ャネルＭＯＳトランジスタ２００２がオフにより接点２
００８は接地レベルに保持される。
【００１６】ついで２００５の接地レベルの遷移により
ＮチャネルＭＯＳトランジスタ２００３がオフとなり、
所定期間ｔ１の間ＰチャネルＭＯＳトランジスタ２００
２がオンする。
ＮチャネルＭＯＳトランジスタ２００３がオフとなり、
所定期間ｔ１の間ＰチャネルＭＯＳトランジスタ２００
２がオンする。
【００１７】ここでヒューズ素子２００４が未切断の場
合には２００８は電源レベルに遷移する。一方、切断さ
れている場合、電源レベルの供給がなされないため接地
レベルが保持される。接点２００８のレベルはラッチ回
路２００９で保持される。プリチャージ信号２００６は
所定の期間ｔ１後電源電位に遷移するため、それ以降の
定常状態ではＰチャネルＭＯＳトランジスタ２００２が
オフすることによりヒューズ素子２００４の切れ残りが
生じても電流経路が断たれているため不必要な電流は発
生しない。
合には２００８は電源レベルに遷移する。一方、切断さ
れている場合、電源レベルの供給がなされないため接地
レベルが保持される。接点２００８のレベルはラッチ回
路２００９で保持される。プリチャージ信号２００６は
所定の期間ｔ１後電源電位に遷移するため、それ以降の
定常状態ではＰチャネルＭＯＳトランジスタ２００２が
オフすることによりヒューズ素子２００４の切れ残りが
生じても電流経路が断たれているため不必要な電流は発
生しない。
【００１８】図２２に電源印加が非常にゆっくり行われ
た場合の図２０の回路の信号波形を示す。図２０の回路
では外部電源検出回路２０００に電源が印加され、状態
が安定したかどうかを検出するが、図２２に示すように
外部電源検出回路２０００により電源の安定状態と判定
するほど非常にゆっくりした電源印加の場合には電源印
加信号２００５の上昇が得られず、プリチャージ信号２
００６，ディスチャージ信号２００７が正常に生成され
ないため接点２００８の初期化が正常に行われない事例
が経験されている。この場合にはヒューズ未切断の接点
２００８が電源レベルとならない。
た場合の図２０の回路の信号波形を示す。図２０の回路
では外部電源検出回路２０００に電源が印加され、状態
が安定したかどうかを検出するが、図２２に示すように
外部電源検出回路２０００により電源の安定状態と判定
するほど非常にゆっくりした電源印加の場合には電源印
加信号２００５の上昇が得られず、プリチャージ信号２
００６，ディスチャージ信号２００７が正常に生成され
ないため接点２００８の初期化が正常に行われない事例
が経験されている。この場合にはヒューズ未切断の接点
２００８が電源レベルとならない。
【００１９】すなわち図２０の回路では、外部電源検出
回路２０００が電源電圧遷移に対して安定状態を検出す
る分解能により上述した所定の信号２００６，２００７
のレベル遷移が得られないことがあるためヒューズ回路
の初期化が正常に行われないという問題がある。
回路２０００が電源電圧遷移に対して安定状態を検出す
る分解能により上述した所定の信号２００６，２００７
のレベル遷移が得られないことがあるためヒューズ回路
の初期化が正常に行われないという問題がある。
【００２０】
【発明が解決しようとする課題】以上説明したように図
１８に示す回路では、ヒューズ素子の切断時の切れ残り
により微少電流が発生し、多くのヒューズ回路を使用す
るメモリデバイス等の冗長回路において全体での微少電
流の和はスタンバイ電流を増加させ無視できない値とな
る。一方、図１９に示す回路では、ヒューズ素子を切断
しないで接点をＨＩＧＨレベルを保持する場合に、Ｐチ
ャネルＭＯＳトランジスタおよび高抵抗素子を通る不必
要な電流経路が生じ、これにより不必要な電流が発生し
てしまう。
１８に示す回路では、ヒューズ素子の切断時の切れ残り
により微少電流が発生し、多くのヒューズ回路を使用す
るメモリデバイス等の冗長回路において全体での微少電
流の和はスタンバイ電流を増加させ無視できない値とな
る。一方、図１９に示す回路では、ヒューズ素子を切断
しないで接点をＨＩＧＨレベルを保持する場合に、Ｐチ
ャネルＭＯＳトランジスタおよび高抵抗素子を通る不必
要な電流経路が生じ、これにより不必要な電流が発生し
てしまう。
【００２１】さらに、図２０で示す回路では、外部電源
検出回路２０００が電源電圧遷移に対して安定状態を検
出する分解能により上述した所定のヒューズ回路初期化
信号のレベル遷移が得られないことがあるためヒューズ
回路の初期化が正常に行われないという問題がある。
検出回路２０００が電源電圧遷移に対して安定状態を検
出する分解能により上述した所定のヒューズ回路初期化
信号のレベル遷移が得られないことがあるためヒューズ
回路の初期化が正常に行われないという問題がある。
【００２２】したがって本発明の目的は、定常的に不必
要な電流を全く発生させず、確実にヒューズ回路の初期
化が行われる有効なヒューズ回路を提供することであ
る。
要な電流を全く発生させず、確実にヒューズ回路の初期
化が行われる有効なヒューズ回路を提供することであ
る。
【００２３】
【００２４】
【課題を解決するための手段】
本発明の特徴は、デバイ
スの動作モード設定時に生成される第一の初期化信号を
入力する第一の電位供給回路と、デバイスの動作モード
設定時に生成される第二の初期化信号を入力する第二の
電位供給回路と、前記第一の電位供給回路と前記第二の
電位供給回路間に接続されたヒューズ素子と、前記第一
の電位供給回路と前記ヒューズ素子間の接点に接続され
た保持・ドライバー回路とを有し、前記第一の初期化信
号で第一の電位供給装置により前記接点に第一の電位を
与え、前記第二の初期化信号で前記第二の電位供給装置
により前記接点に第二の電位を与え、前記保持・ドライ
バー回路によって前記第一および第二の電位のうちのい
ずれかに確定した前記接点の電位を保持し且つこの電位
を出力するヒューズ回路であって、テストモードが設定
されることにより前記第一および第二の初期化信号のう
ち前記第一の初期化信号のみが発生されて前記ヒューズ
素子が切断された状態の動作試験を可能にするヒューズ
回路にある。または本発明の特徴は、デバイスの動作モ
ード設定時に生成される第一の初期化信号を入力する第
一の電位供給回路と、デバイスの動作モード設定時に生
成される第二の初期化信号を入力する第二の電位供給回
路と、前記第一の電位供給回路と前記第二の電位供給回
路間に接続されたヒューズ素子と、前記第一の電位供給
回路と前記ヒューズ素子間の接点に接続された保持・ド
ライバー回路とを有し、前記第一の初期化信号で第一の
電位供給装置により前記接点に第一の電位を与え、前記
第二の初期化信号で前記第二の電位供給装置により前記
接点に第二の電位を与え、前記保持・ドライバー回路に
よって前記第一および第二の電位のうちのいずれかに確
定した前記接点の電位を保持し且つこの電位を出力する
ヒューズ回路であって、前記接点に第三の電位供給回路
を付加し、第三の初期化信号により前記接点を第三の電
位に初期化するヒューズ回路にある。
スの動作モード設定時に生成される第一の初期化信号を
入力する第一の電位供給回路と、デバイスの動作モード
設定時に生成される第二の初期化信号を入力する第二の
電位供給回路と、前記第一の電位供給回路と前記第二の
電位供給回路間に接続されたヒューズ素子と、前記第一
の電位供給回路と前記ヒューズ素子間の接点に接続され
た保持・ドライバー回路とを有し、前記第一の初期化信
号で第一の電位供給装置により前記接点に第一の電位を
与え、前記第二の初期化信号で前記第二の電位供給装置
により前記接点に第二の電位を与え、前記保持・ドライ
バー回路によって前記第一および第二の電位のうちのい
ずれかに確定した前記接点の電位を保持し且つこの電位
を出力するヒューズ回路であって、テストモードが設定
されることにより前記第一および第二の初期化信号のう
ち前記第一の初期化信号のみが発生されて前記ヒューズ
素子が切断された状態の動作試験を可能にするヒューズ
回路にある。または本発明の特徴は、デバイスの動作モ
ード設定時に生成される第一の初期化信号を入力する第
一の電位供給回路と、デバイスの動作モード設定時に生
成される第二の初期化信号を入力する第二の電位供給回
路と、前記第一の電位供給回路と前記第二の電位供給回
路間に接続されたヒューズ素子と、前記第一の電位供給
回路と前記ヒューズ素子間の接点に接続された保持・ド
ライバー回路とを有し、前記第一の初期化信号で第一の
電位供給装置により前記接点に第一の電位を与え、前記
第二の初期化信号で前記第二の電位供給装置により前記
接点に第二の電位を与え、前記保持・ドライバー回路に
よって前記第一および第二の電位のうちのいずれかに確
定した前記接点の電位を保持し且つこの電位を出力する
ヒューズ回路であって、前記接点に第三の電位供給回路
を付加し、第三の初期化信号により前記接点を第三の電
位に初期化するヒューズ回路にある。
【００２５】本発明の他の特徴は、上記したヒューズ回
路のいずれかを用いて、置換アドレス論理のプログラミ
ングおよび、冗長回路の使用、不使用のプログラミング
をおこなうようにした冗長デコーダ回路にある。ここ
で、複数の前記冗長デコーダ回路でそれぞれのヒューズ
切断時、あるいは未切断のアドレスプログラム値が異な
るようあらかじめ論理構成させることができる。
路のいずれかを用いて、置換アドレス論理のプログラミ
ングおよび、冗長回路の使用、不使用のプログラミング
をおこなうようにした冗長デコーダ回路にある。ここ
で、複数の前記冗長デコーダ回路でそれぞれのヒューズ
切断時、あるいは未切断のアドレスプログラム値が異な
るようあらかじめ論理構成させることができる。
【００２６】
【発明の実施の形態】以下図面を参照して本発明を説明
する。
する。
【００２７】図１は本発明の実施の形態のヒューズ回路
を示すブロック図である。デバイスの動作モード設定時
に生成される第一の初期化信号１０４を入力する第一の
電位供給回路１０１と、デバイスの動作モード設定時に
生成される第二の初期化信号１０５を入力する第二の電
位供給回路１０２と、第一の電位供給回路と第二の電位
供給回路間に接続されたヒューズ素子１０３と、第一の
電位供給回路とヒューズ素子間の接点１００に接続され
た保持・ドライバー回路１０６を有して構成されてい
る。
を示すブロック図である。デバイスの動作モード設定時
に生成される第一の初期化信号１０４を入力する第一の
電位供給回路１０１と、デバイスの動作モード設定時に
生成される第二の初期化信号１０５を入力する第二の電
位供給回路１０２と、第一の電位供給回路と第二の電位
供給回路間に接続されたヒューズ素子１０３と、第一の
電位供給回路とヒューズ素子間の接点１００に接続され
た保持・ドライバー回路１０６を有して構成されてい
る。
【００２８】第一の初期化信号１０４で第一の電位供給
装置１０１により接点１００に第一の電位を与える。第
二の初期化信号１０５で第二の電位供給装置１０２によ
り接点１００に第二の電位を与える。そして保持・ドラ
イバー回路１０６は、接点１００の確定した電位を保持
する保持回路および出力信号１０７をドライブするドラ
イバー回路である。
装置１０１により接点１００に第一の電位を与える。第
二の初期化信号１０５で第二の電位供給装置１０２によ
り接点１００に第二の電位を与える。そして保持・ドラ
イバー回路１０６は、接点１００の確定した電位を保持
する保持回路および出力信号１０７をドライブするドラ
イバー回路である。
【００２９】図２は本発明のヒューズ回路をＭＯＳトラ
ンジスタで構成した実施の形態を示す回路図である。
ンジスタで構成した実施の形態を示す回路図である。
【００３０】第一の電位供給回路を構成するＰチャネル
ＭＯＳトランジスタ２０１のソース端は高電位電源Ｖｃ
ｃに接続され、ドレイン端は多結晶シリコン膜から形成
されたヒューズ素子２０３の一端に接続され、ゲートに
は第一の初期化信号１０４が入力される。
ＭＯＳトランジスタ２０１のソース端は高電位電源Ｖｃ
ｃに接続され、ドレイン端は多結晶シリコン膜から形成
されたヒューズ素子２０３の一端に接続され、ゲートに
は第一の初期化信号１０４が入力される。
【００３１】第二の電位供給回路を構成するＮチャネル
ＭＯＳトランジスタ２０２のソース端は低電位電源であ
る接地電源ＧＮＤに接続され、ドレイン端はヒューズ素
子２０３の他端に接続され、ゲートには第二の初期化信
号１０５が入力される。
ＭＯＳトランジスタ２０２のソース端は低電位電源であ
る接地電源ＧＮＤに接続され、ドレイン端はヒューズ素
子２０３の他端に接続され、ゲートには第二の初期化信
号１０５が入力される。
【００３２】ＰチャネルＭＯＳトランジスタ２０１のド
レイン端とヒューズ素子２０３の一端間の接点２００に
接続された保持・ドライバー回路２０６は３個のインバ
ータＡ，Ｂ，Ｃを有している。
レイン端とヒューズ素子２０３の一端間の接点２００に
接続された保持・ドライバー回路２０６は３個のインバ
ータＡ，Ｂ，Ｃを有している。
【００３３】このような構成により、第一の初期化信号
１０４でＰチャネルＭＯＳトランジスタ２０１により接
点２００に高電位Ｖｃｃである第一の電位を与える。ま
た、第二の初期化信号１０５でＮチャネルＭＯＳトラン
ジスタ２０２により接点２００に低電位ＧＮＤ（グラン
ド電位）である第二の電位を与える。
１０４でＰチャネルＭＯＳトランジスタ２０１により接
点２００に高電位Ｖｃｃである第一の電位を与える。ま
た、第二の初期化信号１０５でＮチャネルＭＯＳトラン
ジスタ２０２により接点２００に低電位ＧＮＤ（グラン
ド電位）である第二の電位を与える。
【００３４】接点２００が第一の電位もしくは第二の電
位に確定した時点で両トランジスタ２０１，２０２はオ
フ状態となり、この確定した電位は保持・ドライバー回
路２０６のうち保持回路となるインバータＡ，Ｂからな
るフリップフロップにより保持され、ドライバー回路と
なるインバータＣにより出力信号２０７をドライブす
る。
位に確定した時点で両トランジスタ２０１，２０２はオ
フ状態となり、この確定した電位は保持・ドライバー回
路２０６のうち保持回路となるインバータＡ，Ｂからな
るフリップフロップにより保持され、ドライバー回路と
なるインバータＣにより出力信号２０７をドライブす
る。
【００３５】このように接点２００が第一の電位もしく
は第二の電位に確定した時点で両トランジスタ２０１，
２０２はオフ状態になっているから不必要な電流経路は
形成されず不必要な電流は発生しない。
は第二の電位に確定した時点で両トランジスタ２０１，
２０２はオフ状態になっているから不必要な電流経路は
形成されず不必要な電流は発生しない。
【００３６】次に図２に図３および図４を参照してこの
実施の形態の動作を説明する。
実施の形態の動作を説明する。
【００３７】本実施の形態のヒューズ回路は、デバイス
の動作モード設定時等の初期設定時に初期設定信号によ
りヒューズ回路初期化信号を発生させヒューズ回路のプ
ログラミング値を確定させる。シンクロナスＤＲＡＭの
場合を例に説明する。
の動作モード設定時等の初期設定時に初期設定信号によ
りヒューズ回路初期化信号を発生させヒューズ回路のプ
ログラミング値を確定させる。シンクロナスＤＲＡＭの
場合を例に説明する。
【００３８】図３はシンクロナスＤＲＡＭの動作モード
設定回路の構成図である。シンクロナスＤＲＡＭでは入
力されるシステムクロック信号ＣＬＫの立ち上がりに同
期してコマンド信号ＲＡＳＢ，ＣＡＳＢ，ＷＥＢ，ＣＳ
Ｂの信号レベルを取り込み、信号レベルの組み合わせに
より入力されたコマンドを識別しデバイスを動作させ
る。
設定回路の構成図である。シンクロナスＤＲＡＭでは入
力されるシステムクロック信号ＣＬＫの立ち上がりに同
期してコマンド信号ＲＡＳＢ，ＣＡＳＢ，ＷＥＢ，ＣＳ
Ｂの信号レベルを取り込み、信号レベルの組み合わせに
より入力されたコマンドを識別しデバイスを動作させ
る。
【００３９】図３に示すシンクロナスＤＲＡＭ３２０
は、ＣＬＫを受けてクロック信号３０４を発生する内部
クロック信号生成回路３０５と、入力されたコマンド信
号をデコードし、動作モード設定信号３０１を発生させ
るコマンドデコーダ回路３００と、動作モード設定信号
３０１を入力する動作モード設定回路３０２およびヒュ
ーズ回路初期化信号発生回路３０３を有して構成され、
このヒューズ回路初期化信号発生回路３０３から図１，
図２で示した第一および第二の初期化信号１０４，１０
５が出力される。尚、ここでは他のコマンドに対応する
信号は省略している。
は、ＣＬＫを受けてクロック信号３０４を発生する内部
クロック信号生成回路３０５と、入力されたコマンド信
号をデコードし、動作モード設定信号３０１を発生させ
るコマンドデコーダ回路３００と、動作モード設定信号
３０１を入力する動作モード設定回路３０２およびヒュ
ーズ回路初期化信号発生回路３０３を有して構成され、
このヒューズ回路初期化信号発生回路３０３から図１，
図２で示した第一および第二の初期化信号１０４，１０
５が出力される。尚、ここでは他のコマンドに対応する
信号は省略している。
【００４０】図４にタイミングチャートをしめす。動作
モード設定はモードレジスターセットと呼ばれており、
図中ではＭＲＳと表記している。
モード設定はモードレジスターセットと呼ばれており、
図中ではＭＲＳと表記している。
【００４１】動作モード設定信号３０１によりヒューズ
回路初期化信号発生回路３０３で第一の初期化信号１０
４を発生する。第一の初期化信号１０４のＬＯＷレベル
入力によりＰチャネルＭＯＳトランジスタ２０１がオン
し接点２００がＨＩＧＨレベルとなる。
回路初期化信号発生回路３０３で第一の初期化信号１０
４を発生する。第一の初期化信号１０４のＬＯＷレベル
入力によりＰチャネルＭＯＳトランジスタ２０１がオン
し接点２００がＨＩＧＨレベルとなる。
【００４２】第一の初期化信号１０４がＨＩＧＨレベル
にリセットされると、続いて第二の初期化信号１０５が
発生される。第二の初期化信号１０５のＨＩＧＨレベル
入力によりＮチャネルＭＯＳトランジスタ２０２がオン
する。
にリセットされると、続いて第二の初期化信号１０５が
発生される。第二の初期化信号１０５のＨＩＧＨレベル
入力によりＮチャネルＭＯＳトランジスタ２０２がオン
する。
【００４３】ここで多結晶シリコンのヒューズ素子２０
３がレーザ光で切断されている場合は、接点２００のレ
ベルはＨＩＧＨのまま保持される。
３がレーザ光で切断されている場合は、接点２００のレ
ベルはＨＩＧＨのまま保持される。
【００４４】一方、ヒューズ素子１０３がレーザ光で切
断されていない場合は、接点２００のレベルはＬＯＷと
なる。
断されていない場合は、接点２００のレベルはＬＯＷと
なる。
【００４５】その後、第二の初期化信号１０５はＬＯＷ
レベルにリセットされるからＮチャネルＭＯＳトランジ
スタ２０２はオフ状態となり、第１の初期化信号１０４
はＨＩＧＨレベルにリセットされているからＰチャネル
ＭＯＳトランジスタ２０１はもオフ状態を続けている。
レベルにリセットされるからＮチャネルＭＯＳトランジ
スタ２０２はオフ状態となり、第１の初期化信号１０４
はＨＩＧＨレベルにリセットされているからＰチャネル
ＭＯＳトランジスタ２０１はもオフ状態を続けている。
【００４６】以上のように、ヒューズ素子をレーザで切
断するか否かによりプログラミングされた値は確定され
ラッチ回路２０６に保持され、信号１０７として出力さ
れる。
断するか否かによりプログラミングされた値は確定され
ラッチ回路２０６に保持され、信号１０７として出力さ
れる。
【００４７】図５は図２の実施の形態にたいしてプログ
ラミング値の極性を逆にした場合である。尚、図５にお
いて図２と同一もしくは類似の箇所は同じ符号を付して
あるから重複する説明は省略する。
ラミング値の極性を逆にした場合である。尚、図５にお
いて図２と同一もしくは類似の箇所は同じ符号を付して
あるから重複する説明は省略する。
【００４８】図５では第一の初期化信号１０４はＨＩＧ
Ｈレベルで与えられ、第二の初期化信号１０５はＬＯＷ
レベルで与えられ、ヒューズ素子２０３が切断されてい
る場合は接点５００はＬＯＷレベルに確定されて出力信
号５０７はＬＯＷレベルとなり、ヒューズ素子２０３が
切断されていない場合は接点５００はＨＩＧＨレベルに
確定されて出力信号５０７はＨＩＧＨレベルとなり、次
に本発明のヒューズ回路をカラムリダンダンシー回路に
適用した場合の実施の形態を説明する。
Ｈレベルで与えられ、第二の初期化信号１０５はＬＯＷ
レベルで与えられ、ヒューズ素子２０３が切断されてい
る場合は接点５００はＬＯＷレベルに確定されて出力信
号５０７はＬＯＷレベルとなり、ヒューズ素子２０３が
切断されていない場合は接点５００はＨＩＧＨレベルに
確定されて出力信号５０７はＨＩＧＨレベルとなり、次
に本発明のヒューズ回路をカラムリダンダンシー回路に
適用した場合の実施の形態を説明する。
【００４９】図６は本発明のヒューズ回路をカラムリダ
ンダンシー回路に適用したシンクロナスＤＲＡＭの全体
構成図である。
ンダンシー回路に適用したシンクロナスＤＲＡＭの全体
構成図である。
【００５０】ここには図３を用いて説明したコマンドデ
コーダ回路、ヒューズ回路初期化信号発生回路等も含ま
れる。第一の初期化信号１０４および第二の初期化信号
１０５はヒューズ回路を含むカラムリダンダンシー回路
１（６０３），２（６０４）に入力される。
コーダ回路、ヒューズ回路初期化信号発生回路等も含ま
れる。第一の初期化信号１０４および第二の初期化信号
１０５はヒューズ回路を含むカラムリダンダンシー回路
１（６０３），２（６０４）に入力される。
【００５１】これらのカラムリダンダンシー回路６０
３，６０４はアドレスバッファ回路６００により取り込
まれたカラムアドレス信号６０２（Ｙ０〜Ｙｉ）が被置
換アドレスであるかどうかを判定し被置換アドレスと一
致した場合には置換信号６０５，６０６を発生しカラム
デコーダによるメモリセルデータの選択を無効とし、そ
れぞれの冗長メモリセル６１０，６１１のデータを選択
する。図７にカラムリダンダンシー回路１（６０３）の
構成図を示す。アドレス信号Ｙ０〜Ｙｉはアドレスプロ
グラミングヒューズ回路７００−０〜７００−ｉに取り
込まれる。
３，６０４はアドレスバッファ回路６００により取り込
まれたカラムアドレス信号６０２（Ｙ０〜Ｙｉ）が被置
換アドレスであるかどうかを判定し被置換アドレスと一
致した場合には置換信号６０５，６０６を発生しカラム
デコーダによるメモリセルデータの選択を無効とし、そ
れぞれの冗長メモリセル６１０，６１１のデータを選択
する。図７にカラムリダンダンシー回路１（６０３）の
構成図を示す。アドレス信号Ｙ０〜Ｙｉはアドレスプロ
グラミングヒューズ回路７００−０〜７００−ｉに取り
込まれる。
【００５２】アドレスプログラミングヒューズ回路では
アドレスの論理値をヒューズトリミングによりプログラ
ミングし、入力したアドレス信号Ｙｉがプログラミング
された論理値と一致すると出力７０３−０〜７０３−ｉ
はＨＩＧＨとなる。
アドレスの論理値をヒューズトリミングによりプログラ
ミングし、入力したアドレス信号Ｙｉがプログラミング
された論理値と一致すると出力７０３−０〜７０３−ｉ
はＨＩＧＨとなる。
【００５３】カラムリダンダンシーイネーブルヒューズ
回路７０１においてラムリダンダンシーを使用する場合
にヒューズを切断しイネーブル信号７０４をＨＩＧＨと
する。これらの出力信号７０３−０〜７０３−ｉ，７０
４はＡＮＤゲート７０２に入力され、アドレス信号がす
べてプログラミング値と一致して、カラムリダンダンシ
ーイネーブル信号７０４がＨＩＧＨである場合に置換信
号６０５をＨＩＧＨとする。図８はカラムリダンダンシ
ー回路２（６０４）の構成図であり、図７と同様に動作
する。すなわち、アドレス信号Ｙ０〜Ｙｉはアドレスプ
ログラミングヒューズ回路８００−０〜８００−ｉに取
り込まれる。
回路７０１においてラムリダンダンシーを使用する場合
にヒューズを切断しイネーブル信号７０４をＨＩＧＨと
する。これらの出力信号７０３−０〜７０３−ｉ，７０
４はＡＮＤゲート７０２に入力され、アドレス信号がす
べてプログラミング値と一致して、カラムリダンダンシ
ーイネーブル信号７０４がＨＩＧＨである場合に置換信
号６０５をＨＩＧＨとする。図８はカラムリダンダンシ
ー回路２（６０４）の構成図であり、図７と同様に動作
する。すなわち、アドレス信号Ｙ０〜Ｙｉはアドレスプ
ログラミングヒューズ回路８００−０〜８００−ｉに取
り込まれる。
【００５４】アドレスプログラミングヒューズ回路では
アドレスの論理値をヒューズトリミングによりプログラ
ミングし、入力したアドレス信号Ｙｉがプログラミング
された論理値と一致すると出力８０３−０〜８０３−ｉ
はＨＩＧＨとなる。
アドレスの論理値をヒューズトリミングによりプログラ
ミングし、入力したアドレス信号Ｙｉがプログラミング
された論理値と一致すると出力８０３−０〜８０３−ｉ
はＨＩＧＨとなる。
【００５５】カラムリダンダンシーイネーブルヒューズ
回路８０１においてラムリダンダンシーを使用する場合
にヒューズを切断しイネーブル信号８０４をＨＩＧＨと
する。これらの出力信号８０３−０〜８０３−ｉ，８０
４はＡＮＤゲート８０２に入力され、アドレス信号がす
べてプログラミング値と一致して、カラムリダンダンシ
ーイネーブル信号８０４がＨＩＧＨである場合に置換信
号６０６をＨＩＧＨとする。図９はアドレスプログラミ
ングヒューズ回路９００（図７の７００−０〜７００−
ｉ，図８の８００−０〜８００ｉ）の回路図である。
回路８０１においてラムリダンダンシーを使用する場合
にヒューズを切断しイネーブル信号８０４をＨＩＧＨと
する。これらの出力信号８０３−０〜８０３−ｉ，８０
４はＡＮＤゲート８０２に入力され、アドレス信号がす
べてプログラミング値と一致して、カラムリダンダンシ
ーイネーブル信号８０４がＨＩＧＨである場合に置換信
号６０６をＨＩＧＨとする。図９はアドレスプログラミ
ングヒューズ回路９００（図７の７００−０〜７００−
ｉ，図８の８００−０〜８００ｉ）の回路図である。
【００５６】先に説明した図２と同様のヒューズ回路を
用いている。
用いている。
【００５７】アドレスプログラミングヒューズ回路はヒ
ューズ回路とトランスファーゲート回路で構成されるヒ
ューズ回路は前述したように初期化信号１０４，１０５
によりプログラミング値が確定されている。
ューズ回路とトランスファーゲート回路で構成されるヒ
ューズ回路は前述したように初期化信号１０４，１０５
によりプログラミング値が確定されている。
【００５８】ＰチャネルＭＯＳトランジスタ９０５とＮ
チャネルＭＯＳトランジスタ９０６のゲートにヒューズ
回路の出力信号２０７が入力され、ＮチャネルＭＯＳト
ランジスタ９０２とＰチャネルＭＯＳトランジスタ９０
３のゲートにヒューズ回路の出力信号２０７の反転信号
が入力される。
チャネルＭＯＳトランジスタ９０６のゲートにヒューズ
回路の出力信号２０７が入力され、ＮチャネルＭＯＳト
ランジスタ９０２とＰチャネルＭＯＳトランジスタ９０
３のゲートにヒューズ回路の出力信号２０７の反転信号
が入力される。
【００５９】したがってヒューズ未切断時にはヒューズ
回路出力２０７はＬＯＷであるから、Ｎチャネルトラン
スファーゲート９０２がオン、Ｐチャネルトランスファ
ーゲート９０３がオフしておりＹｉが１にプログラミン
グされる。すなわちＹｉがＨＩＧＨの時、アドレスプロ
グラミング回路の出力信号９０４（図７の７０３−０〜
７０３−ｉ，図８の８０３−０〜８０３ｉ）がＨＩＧＨ
となる。
回路出力２０７はＬＯＷであるから、Ｎチャネルトラン
スファーゲート９０２がオン、Ｐチャネルトランスファ
ーゲート９０３がオフしておりＹｉが１にプログラミン
グされる。すなわちＹｉがＨＩＧＨの時、アドレスプロ
グラミング回路の出力信号９０４（図７の７０３−０〜
７０３−ｉ，図８の８０３−０〜８０３ｉ）がＨＩＧＨ
となる。
【００６０】ヒューズ切断時にはヒューズ回路の出力信
号２０７はＨＩＧＨであるから、Ｎチャネルトランスフ
ァーゲート９０２がオフ、Ｐチャネルトランスファーゲ
ート９０３がオンしておりＹｉが０にプログラミングさ
れる。すなわちＹｉがＬＯＷの時、アドレスプログラミ
ングヒューズ回路の出力９０４がＨＩＧＨとなる。
号２０７はＨＩＧＨであるから、Ｎチャネルトランスフ
ァーゲート９０２がオフ、Ｐチャネルトランスファーゲ
ート９０３がオンしておりＹｉが０にプログラミングさ
れる。すなわちＹｉがＬＯＷの時、アドレスプログラミ
ングヒューズ回路の出力９０４がＨＩＧＨとなる。
【００６１】図１０はカラムリダンダンシーイネーブル
ヒューズ回路１０００（図７の７０１，図８の８０１）
の回路図である。
ヒューズ回路１０００（図７の７０１，図８の８０１）
の回路図である。
【００６２】先に説明した図２と同様のヒューズ回路を
用いている。
用いている。
【００６３】カラムリダンダンシーイネーブルヒューズ
回路はヒューズ回路で構成され、初期化信号１０４，１
０５によりプログラミング値が確定される。ヒューズ未
切断時には出力信号１００１はＬＯＷとなっており、切
断時にはＨＩＧＨとなりカラムリダンダンシー回路がイ
ネーブルとなる。
回路はヒューズ回路で構成され、初期化信号１０４，１
０５によりプログラミング値が確定される。ヒューズ未
切断時には出力信号１００１はＬＯＷとなっており、切
断時にはＨＩＧＨとなりカラムリダンダンシー回路がイ
ネーブルとなる。
【００６４】図１１はこの冗長デコード回路に関する実
施の形態のタイミングチャートである。
施の形態のタイミングチャートである。
【００６５】図６における信号６３０はリードコマンド
信号であり、図１１でＲＥＡＤと表記されているのはリ
ードコマンドの入力を示す。リードコマンド入力時には
カラムアドレス信号が取り込まれ対応するメモリセルデ
ータが選択されて読み出される。
信号であり、図１１でＲＥＡＤと表記されているのはリ
ードコマンドの入力を示す。リードコマンド入力時には
カラムアドレス信号が取り込まれ対応するメモリセルデ
ータが選択されて読み出される。
【００６６】リードコマンド信号６３０はアドレスバッ
ファ回路６００に入力しカラムアドレス信号Ｙ０〜Ｙｉ
を生成する。カラムアドレス信号はカラムリダンダンシ
ー回路１（６０３）に入力しアドレスがプログラミング
された被置換アドレスと一致するか判定される。
ファ回路６００に入力しカラムアドレス信号Ｙ０〜Ｙｉ
を生成する。カラムアドレス信号はカラムリダンダンシ
ー回路１（６０３）に入力しアドレスがプログラミング
された被置換アドレスと一致するか判定される。
【００６７】一致する場合でカラムリダンダンシー回路
がイネーブルとなっている場合には、図１１に示すよう
に、置換信号６０５がＨＩＧＨとなる。一致しない場合
には置換信号６０５がＬＯＷとなる。以上が本実施の形
態の通常動作時の説明である。次に本実施の形態で置換
のためのヒューズプログラミングを行なう前に冗長メモ
リセルに欠陥がないかどうかを試験することを可能とす
る例を説明する。
がイネーブルとなっている場合には、図１１に示すよう
に、置換信号６０５がＨＩＧＨとなる。一致しない場合
には置換信号６０５がＬＯＷとなる。以上が本実施の形
態の通常動作時の説明である。次に本実施の形態で置換
のためのヒューズプログラミングを行なう前に冗長メモ
リセルに欠陥がないかどうかを試験することを可能とす
る例を説明する。
【００６８】図１２，図１３は本実施の形態におけるア
ドレスプログラミングヒューズ回路１２００，１３００
の回路図である。
ドレスプログラミングヒューズ回路１２００，１３００
の回路図である。
【００６９】図１２におけるアドレスプログラミングヒ
ューズ回路１２００はカラムリダンダンシー回路１のカ
ラムアドレスＹ０のプログラミング回路である。
ューズ回路１２００はカラムリダンダンシー回路１のカ
ラムアドレスＹ０のプログラミング回路である。
【００７０】ＰチャネルＭＯＳトランジスタ１２０５と
ＮチャネルＭＯＳトランジスタ１２０６のゲートにヒュ
ーズ回路の出力信号２０７が入力され、ＮチャネルＭＯ
Ｓトランジスタ１２０２とＰチャネルＭＯＳトランジス
タ１２０３のゲートにヒューズ回路の出力信号２０７の
反転信号が入力される。
ＮチャネルＭＯＳトランジスタ１２０６のゲートにヒュ
ーズ回路の出力信号２０７が入力され、ＮチャネルＭＯ
Ｓトランジスタ１２０２とＰチャネルＭＯＳトランジス
タ１２０３のゲートにヒューズ回路の出力信号２０７の
反転信号が入力される。
【００７１】したがってヒューズ切断時にはヒューズ回
路の出力信号２０７はＨＩＧＨであるから、Ｎチャネル
トランスファーゲート１２０２がオフ、Ｐチャネルトラ
ンスファーゲート１２０３がオンしておりＹ０が０にプ
ログラミングされてその出力信号１２０４が得られる。
路の出力信号２０７はＨＩＧＨであるから、Ｎチャネル
トランスファーゲート１２０２がオフ、Ｐチャネルトラ
ンスファーゲート１２０３がオンしておりＹ０が０にプ
ログラミングされてその出力信号１２０４が得られる。
【００７２】図１３におけるアドレスプログラミングヒ
ューズ回路１３００はカラムリダンダンシー回路２のカ
ラムアドレスＹ０のプログラミング回路である。
ューズ回路１３００はカラムリダンダンシー回路２のカ
ラムアドレスＹ０のプログラミング回路である。
【００７３】ＰチャネルＭＯＳトランジスタ１３０５と
ＮチャネルＭＯＳトランジスタ１３０６のゲートにヒュ
ーズ回路の出力信号２０７が入力され、ＮチャネルＭＯ
Ｓトランジスタ１３０２とＰチャネルＭＯＳトランジス
タ１３０３のゲートにヒューズ回路の出力信号２０７の
反転信号が入力される。
ＮチャネルＭＯＳトランジスタ１３０６のゲートにヒュ
ーズ回路の出力信号２０７が入力され、ＮチャネルＭＯ
Ｓトランジスタ１３０２とＰチャネルＭＯＳトランジス
タ１３０３のゲートにヒューズ回路の出力信号２０７の
反転信号が入力される。
【００７４】したがってヒューズ切断時にはヒューズ回
路の出力信号２０７はＨＩＧＨでＮチャネルトランスフ
ァーゲート１３０２がオフ、Ｐチャネルトランスファー
ゲート１３０３がオンしており、Ｙ０が１にプログラミ
ングされてその出力信号１３０４が得られる。
路の出力信号２０７はＨＩＧＨでＮチャネルトランスフ
ァーゲート１３０２がオフ、Ｐチャネルトランスファー
ゲート１３０３がオンしており、Ｙ０が１にプログラミ
ングされてその出力信号１３０４が得られる。
【００７５】他のアドレスプログラミングヒューズ回路
７００−０〜７００−ｉおよび８００−１〜８００−ｉ
は図９の回路構成と同じとなっている。
７００−０〜７００−ｉおよび８００−１〜８００−ｉ
は図９の回路構成と同じとなっている。
【００７６】したがってヒューズ切断時にはＹ１〜Ｙｉ
が０にプログラミングされる。すなわちカラムリダンダ
ンシー回路１、２のヒューズがすべて切断された状態で
はカラムリダンダンシー回路１はカラムアドレスが”
０”にカラムリダンダンシー回路１はカラムアドレス
が”１”にプログラミングされるよう設定される。
が０にプログラミングされる。すなわちカラムリダンダ
ンシー回路１、２のヒューズがすべて切断された状態で
はカラムリダンダンシー回路１はカラムアドレスが”
０”にカラムリダンダンシー回路１はカラムアドレス
が”１”にプログラミングされるよう設定される。
【００７７】冗長メモリセルに欠陥がないかどうかの試
験は所定のテストモードにエントリーすることにより行
なう。通常テストモードのエントリーは前述したモード
レジスターセット時に特定のアドレス値を入力すること
により設定される。
験は所定のテストモードにエントリーすることにより行
なう。通常テストモードのエントリーは前述したモード
レジスターセット時に特定のアドレス値を入力すること
により設定される。
【００７８】図１４に本テストモードのエントリー時の
タイミングチャートを示す。図中のＭＲＳ（ＴＥＳＴ）
はテストモード設定のためのモードレジスタセットのコ
マンド入力を示す。ここではアドレス値の入力は省略し
ている。
タイミングチャートを示す。図中のＭＲＳ（ＴＥＳＴ）
はテストモード設定のためのモードレジスタセットのコ
マンド入力を示す。ここではアドレス値の入力は省略し
ている。
【００７９】冗長メモリセル試験のテストモードにエン
トリーすると第一の初期化信号１０４のみが発生する。
ここでは通常の初期化時のように第二の初期化信号１０
５は発生させない。
トリーすると第一の初期化信号１０４のみが発生する。
ここでは通常の初期化時のように第二の初期化信号１０
５は発生させない。
【００８０】従ってヒューズ回路のプログラミング接点
（図２の接点２００に対応する接点）はすべてヒューズ
素子が切断、未切断にかかわらず第一の電位に確定され
る。すなわちヒューズ素子がすべて切断された状態に初
期化されることになる。
（図２の接点２００に対応する接点）はすべてヒューズ
素子が切断、未切断にかかわらず第一の電位に確定され
る。すなわちヒューズ素子がすべて切断された状態に初
期化されることになる。
【００８１】従って前述したようにヒューズがすべて切
断された状態ではカラムリダンダンシー回路１はカラム
アドレスが”０”にカラムリダンダンシー回路１はカラ
ムアドレスが”１”にプログラミングされるよう設定さ
れているため、リードコマンド入力時にそれぞれ０，１
のカラムアドレスを入力すればそれぞれ冗長メモリセル
（カラム１）６１０、冗長メモリセル（カラム２）６１
１（図６）のデータを読み出し試験を行なう事ができ
る。
断された状態ではカラムリダンダンシー回路１はカラム
アドレスが”０”にカラムリダンダンシー回路１はカラ
ムアドレスが”１”にプログラミングされるよう設定さ
れているため、リードコマンド入力時にそれぞれ０，１
のカラムアドレスを入力すればそれぞれ冗長メモリセル
（カラム１）６１０、冗長メモリセル（カラム２）６１
１（図６）のデータを読み出し試験を行なう事ができ
る。
【００８２】図１５にタイミングチャートを示す。一回
目のリードコマンド入力時にはカラムアドレスの”０”
が入力されカラムリダンダンシー回路１（６０３）の設
定値と一致し、置換信号６０５がＨＩＧＨとなり冗長メ
モリセル（カラム１）６１０がアクセスされる。
目のリードコマンド入力時にはカラムアドレスの”０”
が入力されカラムリダンダンシー回路１（６０３）の設
定値と一致し、置換信号６０５がＨＩＧＨとなり冗長メ
モリセル（カラム１）６１０がアクセスされる。
【００８３】二回目のリードコマンド入力時にはカラム
アドレスの”１”が入力されカラムリダンダンシー回路
２（６０４）の設定値と一致し、置換信号６０６がＨＩ
ＧＨとなり冗長メモリセル（カラム２）６１１がアクセ
スされる。本実施の形態は複数のリダンダンシー回路で
それぞれのヒューズ切断時のアドレスプログラム値が異
なるようあらかじめ論理構成させる事と、冗長メモリセ
ル試験のテストモードにエントリーすると第一の初期化
信号１０４のみが発生し試験対象のヒューズ素子が切断
された状態に初期化されることを特徴とする。図１６に
ヒューズ素子の切断、未切断にかかわらずテストモード
のエントリーによりプログラミング接点（図中１００）
のレベルを自由に確定する手段を示す。本実施の形態で
は、ヒューズ回路に第三の電位供給回路１６００を付加
しテストモードエントリー時のみ第三の初期化信号１６
０１を発生させプログラミング接点１００に所望の電位
を供給する。本実施の形態ではヒューズ素子未切断時の
状態にも初期化することが可能となる。
アドレスの”１”が入力されカラムリダンダンシー回路
２（６０４）の設定値と一致し、置換信号６０６がＨＩ
ＧＨとなり冗長メモリセル（カラム２）６１１がアクセ
スされる。本実施の形態は複数のリダンダンシー回路で
それぞれのヒューズ切断時のアドレスプログラム値が異
なるようあらかじめ論理構成させる事と、冗長メモリセ
ル試験のテストモードにエントリーすると第一の初期化
信号１０４のみが発生し試験対象のヒューズ素子が切断
された状態に初期化されることを特徴とする。図１６に
ヒューズ素子の切断、未切断にかかわらずテストモード
のエントリーによりプログラミング接点（図中１００）
のレベルを自由に確定する手段を示す。本実施の形態で
は、ヒューズ回路に第三の電位供給回路１６００を付加
しテストモードエントリー時のみ第三の初期化信号１６
０１を発生させプログラミング接点１００に所望の電位
を供給する。本実施の形態ではヒューズ素子未切断時の
状態にも初期化することが可能となる。
【００８４】図１７に図１６に示す実施の形態をＭＯＳ
トランジスタで構成した例を示す回路図を示す。
トランジスタで構成した例を示す回路図を示す。
【００８５】第三の初期化信号１７０１のＨＩＧＨ入力
によりＮチャネルＭＯＳトランジスタ１７００がオンし
て接点２００に接地レベルを与えヒューズ素子２０３が
未切断時のレベルに確定させる。 本実施の形態と前述
の実施の形態を組み合わせることによりヒューズ素子の
切断、未切断のさまざまな組み合わせ状態の試験が可能
となる。
によりＮチャネルＭＯＳトランジスタ１７００がオンし
て接点２００に接地レベルを与えヒューズ素子２０３が
未切断時のレベルに確定させる。 本実施の形態と前述
の実施の形態を組み合わせることによりヒューズ素子の
切断、未切断のさまざまな組み合わせ状態の試験が可能
となる。
【００８６】
【発明の効果】本発明のヒューズ回路ではプログラミン
グ値のラッチ接点に対して電位確定のための２値の電位
供給をデバイスの初期設定時に時分割に一定時間のみ行
なう。したがって定常的には不必要な電流経路が存在し
ない。これによりヒューズ素子のレーザによる切断時の
切れ残りによる不必要な微少電流が発生せず、スタンバ
イ電流の増加もないという効果がある。また、デバイス
の初期設定時に初期化動作を行なうため確実に初期化が
正常に行われるという効果がある。
グ値のラッチ接点に対して電位確定のための２値の電位
供給をデバイスの初期設定時に時分割に一定時間のみ行
なう。したがって定常的には不必要な電流経路が存在し
ない。これによりヒューズ素子のレーザによる切断時の
切れ残りによる不必要な微少電流が発生せず、スタンバ
イ電流の増加もないという効果がある。また、デバイス
の初期設定時に初期化動作を行なうため確実に初期化が
正常に行われるという効果がある。
【図１】本発明の実施の形態のヒューズ回路を示すブロ
ック図である。
ック図である。
【図２】本発明のヒューズ回路をＭＯＳトランジスタで
構成した実施の形態を示す回路図である。
構成した実施の形態を示す回路図である。
【図３】本発明の実施の形態のシンクロナスＤＲＡＭを
示すブロック図である。
示すブロック図である。
【図４】図２および図３の動作を示すタイミングチャー
トである。
トである。
【図５】本発明のヒューズ回路をＭＯＳトランジスタで
構成した他の実施の形態を示す回路図である。
構成した他の実施の形態を示す回路図である。
【図６】本発明のヒューズ回路をカラムリダンダンシー
回路に適用した実施の形態のシンクロナスＤＲＡＭの全
体を示す構成図である。
回路に適用した実施の形態のシンクロナスＤＲＡＭの全
体を示す構成図である。
【図７】図６のカラムリダンダンシー回路１の構成を示
す図である。
す図である。
【図８】図６のカラムリダンダンシー回路２の構成を示
す図である。
す図である。
【図９】図７および図８におけるアドレスプログラミン
グヒューズ回路を示す回路図である。
グヒューズ回路を示す回路図である。
【図１０】図７および図８におけるカラムリダンダンシ
ーイネーブルヒューズ回路を示す回路図である。
ーイネーブルヒューズ回路を示す回路図である。
【図１１】冗長デコード回路に関する実施の形態のタイ
ミングチャートである。
ミングチャートである。
【図１２】冗長メモリセルにおける欠陥の有無の試験を
説明するための実施の形態のアドレスプログラミングヒ
ューズ回路を示す回路図である。
説明するための実施の形態のアドレスプログラミングヒ
ューズ回路を示す回路図である。
【図１３】冗長メモリセルにおける欠陥の有無の試験を
説明するための実施の形態のアドレスプログラミングヒ
ューズ回路を示す回路図である。
説明するための実施の形態のアドレスプログラミングヒ
ューズ回路を示す回路図である。
【図１４】冗長メモリセルにおける欠陥の有無の試験に
おける実施の形態のテストモードを示すタイミングチャ
ートである。
おける実施の形態のテストモードを示すタイミングチャ
ートである。
【図１５】リードコマンド信号により置換信号が発生す
る動作を示すタイミングチャートである。
る動作を示すタイミングチャートである。
【図１６】テストモードにおいてプログラミング接点の
レベルを自由に確定することが出来る実施の形態を示す
ブロック図である。
レベルを自由に確定することが出来る実施の形態を示す
ブロック図である。
【図１７】図１６をＭＯＳトランジスタで構成した実施
の形態を示す回路図である。
の形態を示す回路図である。
【図１８】従来技術のヒューズ回路を示す回路図であ
る。
る。
【図１９】他の従来技術のヒューズ回路を示す回路図で
ある。
ある。
【図２０】別の従来技術のヒューズ回路を示す回路図で
ある。
ある。
【図２１】図２０の回路において、電源印加時の信号波
形を示す図である。
形を示す図である。
【図２２】図２０の回路において、電源印加が非常にゆ
っくり行われた場合の信号波形を示す図である。
っくり行われた場合の信号波形を示す図である。
１００，２００，５００ 接点
１０１ 第一の電位供給回路
１０２ 第二の電位供給回路
１０３，２０３ ヒューズ素子
１０４ 第一の初期化信号
１０５ 第二の初期化信号
１０６，２０６ 保持・ドライバー回路
１０７，２０７，５０７ 出力信号
２０１ ＰチャネルＭＯＳトランジスタ
２０２ ＮチャネルＭＯＳトランジスタ
３００ コマンドデコーダ回路
３０１ 動作モード設定信号
３０２ 動作モード設定回路
３０３ ヒューズ回路初期化信号発生回路
３０４ クロック信号
３０５ 内部クロック信号生成回路
３２０ シンクロナスＤＲＡＭ
６００ アドレスバッファ回路
６０１ ロウアドレス信号
６０２ カラムアドレス信号
６０３，６０４ カラムリダンダンシー回路
６０５，６０６ 置換信号
６０７ カラムデコーダ
６０８ ロウデコーダ
６０９ メモリセル
６１０，６１１ 冗長メモリセル
６２０ シンクロナスＤＲＡＭ
６３０ リードコマンド信号
７００−０〜７００−ｉ，８００−０〜８００−ｉ
アドレスプログラミングヒューズ回路 ７０１，８０１ カラムリダンダンシーイネーブルヒ
ューズ回路 ７０２，８０２ ＡＮＤゲート ７０３−０〜７０３ｉ，８０３−０〜８０３ｉ 出力
信号 ７０４，８０４ イネーブル信号 ９００ アドレスプログラミングヒューズ回路 ９０２，９０６，１２０２，１２０６，１３０２，１３
０６ ＮチャネルＭＯＳトランジスタ ９０３，９０５，１２０３，１２０５，１３０３，１３
０５ ＰチャネルＭＯＳトランジスタ ９０４ アドレスプログラミング回路の出力信号 １０００ カラムリダンダンシーイネーブルヒューズ
回路 １００１ 出力イネーブル信号 １２００，１３００ アドレスプログラミングヒュー
ズ回路 １２０４，１３０４ プログラミングされた出力信号 １６００ 第三の電位供給回路 １６０１ 第三の初期化信号 １７００ ＮチャネルＭＯＳトランジスタ １８００，１８０５，１９００，１９０５ 接点 １８０１ 初期化信号 １８０２，１８０４，１９０４ ＮチャネルＭＯＳト
ランジスタ １８０３，１９０３ ヒューズ素子 １８０６，１９０６ 出力信号 １９０１ 初期化回路 １９０２ ＰチャネルＭＯＳトランジスタ １９０７ 高抵抗素子 ２０００ 外部電源検出回路 ２００１ ゲート制御回路 ２００２ ＰチャネルＭＯＳトランジスタ ２００３ ＮチャネルＭＯＳトランジスタ ２００４ ヒューズ素子 ２００５ 電源印加信号 ２００６ プリチャージ信号 ２００７ ディスチャージ信号 ２００８ 接点（電位） ２００９ ラッチ回路 ２０１０ 出力信号
アドレスプログラミングヒューズ回路 ７０１，８０１ カラムリダンダンシーイネーブルヒ
ューズ回路 ７０２，８０２ ＡＮＤゲート ７０３−０〜７０３ｉ，８０３−０〜８０３ｉ 出力
信号 ７０４，８０４ イネーブル信号 ９００ アドレスプログラミングヒューズ回路 ９０２，９０６，１２０２，１２０６，１３０２，１３
０６ ＮチャネルＭＯＳトランジスタ ９０３，９０５，１２０３，１２０５，１３０３，１３
０５ ＰチャネルＭＯＳトランジスタ ９０４ アドレスプログラミング回路の出力信号 １０００ カラムリダンダンシーイネーブルヒューズ
回路 １００１ 出力イネーブル信号 １２００，１３００ アドレスプログラミングヒュー
ズ回路 １２０４，１３０４ プログラミングされた出力信号 １６００ 第三の電位供給回路 １６０１ 第三の初期化信号 １７００ ＮチャネルＭＯＳトランジスタ １８００，１８０５，１９００，１９０５ 接点 １８０１ 初期化信号 １８０２，１８０４，１９０４ ＮチャネルＭＯＳト
ランジスタ １８０３，１９０３ ヒューズ素子 １８０６，１９０６ 出力信号 １９０１ 初期化回路 １９０２ ＰチャネルＭＯＳトランジスタ １９０７ 高抵抗素子 ２０００ 外部電源検出回路 ２００１ ゲート制御回路 ２００２ ＰチャネルＭＯＳトランジスタ ２００３ ＮチャネルＭＯＳトランジスタ ２００４ ヒューズ素子 ２００５ 電源印加信号 ２００６ プリチャージ信号 ２００７ ディスチャージ信号 ２００８ 接点（電位） ２００９ ラッチ回路 ２０１０ 出力信号
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(56)参考文献 特開 平８−321197（ＪＰ，Ａ)
特開 平５−250892（ＪＰ，Ａ)
特開 平１−165098（ＪＰ，Ａ)
特開 平10−334689（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G11C 29/00
G11C 11/401
G11C 11/413
Claims (4)
- 【請求項１】 デバイスの動作モード設定時に生成され
る第一の初期化信号を入力する第一の電位供給回路と、
デバイスの動作モード設定時に生成される第二の初期化
信号を入力する第二の電位供給回路と、前記第一の電位
供給回路と前記第二の電位供給回路間に接続されたヒュ
ーズ素子と、前記第一の電位供給回路と前記ヒューズ素
子間の接点に接続された保持・ドライバー回路とを有
し、前記第一の初期化信号で第一の電位供給装置により
前記接点に第一の電位を与え、前記第二の初期化信号で
前記第二の電位供給装置により前記接点に第二の電位を
与え、前記保持・ドライバー回路によって前記第一およ
び第二の電位のうちのいずれかに確定した前記接点の電
位を保持し且つこの電位を出力するヒューズ回路であっ
て、テストモードが設定されることにより前記第一およ
び第二の初期化信号のうち前記第一の初期化信号のみが
発生されて前記ヒューズ素子が切断された状態の動作試
験を可能にすることを特徴とするヒューズ回路。 - 【請求項２】 デバイスの動作モード設定時に生成され
る第一の初期化信号を入力する第一の電位供給回路と、
デバイスの動作モード設定時に生成される第二の初期化
信号を入力する第二の電位供給回路と、前記第一の電位
供給回路と前記第二の電位供給回路間に接続されたヒュ
ーズ素子と、前記第一の電位供給回路と前記ヒューズ素
子間の接点に接続された保持・ドライバー回路とを有
し、前記第一の初期化信号で第一の電位供給装置により
前記接点に第一の電位を与え、前記第二の初期化信号で
前記第二の電位供給装置により前記接点に第二の電位を
与え、前記保持・ドライバー回路によって前記第一およ
び第二の電位のうちのいずれかに確定した前記接点の電
位を保持し且つこの電位を出力するヒューズ回路であっ
て、前記接点に第三の電位供給回路を付加し、第三の初
期化信号により前記接点を第三の電位に初期化すること
を可能にすることを特徴とするヒューズ回路。 - 【請求項３】 請求項１又は２に記載のヒューズ回路に
より置換アドレス論理のプログラミングおよび、冗長回
路の使用、不使用のプログラミングをおこなうようにし
たことを特徴とする冗長デコーダ回路。 - 【請求項４】 複数の前記冗長デコーダ回路でそれぞれ
のヒューズ切断時、あるいは未切断のアドレスプログラ
ム値が異なるようあらかじめ論理構成させたことを特徴
とする請求項３記載の冗長デコーダ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19050798A JP3401522B2 (ja) | 1998-07-06 | 1998-07-06 | ヒューズ回路及び冗長デコーダ回路 |
| KR1019990026859A KR100321654B1 (ko) | 1998-07-06 | 1999-07-05 | 퓨즈 회로 및 용장 디코더 |
| TW088111483A TW434548B (en) | 1998-07-06 | 1999-07-05 | Fuse circuit and redundant decoder |
| US09/347,418 US6281739B1 (en) | 1998-07-06 | 1999-07-06 | Fuse circuit and redundant decoder |
| CN99109459A CN1126103C (zh) | 1998-07-06 | 1999-07-06 | 熔丝电路及冗余译码器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19050798A JP3401522B2 (ja) | 1998-07-06 | 1998-07-06 | ヒューズ回路及び冗長デコーダ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000021191A JP2000021191A (ja) | 2000-01-21 |
| JP3401522B2 true JP3401522B2 (ja) | 2003-04-28 |
Family
ID=16259250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19050798A Expired - Fee Related JP3401522B2 (ja) | 1998-07-06 | 1998-07-06 | ヒューズ回路及び冗長デコーダ回路 |
Country Status (5)
| Country | Link |
|---|---|
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| JP (1) | JP3401522B2 (ja) |
| KR (1) | KR100321654B1 (ja) |
| CN (1) | CN1126103C (ja) |
| TW (1) | TW434548B (ja) |
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|---|---|---|---|---|
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| KR100546300B1 (ko) * | 1999-10-01 | 2006-01-26 | 삼성전자주식회사 | 칩 정보 출력회로 |
| KR100317490B1 (ko) * | 1999-12-29 | 2001-12-24 | 박종섭 | 안티퓨즈 회로 |
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| ITRM20010105A1 (it) | 2001-02-27 | 2002-08-27 | Micron Technology Inc | Circuito a fusibile per una cella di memoria flash. |
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