KR200177248Y1 - 반도체 메모리의 어드레스 천이 검출회로 - Google Patents

반도체 메모리의 어드레스 천이 검출회로 Download PDF

Info

Publication number
KR200177248Y1
KR200177248Y1 KR2019940022714U KR19940022714U KR200177248Y1 KR 200177248 Y1 KR200177248 Y1 KR 200177248Y1 KR 2019940022714 U KR2019940022714 U KR 2019940022714U KR 19940022714 U KR19940022714 U KR 19940022714U KR 200177248 Y1 KR200177248 Y1 KR 200177248Y1
Authority
KR
South Korea
Prior art keywords
signal
address
address transition
delay
inversion
Prior art date
Application number
KR2019940022714U
Other languages
English (en)
Other versions
KR960012214U (ko
Inventor
안영창
Original Assignee
김영환
현대반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대반도체주식회사 filed Critical 김영환
Priority to KR2019940022714U priority Critical patent/KR200177248Y1/ko
Publication of KR960012214U publication Critical patent/KR960012214U/ko
Application granted granted Critical
Publication of KR200177248Y1 publication Critical patent/KR200177248Y1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

본 고안은 반도체 메모리의 어드레스 천이 검출회로에 관한 것으로, 입력되는 Y 어드레스신호를 제1소정시간 지연시키고 반전시켜서 제1지연신호와 제1반전신호를 만들어 내고, 상기 Y 어드레스신호를 상기 제1소정시간보다 긴 제2소정시간 지연시키고 반전시켜서 제2지연신호와 제2반전신호를 만들어 내는 지연/반전부와; 상기 제1지연신호와 상기 제2반전신호를 입력으로 하여 상기 Y 어드레스신호의 상승에지에서 제1어드레스 천이 중간 검출신호를 발생하는 제1어드레스 천이 중간 검출부와, 상기 제2지연신호와 상기 제1반전신호를 입력으로 하여 상기 Y 어드레스신호의 하강에지에서 제2어드레스 천이 중간 검출신호를 발생하는 제2어드레스 천이 중간 검출부와, 상기 제1어드레스 천이 중간 검출신호와 상기 제2어드레스 천이 중간 검출신호를 입력으로 하여 제2어드레스 천이 중간 검출신호의 상승에지에서 어드레스 천이 검출신호를 출력하는 어드레스 천이 검출부를 구비하여, Y 어드레스신호의 천이를 고속으로 검출함으로써, 반도체 메모리의 데이타 액세스 시간이 단축되도록 한 것이다.

Description

반도체 메모리의 어드레스 천이 검출회로
제1도는 종래 디램의 셀데이타 액세스 관련 타이밍도.
제2도는 종래 반도체 메모리의 어드레스 천이 검출회로도.
제3도는 본 고안에서 디램이 셀데이타 액세스 관련 타이밍도.
제4도는 본 고안 반도체 메모리의 어드레스 천이 검출회로도.
* 도면의 주요부분에 대한 부호의 설명
201 : 지연/반전부 202 : 제1어드레스 천이 중간검출부
203 : 제2어드레스 천이 중간검출부 204 : 어드레스 천이 검출부
본 고안은 반도체 메모리에 관한 것으로, 특히 디램(DRAM)과 같은 반도체 메모리에 저장되어 있는 셀데이타(cell data)에 대한 액세스시간의 단축을 위해 어드레스 천이(Address Transition)를 고속으로 검출할 수 있는 반도체 메모리의 어드레스 천이 검출회로에 관한 것이다.
제1도는 종래 반도체 메모리의 하나인 디램에 저장되어 있는 셀데이타에 대한 액세스관련 타이밍도를 보인 것으로, 제1a도와 같은 행 어드레스 스트로브신호(Row Address Strove Signal)및 X 어드레스신호(미도시)가 입력되고, 그 X 어드레스신호가 X 디코더를 통해 전달되어 해당하는 워드라인이 인에이블되면, 그 워드라인에 연결되어 있는 모든 셀(cell)에 저장되어 있는 셀데이타가 비트라인을 통해 센스증폭기(sence amplifier)에 입력된다.
그러면, 센스증폭기는 그 셀데이타와 기준비트라인의 데이타와의 데이타차를 구하고 그 데이타차를 증폭, 출력한다.
이처럼, 센스증폭기에서 데이타차가 증폭, 출력되고 나면, 반도체 메모리의 어드레스 천이 검출회로에서 열 어드레스 스트로브신호가 하이레벨에서 로우레벨로 떨어질 때까지 입력되는 어드레스신호를 제1c도의 Y 어드레스 신호(AYi)로 인식하고, 제1d도와 같은 어드레스 천이 검출신호(YATD)를 출력하며, 이에 따라 그 어드레스 천이 검출신호(YATD)의 하강에지에서 Y선택신호(Ysel)가 출력되어 셀데이타가 데이타버스로 전송되면서 셀데이타에 대한 액세스과정이 종료된다. 참고적으로, 제1f도는 행 어드레스 스트로브신호와 열 어드레스 스트로브신호로 상승에지와 하강에지가 결정되는 Y 어드레스 래치 인에이블신호(YAL)이다.
제2도는 상기 종래 반도체 메모리의 어드레스 천이 검출회로를 보인 것으로, 입력되는 Y 어드레스신호(AYi)를 제1소정시간 지연시키고 반전시켜서 제1지연신호(A1)와 제1반전신호(B1)를 만들어 내고, 상기 Y 어드레스신호(AYi)를 제2소정시간(제1소정시간보다 긴 시간임) 지연시키고 반전시켜서 제2지연신호(A2)와 제2반전신호(B2)를 만들어 내는 지연/반전부(101)와, 상기 제1, 제2지연신호(A1), (A2)와, 제1, 제2반전신호(B1), (B2)를 입력으로 하여 상기 Y 어드레스신호(AYi)의 펄스지속기간이 지난 시점에서 어드레스 천이 검출회로(YATD)를 발생하는 어드레스 천이 검출부(102)로 구성되어 있다. 여기서, 'CL1-CL3'는 커패시턴스 부하이다.
이처럼 구성된 종래 반도체 메모리의 어드레스 천이 검출회로의 작용을 살펴보면, 제1c도에 보인 바와 같이, 제1시점(t1)전까지 로우상태로 있던 Y 어드레스신호(AYi)가 제1시점(t1)에서 하이상태의 Y어드레스신호(AYi)로 되면, 이 하이상태의 Y어드레스신호(AYi)는 지연/반전부(101)의 제1, 제2인버터(I1), (I2)로 상태변화없이 지연되면서 하이상태의 제1지연신호(A1)로 변환되어서 어드레스 천이 검출부(102)의 제4피모스 트랜지스터(MP4)와 제3엔모스 트랜지스터(MN3)의 게이트단자에 인가된다.
이에따라, 제4피모스 트랜지스터(MP4)가 오프되고 제3엔모스 트랜지스터(MN3)는 온되며, 그리고 제1시점(t1) 이전에 로우상태로 있던 제2지연신호(A2)로 제4엔모스 트랜지스터(MN4)도 오프되어서 제3엔모스 트랜지스터(MN3)가 온됨에도 불구하고 제4엔모스 트랜지스터(MN4)의 소오스단자에 공급되고 있는 로우신호(Vss)가 차단되어 제2노드(B)는 이전상태인 로우상태를 유지한다.
이와 동시에, 제1시점(t1)에서 하이상태로 된 상기 Y 어드레스신호(AYi)는 지연/반전부(101)의 제1인버터(I1)로 로우상태로 반전되면서 제1반전신호(B1)로 변환되고, 이 로우상태의 제1반전신호(B1)가 어드레스 천이 검출부(102)의 제2피모스 트랜지스터(MP2)의 게이트단자와 제1엔모스 트랜지스터(MN1)의 게이트단자에 인가된다.
이에 따라, 제2피모스 트랜지스터(MP2)는 온되고 제1엔모스 트랜지스터(MN1)는 오프되며, 그리고 이전에 로우 상태로 있던 상기 로우상태의 제2지연신호(A2)가 제1피모스 트랜지스터(MP1)에 인가되어 그 제1피모스 트랜지스터(MP1)도 온됨에 따라, 그 제1피모스 트랜지스터(MP1)의 소오스단자에 공급되고 있는 하이신호(Vcc)가 제1, 제2피모스 트랜지스터(MP1), (MP2)를 통해 제1노드(A)에 전달되면서, 결국 어드레스 천이 검출부(102)에서는 제1시점(t1)에서 제1d도에 나타낸 바와같이, 하이상태의 어드레스 천이 검출신호(YATD)가 출력된다.
한편, 제2시점(t2)에서 Y 어드레스신호(AYi)가 하이상태에서 로우상태로 하강하면, 제1지연신호(A1)가 로우상태로 되므로 어드레스 천이 검출부(102)의 제4피모스 트랜지스터(MP4)는 온되고, 제3엔모스 트랜지스터(MN3)는 오프된다.
그리고, 이전에 로우상태로 있던 제2반전신호(B2)로 제3피모스 트랜지스터(MP3)가 온됨에 따라 제3피모스 트랜지스터(MP3)의 소오스단자에 공급되고 있는 하이신호(Vcc)가 온된 제3, 제4피모스 트랜지스터(MP3), (MP4)를 통해 제2노드(B)에 전달되어, 제1노드(A)의 신호상태와 무관하게 결국 어드레스 천이 검출부(102)에서는 제2시점(t2)에서도 제1d도에 나타낸 바와 같이, 하이 상태의 어드레스 천이 검출신호(YATD)가 출력되며, 일정시간이 경과하면 제2지연신호(A2)와 제2반전신호(B2)로 그러한 하이상태의 어드레스 천이 검출신호(YATD)는 로우상태로 하강한다.
이와같이, 어드레스 천이 검출부(102)에서 출력되는 어드레스 천이 검출 신호(YATD)가 로우상태로 떨어지면 Y 선택신호(Ysel)가 하이상태로 되어 셀데이타가 데이타버스로 전송되면서 셀데이타에 대한 액세스가 이루어진다.
이러한 종래 반도체 메모리의 어드레스 천이 검출회로의 문제점은, Y 어드레스신호의 펄스기간이 훨씬 지난 시점에서 어드레스 천이 검출신호가 로우상태로 하강하기 때문에 그 어드레스 천이 검출신호의 하강에지를 발생시점으로 하는 Y 선택신호가 지연되어 발생되므로 반도체 메모리의 셀데이타 액세스시간이 길어진다는 것이다.
본 고안은, 이러한 종래의 문제점을 감안하여 안출된 것으로, 고속의 반도체 메모리를 구현하기 위하여 어드레스 천이를 고속으로 검출할 수 있는 반도체 메모리의 어드레스 천이 검출회로를 제공하는 것을 목적으로 한다.
상기 목적에 따른 본 고안 반도체 메모리의 어드레스 천이 검출회로는, 입력되는 Y 어드레스신호를 제1소정시간 지연시키고 반전시켜서 제1지연신호와 제1반전신호를 만들어 내고, 상기 Y 어드레스신호를 상기 제1소정시간보다 긴 제2소정시간 지연시키고 반전시켜서 제2지연신호와 제2반전신호를 만들어 내는 지연/반전부와, 상기 제1지연신호와 상기 제2반전신호를 입력을 하여 상기 Y 어드레스신호의 상승에지에서 제1어드레스 천이 중간 검출신호를 발생하는 제1어드레스 천이 중간 검출부와, 상기 제2지연신호와 상기 제1반전신호를 입력으로 하여 상기 Y 어드레스신호의 하강에지에서 제2어드레스 천이 중간 검출신호를 발생하는 제2어드레스 천이 중간 검출부와, 상기 제1어드레스 천이 중간 검출신호와 상기 제2어드레스 천이 중간 검출신호를 입력으로 하여 제2어드레스 천이 중간 검출신호의 상승에지에서 어드레스 천이 검출신호를 출력하는 어드레스 천이 검출부로 구성된다.
이와같이 구성된 본 고안 반도체 메모리의 어드레스 천이 검출회로에 대하여 하나의 구체적인 실시예를 나타낸 제3도 및 제4도를 참조하여 본 고안의 작용 및 효과를 상세히 설명한다. 단, 종래와 동일한 부분에 대한 상세한 설명은 생략한다.
제3c도에 도시된 바와같이, 제1시점(t1) 이전에 로우상태이던 제3c도의 Y어드레스신호(AYi)가 제1시점(t1)에서 하이상태의 Y 어드레스신호(AYi)로 되면, 이 하이상태의 Y 어드레스신호(AYi)는 지연/반전부(201)의 제1, 제2인버터(I1), (I2)로 상태변화없이 지연되면서 하이상태의 제1지연신호(A1)로 변환되어서 제2어드레스 천이 중간검출부(203)의 제3피모스 트랜지스터(MP3)와 제3엔모스 트랜지스터(MN3)의 게이트단자에 인가된다.
이에따라, 그 제3피모스 트랜지스터(MP3)는 오프되고 제3엔모스 트랜지스터(MN3)는 온되어서, 제3엔모스 트랜지스터(MN3)의 소오스단자에 공급되고 있는 로우신호(Vss)가 제2노드(B)에 전달됨에 따라, 결국 제2어드레스 천이 중간검출부(203)에서는 제3e도에 나타낸 바와 같이 제1시전(t1)에서 로우상태의 제2어드레스 천이 중간 검출신호(YATD2)가 출력된다.
이와 동시에, 제1시점(t1)에서 하이상태로 된 상기 하이상태의 Y 어드레스신호(AYi)는 지연/반전부(201)의 제1인버터(I1)로 반전되어 로우상태의 제1반전신호(B1)로 변환되어서 제1어드레스 천이 중간 검출부(202)의 제1피모스 트랜지스터(MP1)와 제1엔모스 트랜지스터(MN1)의 게이트단자에 인가된다.
이에따라, 제1엔모스 트랜지스터(MN1)는 오프되고 제1피모스 트랜지스터(MP1)는 온되어서, 제1피모스 트랜지스터(MP1)의 소오스단자에 공급되고 있는 하이신호(Vcc)가 이전의 로우상태의 제2지연신호(A2)의 인가로 온된 제2피모스 트랜지스터(MP2)를 통해 제1노드(A)에 전달됨에 따라, 결국 제1어드레스 천이 중간검출부(202)에서는 제3d도에 나타낸 바와같이 제1시점(t1)에서 항상태의 제1어드레스 천이 중간 검출신호(YATD1)가 출력된다
이와같이, 제1어드레스 천이 중간 검출부(202)에서 출력된 하이상태의 제1어드레스 천이 중간 검출신호(YATD1)와, 제2어드레스 천이 중간 검출부(203)에서 출력된 로우상태의 제2어드레스 천이 중간 검출신호(YATD2)는, 어드레스 천이 발생부(204)에서 노아게이트(NR1)로 노아논리연산되어 로우신호로 되고, 낸드 게이트(ND1)로 낸드논리연산되어 하이신호로 되며, 이에따라 제5엔모스 트랜지스터(MN5)와 제5피모스 트랜지스터(MP5)가 모두 오프되어 제2시점(t2)에서는 제3f도에 나타낸 바와 같이, 로우상태의 어드레스 천이 검출신호(SATD)가 출력되어 Y 선택신호(Ysel)는 하이상태로 되지 않는다.
한편, 제3c도에 나타낸 바와같이, 하이상태이던 Y 어드레스신호(AYi)가 제2시점(t2)에서 천이하여 로우상태의 Y 어드레스신호(AYi)로 되면, 이 로우상태의 Y 어드레스신호(AYi)는 앞서와 마찬가지로 지연/반전부(201)의 제1, 제2인버터(I1), (I2)로 상태변화없이 지연되면서 로우상태의 제1지연신호(A1)로 변환되어서 제2어드레스 천이 중간 검출부(203)의 제3피모스 트랜지스터(MP3)와 제3엔모스 트랜지스터(MN3)의 게이트단자에 인가된다.
이에 따라, 그 3피모스 트랜지스터(MP3)는 온되고 제3엔모스 트랜지스터(MN3)는 오프되어서, 제3피모스 트랜지스터(MP3)의 소오스단자에 공급되고 있는 하이신호(Vcc)가 이전에 로우상태로 있던 제2반전신호(B2)로 온된 제4피모스 트랜지스터(MP4)를 통해 전달됨에 따라, 결국 제2어드레스 천이 중간 검출부(203)에서는 제3e도에 나타낸 바와같이 제2시점(t2)에서 하이상태의 제2어드레스 천이 중간 검출신호(YATD2)가 출력된다.
그리고, 제1어드레스 천이 중간 검출부(202)에서는 제3c도의 Y 어드레스신호(AYi)의 펄스지속기간이 짧음으로 인해 제2시점(t2)에서도 제1어드레스 천이 중간 검출신호(YATD1)는 이전의 하이상태를 당분간 유지한다.
이에따라, 하이상태의 제1어드레스 천이 중간 검출신호(YATD1)와 제2어드레스 천이 중간 검출신호(YATD2)는 어드레스 천이 발생부(204)에서 노아게이트(NR1)로 노아논리연산되어 로우신호로 되고 낸드게이트(ND1)로 낸드논리연산되어 로우신호로 되며, 이에따라 제5엔모스 트랜지스터(MN5)가 오프되고, 제5피모스 트랜지스터(MP5)는 온됨에 따라, 제2시점(t2)에서 제3f도에 나타낸 바와같이, 하이상태의 어드레스 천이 검출신호(SATD)가 출력되어 Y 선택신호(Ysel)가 하이상태로 된다.
이는 종래에 Y 어드레스신호(AYi)의 하강에지로부터 일정시간이 경과한 시점에서 Y 선택신호(Ysel)가 하이상태로 되는 것과는 달리, 본 고안에서는 Y 어드레스신호(AYi)의 하강에지에서 바로 Y선택신호(Ysel)가 하이상태로 되므로 그 만큼 액세스시간이 빨라진다.
이상에서 상세히 설명한 바와같이, 본 고안은, 제1, 제2어드레스 천이 중간 검출부와 어드레스 천이 검출부를 이용하여, 종래에 비해 어드레스 천이를 고속으로 검출할 수 있으므로, 그 만큼 셀데이타에 대한 엑세스시간이 단축된다는 효과가 있다.

Claims (1)

  1. 입력되는 Y 어드레스신호를 제1소정시간동안 지연시키고 반전시켜서 제1지연신호와 제1반전신호를 만들어 내고, 상기 Y 어드레스신호를 상기 제1소정시간보다 긴 제2소정시간동안 지연시키고 반전시켜서 제2지연신호와 제2반전신호를 만들어 내는 지연/반전부와, 상기 제1지연신호와 상기 제2반전신호를 입력으로 하여 상기 Y 어드레스신호의 상승에지에서 제1어드레스 천이 중간 검출신호를 발생하는 제1어드레스 천이 중간 검출부와, 상기 제2지연신호와 상기 제1반전신호를 입력으로 하여 상기 Y 어드레스신호의 하강에지에서 제2어드레스 천이 중간 검출신호를 발생하는 제2어드레스 천이 중간 검출부와, 상기 제1어드레스 천이 중간 검출신호와 상기 제2어드레스천이 중간 검출신호를 입력으로 하여 상기 제2어드레스 천이 중간 검출신호의 상승에지에서 어드레스 천이 검출신호를 출력하는 어드레스 천이 검출부를 구비한 것을 특징으로 하는 반도체 메모리의 어드레스 천이 검출회로.
KR2019940022714U 1994-09-03 1994-09-03 반도체 메모리의 어드레스 천이 검출회로 KR200177248Y1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR2019940022714U KR200177248Y1 (ko) 1994-09-03 1994-09-03 반도체 메모리의 어드레스 천이 검출회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR2019940022714U KR200177248Y1 (ko) 1994-09-03 1994-09-03 반도체 메모리의 어드레스 천이 검출회로

Publications (2)

Publication Number Publication Date
KR960012214U KR960012214U (ko) 1996-04-17
KR200177248Y1 true KR200177248Y1 (ko) 2000-04-15

Family

ID=19392390

Family Applications (1)

Application Number Title Priority Date Filing Date
KR2019940022714U KR200177248Y1 (ko) 1994-09-03 1994-09-03 반도체 메모리의 어드레스 천이 검출회로

Country Status (1)

Country Link
KR (1) KR200177248Y1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102273191B1 (ko) * 2017-09-08 2021-07-06 삼성전자주식회사 스토리지 장치 및 그것의 데이터 트레이닝 방법

Also Published As

Publication number Publication date
KR960012214U (ko) 1996-04-17

Similar Documents

Publication Publication Date Title
JP2781370B2 (ja) 半導体メモリ装置のテスト制御方法及びその回路
JP2011129237A (ja) 半導体装置及び半導体記憶装置
US5963484A (en) High speed single-ended amplifier of a latched type
JP3778381B2 (ja) 半導体メモリ装置
US4843596A (en) Semiconductor memory device with address transition detection and timing control
US6556482B2 (en) Semiconductor memory device
JP3406698B2 (ja) 半導体装置
US6122220A (en) Circuits and methods for generating internal signals for integrated circuits by dynamic inversion and resetting
US6356473B1 (en) Static random access memory (SRAM)
US10366764B2 (en) Sense amplifier for detecting data read from memory cell
JP2845264B2 (ja) セルフカットオフ型センスアンプ回路
KR100259338B1 (ko) 반도체소자의 읽기회로
JPH11191293A (ja) データ読み出し回路
JPH06333393A (ja) 高信頼性のデータ出力回路及びデータ出力方法を使用した半導体集積回路
US7995411B2 (en) Sensing and latching circuit for memory arrays
KR20000008774A (ko) 동기식 디램의 자동 프리차지 장치
KR200177248Y1 (ko) 반도체 메모리의 어드레스 천이 검출회로
JPH1031893A (ja) 半導体記憶装置
US20050128833A1 (en) Semiconductor memory device having access time control circuit
KR100422817B1 (ko) 프리차지 제어 회로
KR100200919B1 (ko) 어드레스 천이 감지기를 사용한 반도체 메모리 장치의 라이트 경로 제어회로
KR0172431B1 (ko) 저전력 소비용 반도체 메모리장치
JP2002175693A (ja) 半導体記憶装置
KR20080071815A (ko) 정적 노이즈 마진을 줄일 수 있는 반도체 메모리 장치
KR0138702B1 (ko) 라이트 인에이블신호 버퍼회로

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
REGI Registration of establishment
FPAY Annual fee payment

Payment date: 20041220

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee