JP5437658B2 - データ読出回路及び半導体記憶装置 - Google Patents

Description

本発明は、不揮発性記憶素子のデータを読出端子から読み出すデータ読出回路に関する。

従来における不揮発性記憶素子のデータを読出端子から読み出すデータ読出回路について説明する。図４は、従来のデータ読出回路を示す図である。

信号Φ１２がローに制御されると、ＰＭＯＳトランジスタ６２がオンする。不揮発性記憶素子６１にデータ１が書き込まれることによって不揮発性記憶素子６１がオンしている場合、データ読出回路はハイ（電圧ＶＰＰ）のデータを読み出す。また、不揮発性記憶素子６１にデータ０が書き込まれることによってオフしている場合、データ読出回路はロー（電圧ＶＤＤ）のデータを読み出す（例えば、特許文献１参照）。

特開２００４−２９４２６０号公報

しかし、従来の技術では、不揮発性記憶素子６１がオンしてデータ読出回路がハイ（電圧ＶＰＰ）のデータを読み出す時、常に不揮発性記憶素子６１もＰＭＯＳトランジスタ６２もオンするので、常に貫通電流が流れる。よってその分、消費電流が多くなる。

また、不揮発性記憶素子として、例えばＯＴＰ（One Time Program）素子を用いた場合、ソース・ドレイン間は常時バイアスされ、ソース・ドレイン間に電流が流れ、フローティングゲートにホットエレクトロンが注入されることにより、不揮発性記憶素子の閾値電圧の絶対値が徐々に低くなり記憶素子に保持されたデータが変わってしまう場合がある。また、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）素子を用いた場合、コントロールゲート・ドレイン間は常時バイアスされ、フローティングゲートとドレインとの間にトンネル電流が流れることにより、不揮発性記憶素子が書き込まれ、不揮発性記憶素子１３の閾値電圧の絶対値が低くなり記憶素子に保持されたデータが変わってしまう場合がある。

本発明は、上記課題に鑑みてなされ、消費電流の少なく、安定したデータ保持のできるデータ読出回路を提供する。
回路を提供する。

本発明は、上記課題を解決するため、不揮発性記憶素子のデータを読出端子から読み出すデータ読出回路において、前記データを記憶する前記不揮発性記憶素子と、前記不揮発性記憶素子と前記読出端子との間に設けられる第一スイッチと、前記読出端子と第二電源電圧供給端子との間に設けられる第二スイッチと、前記データを読み出す読出期間に、前記データを保持するラッチ回路と、を備えることを特徴とするデータ読出回路を提供する。

本発明では、ラッチ回路のデータ保持動作完了後のデータ読出期間でデータ読出回路に貫通電流が流れなくなるので、その分、データ読出回路の消費電流が少なくなる。また、ラッチ回路のデータ保持動作期間以外は不揮発性記憶素子に電圧が印加されないため、記憶素子に保持されたデータが安定する。

データ読出回路を示す図である。 データを示すタイムチャートである。 データを示すタイムチャートである。 従来のデータ読出回路を示す図である。

以下、本発明の実施形態を、図面を参照して説明する。

まず、不揮発性記憶素子のデータを読出端子から読み出すデータ読出回路の構成について説明する。図１は、データ読出回路を示す図である。

［要素］データ読出回路は、ＰＭＯＳトランジスタ１１、１２、不揮発性記憶素子１３、ＮＭＯＳトランジスタ１４、及び、ラッチ回路２１を備える。ラッチ回路２１は、インバータ２２、２３を有する。インバータ２２は、ＰＭＯＳトランジスタ３１及びＮＭＯＳトランジスタ３２を有する。インバータ２３は、ＰＭＯＳトランジスタ４１及びＮＭＯＳトランジスタ４２を有する。

［要素の接続関係］ＰＭＯＳトランジスタ１１のゲートには信号Φ１が入力され、ソースは電源端子に接続し、ドレインは不揮発性記憶素子１３のソースに接続する。ＰＭＯＳトランジスタ１２のゲートには信号Φ１が入力され、ソースは不揮発性記憶素子１３のドレインに接続し、ドレインは読出端子Ｄｏｕｔに接続する。ＮＭＯＳトランジスタ１４のゲートには信号Φ２が入力され、ソースは接地端子に接続し、ドレインは読出端子Ｄｏｕｔに接続する。ＰＭＯＳトランジスタ３１のゲートはインバータ２２の入力端子に接続し、ソースは電源端子に接続し、ドレインはインバータ２２の出力端子に接続する。ＮＭＯＳトランジスタ３２のゲートはインバータ２２の入力端子に接続し、ソースは接地端子に接続し、ドレインはインバータ２２の出力端子に接続する。ＰＭＯＳトランジスタ４１のゲートはインバータ２３の入力端子に接続し、ソースは電源端子に接続し、ドレインはインバータ２３の出力端子に接続する。ＮＭＯＳトランジスタ４２のゲートはインバータ２３の入力端子に接続し、ソースは接地端子に接続し、ドレインはインバータ２３の出力端子に接続する。インバータ２２の入力端子とインバータ２３の出力端子とは接続する。インバータ２２の出力端子とインバータ２３の入力端子と読出端子とは接続する。

［所定要素の機能］電源端子の電圧は電源電圧ＶＤＤであり、接地端子の電圧は接地電圧ＶＳＳであり、不揮発性記憶素子１３のドレインとＰＭＯＳトランジスタ１２のソースとの接続点の電圧はデータＤ１であり、読出端子（ＰＭＯＳトランジスタ１２のドレインとＮＭＯＳトランジスタ１４のドレインとの接続点）の電圧はデータＤ２であるとする。

ラッチ回路２１は、不揮発性記憶素子１３のデータを読み出した後、データＤ２を保持する。不揮発性記憶素子１３は、例えばＯＴＰ（One Time Program）素子やＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）素子やヒューズが用いられ、データを記憶する。

次に、不揮発性記憶素子１３にデータ１が書き込まれることによって不揮発性記憶素子１３が導通状態となっている時における、データ読出回路の動作について説明する。図２は、データを示すタイムチャートである。

［ｔ０≦ｔ＜ｔ１の時の動作］信号Φ１はハイであって信号Φ２はローであるよう制御される。すると、ＰＭＯＳトランジスタ１１、１２及びＮＭＯＳトランジスタ１４はオフするので、データＤ１、Ｄ２は不定になる。

この間、ＰＭＯＳトランジスタ１１、１２はオフしているので、不揮発性記憶素子１３のフローティングゲートとソースまたはドレインとの間に電圧が印加されず、不揮発性記憶素子１３のデータが書き換わることがない。

［ｔ＝ｔ１の時の動作］信号Φ２がハイに制御される。すると、ＮＭＯＳトランジスタ１４がオンするので、データＤ２はローになる。つまり、ラッチ回路２１がクリアされる。

［ｔ＝ｔ２の時の動作］信号Φ２がローに制御される。すると、ＮＭＯＳトランジスタ１４がオフするが、データＤ２はラッチ回路２１に保持されているので、データＤ２はローになる。ここで、信号Φ２がハイである期間は、データＤ２が確実にローになることができる期間に設定される。
［ｔ＝ｔ３の時（不揮発性記憶素子読出開始時）の動作］信号Φ１がローに制御される。すると、ＰＭＯＳトランジスタ１１、１２はオンする。この時、不揮発性記憶素子１３は導通しているので、データＤ１はハイになる。ここで、不揮発性記憶素子１３はＮＭＯＳトランジスタ３２よりも大きいドライブ能力を有するので、データＤ２が高くなり始める。

［ｔ＝ｔ４の時の動作］データＤ２が、高くなり、インバータ２３の反転電圧以上になる。すると、インバータ２３の出力電圧（インバータ２２の入力電圧）がローになり、データＤ２がハイになり、ラッチ回路２１に保持される論理が反転する。つまり、この時、ラッチ回路２１のデータ保持動作が完了する。

ここで、不揮発性記憶素子読出期間において、信号Φ２がローなので、ＮＭＯＳトランジスタ１４はオフしている。よって、ＮＭＯＳトランジスタ１４は電流を流さない。また、データＤ２がハイであるので、インバータ２３の出力電圧がローになり、ＮＭＯＳトランジスタ３２がオフする。よって、ＮＭＯＳトランジスタ３２は電流を流さない。また、ＰＭＯＳトランジスタ３１において、ソース及びドレインが電源電圧ＶＤＤであるので、電流が流れない。すると、ラッチ回路２１のデータ保持動作完了後（時間ｔ４以後）はデータ読出回路に電流が流れなくなるので、その分、データ読出回路の消費電流が少なくなる。

［ｔ５≦ｔ＜ｔ６の時（データ読出期間）の動作］データＤ２はラッチされ、データＤ２を読み出し端子Ｄｏｕｔから読み出すことができる。この間、ＰＭＯＳトランジスタ１１、１２はオフし、ＮＭＯＳトランジスタ３２もオフしているので、貫通電流は流れない。また、不揮発性記憶素子１３には電圧が印加されていないため、不揮発性記憶素子１３に書き込まれたデータが変化することはない。
［ｔ≧ｔ６の時の動作］ラッチされたデータＤ２をリフレッシュする場合は、ｔ６時において以上述べたｔ１からの動作を繰り返せばよい。

次に、不揮発性記憶素子１３に０が書き込まれることによって不揮発性記憶素子１３が非導通状態となっているときの、データ読出回路の動作について説明する。図３は、データを示すタイムチャートである。

［ｔ０≦ｔ≦ｔ２の時の動作］ここでの動作は、上記の動作と同一である。

［ｔ＝ｔ３の時（不揮発性記憶素子読出開始時）の動作］信号Φ１がローに制御される。すると、ＰＭＯＳトランジスタ１１、１２はオンする。しかし、この時、不揮発性記憶素子１３は非導通状態であるので、データＤ１は不定のままである。ここで、オンしていて読出端子から電流を引き抜くＮＭＯＳトランジスタ３２により、データＤ２はローのままである。

［ｔ５≦ｔ＜ｔ６の時（データ読出期間）の動作］データＤ２はラッチされ、データＤ２を読み出し端子Ｄｏｕｔから読み出すことができる。この間、ＰＭＯＳトランジスタ１１、１２はオフし、ＮＭＯＳトランジスタ３２もオフしているので、貫通電流は流れない。また、不揮発性記憶素子１３には電圧が印加されていないため、不揮発性記憶素子１３に書き込まれたデータが変化することはない。
［ｔ≧ｔ６の時の動作］ラッチされたデータをリフレッシュする場合は、ｔ６時において以上述べたｔ１からの動作を繰り返せばよい。
［効果］このようにすると、データ読出期間はデータ読出回路に電流が流れないので、その分、データ読出回路の消費電流が少なくなる。

また、データ読出期間は、不揮発性記憶素子１３のフローティングゲートとソースまたはドレインとの間に電圧が印加されないので、不揮発性記憶素子１３のデータが書き換わることがない。

［補足］なお、図１では、ＰＭＯＳトランジスタ１１があるが、図示しないが、データ読出回路の仕様に応じ、ＰＭＯＳトランジスタ１１が削除され、不揮発性記憶素子１３のソースと電源端子とが接続しても良い。不揮発性記憶素子１３を流れる電流が少ない場合等不揮発性記憶素子１３のデータが書き換わる可能性が小さい場合に特に有用で、消費電流を少なくできる効果を得られ、かつ、データ読出回路の回路規模が小さくなる。

また、図１では、電源端子と読出端子との間にＰＭＯＳトランジスタ１１、１２及び不揮発性記憶素子１３が設けられ、読出端子と接地端子との間にＮＭＯＳトランジスタ１４が設けられているが、図示しないが、電源端子と読出端子との間にＰＭＯＳトランジスタが設けられ、読出端子と接地端子との間に２個のＮＭＯＳトランジスタ及び不揮発性記憶素子が設けられても良い。

１１、１２、３１、４１ ＰＭＯＳトランジスタ
１３ 不揮発性記憶素子
１４、３２、４２ ＮＭＯＳトランジスタ
２１ ラッチ回路
２２、２３ インバータ

Claims (2)

1. 第一電源端子と第二電源端子との間に設けられる不揮発性記憶素子のデータを読出端子から読み出すデータ読出回路において、
   前記不揮発性記憶素子と前記読出端子との間に設けられた第一スイッチと、
   前記読出端子と第二電源端子との間に設けられた第二スイッチと、
   前記第一電源端子と前記不揮発性記憶素子との間に設けられ、前記第一スイッチがオンしているときにオンする第三スイッチと、
   前記読出端子に設けられた、前記データを保持するラッチ回路と、を備え
   前記ラッチ回路は、前記第二スイッチがオンしている期間にリセットされ、前記第一スイッチがオンしている読出期間に前記データがラッチされる、
   ことを特徴とするデータ読出回路。
2. 第一電源端子と第二電源端子との間に設けられる不揮発性記憶素子と、前記不揮発性記憶素子のデータを読出端子から読み出すデータ読出回路と、を備える半導体記憶装置であって、
   前記データ読出回路は、
   前記不揮発性記憶素子と前記読出端子との間に設けられた第一スイッチと、
   前記読出端子と第二電源端子との間に設けられた第二スイッチと、
   前記第一電源端子と前記不揮発性記憶素子との間に設けられ、前記第一スイッチがオンしているときにオンする第三スイッチと、
   前記読出端子に設けられた、前記データを保持するラッチ回路と、を備え
   前記ラッチ回路は、前記第二スイッチがオンしている期間にリセットされ、前記第一スイッチがオンしている読出期間に前記データがラッチされる、
   ことを特徴とする半導体記憶装置。