KR102497480B1 - 불휘발성 기억 회로 - Google Patents

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Abstract

본 기술은, 안정된 기입을 유지하면서, 소형으로 소비 전력이 낮은 불휘발성 기억 회로를 얻을 수 있도록 하는 불휘발성 기억 회로에 관한 것이다. NVDFF에는 슬레이브 래치가 설치되어 있고, 그 슬레이브 래치에는 자기 저항 소자가 접속되어 있다. 전원 차단 전에는, 슬레이브 래치에 기억되어 있는 정보를 자기 저항 소자에 기입하는 스토어 동작이 행해지고, 복귀 시에는 자기 저항 소자에 기억되어 있는 정보를 슬레이브 래치에 판독하는 리스토어 동작이 행해진다. 슬레이브 래치와 자기 저항 소자 사이에는, 스토어 동작 시와 리스토어 동작 시에서 다른 경로가 사용된다. 본 기술은, 불휘발성 기억 회로에 적용할 수 있다.

Description

불휘발성 기억 회로
본 기술은 불휘발성 기억 회로에 관한 것으로, 특히 안정된 기입을 유지하면서, 소형으로 소비 전력을 낮게 억제할 수 있도록 한 불휘발성 기억 회로에 관한 것이다.
종래, 자기 저항 소자인 Magnetic Tunnel Junction(MTJ)이 알려져 있다.
도 1에 도시한 바와 같이 MTJ는 자성을 갖는 2개의 층과 그 사이에 배리어층을 갖는 소자이다.
또한, 도 2에 도시한 바와 같이 MTJ에 인가하는 전압에 의해, MTJ의 저항을 변화시킬 수 있다. 이 때문에, 예를 들어 고저항 상태에 대해서는 「1」, 저저항 상태에 대해서는 「0」을 대응시켜서, MTJ에 정보를 기억시킬 수 있다. 또한, 도 2에 있어서 횡축은 전압을 나타내고 있고, 종축은 저항을 나타내고 있다.
여기서, MTJ의 저저항 상태를 Parallel 상태(이후 P 상태라고도 칭한다), 고저항 상태를 Anti-Parallel(이후 AP 상태라고도 칭한다)이라고 칭하기로 한다.
MTJ에 기억된 정보는 전원이 차단되어도 유지되기 때문에, 파워 게이팅(PG)에 의해 휘발성 기억 회로의 전원을 차단하기 전에, 해당 회로의 데이터를 MTJ에 기입해서 기억시켜서(이하, 스토어 동작이라고도 칭한다), 전원을 차단한다. 전원 복귀 후, MTJ의 기억 데이터를 휘발성 기억 회로에 판독하여(이하, 리스토어 동작이라고도 칭한다), 동작을 재개한다.
여기서, 도 3에, 이러한 MTJ 소자를 사용한 불휘발성 플립플롭(Non-Volatile Flip-Flop, NVFF)의 회로 구성을 나타낸다. 이 회로 구성은, PG를 행하는 데 있어서 전원 차단에 사용하는 파워 스위치(PS)에 pMOS 트랜지스터를 채용하는 경우의 예이다.
NVFF 회로의 전원선은 가상 전원선(VDDV)이 접속되고, pMOS 트랜지스터를 포함하는 PS를 통해서 참 전원선 VDD에 연결된다. 이에 의해, PS가 오프일 때 NVFF 회로가 전원 차단된다. 제어 신호 RB는 비동기 리셋 신호이고, 제어 신호 RB를 「0」으로 설정함으로써 NVFF 내의 기억 데이터를 「0」으로 초기화할 수 있다.
NVFF 회로는 제어 신호 SR을 「1」로 하고, 제어 신호 SR에 접속하는 nMOS를 온시켜서, 제어 신호 CTRL의 전압을 「1」과 「0」 양쪽을 부여함으로써, 유지하고 있는 1bit의 정보를 MTJ에 기입한다. 또한 PG 후, 제어 신호 SR과 PS를 온으로 함으로써 MTJ의 저항차를 이용하여, 기입을 행한 회로 상태로 복귀한다. 이 리스토어 동작에서는, 하기의 현상을 이용하고 있다.
PS에 pMOS 트랜지스터를 사용하는 파워 게이팅에서는, PG 후, 시간이 경과하면, 회로 내부의 노드의 전압은 누설에 의해 0V에 가까운 전압까지 저하된다. 전원 복귀 시에 제어 신호 SR과 PS를 온하여, CTRL을 0V로 해두면, 전원 전압이 공급된 슬레이브 래치측으로부터 자기 저항 소자 MTJ1 및 자기 저항 소자 MTJ2를 통해서 CTRL선으로, 리스토어 전류가 흐른다.
자기 저항 소자 MTJ1이 고저항, 자기 저항 소자 MTJ2가 저저항인 경우에는, 리스토어 전류가 흐르면 노드 N3의 전압은 노드 N4의 전압보다 상승하기 때문에, nMOS 트랜지스터 TR1은 nMOS 트랜지스터 TR2보다 소스 전압 상승에 의한 컨덕턴스 저하가 현저하게 나타나게 된다.
이에 의해, 자기 저항 소자 MTJ1과 자기 저항 소자 MTJ2의 저항의 차 이상으로, nMOS 트랜지스터 TR1을 흐르는 전류는 nMOS 트랜지스터 TR2의 그것보다 작아지므로, 결과로서 노드 N1의 전압은 노드 N2의 전압보다 상승하여, 슬레이브 래치 내의 INV1과 NAND를 포함하는 루프로 정 귀환이 걸려서, 노드 N1은 전원 전압, 즉 「1」, 노드 N2는 0V, 즉 「0」의 값으로 복귀한다.
이와 같이, 종래 회로에서는, PS에 pMOS 트랜지스터를 사용하는 파워 게이팅에 있어서, TR1과 TR2에 nMOS 트랜지스터를 사용함으로써, 리스토어 시의 소스 전압 상승에 의한 컨덕턴스 저하를 이용하여, 자기 저항 소자 MTJ1과 자기 저항 소자 MTJ2의 저항차 이상의 전류의 차이를 발생시켜서, 안정된 리스토어 동작을 실현하고 있다.
이상과 같이, 도 3에 도시하는 플립플롭은, 전원을 차단해도 데이터를 계속 유지하는 것이 가능하다(불휘발화).
또한, NVDFF를 포함하는 회로가 대기 상태에 있을 때, PG를 행함으로써 대기 시에 소비되는 불필요한 에너지를 대폭으로 억제할 수 있다. 또한, PG를 행하기 전후에 회로 상태를 유지하는 것이 가능하게 된다.
그런데, 도 3에 도시한 NVDFF 회로에서는, NVDFF의 슬레이브 래치가 유지하고 있는 정보를 MTJ에 기억시키는 스토어 동작에서는, MTJ에 전류를 흘릴 필요가 있다.
여기서, 자기 저항 소자 MTJ1에 기억되어 있는 정보가 「0」, 즉 P 상태이고, 슬레이브 래치의 값 「1」(즉 노드 N1의 값이 「1」)을 자기 저항 소자 MTJ1에 기억시키는 경우에 대해서 설명한다.
슬레이브 래치의 값이 「1」인 경우에는, DFF 내의 노드 N1의 전압이 전원 전압과 동일한 값, 즉 고전압이 되어 있기 때문에, 제어 신호 SR을 「1」로 하고 CTRL을 「0」, 즉 0볼트로 한다.
이에 의해, 슬레이브 래치 내의 인버터 INV1로부터 전송 게이트 TG1, nMOS 트랜지스터 TR1 및 자기 저항 소자 MTJ1을 통해서, CTRL선으로 스토어 전류가 흐른다. 그 결과, 자기 저항 소자 MTJ1이 P 상태로부터 AP 상태로 자화 반전하고, 자기 저항 소자 MTJ1에 「1」의 데이터가 기억된다.
여기서, 자화 반전에 필요한 전류의 최솟값을 자화 반전 임계 전류 IC라 칭한다. MTJ에서는 일반적으로, P 상태로부터 AP 상태로 자화 반전할 때의 IC P→AP는, AP 상태로부터 P 상태로 자화 반전할 때의 IC AP→P보다 크다.
상기 스토어 동작에서는, nMOS 트랜지스터 TR1로부터 자기 저항 소자 MTJ1로 스토어 전류가 흐르기 때문에, 노드 N3은 nMOS 트랜지스터의 소스가 되지만, 스토어 전류가 흐르고 있는 동안, 자기 저항 소자 MTJ1의 저항 성분에 의해 노드 N3의 전압이 상승한다.
소스의 전압 상승은 nMOS 트랜지스터 TR1의 컨덕턴스를 저하시키므로, IC P→AP 이상의 스토어 전류를 흘리기 위해서는, nMOS 트랜지스터 TR1의 사이즈를 크게 할 필요가 있어, 면적 증대로 연결되어 버린다.
한편, nMOS 트랜지스터 TR1의 사이즈를 크게 하면, nMOS 트랜지스터 TR1을 온했을 때에, 노드 N1의 전압이 크게 저하하게 된다.
그 저하가 너무 크면, 노드 N1은 높은 전압을 유지할 수 없게 되어, 슬레이브 래치에 유지되어 있는 「1」의 데이터가 반전되어 버리는 결과, 자기 저항 소자 MTJ1에 대한 정상적인 「1」의 기입을 할 수 없게 된다. 이 현상을, 스토어 시의 래치 파괴라 칭하기로 한다.
래치 파괴를 방지하기 위해서는, INV1 및 TG1의 사이즈를 크게 할 필요가 있지만, 슬레이브 래치의 면적 증대로 연결되어 버린다. 또한, 래치 파괴의 발생 용이함은 트랜지스터 및 MTJ의 제조 변동에 크게 의존하므로, 변동이 존재하는 가운데 래치 파괴를 발생하기 어렵게 하기 위해서는, 슬레이브 래치를 구성하는 트랜지스터의 사이즈를 크게 하지 않을 수 없다. 이것은, 가일층의 면적 증대로 연결된다.
상기와 반대로, 자기 저항 소자 MTJ1에 원래 「1」의 데이터가 기억되어 있고, 슬레이브 래치의 값 「0」을 자기 저항 소자 MTJ1에 기억시키는 경우에는, CTRL을 높은 전압(전원 전압)으로 해서 MTJ에 대한 기입을 행한다.
이때, 스토어 전류는, CTRL선으로부터 자기 저항 소자 MTJ1, TR1, TG1을 통해서, INV1 내의 nMOS로부터 그라운드로 흐른다. 이 전류의 방향에 대해서는, 노드 N3은 nMOS 트랜지스터 TR1의 드레인이 되기 때문에, 노드 N3의 전압이 떨어져도 상술한 바와 같은 컨덕턴스 저하는 발생하지 않는다.
이 스토어 전류에 의해, 자기 저항 소자 MTJ1은 AP 상태로부터 P 상태로 자화 반전하여, 자기 저항 소자 MTJ1에 「0」의 데이터가 기억된다. 이때의 자화 반전 임계 전류 IC AP→P는, IC P→AP보다 작은 것, 또한 TR1의 컨덕턴스 저하가 발생하지 않는 점에서, 자기 저항 소자 MTJ1에 「0」의 데이터를 기억시킬 때는, 「1」의 데이터를 기억시키는 경우보다 스토어 전류가 훨씬 낮아도 된다.
그런데, TR1의 사이즈는, 「1」의 데이터를 기억할 수 있도록 하기 위해서, IC P→AP의 전류를 흘리는 큰 사이즈로 하지 않을 수 없고, 결과적으로, 「0」 데이터의 기억 시에는 필요 이상의 큰 스토어 전류가 흘러 버린다. 이것은, 스토어 시의 불필요한 전력 소비로 연결된다.
본 기술은, 이러한 상황을 감안하여 이루어진 것으로, 안정된 기입을 유지하면서, 소형으로 소비 전력이 낮은 불휘발성 기억 회로를 얻을 수 있도록 하는 것이다.
본 기술의 일 측면의 불휘발성 기억 회로는, 정보를 기억하는 휘발성 기억부와, 스토어 동작에 의해 상기 휘발성 기억부의 상기 정보가 기입됨과 함께, 리스토어 동작에 의해 상기 정보가 상기 휘발성 기억부에 판독되는 불휘발성 기억부를 구비하고, 상기 휘발성 기억부와 상기 불휘발성 기억부 사이에 있어서의, 상기 정보의 상기 스토어 동작 시의 경로와 상기 정보의 상기 리스토어 동작 시의 경로가 다르다.
상기 휘발성 기억부에는, 제1 기억 노드 및 제2 기억 노드를 설치하고, 상기 불휘발성 기억부에는, 제1 기억 소자 및 제2 기억 소자를 설치하고, 상기 스토어 동작 시에는 상기 제1 기억 노드에 유지되어 있는 정보가 제1 반전 소자를 통해서 상기 제2 기억 소자에 기입됨과 함께, 상기 제2 기억 노드에 유지되어 있는 정보가 제2 반전 소자를 통해서 상기 제1 기억 소자에 기입되고, 상기 리스토어 시에는 상기 제1 기억 소자에 유지되어 있는 정보가 상기 제1 기억 노드에 판독됨과 함께, 상기 제2 기억 소자에 유지되어 있는 정보가 상기 제2 기억 노드에 판독되도록 할 수 있다.
상기 제1 기억 소자 및 상기 제2 기억 소자를 자기 저항 소자로 할 수 있다.
상기 제1 기억 노드와 상기 제2 기억 소자가, 상기 제1 반전 소자 및 제1 트랜지스터를 통해서 접속되도록 하고, 상기 제2 기억 노드와 상기 제1 기억 소자가, 상기 제2 반전 소자 및 제2 트랜지스터를 통해서 접속되도록 할 수 있다.
상기 제1 기억 노드와 상기 제1 기억 소자가 제3 트랜지스터를 통해서 접속되고, 상기 제2 기억 노드와 상기 제2 기억 소자가 제4 트랜지스터를 통해서 접속되도록 할 수 있다.
상기 스토어 동작 시에는 상기 제1 트랜지스터 및 상기 제2 트랜지스터가 온되고, 상기 제3 트랜지스터 및 상기 제4 트랜지스터가 오프되도록 할 수 있다.
상기 리스토어 동작 시에는 상기 제1 트랜지스터 및 상기 제2 트랜지스터가 오프되고, 상기 제3 트랜지스터 및 상기 제4 트랜지스터가 온되도록 할 수 있다.
상기 제1 트랜지스터 및 상기 제2 트랜지스터를 pMOS 트랜지스터로 하고, 상기 제3 트랜지스터 및 상기 제4 트랜지스터를 nMOS 트랜지스터로 할 수 있다.
상기 제1 트랜지스터 및 상기 제2 트랜지스터를 nMOS 트랜지스터로 하고, 상기 제3 트랜지스터 및 상기 제4 트랜지스터를 pMOS 트랜지스터로 할 수 있다.
본 기술의 일 측면에 있어서는, 정보를 기억하는 휘발성 기억부와, 스토어 동작에 의해 상기 휘발성 기억부의 상기 정보가 기입됨과 함께, 리스토어 동작에 의해 상기 정보가 상기 휘발성 기억부에 판독되는 불휘발성 기억부를 구비하는 불휘발성 기억 회로에 있어서, 상기 휘발성 기억부와 상기 불휘발성 기억부 사이에 있어서의, 상기 정보의 상기 스토어 동작 시의 경로와 상기 정보의 상기 리스토어 동작 시의 경로가 다르다.
본 기술의 일 측면에 따르면, 안정된 기입을 유지하면서, 소형으로 소비 전력이 낮은 불휘발성 기억 회로를 얻을 수 있다.
또한, 여기에 기재된 효과는 반드시 한정되는 것은 아니고, 본 개시 중에 기재된 어느 것의 효과일 수 있다.
도 1은 자기 저항 소자의 구성을 도시하는 도면이다.
도 2는 자기 저항 소자의 저항의 변화에 대해서 설명하는 도면이다.
도 3은 종래의 NVFF의 구성예를 도시하는 도면이다.
도 4는 본 기술을 적용한 NVDFF의 구성예를 도시하는 도면이다.
도 5는 NVDFF의 구성예를 도시하는 도면이다.
도 6은 NVDFF의 구성예를 도시하는 도면이다.
도 7은 NVDFF의 구성예를 도시하는 도면이다.
도 8은 SRAM 회로의 구성예를 도시하는 도면이다.
도 9는 SRAM 회로의 구성예를 도시하는 도면이다.
도 10은 NVFF의 스토어 동작에 대해서 설명하는 도면이다.
도 11은 SSR-NVFF의 구성예를 도시하는 도면이다.
도 12는 SSR-NVFF의 동작에 대해서 설명하는 도면이다.
이하, 도면을 참조하여, 본 기술을 적용한 실시 형태에 대해서 설명한다.
<제1 실시 형태>
<NVDFF의 구성예>
본 기술은, 도 1에 도시한 자기 저항 소자인 MTJ를, D 플립플롭이나 SRAM(Static Random Access Memory) 등의 휘발성 기억 회로에 사용함으로써, 불휘발성 기억 회로를 구성하는 기술에 관한 것이다.
반도체 집적 회로(LSI)의 저소비 전력 기술로서, 칩 내부를 전원 차단하는 파워 게이팅 기술이 있지만, 전원을 차단하면 플립플롭(F/F)이나 온 칩 메모리 등의 기억 회로가 기억을 유지할 수 없어, 내부 상태나 내부 데이터가 소실되어 버린다. 이 해결 수단으로서, 자기 저항 소자(MTJ)를 부가한 기억 회로가 제안되어 있지만, 종래의 회로에서는, MTJ에 안정적으로 기입하기 위해서 기억 회로 본체의 트랜지스터 사이즈를 크게 하지 않을 수 없어, 면적 증대와 소비 전력의 증대를 초래하였다. 또한, MTJ에 대한 안정 기입을 유지하면서 면적과 전력을 억제하는 회로가 필요하였다.
그래서, 본 기술에서는, 스토어 시의 「자화 반전 임계 전류의 확보」와 「래치 파괴」의 딜레마를 해소하고, 또한 보다 작은 스토어 전류에서의 스토어 동작을 실현함으로써 소비 전력을 저감하는 NVDFF 회로를 제공할 수 있도록 하였다.
도 4에 본 기술을 적용한 회로 구성을 나타낸다. 본 기술의 특징은, 주로 세 가지가 있다.
먼저, 본 기술의 제1 특징은, 스토어 시에는, 슬레이브 래치 SLT11의 기억 노드 N11의 값을 인버터 INV12 및 트랜지스터 TR14를 통해서 자기 저항 소자 MTJ12에 기입(마찬가지로 기억 노드 N12의 값을 인버터 INV13 및 트랜지스터 TR13을 통해서 자기 저항 소자 MTJ11에 기입)하도록 한 구조이다.
또한, 본 기술의 제2 특징은, 슬레이브 래치 SLT11과 자기 저항 소자(MTJ)를 연결하는 경로를, 스토어 시와 리스토어 시에 분리한 것이다. 즉, 스토어 시에는, 상술한 바와 같이 슬레이브 래치 SLT11의 기억 노드로부터 인버터(INV12, INV13)와 pMOS 트랜지스터(TR13, TR14)를 통해서 MTJ에 대한 경로를 형성한다.
한편, 리스토어 시에는, MTJ로부터 nMOS 트랜지스터(TR11, TR12)를 통해서 슬레이브 래치 SLT11의 기억 노드에 대한 경로를 형성한다.
본 기술의 제3 특징은, PS에 pMOS 트랜지스터 STR11을 사용하는 파워 게이팅에 있어서, 스토어 시의 경로에 사용하는 트랜지스터 TR13 및 트랜지스터 TR14에는 pMOS 트랜지스터를 사용하고, 리스토어 시의 경로에 사용하는 트랜지스터 TR11 및 트랜지스터 TR12에는 nMOS 트랜지스터를 사용하는 구조이다.
본 기술에 따르면, 먼저, 스토어 시에는, 슬레이브 래치 SLT11의 기억 노드를 게이트(인버터)에서 받아서 그 출력을 트랜지스터 TR13(또는 트랜지스터 TR14)에 접속하는 구조로 되어 있다. 그 때문에, IC P→AP 이상의 스토어 전류를 확보하기 위해서 트랜지스터 TR13(또는 트랜지스터 TR14)의 사이즈를 크게 설정했다 하더라도, 슬레이브 래치 SLT11의 기억 노드의 전압은 전혀 영향을 받지 않는다. 즉, 구조적으로, 스토어 시의 래치 파괴가 일어나지 않는다고 하는 이점이 있다.
또 하나의 이점은, 스토어 시와 리스토어 시에서 물리적으로 따로 따로인 경로를 사용하기 때문에, 도 4에 도시한 바와 같이, 트랜지스터 TR11이 nMOS 트랜지스터이고 트랜지스터 TR13이 pMOS 트랜지스터라고 하는, 서로 다른 형의 트랜지스터의 조합을 선택할 수 있다.
스토어 시의 경로에 사용하는 트랜지스터 TR13에 pMOS 트랜지스터를 사용하면, 인버터 INV13으로부터 트랜지스터 TR13을 통해서 자기 저항 소자 MTJ11에 스토어 전류를 흘려서 데이터 「1」을 기입할 때, 노드 N13은 pMOS 트랜지스터의 드레인으로 된다. 이 때문에, 노드 N13의 전압이 상승해도, 트랜지스터 TR13에서는 소스 전위 상승에 의한 컨덕턴스의 저하는 없기 때문에, 트랜지스터 TR13과 인버터 INV13의 사이즈를 크게 할 필요가 없어, 면적을 작게 억제할 수 있고, 스토어 시의 소비 전력도 억제할 수 있다.
이와 같이, 본 기술에 따르면, 스토어 시의 「자화 반전 임계 전류의 확보」와 「래치 파괴」의 딜레마를 해소할 수 있고, 또한 보다 작은 스토어 전류에서의 스토어 동작을 실현함으로써 소비 전력을 저감할 수 있음과 동시에, 면적을 작게 억제한 불휘발성 기억 회로를 실현할 수 있다.
도 4는 본 기술을 적용한 제1 실시 형태의 구성예를 도시하는 도면이다.
도 4에 도시하는 회로 구성은, PG를 행할 때의 PS에 pMOS 트랜지스터 STR11을 사용하는 경우의 예이다. 도면 중의 회로는, 전원선 대신에 가상 전원선(VDDV)에 접속되고, PS인 pMOS 트랜지스터 STR11을 통해서 참 전원선(VDD)에 접속되어 있다. 이 때문에, PS가 오프하면 참 전원선으로부터 전기적으로 분리되어, PG가 실현된다. 이와 같이 PG의 스위치로서 pMOS 트랜지스터를 사용하는 예는, 예를 들어 게이트 길이가 40㎚ 이하인 사이즈의 프로세스에 유용하다. 이것은 pMOS 트랜지스터는, nMOS 트랜지스터와 비교하여, 미세화를 행해도 게이트의 누설 전류가 작기 때문이다.
도 4에 도시하는 회로 구성에서는, 마스터 래치 MLT11과 슬레이브 래치 SLT11을 갖는 휘발성 기억부로서의 D 플립플롭 회로의 기억 노드에, 트랜지스터를 통해서 자기 저항 소자 MTJ11 및 자기 저항 소자 MTJ12를 포함하는 불휘발성 기억부가 접속되어 있다.
마스터 래치 MLT11은, 인버터 INV15 내지 인버터 INV17 및 전송 게이트 TG12 내지 전송 게이트 TG14를 갖고 있다. 전송 게이트 TG12는, 클럭 신호 CLK가 하강한 타이밍에서 온하고, 클럭 신호 CLK가 상승한 타이밍에서 오프한다. 또한, 전송 게이트 TG13 및 전송 게이트 TG14는, 클럭 신호 CLK가 하강한 타이밍에서 오프하고, 클럭 신호 CLK가 상승한 타이밍에서 온한다.
인버터 INV15의 입력측이 마스터 래치 MLT11의 입력 단자로 되어 있고, 그 인버터 INV15의 출력측은 전송 게이트 TG12를 통해서 인버터 INV16의 입력측에 접속되어 있다. 또한, 인버터 INV16의 출력측에는, 전송 게이트 TG14를 통해서 슬레이브 래치 SLT11의 기억 노드 N11이 접속되어 있음과 함께, 인버터 INV17의 입력측에도 접속되어 있다. 또한, 인버터 INV17의 출력측은, 전송 게이트 TG13을 통해서 인버터 INV16의 입력측에 접속되어 있다. 즉, 전송 게이트 TG13의 출력측은, 인버터 INV16과 전송 게이트 TG12 사이에 접속되어 있다.
마스터 래치 MLT11에 입력된 기억 데이터는, 인버터 INV15로 반전되어, 전송 게이트 TG12를 통해서 인버터 INV16에 입력되고, 또한 인버터 INV16 및 인버터 INV17을 포함하는 루프에 있어서 반전되어 원래대로 되돌아간 후, 전송 게이트 TG14를 통해서 기억 노드 N11에 공급된다.
슬레이브 래치 SLT11은, 기억 노드 N11, NAND 게이트 NG11, 기억 노드 N12, 인버터 INV11 및 전송 게이트 TG11을 갖고 있다.
기억 노드 N11과 기억 노드 N12 사이에는, NAND 게이트 NG11이 설치되어 있고, NAND 게이트 NG11에는 제어 신호 RB가 공급된다.
또한, 기억 노드 N12에는, 인버터 INV14, 인버터 INV11 및 인버터 INV13의 각각의 입력 단자가 접속되어 있다. 인버터 INV11의 출력측은, 전송 게이트 TG11을 통해서 기억 노드 N11에 접속되어 있다. 전송 게이트 TG11에는 클럭 신호 CLK가 공급되고, 전송 게이트 TG11은 클럭 신호 CLK가 하강한 타이밍에서 온하고, 클럭 신호 CLK가 상승한 타이밍에서 오프한다.
또한 전송 게이트 TG11의 양단에는, nMOS 트랜지스터인 트랜지스터 TR10이 접속되어 있다. 바꾸어 말하면, 트랜지스터 TR10의 한쪽 단은 전송 게이트 TG11의 입력측에 접속되고, 트랜지스터 TR10의 다른 쪽 단은 전송 게이트 TG11의 출력측에 접속되어 있다. 트랜지스터 TR10의 게이트에는, 제어 신호 SR1이 공급된다.
기억 노드 N11에는, 반전 소자인 인버터 INV12와, 트랜지스터 TR14를 통해서, 기억 소자인 자기 저항 소자 MTJ12의 고정층 (p)가 접속되어 있다. 여기서, 트랜지스터 TR14와 자기 저항 소자 MTJ12의 고정층 사이의 노드가 노드 N14로 되어 있다.
또한, 기억 노드 N11에는, 트랜지스터 TR11을 통해서 자기 저항 소자 MTJ11의 고정층 (p)가 접속되어 있다. 여기서, 트랜지스터 TR11과 자기 저항 소자 MTJ11의 고정층 사이의 노드가 노드 N13으로 되어 있다.
기억 노드 N12에는, 반전 소자인 인버터 INV13과, 트랜지스터 TR13을 통해서, 기억 소자인 자기 저항 소자 MTJ11의 고정층이 접속되어 있고, 트랜지스터 TR13과 자기 저항 소자 MTJ11의 고정층 사이가 노드 N13으로 되어 있다.
또한, 기억 노드 N12에는, 트랜지스터 TR12를 통해서 자기 저항 소자 MTJ12의 고정층이 접속되어 있고, 트랜지스터 TR12와 자기 저항 소자 MTJ12의 고정층 사이가 노드 N14로 되어 있다.
여기서, 트랜지스터 TR11 및 트랜지스터 TR12는 nMOS 트랜지스터이고, 그들의 트랜지스터의 게이트에는 제어 신호 SR1이 공급된다. 또한, 트랜지스터 TR13 및 트랜지스터 TR14는 pMOS 트랜지스터이고, 그들의 트랜지스터의 게이트에는 제어 신호 SR2가 공급된다.
또한, 자기 저항 소자 MTJ11의 프리층 (f) 및 자기 저항 소자 MTJ12의 프리층 (f)에는, CTRL선인 제어선 CL11이 접속되어 있다.
이하, 도 4에 도시하는 NVDFF의 회로 동작에 대해서 설명한다. 본 NVDFF는 4개의 동작 모드(액티브, 스토어, 슬립, 리스토어)를 갖는다.
먼저, 액티브 모드에서는, PS인 pMOS 트랜지스터 STR11을 온하고, nMOS 트랜지스터인 트랜지스터 TR10, 트랜지스터 TR11 및 트랜지스터 TR12와, pMOS 트랜지스터인 트랜지스터 TR13 및 트랜지스터 TR14를 모두 오프로 하여, 클럭 신호 CLK에 제어되는 통상의 플립플롭 동작을 행한다.
이때, 처음에 NAND 게이트 NG11에 공급되는 제어 신호 RB가 「0」으로 되어, 기억 노드 N12의 값이 「1」로 되고, 기억 노드 N11의 값이 「0」으로 되도록 초기화가 행해진다. 그 후에는 제어 신호 RB는 계속해서 「1」인채 그대로로 된다. 또한, 플립플롭 동작에서는, 상술한 바와 같이 마스터 래치 MLT11에 입력된 기억 데이터가 기억 노드 N11에 기억되고, 기억 노드 N12에는 기억 노드 N11의 기억 데이터를 반전시킨 것이 기억된다.
이어서, 스토어 모드에서는, 클럭 신호 CLK의 토글을 정지하여, 제어 신호 SR1과 제어 신호 SR2를 양쪽 「0」으로 한다.
이에 의해, 트랜지스터 TR10, 트랜지스터 TR11 및 트랜지스터 TR12가 오프하고, 트랜지스터 TR13 및 트랜지스터 TR14가 온한다.
이 상태에서 제어선 CL11인 CTRL의 값을 「0」으로 하면, 즉 제어선 CL11에 인가하는 전압을 0V로 하면, 만약 슬레이브 래치 SLT11 내의 기억 노드 N11의 값이 「1」, 즉 기억 노드 N11의 전압이 전원 전압이면, 기억 노드 N12의 값이 「0」, 즉 기억 노드 N12의 전압이 0V이고 인버터 INV13의 출력은 「1」로 된다.
이때, 인버터 INV13(중 pMOS 트랜지스터)으로부터 트랜지스터 TR13 및 자기 저항 소자 MTJ11을 통해서 CTRL선(제어선 CL11)으로 전류가 흐른다.
자기 저항 소자 MTJ11 내를 전자가 프리층 (f)로부터 고정층 (p)로 흐르므로 자기 저항 소자 MTJ11은 AP 상태가 된다. 즉, 기억 노드 N12에 유지되어 있었던 정보, 즉 기억 데이터가, 인버터 INV13을 통해서 반전된 상태에서 자기 저항 소자 MTJ11에 기입되게 된다.
한편, 기억 노드 N11의 값이 「1」이므로 인버터 INV12의 출력은 「0」이기 때문에, CTRL이 「0」의 상태에서는 트랜지스터 TR14 및 자기 저항 소자 MTJ12를 통해서 전류는 흐르지 않고, 자기 저항 소자 MTJ12에서의 자화 반전은 일어나지 않는다.
계속해서, 제어선 CL11인 CTRL의 값을 「1」로 하면, 이번에는 자기 저항 소자 MTJ11에는 전류가 흐르지 않고, CTRL선, 즉 제어선 CL11로부터 자기 저항 소자 MTJ12 및 트랜지스터 TR14를 통해서 인버터 INV12(중 nMOS 트랜지스터)로 전류가 흐른다.
이때, 자기 저항 소자 MTJ12 내를 전자가 고정층 (p)로부터 프리층 (f)로 흐르므로 자기 저항 소자 MTJ12는 P 상태가 된다. 즉, 기억 노드 N11에 유지되어 있었던 정보, 즉 기억 데이터가, 인버터 INV12를 통해서 반전된 상태에서 자기 저항 소자 MTJ12에 기입되게 된다.
이상의 스토어 동작 후에, 슬립 모드로 이행한다. 여기서, 도 4에 도시하는 예에서는, 자기 저항 소자 MTJ11 및 자기 저항 소자 MTJ12 모두, CTRL선측, 즉 제어선 CL11측에 프리층 (f)가 설치되어 있다.
슬립 모드에서는, PS인 pMOS 트랜지스터 STR11을 오프한다. 이에 의해, 회로가 전원 차단되어, 회로를 흐르는 누설 전류가 커트된다.
슬립 상태로부터 복귀할 때 리스토어 모드에서의 동작을 행한다.
리스토어 모드에서는, 제어 신호 SR1과 제어 신호 SR2를 「1」로 해서 트랜지스터 TR11, 트랜지스터 TR12 및 트랜지스터 TR10을 온함과 함께, 트랜지스터 TR13과 트랜지스터 TR14는 오프해둔다. 또한, 제어선 CL11인 CTRL은 「0」으로 해둔다. 이 상태에서 PS를 온한다.
슬립 상태에서는, 회로 내부의 노드의 전압은 누설에 의해 0V에 가까운 전압까지 저하되고 있지만, PS를 온하면, 전원 전압이 공급된 슬레이브 래치 SLT11측으로부터 자기 저항 소자 MTJ11 및 자기 저항 소자 MTJ12를 통해서 CTRL선(제어선 CL11)으로 리스토어 전류가 흐른다.
스토어 모드에서, 상기와 같이 자기 저항 소자 MTJ11이 AP 상태(고저항), 자기 저항 소자 MTJ12가 P 상태(저저항)로 자화 상태가 설정된 경우에는, 리스토어 전류가 흐르면, 자기 저항 소자 MTJ11과 자기 저항 소자 MTJ12의 전기 저항의 차에 의해, 노드 N13의 전압은 노드 N14의 전압보다 상승한다.
이 때문에, nMOS 트랜지스터 TR11은 트랜지스터 TR12보다 소스 전압 상승에 의한 컨덕턴스 저하가 현저하게 나타나게 된다.
이에 의해, 자기 저항 소자 MTJ11과 자기 저항 소자 MTJ12의 저항의 차 이상으로, 트랜지스터 TR11을 흐르는 전류는 트랜지스터 TR12의 그것보다 작아지므로, 결과로서 기억 노드 N11의 전압은 기억 노드 N12의 전압보다 상승하고, 슬레이브 래치 SLT11 내의 인버터 INV11과 NAND 게이트 NG11을 포함하는 루프로 정 귀환이 걸려서, 기억 노드 N11은 전원 전압, 즉 「1」, 기억 노드 N12는 0V, 즉 「0」의 값으로 복귀한다. 바꾸어 말하면, 리스토어 동작에 의해, 자기 저항 소자 MTJ11에 유지(기억)되어 있었던 정보가 기억 데이터로서 기억 노드 N11에 판독되고, 자기 저항 소자 MTJ12에 유지(기억)되어 있었던 정보가 기억 데이터로서 기억 노드 N12에 판독되게 된다.
<제2 실시 형태>
<NVDFF의 구성예>
도 5에 본 기술을 적용한 제2 실시 형태의 구성예를 나타낸다. 또한, 도 5에 있어서 도 4에 있어서의 경우와 대응하는 부분에는 동일한 부호를 붙이고 있고, 그 설명은 적절히 생략한다.
도 5에 도시하는 회로 구성은, PG를 행할 때의 PS에 nMOS 트랜지스터 STR21을 사용하는 경우의 예이다. 이와 같이 PG의 스위치로서 nMOS 트랜지스터를 사용하는 예는, 예를 들어 게이트 길이가 65㎚ 정도까지의 사이즈의 프로세스에 유용하다.
도 5 중의 회로는, 그라운드선 대신에 가상 그라운드선(VGND)에 접속되고, PS인 nMOS 트랜지스터 STR21을 통해서 참 그라운드선(GND)에 접속되어 있다. 이 때문에, PS가 오프하면 참 그라운드선으로부터 전기적으로 분리되어, PG가 실현된다.
도 5에 도시하는 회로의 특징은, 도 4에 도시한 예와 달리, 스토어 동작에 사용하는 트랜지스터 TR23 및 트랜지스터 TR24에 nMOS 트랜지스터를 사용하고, 리스토어 동작에 사용하는 트랜지스터 TR21, 트랜지스터 TR22 및 트랜지스터 TR20에 pMOS 트랜지스터를 사용하고 있는 점이다. 또한, 자기 저항 소자 MTJ21과 자기 저항 소자 MTJ22의 고정층 (p)와 프리층 (f)의 방향도, 도 4의 예와는 반대이다.
따라서, 도 5에 도시하는 회로의 구성은, 도 4에 도시한 구성에 있어서의 pMOS 트랜지스터 STR11, 트랜지스터 TR10 내지 트랜지스터 TR14, 자기 저항 소자 MTJ11 및 자기 저항 소자 MTJ12 대신에, nMOS 트랜지스터 STR21, 트랜지스터 TR20 내지 트랜지스터 TR24, 자기 저항 소자 MTJ21 및 자기 저항 소자 MTJ22를 설치한 점에서 다르며, 그 밖의 점에서는 도 4에 도시한 구성과 동일하게 되어 있다.
도 5에 있어서 기억 노드 N21 및 기억 노드 N22는, 도 4의 기억 노드 N11 및 기억 노드 N12에 대응하고, 인버터 INV21 내지 인버터 INV23 및 전송 게이트 TG21은, 도 4의 인버터 INV11 내지 인버터 INV13 및 전송 게이트 TG11에 대응한다.
도 5에 도시하는 예에서는, 기억 노드 N21에는, 인버터 INV22 및 트랜지스터 TR24를 통해서 자기 저항 소자 MTJ22의 프리층 (f)가 접속되어 있다. 여기서, 트랜지스터 TR24와 자기 저항 소자 MTJ22의 프리층 사이의 노드가 노드 N24로 되어 있다.
또한, 기억 노드 N21에는, 트랜지스터 TR21을 통해서 자기 저항 소자 MTJ21의 프리층 (f)가 접속되어 있다. 여기서, 트랜지스터 TR21과 자기 저항 소자 MTJ21의 프리층 사이의 노드가 노드 N23으로 되어 있다.
기억 노드 N22에는, 인버터 INV23 및 트랜지스터 TR23을 통해서 자기 저항 소자 MTJ21의 프리층이 접속되어 있고, 트랜지스터 TR23과 자기 저항 소자 MTJ21의 프리층 사이가 노드 N23으로 되어 있다.
또한, 기억 노드 N22에는, 트랜지스터 TR22를 통해서 자기 저항 소자 MTJ22의 프리층이 접속되어 있고, 트랜지스터 TR22와 자기 저항 소자 MTJ22의 프리층 사이가 노드 N24로 되어 있다.
여기서, 트랜지스터 TR20, 트랜지스터 TR21 및 트랜지스터 TR22는 pMOS 트랜지스터이고, 그들의 트랜지스터의 게이트에는 제어 신호 SR1이 공급된다. 또한, 트랜지스터 TR23 및 트랜지스터 TR24는 nMOS 트랜지스터이고, 그들의 트랜지스터의 게이트에는 제어 신호 SR2가 공급된다.
또한, 자기 저항 소자 MTJ21의 고정층 (p) 및 자기 저항 소자 MTJ22의 고정층 (p)에는, CTRL선인 제어선 CL11이 접속되어 있다.
도 5에 도시하는 NVDFF의 회로 동작은, 도 4에 도시하는 회로와 마찬가지로, 4개의 동작 모드(액티브, 스토어, 슬립, 리스토어)를 갖는다.
액티브 모드에서는, 도 4에 도시한 예와 마찬가지 동작이 행해진다. 이어서, 스토어 모드에서의 스토어 동작이 행해지지만, 여기에서는 스토어 모드에서, 도 4에 도시하는 회로와 다른 점에 대해서 설명한다.
도 5에 도시하는 회로에서는, 스토어 모드에서, 제어 신호 SR1과 제어 신호 SR2를 양쪽 「1」로 한다. 이에 의해, 트랜지스터 TR20, 트랜지스터 TR21 및 트랜지스터 TR22가 오프하고, 트랜지스터 TR23 및 트랜지스터 TR24가 온한다.
이 상태에서 제어선 CL11인 CTRL의 값을 「1」로 하면, 만약 슬레이브 래치 SLT11 내의 기억 노드 N21의 값이 「1」이면, 인버터 INV22의 출력이 「0」으로 되기 때문에, CTRL선, 즉 제어선 CL11로부터 자기 저항 소자 MTJ22 및 트랜지스터 TR24를 통해서 인버터 INV22(중 nMOS 트랜지스터)로 전류가 흐른다. 이에 의해, 자기 저항 소자 MTJ22는 AP 상태가 된다. 즉, 기억 노드 N21에 유지되어 있었던 정보, 즉 기억 데이터가, 인버터 INV22를 통해서 그대로의 상태로 자기 저항 소자 MTJ22에 기입되게 된다.
계속해서, CTRL의 값을 「0」으로 하면, 기억 노드 N22의 값이 「0」이므로, 인버터 INV23의 출력은 「1」이기 때문에, 인버터 INV23(중 pMOS 트랜지스터)으로부터 트랜지스터 TR23, 자기 저항 소자 MTJ21을 통해서 CTRL선, 즉 제어선 CL11로 전류가 흐른다. 이에 의해, 자기 저항 소자 MTJ21은 P 상태가 된다. 즉, 기억 노드 N22에 유지되어 있었던 정보, 즉 기억 데이터가, 인버터 INV23을 통해서 그대로의 상태로 자기 저항 소자 MTJ21에 기입되게 된다.
이와 같이, 기억 노드 N21의 값이 「1」일 때, 스토어 동작에 의해, 자기 저항 소자 MTJ21은 P 상태, 자기 저항 소자 MTJ22는 AP 상태에서 기억된다.
이에 반해, 도 4에 도시한 회로에서는, 기억 노드 N11의 값이 「1」일 때, 스토어 동작에 의해, 자기 저항 소자 MTJ11은 AP 상태, 자기 저항 소자 MTJ12는 P 상태에서 기억되는 것과, 정확히 반대가 된다.
리스토어 모드에서는, 제어 신호 SR1과 제어 신호 SR2를 「0」으로 해서 트랜지스터 TR21, 트랜지스터 TR22 및 트랜지스터 TR20을 온함과 함께, 트랜지스터 TR23과 트랜지스터 TR24는 오프해둔다. 또한, CTRL은 「1」로 해둔다.
이 상태에서 PS를 온한다. 슬립 상태에서는, 그라운드에 대한 전류 경로가 차단되어 있기 때문에, 회로 내부의 노드 전압은 누설에 의해 전원 전압에 가까운 전압까지 상승하고 있지만, PS를 온하면, 슬레이브 래치 SLT11에 그라운드의 전압이 공급된다. 이에 의해, CTRL선, 즉 제어선 CL11로부터 자기 저항 소자 MTJ21 및 자기 저항 소자 MTJ22를 통해서 슬레이브 래치 SLT11측으로, 리스토어 전류가 흐른다.
스토어 모드에서, 자기 저항 소자 MTJ21이 P 상태(저저항), 자기 저항 소자 MTJ22가 AP 상태(고저항)로 설정된 경우에는, 리스토어 전류가 흐르면, 자기 저항 소자 MTJ21과 자기 저항 소자 MTJ22의 전기 저항의 차에 의해, 노드 N24의 전압은 노드 N23의 전압보다 저하된다.
이 때문에, pMOS 트랜지스터 TR22는 트랜지스터 TR21보다 소스 전압 저하에 의한 컨덕턴스 저하가 현저하게 나타나게 된다. 이에 의해, 자기 저항 소자 MTJ21과 자기 저항 소자 MTJ22의 저항의 차 이상으로, 트랜지스터 TR22를 흐르는 전류는 트랜지스터 TR21의 그것보다 작아지므로, 결과로서 기억 노드 N22의 전압은 기억 노드 N21의 전압보다 저하되고, 슬레이브 래치 SLT11 내의 인버터 INV21과 NAND 게이트 NG11을 포함하는 루프로 정 귀환이 걸려서, 기억 노드 N21은 전원 전압, 즉 「1」로, 기억 노드 N22는 0V, 즉 「0」의 값으로 복귀한다. 바꾸어 말하면, 리스토어 동작에 의해, 자기 저항 소자 MTJ21에 유지(기억)되어 있었던 정보가 반전되어 기억 데이터로서 기억 노드 N21에 판독되고, 자기 저항 소자 MTJ22에 유지(기억)되어 있었던 정보가 반전되어 기억 데이터로서 기억 노드 N22에 판독되게 된다.
<제3 실시 형태>
<NVDFF의 구성예>
도 6에 본 기술을 적용한 제3 실시 형태의 구성예를 나타낸다. 또한, 도 6에 있어서 도 4에 있어서의 경우와 대응하는 부분에는 동일한 부호를 붙이고 있고, 그 설명은 적절히 생략한다.
도 6에 나타내는 회로 구성은, 도 4에 도시한 예와 마찬가지로, PG를 행할 때의 PS에 pMOS 트랜지스터 STR11을 사용하는 경우의 예이다. 도 4에 도시한 제1 실시 형태와 유일하게 다른 것은, 스토어 시에 사용하는 트랜지스터 TR33 및 트랜지스터 TR34를 nMOS 트랜지스터로 구성한 점이다.
즉, 도 6에 나타내는 회로의 구성은, 도 4에 도시한 구성에 있어서의 트랜지스터 TR13 및 트랜지스터 TR14 대신에, nMOS 트랜지스터인 트랜지스터 TR33 및 트랜지스터 TR34를 설치한 점에서 다르며, 그 밖의 점에서는 도 4에 도시한 구성과 동일하게 되어 있다. 트랜지스터 TR33 및 트랜지스터 TR34의 게이트에는, 제어 신호 SR2를 반전시킨 것이 공급된다.
또한, 도 6에 있어서 기억 노드 N31 및 기억 노드 N32는, 도 4의 기억 노드 N11 및 기억 노드 N12에 대응하고, 인버터 INV31 내지 인버터 INV33 및 전송 게이트 TG31은, 도 4의 인버터 INV11 내지 인버터 INV13 및 전송 게이트 TG11에 대응한다. 또한, 도 6에 있어서 트랜지스터 TR30 내지 트랜지스터 TR32, 노드 N33, 노드 N34, 자기 저항 소자 MTJ31 및 자기 저항 소자 MTJ32는, 도 4에 있어서의 트랜지스터 TR10 내지 트랜지스터 TR12, 노드 N13, 노드 N14, 자기 저항 소자 MTJ11 및 자기 저항 소자 MTJ12에 대응한다.
스토어 모드 및 리스토어 모드에서의 제어 신호 SR1, 제어 신호 SR2, CTRL의 제어 방법은, 제1 실시 형태의 예와 동일하다.
제1 실시 형태의 예에 비해, 트랜지스터 TR33 및 트랜지스터 TR34가 nMOS 트랜지스터이기 때문에, 스토어 시에 트랜지스터 TR33(또는 트랜지스터 TR34)의 소스 전위의 상승에 수반하는 컨덕턴스 저하가 발생하지만, 제1 실시 형태의 예와 마찬가지로, 구조적으로, 스토어 시의 래치 파괴가 일어나지 않는다고 하는 이점이 있다.
<제4 실시 형태>
<NVDFF의 구성예>
도 7에 본 기술을 적용한 제4 실시 형태의 구성예를 나타낸다. 또한, 도 7에 있어서 도 5에 있어서의 경우와 대응하는 부분에는 동일한 부호를 붙이고 있고, 그 설명은 적절히 생략한다.
도 7에 나타내는 회로 구성은, 도 5에 도시한 제2 실시 형태의 예와 마찬가지로, PG를 행할 때의 PS에 nMOS 트랜지스터 STR21을 사용하는 경우의 예이다. 제2 실시 형태의 예와 유일하게 다른 것은, 스토어 시에 사용하는 트랜지스터 TR43, 트랜지스터 TR44를 pMOS 트랜지스터로 구성한 점이다.
즉, 도 7에 나타내는 회로의 구성은, 도 5에 도시한 구성에 있어서의 트랜지스터 TR23 및 트랜지스터 TR24 대신에, pMOS 트랜지스터인 트랜지스터 TR43 및 트랜지스터 TR44를 설치한 점에서 다르고, 그 밖의 점에서는 도 5에 도시한 구성과 동일하게 되어 있다. 트랜지스터 TR43 및 트랜지스터 TR44의 게이트에는, 제어 신호 SR2를 반전시킨 것이 공급된다.
또한, 도 7에 있어서 기억 노드 N41 및 기억 노드 N42는, 도 5의 기억 노드 N21 및 기억 노드 N22에 대응하고, 인버터 INV41 내지 인버터 INV43 및 전송 게이트 TG41은, 도 5의 인버터 INV21 내지 인버터 INV23 및 전송 게이트 TG21에 대응한다. 또한, 도 7에 있어서 트랜지스터 TR40 내지 트랜지스터 TR42, 노드 N43, 노드 N44, 자기 저항 소자 MTJ41 및 자기 저항 소자 MTJ42는, 도 5에 있어서의 트랜지스터 TR20 내지 트랜지스터 TR22, 노드 N23, 노드 N24, 자기 저항 소자 MTJ21 및 자기 저항 소자 MTJ22에 대응한다.
스토어 모드 및 리스토어 모드에서의 제어 신호 SR1, 제어 신호 SR2, CTRL의 제어 방법은, 제2 실시 형태의 예와 동일하다.
제2 실시 형태의 예에 비해, 트랜지스터 TR43 및 트랜지스터 TR44가 pMOS 트랜지스터이기 때문에, 스토어 시에 트랜지스터 TR43(또는 트랜지스터 TR44)의 소스 전위의 저하에 수반하는 컨덕턴스 저하가 발생하지만, 제2 실시 형태의 예와 마찬가지로, 구조적으로, 스토어 시의 래치 파괴가 일어나지 않는다고 하는 이점이 있다.
<제5 실시 형태>
<SRAM 회로의 구성예>
도 8에 본 기술을 적용한 제5 실시 형태의 구성예를 나타낸다.
도 8에 나타내는 회로 구성은, 본 기술을 DFF 회로가 아니고, SRAM 회로에 적용하고, 불휘발성 메모리를 구성한 회로의 실시예이다. 또한, 도 8에 있어서 도 4에 있어서의 경우와 대응하는 부분에는 동일한 부호를 붙이고 있고, 그 설명은 적절히 생략한다.
PG를 행할 때의 PS에 pMOS 트랜지스터 STR11을 사용하는 경우를 상정하고 있다. 2개의 인버터 INV50과 인버터 INV51이 인버터 루프를 형성하고, 메모리 셀의 기억 노드 N51과 기억 노드 N52의 값은, 워드선WL인 제어선WRL11의 값이 「1」일 때, 각각 액세스 트랜지스터인 트랜지스터 TR55 및 트랜지스터 TR56을 통해서 비트선(D 및 DB)에 판독된다.
도 8에 나타내는 예에서는, 인버터 INV50, 인버터 INV51, 트랜지스터 TR55 및 트랜지스터 TR56에 의해, 휘발성 기억 회로인 SRAM 회로의 메모리 셀이 구성되어 있다. 또한, 트랜지스터 TR55 및 트랜지스터 TR56은, nMOS 트랜지스터로 구성되어, 그들의 트랜지스터의 게이트는 제어선WRL11에 접속되어 있다.
메모리 셀의 기억 노드 N51과 기억 노드 N52는, 각각 인버터 INV52와 인버터 INV53에 접속하고, 그들의 출력이 pMOS 트랜지스터 TR54와 pMOS 트랜지스터 TR53을 통해서 자기 저항 소자 MTJ52와 자기 저항 소자 MTJ51에 접속된다.
또한, 메모리 셀의 기억 노드 N51과 기억 노드 N52는, 각각 nMOS 트랜지스터인 트랜지스터 TR51과 트랜지스터 TR52를 통해서 자기 저항 소자 MTJ51과 자기 저항 소자 MTJ52에 접속되어 있다.
이 예에서는, 기억 노드 N51 및 기억 노드 N52는, 도 4에 도시한 기억 노드 N11 및 기억 노드 N12에 대응하고, 그들 기억 노드에 접속되는 인버터 INV52, 인버터 INV53, 트랜지스터 TR51 내지 트랜지스터 TR54, 자기 저항 소자 MTJ51 및 자기 저항 소자 MTJ52는, 도 4에 도시한 인버터 INV12, 인버터 INV13, 트랜지스터 TR11 내지 트랜지스터 TR14, 자기 저항 소자 MTJ11 및 자기 저항 소자 MTJ12에 대응한다. 또한, 노드 N53 및 노드 N54는, 도 4의 노드 N13 및 노드 N14에 대응한다.
자기 저항 소자 MTJ51 및 자기 저항 소자 MTJ52의 각각의 프리층이 제어선 CL11에 접속되어 있다. 또한, 트랜지스터 TR51 및 트랜지스터 TR52의 게이트에는 제어 신호 SR1이 공급되고, 트랜지스터 TR53 및 트랜지스터 TR54의 게이트에는 제어 신호 SR2가 공급된다.
도 8에 나타내는 예에서는 스토어 시에는, 제어 신호 SR1과 제어 신호 SR2를 모두 「0」으로 하고, pMOS 트랜지스터인 트랜지스터 TR53과 트랜지스터 TR54를 온하고, nMOS 트랜지스터인 트랜지스터 TR51과 트랜지스터 TR52를 오프한다.
CTRL선, 즉 제어선 CL11을 「0」으로 하고 나서, 계속해서 「1」로 변화시킴으로써, 제1 실시 형태의 예에서 설명한 기입 동작이 실행되고, 기억 노드 N51과 노드 N52의 논리 값에 따라, 자기 저항 소자 MTJ51과 자기 저항 소자 MTJ52가 P 상태 또는 AP 상태로 설정된다.
리스토어 시에는, 제어 신호 SR1과 제어 신호 SR2를 모두 「1」로 하고, nMOS 트랜지스터인 트랜지스터 TR51과 트랜지스터 TR52를 온하고, pMOS 트랜지스터인 트랜지스터 TR53과 트랜지스터 TR54를 오프한다. CTRL은 「0」으로 해둔다.
PS를 온하면, 제1 실시 형태의 예에서 설명한 리스토어 동작이 실행되고, 자기 저항 소자 MTJ51과 자기 저항 소자 MTJ52의 자화 상태의 차이에 의한 전기 저항의 차를 이용하여, 기억 노드 N51과 기억 노드 N52의 전압이 슬립 전의 값으로 복귀한다.
<제6 실시 형태>
<SRAM 회로의 구성예>
도 9에 본 기술을 적용한 제6 실시 형태의 구성예를 나타낸다.
도 9에 나타내는 회로 구성도, 본 기술을 SRAM 회로에 적용하고, 불휘발성 메모리를 구성한 회로의 실시예이다. 또한, 도 9에 있어서, 도 5 또는 도 8에 있어서의 경우와 대응하는 부분에는 동일한 부호를 붙이고 있고, 그 설명은 적절히 생략한다.
PG를 행할 때의 PS에 nMOS 트랜지스터 STR21을 사용하는 경우를 상정한 것이다. 또한, 기억 노드 N61, 기억 노드 N62, 인버터 INV60 및 인버터 INV61은, 도 8에 있어서의 기억 노드 N51, 기억 노드 N52, 인버터 INV50 및 인버터 INV51에 대응한다.
또한, 인버터 INV62, 인버터 INV63, 트랜지스터 TR61 내지 트랜지스터 TR64, 자기 저항 소자 MTJ61 및 자기 저항 소자 MTJ62는, 도 5에 도시한 인버터 INV22, 인버터 INV23, 트랜지스터 TR21 내지 트랜지스터 TR24, 자기 저항 소자 MTJ21 및 자기 저항 소자 MTJ22에 대응한다. 또한, 노드 N63 및 노드 N64는, 도 5의 노드 N23 및 노드 N24에 대응한다.
자기 저항 소자 MTJ61 및 자기 저항 소자 MTJ62의 각각의 고정층이 제어선 CL11에 접속되어 있다. 또한, 트랜지스터 TR61 및 트랜지스터 TR62의 게이트에는 제어 신호 SR1이 공급되고, 트랜지스터 TR63 및 트랜지스터 TR64의 게이트에는 제어 신호 SR2가 공급된다.
메모리 셀의 기억 노드 N61과 기억 노드 N62는, 각각 인버터 INV62와 인버터 INV63에 접속하고, 그들 출력이 nMOS 트랜지스터인 트랜지스터 TR64와 트랜지스터 TR63을 통해서 자기 저항 소자 MTJ62와 자기 저항 소자 MTJ61에 접속하고 있다.
또한, 메모리 셀의 기억 노드 N61과 기억 노드 N62는, 각각 pMOS 트랜지스터인 트랜지스터 TR61과 트랜지스터 TR62를 통해서 자기 저항 소자 MTJ61과 자기 저항 소자 MTJ62에 접속하고 있다.
스토어 시에는, 제어 신호 SR1과 제어 신호 SR2를 모두 「1」로 하고, nMOS 트랜지스터인 트랜지스터 TR63과 트랜지스터 TR64를 온하고, pMOS 트랜지스터인 트랜지스터 TR61과 트랜지스터 TR62를 오프한다.
CTRL선, 즉 제어선 CL11을 「1」로 하고, 계속해서 「0」으로 변화시킴으로써, 제2 실시 형태의 예에서 설명한 기입 동작이 실행되고, 기억 노드 N61과 기억 노드 N62의 논리값에 따라, 자기 저항 소자 MTJ61과 자기 저항 소자 MTJ62가 P 상태 또는 AP 상태로 설정된다.
리스토어 시에는, 제어 신호 SR1과 제어 신호 SR2를 모두 「0」으로 하고, pMOS 트랜지스터인 트랜지스터 TR61과 트랜지스터 TR62를 온하고, nMOS 트랜지스터인 트랜지스터 TR63과 트랜지스터 TR64를 오프한다. CTRL은 「1」로 해둔다.
PS를 온하면, 제2 실시 형태의 예에서 설명한 리스토어 동작이 실행되고, 자기 저항 소자 MTJ61과 자기 저항 소자 MTJ62의 자화 상태의 차이에 의한 전기 저항의 차를 이용하여, 노드 N61과 노드 N62의 전압이 슬립 전의 값으로 복귀한다.
<스토어 동작에 대해서>
그런데, NVFF(불휘발성 플립플롭)에 있어서의 스토어 동작 시에는, 도 10에 도시한 바와 같이, MTJ와 트랜지스터를 통해서, VDD로부터 CTRL로, 또는 CTRL로부터 VSS로 쌍방향 전류가 흐른다. 노드 N1과 노드 N2에 있어서의 전압은, 액티브한 트랜지스터의 저항과, MTJ의 저항의 영향을 받는다. 또한, 프로세스 변동에 의해 노드 N1과 노드 N2에 있어서의 전압이 변화한다.
이러한 전압값의 변화는, 다음 식 (1)에 나타내는 설계의 제약에 의해 컨트롤된다.
RMTJ+RSR>>Rlogic … (1)
또한, 식 (1)에 있어서, Rlogic은 VDD로부터 SR 트랜지스터까지의 전류 경로에 있어서의 저항값을 나타내고 있고, RSR은 SR 트랜지스터의 저항값을 나타내고 있다. 또한, RMTJ는 MTJ의 저항값을 나타내고 있다.
가령 NVFF에 있어서 식 (1)이 만족하지 않는 경우, 노드 N1과 노드 N2의 전압은 논리 역치를 초과하여, 슬레이브 래치가 반전해 버린다. 이것은 「Store-disturbance as 2nd issue」라고 부르고 있다. 이에 반해, 식 (1)에 나타낸 제약이 만족되도록 함으로써, MTJ의 저항이 다른 부분의 저항보다 커진다. 그러나, 그와 같이 하면, 트랜지스터의 사이즈가 커지고, 그 결과, NVFF의 사이즈도 커져 버린다.
<제7 실시 형태>
<SSR-NVFF의 구성예>
도 11에 본 기술을 적용한 제7 실시 형태의 구성예를 나타낸다.
도 11은 SSR(Split Store/Restore) 구조의 NVFF(SSR-NVFF)의 회로 구성예를 도시하는 도면이다. 또한, 도 11에 있어서 도 4에 있어서의 경우와 대응하는 부분에는 동일한 부호를 붙이고 있고, 그 설명은 적절히 생략한다. 또한, 이 SSR-NVFF에 의한 제어 시퀀스를 도 12에 나타낸다.
도 11에서는, SSR-NVFF의 구성은, 일반적인 NVFF에 6개의 트랜지스터를 더 추가한 구성으로 되어 있다. 또한, CTRL선에는, 자기 저항 소자 MTJ71 및 자기 저항 소자 MTJ72가 접속되어 있다.
도 11에 도시되는 회로 구성은, 도 4에 도시한 회로 구성과 동일한 구성으로 되어 있다. 즉, 도 11에 있어서의 기억 노드 N71 및 기억 노드 N72는, 도 4에 도시한 기억 노드 N11 및 기억 노드 N12에 대응하고, 자기 저항 소자 MTJ71 및 자기 저항 소자 MTJ72는, 도 4의 자기 저항 소자 MTJ11 및 자기 저항 소자 MTJ12에 대응한다. 따라서, 제어선 CL11에는, 자기 저항 소자 MTJ71 및 자기 저항 소자 MTJ72의 각각의 프리층이 접속되어 있다.
또한, 도 11에 도시하는 예에서는, 트랜지스터 TR10 내지 트랜지스터 TR12의 각각의 게이트에 제어 신호 SR2가 공급되는 데 반해, 도 4에서는 트랜지스터 TR10 내지 트랜지스터 TR12에는 제어 신호 SR1이 공급되었다. 그러나, 도 11에 도시하는 예와 도 4에 도시한 예에서는, 제어 신호의 표기가 다를 뿐이며, 제어 신호 자체는 동일한 것으로 되어 있다. 마찬가지로, 도 11에 도시하는 예에서는, 트랜지스터 TR13 및 트랜지스터 TR14의 각각의 게이트에 제어 신호 SR1이 공급되는 데 반해, 도 4에서는 트랜지스터 TR13 및 트랜지스터 TR14에는 제어 신호 SR2가 공급되었지만, 이들 제어 신호는 표기가 다를 뿐이며, 제어 신호 자체는 동일한 것으로 되어 있다. 또한, 도 11에서는, pMOS 트랜지스터 STR11의 도시가 생략되어 있다.
이어서, 도 12를 참조하여, 도 11에 도시한 회로의 제어 시퀀스에 대해서 설명한다. 도 12에 있어서, 횡축은 시간을 나타내고 있고, 종축은 각 신호의 레벨을 나타내고 있다.
또한, 꺾은선 L11 내지 꺾은선 L18은, 각각 클럭 신호 CLK, 마스터 래치 MLT11에 입력되는 기억 데이터, 제어 신호 RB, 인버터 INV14의 출력, 제어선 CL11의 전압, 제어 신호 SR1, 제어 신호 SR2 및 pMOS 트랜지스터 STR11의 게이트에 공급되는 제어 신호 PS_EN을 나타내고 있다. 이들의 꺾은선 L11 내지 꺾은선 L18은, 도면 중, 위로 돌출된 상태가 전원 전압인 하이레벨, 즉 값이 「1」인 상태를 나타내고 있고, 도면 중, 아래로 돌출된 상태가 0V인 로우 레벨, 즉 값이 「0」인 상태를 나타내고 있다. 또한, 꺾은선 L16에 의해 나타나는 제어 신호 SR1은 도 11에 도시한 제어 신호 SR1이고, 꺾은선 L17에 의해 나타나는 제어 신호 SR2는 도 11에 도시한 제어 신호 SR2이다.
먼저, 액티브 모드에서는, 제어 신호 PS_EN이 로우 레벨로 되어 pMOS 트랜지스터 STR11이 온된다. 또한, 제어 신호 SR1이 「1」로 되어 트랜지스터 TR13 및 트랜지스터 TR14가 오프됨과 함께, 제어 신호 SR2가 「0」으로 되어 트랜지스터 TR10 내지 트랜지스터 TR12도 오프된다.
이러한 상태에서, 시각 t1에 있어서 제어 신호 RB가 「0」으로 된다. 이에 의해, NAND 게이트 NG11의 출력은 「1」로 되어 초기화가 행해져서, 기억 노드 N72의 값이 「1」로 되고, 기억 노드 N71의 값이 「0」으로 된다. 또한, 인버터 INV14의 출력은 「0」으로 된다. 그 후, 제어 신호 RB가 「1」로 되지만, 이 상태에서는 NAND 게이트 NG11의 출력은 「1」인채 그대로이다.
계속해서, 시각 t2에 있어서 마스터 래치 MLT11에 기억 데이터로서 「1」이 입력된다. 그러면, 시각 t2에서는 클럭 신호 CLK가 로우 레벨의 상태이고, 전송 게이트 TG12가 온되어 있으므로, 입력된 기억 데이터 「1」은 인버터 INV15에 의해 반전되어 「0」으로 되어, 전송 게이트 TG12를 통해서 인버터 INV16에 공급된다.
그리고, 다음에 클럭 신호 CLK가 상승되는 타이밍인 시각 t3으로 되면, 전송 게이트 TG13 및 전송 게이트 TG14가 온이 되므로, 인버터 INV16 및 인버터 INV17의 루프에 의해, 인버터 INV16의 출력이 「1」로 되고, 그 출력 「1」이 기억 데이터로서 전송 게이트 TG14를 통해서 기억 노드 N71에 공급된다. 이에 의해, NAND 게이트 NG11의 출력은 「0」으로 되므로, 인버터 INV14의 출력은 「0」으로부터 「1」로 반전한다.
그 후, 클럭 신호 CLK가 하강하는 타이밍인 시각 t4로 되면, 전송 게이트 TG13 및 전송 게이트 TG14가 오프됨과 함께, 전송 게이트 TG11 및 전송 게이트 TG12가 온된다. 그러면, 인버터 INV11 및 NAND 게이트 NG11로 구성된 루프에 의해, 기억 노드 N71에 기억 데이터 「1」이 기억됨과 함께, 기억 노드 N72에, 기억 데이터 「1」을 반전시킨 데이터 「0」이 기억된다.
이와 같이 해서 입력된 기억 데이터가 슬레이브 래치 SLT11에 래치되면, 클럭 신호 CLK의 토글이 정지된다.
계속해서, 스토어 모드에서는, 시각 t5에 있어서 제어 신호 SR1이 「0」으로 되어 트랜지스터 TR13 및 트랜지스터 TR14가 온된다.
그러면, 기억 노드 N72에 기억(유지)되어 있는 데이터가 「0」이므로, 인버터 INV13의 출력은 「1」로 된다.
이때, 제어선 CL11인 CTRL의 값이 「0」이므로, 인버터 INV13으로부터 트랜지스터 TR13 및 자기 저항 소자 MTJ71을 통해서 제어선 CL11로 전류가 흐르고, 자기 저항 소자 MTJ71은 AP 상태가 된다. 즉, 기억 노드 N72에 기억되어 있는 데이터 「0」이 반전되어 자기 저항 소자 MTJ71에 기입된다.
한편, 기억 노드 N71에 기억되어 있는 기억 데이터는 「1」이기 때문에 인버터 INV12의 출력은 「0」으로 되고, 이 상태에서는 트랜지스터 TR14 및 자기 저항 소자 MTJ72에는 전류가 흐르지 않으므로, 자기 저항 소자 MTJ72에서의 자화 반전은 일어나지 않는다.
계속해서, 시각 t6에 있어서 제어선 CL11인 CTRL의 값이 「1」로 되면, 인버터 INV12의 출력은 「0」이기 때문에, 제어선 CL11로부터 자기 저항 소자 MTJ72 및 트랜지스터 TR14를 통해서 인버터 INV12로 전류가 흐르고, 자기 저항 소자 MTJ72는 P 상태로 된다. 즉, 기억 노드 N71에 기억되어 있는 기억 데이터 「1」이 반전되어 자기 저항 소자 MTJ72에 기입된다. 또한, 이때 인버터 INV13의 출력은 「1」이기 때문에, 자기 저항 소자 MTJ71에는 전류가 흐르지 않는다.
이와 같이 해서 기억 노드 N71 및 기억 노드 N72의 데이터가 자기 저항 소자 MTJ72 및 자기 저항 소자 MTJ71에 스토어 되면, 그 후, 제어선 CL11인 CTRL의 값이 「0」으로 되어 스토어 동작이 종료한다.
스토어 모드에 이어지는 슬립 모드에서는, 제어 신호 PS_EN이 하이레벨로 되어 pMOS 트랜지스터 STR11이 오프되어, 회로가 전원 차단된다. 이에 의해, 인버터 INV14의 출력측의 레벨도 「0」으로 된다.
그 후, 슬립 상태로부터 복귀할 때 리스토어 모드에서의 동작이 행해진다.
리스토어 모드에서는, 시각 t7에 있어서 제어 신호 SR2가 「1」로 되어 트랜지스터 TR10, 트랜지스터 TR11 및 트랜지스터 TR12가 온된다. 이때, 제어 신호 SR1은 「1」로 되어 있으므로, 트랜지스터 TR13 및 트랜지스터 TR14는 오프된 상태로 되어 있다. 또한, 제어선 CL11인 CTRL의 값은 「0」으로 되어 있다.
이러한 상태로부터 시각 t8에 있어서 제어 신호 PS_EN이 로우 레벨로 되어 pMOS 트랜지스터 STR11이 온되면, 전원 전압이 공급된 슬레이브 래치 SLT11측으로부터 자기 저항 소자 MTJ71 및 자기 저항 소자 MTJ72를 통해서 제어선 CL11로 리스토어 전류가 흐른다.
이 예에서는, 자기 저항 소자 MTJ71에 「1」이 스토어되고, 자기 저항 소자 MTJ72에 「0」이 스토어된 상태, 즉 자기 저항 소자 MTJ71이 AP 상태(고저항), 자기 저항 소자 MTJ72가 P 상태(저저항)로 되어 있다. 그 때문에, 리스토어 전류가 흐르면, 자기 저항 소자 MTJ71과 자기 저항 소자 MTJ72의 전기 저항의 차에 의해, 노드 N13의 전압은 노드 N14의 전압보다 상승한다.
이 때문에, nMOS 트랜지스터 TR11은 트랜지스터 TR12보다 소스 전압 상승에 의한 컨덕턴스 저하가 현저하게 나타나게 된다.
이에 의해, 자기 저항 소자 MTJ71과 자기 저항 소자 MTJ72의 저항의 차 이상으로, 트랜지스터 TR11을 흐르는 전류는 트랜지스터 TR12의 그것보다 작아지므로, 결과로서 기억 노드 N71의 전압은 기억 노드 N72의 전압보다 상승하고, 슬레이브 래치 SLT11 내의 인버터 INV11과 NAND 게이트 NG11로 구성된 루프로 정 귀환이 걸려서, 기억 노드 N71은 전원 전압, 즉 「1」, 기억 노드 N72는 0V, 즉 「0」의 값으로 복귀한다. 이에 의해, 인버터 INV14의 출력은 「1」이 된다.
그 후에는 이상에 있어서 설명한 액티브 모드, 스토어 모드, 슬립 모드 및 리스토어 모드의 각 모드의 동작이, 입력되는 기억 데이터에 따라서 행해진다.
이상과 같이, 본 기술에 따르면, 안정된 기입을 유지하면서, 소형으로 소비 전력이 낮은 불휘발성 기억 회로를 얻을 수 있다.
또한, 본 기술의 실시 형태는, 상술한 실시 형태에 한정되는 것은 아니고, 본 기술의 요지를 일탈하지 않는 범위에서 다양한 변경이 가능하다.
또한, 본 기술은, 이하의 구성으로 하는 것도 가능하다.
[1]
정보를 기억하는 휘발성 기억부와,
스토어 동작에 의해 상기 휘발성 기억부의 상기 정보가 기입됨과 함께, 리스토어 동작에 의해 상기 정보가 상기 휘발성 기억부에 판독되는 불휘발성 기억부
를 구비하고,
상기 휘발성 기억부와 상기 불휘발성 기억부 사이에 있어서의, 상기 정보의 상기 스토어 동작 시의 경로와 상기 정보의 상기 리스토어 동작 시의 경로가 다른
불휘발성 기억 회로.
[2]
상기 휘발성 기억부는, 제1 기억 노드 및 제2 기억 노드를 갖고,
상기 불휘발성 기억부는, 제1 기억 소자 및 제2 기억 소자를 갖고,
상기 스토어 동작 시에는 상기 제1 기억 노드에 유지되어 있는 정보가 제1 반전 소자를 통해서 상기 제2 기억 소자에 기입됨과 함께, 상기 제2 기억 노드에 유지되어 있는 정보가 제2 반전 소자를 통해서 상기 제1 기억 소자에 기입되고,
상기 리스토어 시에는 상기 제1 기억 소자에 유지되어 있는 정보가 상기 제1 기억 노드에 판독됨과 함께, 상기 제2 기억 소자에 유지되어 있는 정보가 상기 제2 기억 노드에 판독되는 [1]에 기재된 불휘발성 기억 회로.
[3]
상기 제1 기억 소자 및 상기 제2 기억 소자는 자기 저항 소자인 [2]에 기재된 불휘발성 기억 회로.
[4]
상기 제1 기억 노드와 상기 제2 기억 소자는, 상기 제1 반전 소자 및 제1 트랜지스터를 통해서 접속되고,
상기 제2 기억 노드와 상기 제1 기억 소자는, 상기 제2 반전 소자 및 제2 트랜지스터를 통해서 접속되는 [2] 또는 [3]에 기재된 불휘발성 기억 회로.
[5]
상기 제1 기억 노드와 상기 제1 기억 소자는 제3 트랜지스터를 통해서 접속되고,
상기 제2 기억 노드와 상기 제2 기억 소자는 제4 트랜지스터를 통해서 접속되는 [4]에 기재된 불휘발성 기억 회로.
[6]
상기 스토어 동작 시에는 상기 제1 트랜지스터 및 상기 제2 트랜지스터가 온되고, 상기 제3 트랜지스터 및 상기 제4 트랜지스터가 오프되는 [5]에 기재된 불휘발성 기억 회로.
[7]
상기 리스토어 동작 시에는 상기 제1 트랜지스터 및 상기 제2 트랜지스터가 오프되고, 상기 제3 트랜지스터 및 상기 제4 트랜지스터가 온되는 [5] 또는 [6]에 기재된 불휘발성 기억 회로.
[8]
상기 제1 트랜지스터 및 상기 제2 트랜지스터는 pMOS 트랜지스터이고, 상기 제3 트랜지스터 및 상기 제4 트랜지스터는 nMOS 트랜지스터인 [5] 내지 [7] 중 어느 하나에 기재된 불휘발성 기억 회로.
[9]
상기 제1 트랜지스터 및 상기 제2 트랜지스터는 nMOS 트랜지스터이고, 상기 제3 트랜지스터 및 상기 제4 트랜지스터는 pMOS 트랜지스터인 [5] 내지 [7] 중 어느 하나에 기재된 불휘발성 기억 회로.
TR11 : 트랜지스터
TR12 : 트랜지스터
TR13 : 트랜지스터
TR14 : 트랜지스터
INV11 : 인버터
INV12 : 인버터
INV13 : 인버터
MTJ11 : 자기 저항 소자
MTJ12 : 자기 저항 소자

Claims (9)

  1. 정보를 기억하는 휘발성 기억부와,
    스토어 동작에 의해 상기 휘발성 기억부의 상기 정보가 기입됨과 함께, 리스토어 동작에 의해 상기 정보가 상기 휘발성 기억부에 판독되는 불휘발성 기억부
    를 구비하고,
    상기 휘발성 기억부와 상기 불휘발성 기억부 사이에 있어서의, 상기 정보의 상기 스토어 동작 시의 경로와 상기 정보의 상기 리스토어 동작 시의 경로가 다르고,
    상기 휘발성 기억부는, 제1 기억 노드 및 제2 기억 노드를 갖고,
    상기 불휘발성 기억부는, 제1 기억 소자 및 제2 기억 소자를 갖고,
    상기 스토어 동작 시에는 상기 제1 기억 노드에 유지되어 있는 정보가 제1 반전 소자를 통해서 상기 제2 기억 소자에 기입됨과 함께, 상기 제2 기억 노드에 유지되어 있는 정보가 제2 반전 소자를 통해서 상기 제1 기억 소자에 기입되고,
    상기 리스토어 동작 시에는 상기 제1 기억 소자에 유지되어 있는 정보가 상기 제1 기억 노드에 판독됨과 함께, 상기 제2 기억 소자에 유지되어 있는 정보가 상기 제2 기억 노드에 판독되고,
    상기 제1 기억 소자 및 상기 제2 기억 소자는 자기 저항 소자이고,
    상기 제1 기억 노드와 상기 제2 기억 소자는, 상기 제1 반전 소자 및 제1 트랜지스터를 통해서 접속되고,
    상기 제2 기억 노드와 상기 제1 기억 소자는, 상기 제2 반전 소자 및 제2 트랜지스터를 통해서 접속되고,
    상기 제1 기억 노드와 상기 제1 기억 소자는 제3 트랜지스터를 통해서 접속되고,
    상기 제2 기억 노드와 상기 제2 기억 소자는 제4 트랜지스터를 통해서 접속되고,
    상기 스토어 동작 시에는 상기 제1 트랜지스터 및 상기 제2 트랜지스터가 온되고, 상기 제3 트랜지스터 및 상기 제4 트랜지스터가 오프되는 불휘발성 기억 회로.
  2. 정보를 기억하는 휘발성 기억부와,
    스토어 동작에 의해 상기 휘발성 기억부의 상기 정보가 기입됨과 함께, 리스토어 동작에 의해 상기 정보가 상기 휘발성 기억부에 판독되는 불휘발성 기억부
    를 구비하고,
    상기 휘발성 기억부와 상기 불휘발성 기억부 사이에 있어서의, 상기 정보의 상기 스토어 동작 시의 경로와 상기 정보의 상기 리스토어 동작 시의 경로가 다르고,
    상기 휘발성 기억부는, 제1 기억 노드 및 제2 기억 노드를 갖고,
    상기 불휘발성 기억부는, 제1 기억 소자 및 제2 기억 소자를 갖고,
    상기 스토어 동작 시에는 상기 제1 기억 노드에 유지되어 있는 정보가 제1 반전 소자를 통해서 상기 제2 기억 소자에 기입됨과 함께, 상기 제2 기억 노드에 유지되어 있는 정보가 제2 반전 소자를 통해서 상기 제1 기억 소자에 기입되고,
    상기 리스토어 동작 시에는 상기 제1 기억 소자에 유지되어 있는 정보가 상기 제1 기억 노드에 판독됨과 함께, 상기 제2 기억 소자에 유지되어 있는 정보가 상기 제2 기억 노드에 판독되고,
    상기 제1 기억 소자 및 상기 제2 기억 소자는 자기 저항 소자이고,
    상기 제1 기억 노드와 상기 제2 기억 소자는, 상기 제1 반전 소자 및 제1 트랜지스터를 통해서 접속되고,
    상기 제2 기억 노드와 상기 제1 기억 소자는, 상기 제2 반전 소자 및 제2 트랜지스터를 통해서 접속되고,
    상기 제1 기억 노드와 상기 제1 기억 소자는 제3 트랜지스터를 통해서 접속되고,
    상기 제2 기억 노드와 상기 제2 기억 소자는 제4 트랜지스터를 통해서 접속되고,
    상기 리스토어 동작 시에는 상기 제1 트랜지스터 및 상기 제2 트랜지스터가 오프되고, 상기 제3 트랜지스터 및 상기 제4 트랜지스터가 온되는 불휘발성 기억 회로.
  3. 제2항에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 pMOS(positive metal oxide semiconductor) 트랜지스터이고, 상기 제3 트랜지스터 및 상기 제4 트랜지스터는 nMOS(negative metal oxide semiconductor) 트랜지스터인 불휘발성 기억 회로.
  4. 정보를 기억하는 휘발성 기억부와,
    스토어 동작에 의해 상기 휘발성 기억부의 상기 정보가 기입됨과 함께, 리스토어 동작에 의해 상기 정보가 상기 휘발성 기억부에 판독되는 불휘발성 기억부
    를 구비하고,
    상기 휘발성 기억부와 상기 불휘발성 기억부 사이에 있어서의, 상기 정보의 상기 스토어 동작 시의 경로와 상기 정보의 상기 리스토어 동작 시의 경로가 다르고,
    상기 휘발성 기억부는, 제1 기억 노드 및 제2 기억 노드를 갖고,
    상기 불휘발성 기억부는, 제1 기억 소자 및 제2 기억 소자를 갖고,
    상기 스토어 동작 시에는 상기 제1 기억 노드에 유지되어 있는 정보가 제1 반전 소자를 통해서 상기 제2 기억 소자에 기입됨과 함께, 상기 제2 기억 노드에 유지되어 있는 정보가 제2 반전 소자를 통해서 상기 제1 기억 소자에 기입되고,
    상기 리스토어 동작 시에는 상기 제1 기억 소자에 유지되어 있는 정보가 상기 제1 기억 노드에 판독됨과 함께, 상기 제2 기억 소자에 유지되어 있는 정보가 상기 제2 기억 노드에 판독되고,
    상기 제1 기억 소자 및 상기 제2 기억 소자는 자기 저항 소자이고,
    상기 제1 기억 노드와 상기 제2 기억 소자는, 상기 제1 반전 소자 및 제1 트랜지스터를 통해서 접속되고,
    상기 제2 기억 노드와 상기 제1 기억 소자는, 상기 제2 반전 소자 및 제2 트랜지스터를 통해서 접속되고,
    상기 제1 기억 노드와 상기 제1 기억 소자는 제3 트랜지스터를 통해서 접속되고,
    상기 제2 기억 노드와 상기 제2 기억 소자는 제4 트랜지스터를 통해서 접속되고,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 nMOS 트랜지스터이고, 상기 제3 트랜지스터 및 상기 제4 트랜지스터는 pMOS 트랜지스터인 불휘발성 기억 회로.
  5. 제1항에 있어서, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 pMOS 트랜지스터이고, 상기 제3 트랜지스터 및 상기 제4 트랜지스터는 nMOS 트랜지스터인 불휘발성 기억 회로.
  6. 제1항에 있어서, 상기 리스토어 동작 시에는 상기 제1 트랜지스터 및 상기 제2 트랜지스터가 오프되고, 상기 제3 트랜지스터 및 상기 제4 트랜지스터가 온되는 불휘발성 기억 회로.
  7. 제1항에 있어서, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 nMOS 트랜지스터이고, 상기 제3 트랜지스터 및 상기 제4 트랜지스터는 pMOS 트랜지스터인 불휘발성 기억 회로.
  8. 제2항에 있어서, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 nMOS 트랜지스터이고, 상기 제3 트랜지스터 및 상기 제4 트랜지스터는 pMOS 트랜지스터인 불휘발성 기억 회로.
  9. 삭제
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