JPWO2016185903A1 - 不揮発性記憶回路 - Google Patents
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Abstract
Description
〈NVDFFの構成例〉
本技術は、図1に示した磁気抵抗素子であるMTJを、DフリップフロップやSRAM(Static Random Access Memory)等の揮発性記憶回路に用いることにより、不揮発性記憶回路を構成する技術に関するものである。
〈NVDFFの構成例〉
図5に本技術を適用した第2の実施の形態の構成例を示す。なお、図5において図4における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
〈NVDFFの構成例〉
図6に本技術を適用した第3の実施の形態の構成例を示す。なお、図6において図4における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
〈NVDFFの構成例〉
図7に本技術を適用した第4の実施の形態の構成例を示す。なお、図7において図5における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
〈SRAM回路の構成例〉
図8に本技術を適用した第5の実施の形態の構成例を示す。
〈SRAM回路の構成例〉
図9に本技術を適用した第6の実施の形態の構成例を示す。
ところで、NVFF(不揮発性フリップフロップ)におけるストア動作時には、図10に示すように、MTJとトランジスタを通って、VDDからCTRLへ、またはCTRLからVSSへと双方向電流が流れる。ノードN1とノードN2における電圧は、アクティブなトランジスタの抵抗と、MTJの抵抗の影響を受ける。さらに、プロセス変動によりノードN1とノードN2における電圧が変化する。
〈SSR-NVFFの構成例〉
図11に本技術を適用した第7の実施の形態の構成例を示す。
情報を記憶する揮発性記憶部と、
ストア動作により前記揮発性記憶部の前記情報が書き込まれるとともに、リストア動作により前記情報が前記揮発性記憶部へと読み出される不揮発性記憶部と
を備え、
前記揮発性記憶部と前記不揮発性記憶部との間における、前記情報の前記ストア動作時の経路と前記情報の前記リストア動作時の経路とが異なる
不揮発性記憶回路。
[2]
前記揮発性記憶部は、第1の記憶ノードおよび第2の記憶ノードを有し、
前記不揮発性記憶部は、第1の記憶素子および第2の記憶素子を有し、
前記ストア動作時には前記第1の記憶ノードに保持されている情報が第1の反転素子を介して前記第2の記憶素子に書き込まれるとともに、前記第2の記憶ノードに保持されている情報が第2の反転素子を介して前記第1の記憶素子に書き込まれ、
前記リストア時には前記第1の記憶素子に保持されている情報が前記第1の記憶ノードに読み出されるとともに、前記第2の記憶素子に保持されている情報が前記第2の記憶ノードに読み出される
[1]に記載の不揮発性記憶回路。
[3]
前記第1の記憶素子および前記第2の記憶素子は磁気抵抗素子である
[2]に記載の不揮発性記憶回路。
[4]
前記第1の記憶ノードと前記第2の記憶素子とは、前記第1の反転素子および第1のトランジスタを介して接続され、
前記第2の記憶ノードと前記第1の記憶素子とは、前記第2の反転素子および第2のトランジスタを介して接続される
[2]または[3]に記載の不揮発性記憶回路。
[5]
前記第1の記憶ノードと前記第1の記憶素子とは第3のトランジスタを介して接続され、
前記第2の記憶ノードと前記第2の記憶素子とは第4のトランジスタを介して接続される
[4]に記載の不揮発性記憶回路。
[6]
前記ストア動作時には前記第1のトランジスタおよび前記第2のトランジスタがオンされ、前記第3のトランジスタおよび前記第4のトランジスタがオフされる
[5]に記載の不揮発性記憶回路。
[7]
前記リストア動作時には前記第1のトランジスタおよび前記第2のトランジスタがオフされ、前記第3のトランジスタおよび前記第4のトランジスタがオンされる
[5]または[6]に記載の不揮発性記憶回路。
[8]
前記第1のトランジスタおよび前記第2のトランジスタはpMOSトランジスタであり、前記第3のトランジスタおよび前記第4のトランジスタはnMOSトランジスタである
[5]乃至[7]の何れか一項に記載の不揮発性記憶回路。
[9]
前記第1のトランジスタおよび前記第2のトランジスタはnMOSトランジスタであり、前記第3のトランジスタおよび前記第4のトランジスタはpMOSトランジスタである
[5]乃至[7]の何れか一項に記載の不揮発性記憶回路。
Claims (9)
- 情報を記憶する揮発性記憶部と、
ストア動作により前記揮発性記憶部の前記情報が書き込まれるとともに、リストア動作により前記情報が前記揮発性記憶部へと読み出される不揮発性記憶部と
を備え、
前記揮発性記憶部と前記不揮発性記憶部との間における、前記情報の前記ストア動作時の経路と前記情報の前記リストア動作時の経路とが異なる
不揮発性記憶回路。 - 前記揮発性記憶部は、第1の記憶ノードおよび第2の記憶ノードを有し、
前記不揮発性記憶部は、第1の記憶素子および第2の記憶素子を有し、
前記ストア動作時には前記第1の記憶ノードに保持されている情報が第1の反転素子を介して前記第2の記憶素子に書き込まれるとともに、前記第2の記憶ノードに保持されている情報が第2の反転素子を介して前記第1の記憶素子に書き込まれ、
前記リストア時には前記第1の記憶素子に保持されている情報が前記第1の記憶ノードに読み出されるとともに、前記第2の記憶素子に保持されている情報が前記第2の記憶ノードに読み出される
請求項1に記載の不揮発性記憶回路。 - 前記第1の記憶素子および前記第2の記憶素子は磁気抵抗素子である
請求項2に記載の不揮発性記憶回路。 - 前記第1の記憶ノードと前記第2の記憶素子とは、前記第1の反転素子および第1のトランジスタを介して接続され、
前記第2の記憶ノードと前記第1の記憶素子とは、前記第2の反転素子および第2のトランジスタを介して接続される
請求項3に記載の不揮発性記憶回路。 - 前記第1の記憶ノードと前記第1の記憶素子とは第3のトランジスタを介して接続され、
前記第2の記憶ノードと前記第2の記憶素子とは第4のトランジスタを介して接続される
請求項4に記載の不揮発性記憶回路。 - 前記ストア動作時には前記第1のトランジスタおよび前記第2のトランジスタがオンされ、前記第3のトランジスタおよび前記第4のトランジスタがオフされる
請求項5に記載の不揮発性記憶回路。 - 前記リストア動作時には前記第1のトランジスタおよび前記第2のトランジスタがオフされ、前記第3のトランジスタおよび前記第4のトランジスタがオンされる
請求項5に記載の不揮発性記憶回路。 - 前記第1のトランジスタおよび前記第2のトランジスタはpMOSトランジスタであり、前記第3のトランジスタおよび前記第4のトランジスタはnMOSトランジスタである
請求項5に記載の不揮発性記憶回路。 - 前記第1のトランジスタおよび前記第2のトランジスタはnMOSトランジスタであり、前記第3のトランジスタおよび前記第4のトランジスタはpMOSトランジスタである
請求項5に記載の不揮発性記憶回路。
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