KR101802882B1

KR101802882B1 - 저항성 메모리를 사용하는 기억을 갖는 메모리 셀

Info

Publication number: KR101802882B1
Application number: KR1020167001199A
Authority: KR
Inventors: 찰스 오거스틴; 카를로스 도쿠나가; 제임스 더블유. 찬즈
Original assignee: 인텔 코포레이션
Priority date: 2013-08-16
Filing date: 2013-08-16
Publication date: 2017-11-30
Also published as: CN105493193B; CN105493193A; US20160172036A1; TWI556235B; KR20160021259A; WO2015023290A1; TW201521022A

Abstract

저항성 메모리를 사용하는 기억을 갖는 메모리 셀을 포함하는 장치가 개시된다. 이러한 장치는, 제1 노드 및 제2 노드를 갖는 교차 결합형 셀들을 포함하는 메모리 엘리먼트; 제1 노드에 결합되는 제1 트랜지스터; 제2 노드에 결합되는 제2 트랜지스터; 및 제1 및 제2 트랜지스터들에 결합되는 저항성 메모리 엘리먼트를 포함한다.

Description

저항성 메모리를 사용하는 기억을 갖는 메모리 셀{MEMORY CELL WITH RETENTION USING RESISTIVE MEMORY}

프로세서들 및 SoC들(System on Chip)은, 전력에 제약을 받으며, 사용중이지 않은 블록들을 "턴 오프"하는(즉, 로직 블록들에 대해 슬립 상태에 진입하는) 파워 게이팅을 이용하여, 누설 전력을 절약한다. 통상적으로, 블록을 슬립 상태로 전환하는 것은 정확한 동작을 위해 유지되어야 하는 임의의 데이터를 저장하기 위한 시간을 요구한다. 이러한 데이터는, 내장형 메모리 어레이들, 플립-플롭들, 및 래치들에 저장될 수 있고, "올웨이즈 온(always on)" 스토리지 내에 저장하는데 시간이 걸릴 뿐만 아니라, 그 블록에 전력이 다시 인가될 때 저장된 데이터를 복원하는데 시간이 걸린다. 이러한 데이터 저장 및 복원 시간은 블록이 얼마나 자주 파워 게이팅될 수 있는지를 제한하고, 또한 총 이득들을 감소시키는 파워 패널티를 초래한다.

데이터(즉, 컨텍스트)를 저장하고 복원하는 표준 방법은 데이터를 항상 전력이 공급되는 메모리 어레이로 이동시키는 것을 포함한다. 대안적으로, 상태 기억 플립-플롭들은, 플립-플롭의 일부를 고립시켜 이를 올웨이즈-온 공급원에 접속시키는 것에 의해, 요구되는 데이터를 플립-플롭들 자체에 로컬하게 저장하는데 사용되어 왔다. 상태(즉, 데이터)가 메모리 어레이로 이동될 필요가 없기 때문에 이들 플립-플롭들은 빠른 컨텍스트 저장 및 복원을 허용한다. 그러나, 이러한 플립-플롭들은 올웨이즈-온 공급원이 모든 상태 기억 플립-플롭에 라우팅될 될 것을 요구하며, 그 플립-플롭의 일부는 슬립 모드 동안에도 누설 전력을 소모한다.

본 개시내용의 실시예들은, 이하에 주어지는 상세한 설명으로부터 및 본 개시내용의 다양한 실시예들의 첨부 도면들로부터 보다 충분히 이해될 것이지만, 이들은 본 개시내용을 특정 실시예들로 제한하는 것으로 고려되어서는 안 되며, 설명 및 이해만을 위한 것이다.
도 1은 2개의 MTJ들(Magnetic Tunnel Junctions)을 갖는 종래의 기억 플립-플롭이다.
도 2a는, 본 개시내용의 일 실시예에 따라, 단일 저항성 엘리먼트 및 정적 복원 방식을 사용하는 기억을 갖는 메모리 셀이다.
도 2b는, 본 개시내용의 일 실시예에 따라, 도 2a의 정적 복원 방식의 복원 동작 동안의 타이밍 파형들을 보여주는 그래프이다.
도 3은, 본 개시내용의 다른 실시예에 따라, 단일 저항성 엘리먼트 및 정적 복원 방식을 사용하는 기억을 갖는 메모리 셀이다.
도 4는, 본 개시내용의 다른 실시예에 따라, 단일 저항성 엘리먼트 및 정적 복원 방식을 사용하는 기억을 갖는 메모리 셀이다.
도 5a는, 본 개시내용의 다른 실시예에 따라, 단일 저항성 엘리먼트 및 동적 복원 방식을 사용하는 기억을 갖는 메모리 셀이다.
도 5b는, 본 개시내용의 일 실시예에 따라, 도 5a의 동적 복원 방식의 복원 동작 동안의 타이밍 파형들을 보여주는 그래프이다.
도 6은, 본 개시내용의 다른 실시예에 따라, 단일 저항성 엘리먼트 및 동적 판독 복원 방식을 사용하는 기억을 갖는 메모리 셀이다.
도 7은, 본 개시내용의 다른 실시예에 따라, 단일 저항성 엘리먼트 및 동적 복원 방식을 사용하는 기억을 갖는 메모리 셀이다.
도 8은, 본 개시의 일 실시예에 따라, 단일 저항성 엘리먼트를 사용하는 기억을 갖는 메모리 셀을 갖는 스마트 디바이스 또는 컴퓨터 시스템 또는 SoC(System-on-Chip)이다.

도 1은 2개의 MTJ들(Magnetic Tunnel Junctions)을 갖는 종래의 기억 플립-플롭(100)이다. 플립-플롭(100)은, 도시된 바와 같이 상호 결합되는, 인버터들(inv)(Inv1, Inv2, Inv3, Inv4, 및 Inv5)과 송신 게이트 1(TG1)을 갖는 마스터 스테이지; Inv6, Inv7 및 Inv8과 TG2를 갖는 슬레이브 스테이지; 및 2개의 MTJ들-MTJ1 및 MTJ2 -과, 슬립 트랜지스터들 MN1 및 MN2를 갖는 기억 스테이지로 구성된다.

Inv1은, 노드 Data 상의 입력 Data를 수신하여, 노드 Data_b 상의 Data 신호의 반전된 버전을 생성한다. 노드 및 노드 상의 신호라는 용어는 교환가능하게 사용될 수 있다. 예를 들어, 노드 Data 및 노드 Data 상에 있는 신호 Data는 간략히 Data라 할 수 있다. TG1은 노드들 Data_b 및 Data_bd 사이에 결합된다. TG1은, 신호 Data_b를 수신하여, TG1이 인에이블될 때, 신호 Data_b를 노드 Data_bd 상의 신호 Data_bd로서 제공한다. TG1은 신호 Clock_b가 논리적 하이이고 신호 Clock_d가 논리적 로우일 때 인에이블된다.

신호 Data_bd는 신호 Data_bd의 반전된 버전, 즉 노드 Data_2bd 상의 신호 Data_2bd를 생성하는 Inv2에 의해 수신된다. Inv3 및 Inv4는 클록 경로에 있다. Inv3은, 신호 Clock을 수신하여, 신호 Clock의 반전된 버전을 노드 Clock_b 상의 신호 Clock_b로서 생성한다. Inv4는, 노드 Clock b 상의 신호 Clock_b를 수신하여, 신호 Clock_b의 반전된 버전을 노드 Clock_d 상의 신호 Clock_d로서 생성한다. Inv5는 마스터 스테이지에서 데이터를 저장하는데 사용된다. Inv5는 노드들 Data_2bd 및 Data_b에 결합된다. Inv5는 클록 게이팅된다, 즉, 이는 Clock_b 및 Clock_d 신호들에 의해 인에이블될 때 자신의 입력을 반전시킨다.

Inv2의 출력은, 인에이블될 때 노드 N0에 신호 Data_2bd를 제공하는, TG2에 의해 수신된다. Inv6 및 Inv7은, 교차 결합형 인버터들이며, 슬레이브 스테이지의 메모리 엘리먼트를 형성한다. Inv7은 Inv5와 같이 클록 게이팅된다. Inv6의 출력은 Inv8에 결합되는 노드 N1이다. Inv8은 최종 출력 Out을 생성한다. 슬립 트랜지스터들 MN1 및 MN2의 소스/드레인 단자들은 노드들 N0 및 N1에서 데이터를 기억하도록 올웨이즈-온 1/2 공급원(1/2 Vcc)에 결합된다. MN1 및 MN2는, 인에이블될 때, MTJ1 및 MTJ2 디바이스들을 1/2 공급원 레일에 각각 결합하는, 신호 Sleep에 의해 제어된다.

MTJ 디바이스는 MgO로부터 형성되는 절연층, 자유층(즉, 자유 자기층), 및 고정층(즉, 고정된 자기층 또는 핀형층(pinned layer))을 포함하는 층들의 스택에 의해 형성되는 불휘발성 저항성 메모리 디바이스이다. MTJ의 패턴 영역은 절연층이다. MTJ 디바이스를 통해 전류가 흐를 때, 전류의 방향은 MTJ 디바이스의 저항률을 변화시키는데 전류의 한 방향은 고 저항률(RH)을 초래하는 반면 MTJ를 통하는 전류의 다른 방향은 MTJ 디바이스의 저 저항률(RL)을 초래한다.

프로세서에서의 슬립 상태는 총 전력 소모를 감소시키는데 사용된다. (플립-플롭(100)과 같은) 기억 플립-플롭들은, 슬립 상태들에 진입하고 이로부터 탈출하는 타이밍 오버헤드를 현저히 감소시키는데, 이는 프로세서들에서의 새로운 절전 상태들을 가능하게 할 수 있다. 그러나, 플립-플롭(100)은, 더 높은 기입 에너지, 더 느린 슬립 모드 진입 및 이로부터의 탈출, 및 더 높은 기억 실패 확률에 시달린다.

플립-플롭(100)은, 슬립 모드 동안(즉, 신호 Sleep이 논리적 하이일 때) 플립-플롭의 슬레이브 스테이지를 고립시키고, 노드들 N1과 N0 상의 논리 상태를 올웨이즈-온 1/2 공급원에 의해 유지한다. 2개의 MTJ 디바이스들은 상보형 데이터를 저장한다. 상보형 데이터는 1/2 Vcc 전원의 도움으로 (슬립 모드에 진입할 때) 저장된다. 상보형 데이터는 정확하여야 하며 그렇지 않으면 슬레이브 스테이지의 노드들 N0 및 N1은 적절한 최종 저장된 상태들을 갖지 못할 수 있다. 각각, MTJ1 및 MTJ2 디바이스들의 자유층들은 노드들 N0 및 N1에 결합되는 반면, MTJ1 및 MTJ2 디바이스들의 고정층은 MN1 및 MN2의 드레인/소스 단자들에 결합된다. 판독 동작 동안(슬립 모드를 탈출할 때), 2개의 MTJ 디바이스 브랜치들(즉, 상보형 브랜치들) 사이의 전류의 차이는 상보형 노드 N0 및 N1에서 값들을 복원하는데 사용된다.

Sleep이 활성화될 때(즉, 신호 Sleep이 논리적 하이일 때), 슬레이브 스테이지에 저장된 데이터가 '1'일 때, 좌측의 MTJ1 디바이스는 평행 상태로 프로그래밍되고 우측의 MTJ2 디바이스는 역-평행 상태로 프로그래밍된다. 슬레이브 스테이지에 저장된 데이터가 '0'일 때, 좌측의 MTJ1 디바이스는 역-평행 스테이지에 있고 우측의 MTJ2 디바이스는 평행 스테이지에 있다. 별개의 전원을 모두에게 순차적으로 라우팅하는 필요성은 이러한 해결책을 구현하기 곤란하게 한다. 또한, 기억 플립-플롭(100)은 슬립 모드에서 여전히 누설전류를 소모한다. 더욱이, 2개의 MTJ 디바이스들을 사용하는 것은 플립-플롭(100)의 총 면적을 증가시킨다.

실시예들은, 기억 메모리 셀이 누설 전력 없이 그리고 올웨이즈-온 공급 전압을 요구하지 않고도 상태를 저장하는 것을 허용하는 단일 저항성 디바이스를 사용하는 장치(즉, 메모리 셀)를 설명한다. 도 1의 2개의 MTJ 설계에 비해, 실시예들은, 저항성 디바이스의 열 안정성을 감소시킬 수 있고, 1/2-Vcc 공급원 레일의 요구를 제거할 수 있으며(즉, 1/2-Vcc 공급원 생성기가 필요하지 않음), 슬립 모드로의 더 빠른 진입을 초래하는- 이들 모두는 전력 소모를 절약할 수 있음 - 단일 저항성 디바이스를 사용한다.

이하의 설명에서는, 본 개시내용의 실시예들의 보다 철저한 설명을 제공하기 위해서 다수의 상세사항들이 논의된다. 그러나, 통상의 기술자에게는 본 개시내용의 실시예들이 이러한 특정 상세사항들 없이도 실시될 수 있다는 점이 명백할 것이다. 다른 경우들에서는, 본 개시내용의 실시예들을 불명료하게 하는 것을 회피하기 위해서, 잘 알려진 구조들 및 디바이스들이, 상세하게 보다는, 블록도 형태로 도시된다.

실시예들의 대응하는 도면들에서, 신호들은 라인들로 표현된다는 점에 주목하자. 일부 라인들은 더 많은 구성 신호 경로들을 표시하기 위해서 더 두꺼울 수 있고, 및/또는 주요 정보 흐름 방향을 표시하기 위해서 하나 이상의 단부들에 화살표들을 가질 수 있다. 이러한 표시들은 제한하는 것으로 의도되지는 않는다. 오히려, 라인들은 회로 또는 논리적 유닛의 보다 용이한 이해를 촉진하기 위해서 하나 이상의 예시적인 실시예들과 관련하여 사용된다. 설계 필요성들 또는 선호도들에 의해 영향을 받는 바와 같이, 임의의 표현된 신호는, 어느 방향으로도 이동할 수 있고 임의의 적합한 타입의 신호 방식으로 구현될 수 있는 하나 이상의 신호들을 실제로 포함할 수 있다.

명세서 전반적으로, 및 청구항들에서, "접속된"이란 용어는, 임의의 중간 디바이스들 없이, 접속되는 것들 사이의 직접적인 전기 접속을 의미한다. "결합된"이란 용어는, 접속되는 것들 사이의 직접적인 전기 접속 또는 하나 이상의 패시브 또는 액티브 중간 디바이스들을 통한 간접 접속을 의미한다. "회로"라는 용어는, 원하는 기능을 제공하기 위해 상호 협업하도록 배치되는 하나 이상의 패시브 및/또는 액티브 컴포넌트를 의미한다. "신호"라는 용어는 적어도 하나의 전류 신호, 전압 신호, 또는 데이터/클록 신호를 의미한다. 단수 표현("a", "an" 및 "the")의 의미는 복수 참조들을 포함한다. "에서(in)"의 의미는 "에서(in)" 및 "상의(on)"를 포함한다.

"스케일링"이란 용어는 일반적으로 한 프로세스 기술로부터 또 다른 프로세스 기술로 설계(계통도 및 레이아웃)를 변환하는 것을 말한다. "스케일링"이란 용어는 또한 일반적으로, 레이아웃 및 디바이스를 동일한 기술 노드 내에서 축소(downsize)하는 것을 말한다. "스케일링"이란 용어는 또한, 신호 주파수를, 다른 파라미터, 예를 들어 전원 레벨에 관하여 조절하는 것(예를 들어, 늦추는 것)을 말할 수 있다. "실질적으로(substantially)", "근접한(close)", "대략(approximately)", "근처의(near)" 및 "약(about)"이라는 용어들은 일반적으로 타겟 값의 +/-20% 내에 있는 것을 말한다.

달리 명시되지 않는 한, 공통 대상을 설명하기 위해 서수 형용사들 "제1", "제2", 및 "제3" 등을 사용하는 것은, 유사한 대상들의 상이한 경우들이 언급되고 있다는 것을 나타낼 뿐이며, 이렇게 설명된 대상들이, 시간적으로, 공간적으로, 순위적으로 또는 임의의 다른 방식으로, 주어진 순서로 있어야 한다는 것을 암시하려고 의도되는 것은 아니다.

실시예들의 목적들로, 트랜지스터들은, 드레인, 소스, 게이트 및 벌크 단자들을 포함하는 MOS(Metal Oxide Semiconductor) 트랜지스터들이다. 트랜지스터들은 Tri-Gate 및 FinFet 트랜지스터들, GAAC(Gate All Around Cylindrical) 트랜지스터들, 또는 탄소 나노 튜브들이나 스핀트로닉(spintronic) 디바이스들과 같이 트랜지스터 기능성을 구현하는 다른 디바이스들을 또한 포함한다. 소스 및 드레인 단자들은, 동일한 단자들일 수 있으며, 본 명세서에서 교환가능하게 사용된다. 통상의 기술자라면, 다른 트랜지스터들, 예를 들어, BJT(Bi-polar Junction Transistors) PNP/NPN, BiCMOS, CMOS, eFET 등이 본 개시내용의 범위로부터 벗어나지 않고 사용될 수 있다는 점을 이해할 것이다. "MN"이란 용어는 n-타입 트랜지스터(예를 들어, NMOS, NPN BJT 등)를 나타내고, "MP"라는 용어는 p-타입 트랜지스터(예를 들어, PMOS, PNP BJT 등)를 나타낸다.

도 2a는, 본 개시내용의 일 실시예에 따라, 단일 저항성 엘리먼트 및 정적 복원 방식을 사용하는 기억을 갖는 메모리 셀(200)이다. 임의의 다른 도면의 엘리먼트들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 2a의 엘리먼트들은 설명된 것과 유사한 임의의 방식으로 동작할 수 있거나 또는 기능할 수 있지만, 이에 제한되는 것은 아니라는 점이 주목된다. 이하의 실시예들은 도 1을 참조하여 설명된다. 실시예들을 불명료하게 하지 않도록, 플립-플롭의 슬레이브 스테이지만이 도시된다. 플립-플롭의 나머지는 플립-플롭(100)과 유사할 수 있다. 이러한 실시예들은 임의의 메모리 엘리먼트에 적용될 수 있고, 플립-플롭들에 제한되는 것은 아니다.

일 실시예에서, 메모리 셀(200)은 교차 결합형 인버터들 Inv6과 Inv7을 포함하며, 여기서 Inv7은 클록 게이팅된다. 일 실시예에서, 메모리 셀(200)은 슬립 트랜지스터들 MN1 및 MN2에 결합되는 저항성 디바이스를 더 포함한다. 이하의 실시예들은 MTJ 디바이스인 저항성 디바이스를 참조하여 설명된다. 다른 실시예들에서, 저항성 메모리 엘리먼트는 CBRAM(Conductive Bridge RAM), 쌍-안정성 유기 메모리들(bi-stable organic memories), 또는 양방향 기입을 갖는 임의의 저항성 메모리 중 하나이다.

일 실시예에서, 메모리 셀(200)의 복원 장치는 p-타입 트랜지스터 MP1 및 n-타입 트랜지스터 MN3을 포함한다. 일 실시예에서, MP1의 소스 단자는 Vcc에 결합되고, MP1의 드레인 단자는 MN1의 소스/드레인 단자 및 MTJ 디바이스의 고정층에 결합되고, 게이트 단자는 신호 R0에 의해 제어된다. 일 실시예에서, MN3의 드레인 단자는 MN2의 소스/드레인 단자과 MTJ 디바이스의 자유층에 결합되고, MN2의 소스 단자는 접지(Vss)에 결합되고, MN2의 게이트 단자는 신호 Rl에 의해 제어된다. 메모리 셀(200)의 복원 장치는 또한 정적 복원 방식으로서 참조된다.

일 실시예에서, 단일 MTJ 디바이스는 슬립 모드가 끝난 후 노드들 N0 및 N1의 상태들을 기억하는데 사용된다. 일 실시예에서, MN1(제1 트랜지스터라 하기도 함)의 드레인/소스 단자는 노드 NO에 결합되는 반면 MN1의 소스/드레인 단자는 MTJ 디바이스의 일 단부(즉, 고정층)에 결합된다. MN1은 MN1의 게이트 단자에서 수신되는 신호 Sleep0에 의해 제어된다. 일 실시예에서, MN2(제2 트랜지스터라 하기도 함)의 드레인/소스 단자는 노드 N1에 결합되는 반면 MN2의 소스/드레인 단자는 MTJ 디바이스의 다른 단부(즉, 자유층)에 결합된다. MN2는 자신의 게이트 단자에서 수신되는 신호 Sleep1에 의해 제어된다. Sleep0 및 Sleep1은 동일한 노드에 결합될 수 있다, 즉, MN1 및 MN2 양자 모두가 동일한 슬립 신호에 의해 제어된다. 예를 들어, 기록 동작 동안, Sleep0 및 Sleep1은 MN1 및 MN2 양자 모두에 대해 함께 접속된다. 일 실시예에서, 판독/복원 동작 동안, Sleep0 및 Sleep1은 독립적으로 제어된다.

동작의 정상 모드 동안, 신호들 Sleep0 및 Sleep1은 논리적 로우이고, 백-투백(back-to-back)(또는 교차 결합형) 인버터들 Inv6 및 Inv7을 갖는 메모리 셀(200)은 정상적으로 동작한다. 메모리 셀(200)은 독립적 메모리 셀 또는 임의의 메모리 유닛의 일부일 수 있다. 예를 들어, 메모리 셀(200)은 플립-플롭, 래치 등의 슬레이브 스테이지의 일부일 수 있다. 플립-플롭의 정황에서, 동작의 정상 모드 동안, 메모리 셀(200)은 기억 특징 없는 플립-플롭의 정규 슬레이브 스테이지로서 동작한다. 이러한 실시예에서, 플립-플롭의 성능은 임의의 정규 플립-플롭의 성능과 같다. 슬립 모드 동안, 즉, 신호들 Sleep0 및 Sleep1이 논리적 하이일 때, 기억 특징을 갖는 슬레이브 스테이지 피드백이 인에이블된다. 이러한 실시예에서, 데이터는 MTJ 디바이스에 저장되고(즉, 노드들 N0 및 N1 상의 데이터가 보존되고), 메모리 셀(200)이 그 일부인 플립-플롭 또는 회로가 전력 소모를 감소하기 위해 완전히 턴 오프될 수 있다.

도 1의 기억 플립-플롭의 슬레이브 스테이지에 비해, 메모리 셀(200)은 불휘발성 스토리지를 위한 단일 MTJ 디바이스를 갖는다. 메모리 셀(200)은 또한 도 1의 기억 플립-플롭의 슬레이브 스테이지에 비해 더 낮은 기입 오류들을 나타내는데 MTJ 디바이스에 걸쳐 더 높은 기입 전압이 인가되기 때문이다. 메모리 셀(200)에 대해서는, 1/2-Vcc 전원이 기입 작업 동안 필요하지 않다.

복원 모드 동안(즉, Sleep 모드가 비활성화될 때), 데이터는 MTJ 디바이스 (저항 차이)로부터 슬레이브 스테이지 노드들 N0 및 N1에서 논리적 '1' 및 '0'으로 전환된다. 일 실시예에서는, 복원 모드 동안(즉, 정적 복원 방식), 더 짧은 TW(Time-Window)에 대해 R0은 Vss(접지)에 결합되고, Rl은 Vcc에 결합된다. 이 시간 동안, 신호 Sleep0는 활성화되고, 저항성 분할기 작용으로 인해, Inv8의 출력은 MTJ 디바이스의 저항 상태에 의존하여 Vcc 또는 Vss로 간다. 이러한 실시예에서, 복원 동작 동안, MP1 및 MN3은 턴 온된다. 일 실시예에서는, 복원 동작 동안, 슬레이브 스테이지의 피드백 인버터 Inv7이 턴 오프된다(즉, 클록 게이팅된다). 일 실시예에서는, 복원 모드가 끝날 때, R0를 Vcc에 결합하는 것에 의해 MP1이 턴 오프되고, R1을 Vss에 결합하는 것에 의해 MN3가 턴 오프된다.

도 2b는, 본 개시내용의 일 실시예에 따라, 도 2a의 정적 복원 방식의 복원 동작의 동안 타이밍 파형들을 보여주는 그래프(220)이다. 임의의 다른 도면의 엘리먼트들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 2b의 엘리먼트들은 설명된 것과 유사한 임의의 방식으로 동작할 수 있거나 또는 기능할 수 있지만, 이에 제한되지는 않는다는 점을 주목된다.

그래프(220)의 x-축은 시간이고 y-축은 전압이다. 그래프(220)은 2개의 파형들, 상부에 하나 및 하부에 하나를 보여준다. 상부 파형은 MTJ 디바이스의 저항률이 낮을 때(즉, MJT 디바이스의 제1 상태, RL이라고도 함) 노드 N1 상의 전압인 반면, 하부 파형은 MTJ의 저항률이 높을 때(즉, 또한 MTJ 디바이스의 제2 상태, RH라고도 함) 노드 N1 상의 전압이다. TW는 Rl이 Vcc에 결합되고 R0이 Vss에 결합되는 복원 동작 동안의 타임 윈도우이다. 복원 동작 동안(즉, TW 타임 윈도우 동안), 신호들 Sleep0 및 Sleep1은 논리적 하이이다(즉, MN1 및 MN2는 턴 온되도록 인에이블된다). TW 윈도우 이후, Rl은 Vss에 결합되고 R0은 Vcc에 결합되어, 노드들 N1 및 NO가 MTJ 디바이스의 저항률에 따라 그들의 복원 데이터 상태들을 갖게 한다.

도 3은, 본 개시내용의 다른 실시예에 따라, 기억을 갖고 단일 저항성 엘리먼트 및 정적 복원 방식을 사용하는 메모리 셀(300)이다. 임의의 다른 도면의 엘리먼트들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 3의 엘리먼트들은 설명된된 것과 유사한 임의의 방식으로 동작할 수 있거나 도는 기능할 수 있지만, 이에 제한되는 것은 아니라는 점이 주목된다.

도 3의 실시예는 MP1이 이제 노드 N3 및 MN2의 소스/드레인 단자에 결합되는 반면 MN3이 노드 N2 및 MN1의 소스/드레인 단자에 결합되는 것을 제외하고는 도 2a의 실시예와 유사하다. 메모리 셀(300)의 동작은 메모리 셀(200)의 동작과 유사하다. 이 실시예에서, MTJ 디바이스는 플립된다, 즉, 자유층이 이제 노드 N2에 결합되고 고정층이 이제 노드 N3에 결합된다. 일 실시예에서는, 노드 N0 내에 기입하기 위해, (노드 N1을 부유시키도록(float)) Sleep0가 Vcc에 결합되고 Sleep1이 Vss에 결합된다.

도 4는, 본 개시내용의 다른 실시예에 따라, 기억을 갖고 단일 저항성 엘리먼트 및 정적 복원 방식을 사용하는 메모리 셀(400)이다. 임의의 다른 도면의 엘리먼트들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 4의 엘리먼트들은 설명된 방식과 유사한 임의의 방식으로 동작할 수 있거나 기능할 수 있지만, 이에 제한되는 것은 아니라는 점이 주목된다.

도 4의 실시예는, 도 2a의 상보형 실시예이고, 도 2a와 유사하게 기능한다. 메모리 셀(400)은 도 2a의 n-타입 슬립 트랜지스터들 MN1 및 MN2 대신에 p-타입 슬립 트랜지스터들 MP1 및 MP2를 사용한다. 이 실시예에서, MP1 및 MP2는 신호들 Sleep0_b 및 Sleep1_b에 의해 제어되며, 여기서 신호 Sleep0_b는 (도 2a의) 신호 Sleep0의 반전이고, 신호 Sleep1_b는 (도 2a의) 신호 Sleep1의 반전이다. 일 실시예에서, Sleep0_b 및 Sleep1_b는 동일한 노드들에 결합된다. 예를 들어, 기입 동작 동안, Sleep0_b 및 Sleep1_b는, MP1 및 MP2 양자 모두에 대해 함께 접속된다. 일 실시예에서, 판독/복원 동작 동안, Sleep0 및 Sleep1은 독립적으로 제어된다. 일 실시예에서, 도 4의 정적 기억 방식은 그 소스 단자가 Vss에 결합되고, 드레인 단자가 노드 N2 및 MP1의 소스/드레인 단자에 결합되며, 게이트 단자가 R0_b(R0_b는 도 2a의 R0의 반전임)에 결합되는 MN1을 포함한다. 일 실시예에서, 도 4의 정적 기억 방식은 그 소스 단자가 Vcc에 결합돠고, 드레인 단자가 노드 N3에 결합되며, 게이트 단자가 R1_b(신호 R1_b는 도 2a의 신호 Rl의 반전임)에 결합되는 p-타입 MP3을 포함한다.

도 5a는, 본 개시내용의 다른 실시예에 따라, 기억을 갖고 단일 저항성 엘리먼트 및 동적 복원 방식을 사용하는 메모리 셀(500)이다. 임의의 다른 도면의 엘리먼트들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 5의 엘리먼트들은 설명된 것과 유사한 임의의 방식으로 동작할 수 있거나 또는 기능할 수 있지만, 이에 제한되는 것은 아니라는 점이 주목된다.

단일 MTJ 디바이스에서 데이터의 저장은 도 2a의 실시예의 것과 유사하다. 도 5a의 실시예를 불명료하게 하지 않도록, 저장 양상은 반복되지 않는다. 도 2a의 정적 복원 방식에 비해, 메모리 셀(500)의 실시예는 동적 복원 방식을 포함한다.

일 실시예에서, 메모리 셀(500)의 동적 복원 방식은 그 드레인 단자가 노드 NO에 결합되고, 소스 단자가 Vcc에 결합되며, 게이트 단자가 R0에 의해 제어되는 p-타입 트랜지스터 MP1을 포함한다. 일 실시예에서, 메모리 셀(500)의 동적 복원 방식은 그 소스 단자가 Vss에 결합되고, 드레인 단자가 노드 N3에 결합되며, 게이트 단자가 Rl에 의해 제어되는 n-타입 트랜지스터 MN3을 더 포함한다.

일 실시예에서, 판독/복원 동작 동안, Sleep0 및 Sleep1은 독립적으로 제어된다. 일 실시예에서는, 동적 복원 방식에서, 노드 NO는 MP1을 사용하여 프리차지(pre-charge)되고 MTJ 디바이스의 저항률 상태(즉, RH 또는 RL)에 의존하여 조건부로 방전된다. 일 실시예에서, 복원 동안, R0은 노드 N0를 프리차지하도록 Vss에 결합된다. 그 후 R0, Rl 및 Sleep0 노드들이 Vcc에 결합된다. 일 실시예에서, Sleep1은 Sleep0가 Vcc에 결합될 때 Vss에 결합된다.

일 실시예에서는, MTJ 디바이스의 저항률 상태(즉, RH 또는 RL)에 의존하여, 노드 NO가 조건부로 방전된다. 예를 들어, MTJ 디바이스의 저항률 상태가 높을 때(즉, RH), 노드 N0 상의 전압은 Inv6의 임계값 아래로 떨어지지 않는다. 이러한 실시예에서, 노드 N1은 Vss로 구동된다. MTJ 디바이스의 저항률 상태가 낮을 때(즉, RL), 노드 N0 상의 전압은 Inv6의 임계값 위로 가고, 이로 인해 노드 N1 상의 전압은 Vcc까지 상승한다.

도 5b는, 본 개시내용의 일 실시예에 따라, 도 5a의 동적 복원 방식의 복원 동작 동안의 타이밍 파형들을 보여주는 그래프(520)이다. 임의의 다른 도면의 엘리먼트들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 5b의 엘리먼트들은 설명된 것과 유사한 임의의 방식으로 동작할 수 있거나 또는 기능할 수 있지만, 이에 제한되는 것은 아니라는 점이 주목된다.

그래프(520)의 x-축은 시간이고 y-축은 전압이다. 그래프(520)은 2개의 파형들, 상부에 하나 및 하부에 하나를 보여준다. 상부 파형은 MTJ 디바이스의 저항률이 낮을 때(즉, MJT 디바이스의 제1 상태, RL이라고도 함) 노드 N1 상의 전압인 반면, 하부 파형은 MTJ의 저항률이 높을 때(즉, 또한 MTJ 디바이스의 제2 상태, RH라고도 함) 노드 N1 상의 전압이다. 여기서, TW는 복원 동작 동안의 타임 윈도우이다.

표 1은 도 2a의 정적 복원 방식과 도 5a의 동적 복원 방식의 비교를 보여준다.

표 1은, 일 실시예에 따라, 저항성 메모리의 판독-시간, 판독-에너지(정상화됨), TMR(Tunneling Magneto Resistance), 회로 면적(정상화됨), 및 요구되거나 바람직한 낮은 저항률을 비교한다. TMR은 (RH-RL)/RL x 100%로 표현될 수 있으며, 여기서 RH 및 RL은 각각 저항성 디바이스의 높고 낮은 저항들이다.

일 실시예에서, 정적 복원 방식은 슬립 모드로부터의 탈출 시간을 향상시키는 (동적 복원 방식보다) 더 빠른 판독-시간을 제공한다. 일 실시예에서, 정적 복원 방식 및 동적 복원 방식 양자 모두는 비슷한 회로 면적들을 차지한다. 일 실시예에서, 정적 복원 방식은 동적 복원 방식보다 더 적은 전력을 소모한다. 일 실시예에서, 정적 복원 방식은 저항성 메모리가, 예를 들어, 킬로 옴들 정도로 낮은 저항률을 갖는 경우들에 대해 동적 복원 방식보다 더 유용할 수 있다. 일 실시예에서, 동적 복원 방식은 저항성 메모리가, 예를 들어, 수십 킬로 옴들 정도로 낮은 저항률을 갖는 경우들을 대해 정적 복원 방식보다 더 유용할 수 있다.

실시예들은 여러 응용들을 가질 수 있다. 예를 들어, 실시예들은 "올웨이즈 온(always on)" 플립-플롭들에서와 같이 임계 상태를 유지하면서 논리 유닛들의 미립(fine-grain), 고속 파워게이팅을 허용하는 프로세서에 대한 진보된 전력 관리 전략의 일부로서 사용될 수 있다. 실시예들은 또한 도 1의 종래의 기억 플립-플롭들에 비해 더 낮은 전압 동작을 보여주고 이에 따라 성능을 향상하고 전력 소모를 감소시킨다. 실시예들은 더 낮은 평균 전력을 초래하여, 모바일 애플리케이션들에서 더 긴 배터리 수명으로 전환된다.

도 6은, 본 개시내용의 다른 실시예에 따라, 기억을 갖고 단일 저항성 엘리먼트 및 동적 복원 방식을 사용하는 메모리 셀(600)이다. 임의의 다른 도면의 엘리먼트들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 6의 엘리먼트들은 설명된 것과 유사한 임의의 방식으로 동작할 수 있거나 또는 기능할 수 있지만, 이에 제한되는 것은 아니라는 점이 주목된다.

도 6의 실시예는 MP1이 이제 노드 N1 및 MN2의 드레인/소스 단자에 결합되는 반면 MN3이 노드 N2 및 MN1의 소스/드레인 단자에 결합된다는 점을 제외하고는 도 5a의 실시예와 유사하다. 메모리 셀(600)의 동작은 메모리 셀(500)의 동작과 유사하다. 이 실시예에서, MTJ 디바이스는 플립된다, 즉, 자유층이 이제 노드 N2에 결합되고 고정층이 이제 노드 N3에 결합된다.

도 7은, 본 개시내용의 다른 실시예에 따라, 기억을 갖고 단일 저항성 엘리먼트 및 동적 복원 방식을 사용하는 메모리 셀(700)이다. 임의의 다른 도면의 엘리먼트들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 7의 엘리먼트들은 설명된 방식과 유사한 임의의 방식으로 동작할 수 있거나 기능할 수 있지만, 이에 제한되는 것은 아니라는 점이 주목된다.

도 7의 실시예는, 도 5a의 상보형 실시예이고, 도 5a와 유사하게 기능한다. 메모리 셀(700)은 도 5a의 n-타입 슬립 트랜지스터들 MN1 및 MN2 대신에 p-타입 슬립 트랜지스터들 MP1 및 MP2를 사용한다. 이 실시예에서, MP1 및 MP2는 신호들 Sleep0_b 및 Sleep1_b에 의해 제어되며, 여기서 신호 Sleep0_b는 (도 5a의) 신호 Sleep0의 반전이고, 신호 Sleep1_b는 (도 5a의) 신호 Sleep1의 반전이다. 일 실시예에서, Sleep0_b 및 Sleep1_b는 동일한 노드들에 결합된다. 일 실시예에서, 도 7의 동적 기억(또는 복원) 방식은 그 소스 단자가 Vss에 결합되고, 드레인 단자가 노드 N3 및 MP2의 소스/드레인 단자에 결합되며, 게이트 단자가 R1(R1은 도 5a의 R1과 동일함)에 결합되는 MN1을 포함한다. 일 실시예에서, 도 7의 동적 복원 방식은 그 소스 단자가 Vcc에 결합되고, 드레인 단자가 노드 N0에 결합되며, 게이트 단자가 R0(신호 R0은 도 5a의 신호 R0과 동일함)에 결합되는 p-타입 MP3을 포함한다.

도 8은, 본 개시내용의 일 실시예에 따라, 단일 저항성 엘리먼트를 사용하는 기억을 갖는 메모리 셀을 갖는 스마트 디바이스 또는 컴퓨터 시스템 또는 SoC(System-on-Chip)(1600)이다. 임의의 다른 도면의 엘리먼트들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 8의 엘리먼트들은 설명된 것과 유사한 임의의 방식으로 동작할 수 있거나 또는 기능할 수 있지만, 이에 제한되지는 않는다는 점이 주목된다.

도 8은 평면 인터페이스 커넥터들이 사용될 수 있는 모바일 디바이스의 일 실시예의 블록도를 도시한다. 일 실시예에서, 컴퓨팅 디바이스(1600)는, 컴퓨팅 태블릿, 모바일 폰 또는 스마트-폰, 무선 가능형 e-리더기, 또는 다른 무선 모바일 디바이스와 같은, 모바일 컴퓨팅 디바이스를 나타낸다. 특정 컴포넌트들이 일반적으로 도시되며, 이러한 디바이스의 모든 컴포넌트들이 컴퓨팅 디바이스(1600)에 도시되는 것은 아니라는 점이 이해될 것이다.

일 실시예에서, 컴퓨팅 디바이스(1600)는 논의된 실시예들을 참조하여 설명되는 저항성 메모리 사용하는 기억을 갖는 메모리 셀을 갖는 제1 프로세서(1610)를 포함한다. 컴퓨팅 디바이스(1600)의 다른 블록들은 또한 실시예들을 참조하여 설명되는 저항성 메모리를 사용하는 기억을 갖는 메모리 셀들의 장치를 포함할 수 있다. 본 개시내용의 다양한 실시예들은, 시스템 실시예가, 무선 디바이스, 예를 들어, 셀 폰 또는 PDA(Personal Digital Assistant) 또는 웨어러블 디바이스에 통합될 수 있도록 무선 인터페이스와 같은 1670 내의 네트워크 인터페이스를 또한 포함할 수 있다.

일 실시예에서, 프로세서(1610)(및 프로세서(1690))는, 마이크로프로세서들, 애플리케이션 프로세서들, 마이크로컨트롤러들, 프로그래머블 로직 디바이스들, 또는 다른 처리 수단과 같은, 하나 이상의 물리적 디바이스들을 포함할 수 있다. 프로세서(1690)는 옵션형일 수 있다. 실시예가 2개의 프로세서들을 보여주지만, 단일의 또는 2개보다 많은 프로세서들이 사용될 수 있다. 프로세서(1610)에 의해 수행되는 처리 동작들은, 애플리케이션들 및/또는 디바이스 기능들이 실행되는 운영 플랫폼 또는 운영 체제의 실행을 포함한다. 처리 동작들은, 인간 사용자 또는 다른 디바이스와의 I/O(Input/Output)에 관련되는 동작들, 전력 관리에 관련되는 동작들, 및/또는 컴퓨팅 디바이스(1600)를 다른 디바이스에 접속하는 것dp 관련되는 동작들을 포함한다. 이러한 처리 동작들은 오디오 I/O 및/또는 디스플레이 I/O에 관련되는 동작들을 또한 포함할 수 있다.

일 실시예에서, 컴퓨팅 디바이스(1600)는 컴퓨팅 디바이스에 오디오 기능들을 제공하는 것과 관련된 하드웨어(예를 들어, 오디오 하드웨어 및 오디오 회로들) 및 소프트웨어(예를 들어, 드라이버들, 코덱들) 컴포넌트들을 나타내는 오디오 서브시스템(1620)을 포함한다. 오디오 기능들은 스피커 및/또는 헤드폰 출력, 뿐만 아니라 마이크로폰 입력을 포함할 수 있다. 이러한 기능들을 위한 디바이스들은 컴퓨팅 디바이스(1600) 내에 통합되거나, 또는 컴퓨팅 디바이스(1600)에 접속될 수 있다. 일 실시예에서, 사용자는, 프로세서(1610)에 의해 수신되고 처리되는 오디오 커맨드들을 제공하는 것에 의해 컴퓨팅 디바이스(1600)와 상호작용한다.

디스플레이 서브시스템(1630)은 사용자가 컴퓨팅 디바이스(1600)와 상호작용하기 위한 시각적 및/또는 촉각적 디스플레이를 제공하는 하드웨어(예를 들어, 디스플레이 디바이스) 및 소프트웨어(예를 들어, 드라이버)를 나타낸다. 디스플레이 서브시스템(1630)은, 사용자에게 디스플레이를 제공하는데 사용되는 특정 스크린 또는 하드웨어 디바이스를 포함하는, 디스플레이 인터페이스(1632)를 포함한다. 일 실시예에서, 디스플레이 인터페이스(1632)는, 프로세서(1610)와는 별개이며 디스플레이에 관련되는 적어도 일부 처리를 수행하기 위한 로직을 포함한다. 일 실시예에서, 디스플레이 서브시스템(1630)은 사용자에게 출력 및 입력 양자 모두를 제공하는 터치 스크린(또는 터치 패드) 디바이스를 포함한다.

I/O 제어기(1640)는 사용자와의 상호작용에 관련되는 하드웨어 디바이스들 및 소프트웨어 컴포넌트들을 나타낸다. I/O 제어기(1640)는 오디오 서브시스템(1620) 및/또는 디스플레이 서브시스템(1630)의 일부인 하드웨어를 관리하도록 동작될 수 있다. 부가적으로, I/O 제어기(1640)는, 그를 통해 사용자가 시스템과 상호작용할 수 있는 컴퓨팅 디바이스(1600)에 접속하는 부가적인 디바이스들에 대한 접속 지점을 도시한다. 예를 들어, 컴퓨팅 디바이스(1600)에 부착될 수 있는 디바이스들은, 마이크로폰 디바이스들, 스피커 또는 스테레오 시스템들, 비디오 시스템들 또는 다른 디스플레이 디바이스들, 키보드 또는 키패드 디바이스들, 또는 카드 리더기들 또는 다른 디바이스들과 같은 특정 애플리케이션들과 사용하기 위한 다른 I/O 디바이스들을 포함할 수 있다.

위에 언급된 바와 같이, I/O 제어기(1640)는 오디오 서브시스템(1620) 및/또는 디스플레이 서브시스템(1630)과 상호작용할 수 있다. 예를 들어, 마이크로폰 또는 다른 오디오 디바이스를 통한 입력은 컴퓨팅 디바이스(1600)의 하나 이상의 애플리케이션들 또는 기능들에 대한 입력 또는 커맨드들을 제공할 수 있다. 부가적으로, 오디오 출력이 디스플레이 출력 대신에 또는 디스플레이 출력에 부가하여 제공될 수 있다. 다른 예에서, 디스플레이 서브시스템(1630)이 터치 스크린을 포함하면, 디스플레이 디바이스는 I/O 제어기(1640)에 의해 적어도 부분적으로 관리될 수 있는 입력 디바이스로서 또한 역할을 한다. I/O 제어기(1640)에 의해 관리되는 I/O 기능들을 제공하기 위한 부가적인 버튼들 또는 스위치들이 컴퓨팅 디바이스(1600) 상에 또한 존재할 수 있다.

일 실시예에서, I/O 제어기(1640)는, 가속도계들, 카메라들, 광 센서들 또는 다른 환경 센서들, 또는 컴퓨팅 디바이스(1600)에 포함될 수 있는 다른 하드웨어와 같은 디바이스들을 관리한다. 입력은 직접 사용자 상호작용의 일부일 뿐만 아니라, 그 동작들(예를 들어, 잡음에 대한 필터링, 밝기 검출을 위한 디스플레이들의 조정, 카메라용 플래시 적용, 또는 다른 특징들)에 영향을 주도록 시스템에 환경적 입력을 제공하는 것일 수 있다.

일 실시예에서, 컴퓨팅 디바이스(1600)는, 배터리 전력 사용, 배터리의 충전, 및 절전 동작에 관련되는 특징들을 관리하는 전력 관리(1650)를 포함한다. 메모리 서브시스템(1660)은 컴퓨팅 디바이스(1600)에 정보를 저장하는 메모리 디바이스들을 포함한다. 메모리는 불휘발성(메모리 디바이스에 대한 전력이 중단되는 경우에 상태가 변경되지 않음) 및/또는 휘발성(메모리 디바이스에 대한 전력이 중단되는 경우에 상태가 규정되지 않음(indeterminate)) 메모리 디바이스들을 포함할 수 있다. 메모리 서브시스템(1660)은 애플리케이션 데이터, 사용자 데이터, 음악, 사진, 문서, 또는 다른 데이터 뿐만 아니라 컴퓨팅 디바이스(1600)의 애플리케이션들 및 기능들의 실행에 관련되는 시스템 데이터(장기적이거나 임시적임)를 저장할 수 있다.

실시예들의 엘리먼트들은 컴퓨터 실행가능 명령어들(예를 들어, 본 명세서에서 논의되는 임의의 다른 프로세스들을 구현하는 명령어들)을 저장하는 머신 판독가능 매체(예를 들어, 메모리(1660))로서 또한 제공된다. 이러한 머신 판독가능 매체(예를 들어, 메모리(1660))는, 플래시 메모리, 광 디스크들, CD-ROM들, DVD ROM들, RAM들, EPROM들, EEPROM들, 자기 또는 광학 카드들, PCM(Phase Change Memory), 또는 전자적 또는 컴퓨터 실행가능 명령어들을 저장하기에 적합한 다른 타입들의 머신 판독가능 매체를 포함할 수 있지만, 이에 제한되는 것은 아니다. 예를 들어, 본 개시내용의 실시예들은, 원격 컴퓨터(예를 들어, 서버)로부터 요청 컴퓨터(예를 들어, 클라이언트)로 통신 링크(예를 들어, 모뎀 또는 네트워크 접속)를 통해 데이터 신호들에 의해 전송될 수 있는 컴퓨터 프로그램(예를 들어, BIOS)으로서 다운로드될 수 있다.

접속성(connectivity)(1670)은, 컴퓨팅 디바이스(1600)로 하여금 외부 디바이스들과 통신할 수 있게 하는 하드웨어 디바이스들(예를 들어, 무선 및/또는 유선 커넥터들 및 통신 하드웨어) 및 소프트웨어 컴포넌트들(예를 들어, 드라이버들, 프로토콜 스택들)을 포함한다. 컴퓨팅 디바이스(1600)는, 헤드셋들, 프린터들 또는 다른 디바이스들과 같은 주변기기들, 뿐만 아니라, 다른 컴퓨팅 디바이스들, 무선 액세스 포인트들 또는 기지국들과 같은 별개의 디바이스들일 수 있다.

접속성(1670)은 다수의 상이한 타입들의 접속성을 포함할 수 있다. 일반화하기 위해서, 컴퓨팅 디바이스(1600)는 셀룰러 접속성(1672) 및 무선 접속성(1674)을 갖는 것으로 도시된다. 셀룰러 접속성(1672)은, GSM(Global System for Mobile communications) 또는 변형물들이나 파생물들, CDMA(Code Division Multiple Access) 또는 변형물들이나 파생물들, TDM(Time Division Multiplexing) 또는 변형물들이나 파생물들, 또는 다른 셀룰러 서비스 표준들을 통해 제공되는 바와 같은, 무선 캐리어들에 의해 제공되는 셀룰러 네트워크 접속성을 일반적으로 말한다. 무선 접속성(또는 무선 인터페이스)(1674)은 셀룰러가 아닌 무선 접속성을 말하며, (블루투스, 니어 필드(Near Field) 등과 같은) 개인 영역 네트워크들, (Wi-Fi와 같은) 로컬 영역 네트워크들, 및/또는 (WiMax와 같은) 광역 네트워크들, 또는 다른 무선 통신을 포함할 수 있다.

주변기기 접속들(peripheral connections)(1680)은, 주변기기 접속들을 이루는, 하드웨어 인터페이스들과 커넥터들, 뿐만 아니라 소프트웨어 컴포넌트들(예를 들어, 드라이버들, 프로토콜 스택들)을 포함한다. 컴퓨팅 디바이스(1600)는 다른 컴퓨팅 디바이스들로의 주변기기 디바이스("~로"(1682))일 수 있는 것은 물론, 자신에 접속되는 주변기기 디바이스들("~로부터의"(1684))을 가질 수 있다는 점이 이해될 것이다. 컴퓨팅 디바이스(1600)는 컴퓨팅 디바이스(1600) 상에서 콘텐츠를 관리(예를 들어, 다운로딩 및/또는 업로딩, 변경, 동기화)하는 것과 같은 목적들을 위해 다른 컴퓨팅 디바이스들에 접속하기 위한 "도킹" 커넥터를 보통 갖는다. 부가적으로, 도킹 커넥터는, 컴퓨팅 디바이스(1600)가, 예를 들어, 시청각 또는 다른 시스템들에 대한 콘텐츠 출력을 제어하게 하는 특정 주변기기들에 접속하게 할 수 있다.

사유 도킹 커넥터(proprietary docking connector) 또는 다른 사유 접속 하드웨어에 부가하여, 컴퓨팅 디바이스(1600)는 통상적인 또는 표준 기반의 커넥터들을 통해 주변기기 접속들(1680)을 이룰 수 있다. 일반 타입들은 (다수의 상이한 하드웨어 인터페이스들 중 임의의 것을 포함할 수 있는) USB(Universal Serial Bus) 커넥터, MDP(MiniDisplayPort)를 포함하는 DisplayPort, HDMI(High Definition Multimedia Interface), 파이어와이어(Firewire) 또는 다른 타입들을 포함할 수 있다.

본 명세서에서 "실시예", "일 실시예', "일부 실시예", 또는 "다른 실시예들"이라는 언급은, 실시예들과 연계하여 설명되는 특정한 특징, 구조, 또는 특성이, 반드시 모든 실시예들이 아니라, 적어도 일부의 실시예들에 포함된다는 것을 의미한다. "실시예", "일 실시예", 또는 "일부 실시예"의 다양한 등장들이 모두 반드시 동일한 실시예들을 참조하는 것은 아니다. 명세서에서 컴포넌트, 특징, 구조, 또는 특성이 "포함될 수도(may, might)", 또는 "포함될 수(could)" 있다고 진술한다면, 그 특정한 컴포넌트, 특징, 구조, 또는 특성이 포함될 것이 요구되는 것은 아니다. 명세서 또는 청구항에서 "한(a, an)" 엘리먼트를 언급한다면, 이것은 그 엘리먼트들 중 하나만 있다는 것을 의미하는 것은 아니다. 명세서 또는 청구항에서 "추가적(additional)" 엘리먼트를 언급한다면, 그것은 하나보다 많은 추가적 엘리먼트가 있다는 것을 배제하지 않는다.

또한, 특정 특징들, 구조들, 기능들 또는 특성들은 하나 이상의 실시예에서 임의의 적합한 방식으로 조합될 수 있다. 예를 들어, 2개의 실시예와 관련되는 특정 특징들, 구조들, 기능들 또는 특성들이 상호 배타적이지 않은 임의의 경우에 제1 실시예는 제2 실시예와 조합될 수 있다.

본 개시내용은 그 특정 실시예들과 관련하여 설명되었지만, 전술한 설명에 비추어, 관련 기술분야의 통상의 기술자들에게는 이러한 실시예들의 많은 대안물, 수정물 및 변형물이 명백할 것이다. 예를 들어, 다른 메모리 아키텍처들, 예를 들어 DRAM(Dynamic RAM)이 논의된 실시예들을 사용할 수 있다. 본 개시내용의 실시예들은, 첨부된 청구항들의 광범위한 범위 내에 있는 이러한 모든 대안물, 수정물 및 변형물을 포괄하는 것으로 의도된다.

또한, IC(Integrated Circuit) 칩들 및 다른 컴포넌트들에 대한 잘 알려진 전력/접지 접속들은, 예시 및 논의의 단순함을 위해 그리고 본 개시내용을 불명료하게 하지 않도록, 제시된 도면들 내에 도시될 수 있거나 또는 도시되지 않을 수 있다. 또한, 배열들은 본 개시내용을 불명료하게 하는 것을 회피하기 위해서 블록도 형태로 도시될 수 있고, 이러한 블록도 배열들의 구현과 관련한 구체사항들이 본 개시내용이 구현되어야 하는 플랫폼에 크게 의존한다(즉, 이러한 구체사항들은 관련 기술분야의 통상의 기술자의 범위 내에 있어야 한다)는 사실을 또한 고려하여 배열들은 블록도 형태로 도시될 수 있다. 본 개시내용의 예시적인 실시예들을 설명하기 위해서 특정 상세사항들(예를 들어, 회로들)이 제시되지만, 본 개시내용은 이들 특정 상세사항들 없이 또는 이들의 변형물과 함께 실시될 수 있다는 점이 관련 기술분야의 통상의 기술자에게 명백할 것이다. 따라서, 본 설명은 제한하는 것 대신에 예시적인 것으로 고려되어야 한다.

이하의 예들은 추가 실시예들에 관련된다. 이러한 예들에서의 구체사항들은 하나 이상의 실시예들에서의 어디에서나 사용될 수 있다. 본 명세서에 설명되는 장치의 모든 옵션의 특징들은 방법 또는 프로세스에 관련하여 또한 구현될 수 있다.

예를 들어, 일 실시예에서 장치는, 제1 노드 및 제2 노드를 갖는 교차 결합형 셀들을 포함하는 메모리 엘리먼트; 제1 노드에 결합되는 제1 트랜지스터; 제2 노드에 결합되는 제2 트랜지스터; 및 제1 트랜지스터 및 제2 트랜지스터에 결합되는 저항성 메모리 엘리먼트를 포함한다. 일 실시예에서, 장치는, 제1 트랜지스터 및 저항성 메모리에 결합되는 제3 트랜지스터를 더 포함하고, 제3 트랜지스터는 저항성 메모리 엘리먼트로부터 제1 노드 및 제2 노드에 데이터를 복원하기 위해 턴 온하도록 동작될 수 있다. 일 실시예에서, 장치는, 제2 트랜지스터 및 저항성 메모리에 결합되는 제4 트랜지스터를 더 포함하고, 제4 트랜지스터는 저항성 메모리 엘리먼트로부터 제1 노드 및 제2 노드에 데이터를 복원하기 위해 턴 온하도록 동작될 수 있다.

일 실시예에서, 장치는, 제1 노드에 결합되는 제5 트랜지스터를 더 포함하고, 제5 트랜지스터는 저항성 메모리 엘리먼트로부터 제1 노드 및 제2 노드에 데이터를 복원하기 위해 제1 노드를 프리차지하도록 동작될 수 있다. 일 실시예에서, 제1 트랜지스터 및 제2 트랜지스터는 저 전력 모드 신호에 의해 제어가능하다. 일 실시예에서, 저항성 메모리 엘리먼트는 단일 저항성 메모리 엘리먼트이다.

일 실시예에서, 저항성 메모리 엘리먼트는, MTJ(Magnetic Tunnel Junction) 디바이스; CBRAM(Conductive Bridge RAM), 또는 쌍-안정성 유기 메모리들(bi-stable organic memories) 중 하나이다. 일 실시예에서, 메모리 엘리먼트는, 플립-플롭; 래치; 또는 정적 랜덤 메모리 중 하나의 일부이다. 일 실시예에서, 교차 결합형 셀들은 적어도 2개의 인버터들을 포함한다.

다른 예에서는, 일 실시예에서, 시스템은, 메모리 유닛; 메모리 유닛에 결합되는 프로세서- 프로세서는 위에 논의되는 실시예들에 따른 장치를 포함함 -; 및 프로세서가 다른 디바이스와 통신하게 하는 무선 인터페이스를 포함한다. 일 실시예에서, 시스템은 디스플레이 유닛을 더 포함한다. 일 실시예에서, 디스플레이 유닛은 터치스크린이다.

다른 예에서는, 일 실시예에서, 장치는, 제1 노드 및 제2 노드를 갖는 교차 결합형 인버터들; 제1 노드에 결합되는 소스/드레인 단자, 및 게이트 단자를 갖는 제1 트랜지스터; 제2 노드에 결합되는 소스/드레인 단자, 및 게이트 단자를 갖는 제2 트랜지스터; 제1 트랜지스터 및 제2 트랜지스터의 드레인/소스 단자들에 결합되는 저항성 메모리 엘리먼트; 및 제1 트랜지스터 및 제2 트랜지스터의 게이트 단자들에 결합되는 노드- 노드는 제1 트랜지스터 및 제2 트랜지스터가 저 전력 모드 동안 턴 온되게 하는 신호를 전달함 -를 포함한다.

일 실시예에서, 장치는, 제1 트랜지스터 및 저항성 메모리에 결합되는 제3 트랜지스터를 더 포함하고, 제3 트랜지스터는 저항성 메모리 엘리먼트로부터 제1 노드 및 제2 노드에 데이터를 복원하기 위해 턴 온하도록 동작될 수 있다. 일 실시예에서, 장치는, 제2 트랜지스터 및 저항성 메모리에 결합되는 제4 트랜지스터를 더 포함하고, 제4 트랜지스터는 저항성 메모리 엘리먼트로부터 제1 노드 및 제2 노드에 데이터를 복원하기 위해 턴 온하도록 동작될 수 있다. 일 실시예에서, 저항성 메모리 엘리먼트는 단일 저항성 메모리 엘리먼트이다.

일 실시예에서, 저항성 메모리 엘리먼트는, MTJ(Magnetic Tunnel Junction) 디바이스; CBRAM(Conductive Bridge RAM), 또는 쌍-안정성 유기 메모리들(bi-stable organic memories) 등 중 하나이다. 일 실시예에서, 교차 결합형 인버터들은, 플립-플롭; 래치; 또는 정적 랜덤 메모리 중 하나이다. 일 실시예에서, 장치는, 제1 노드에 결합되는 제5 트랜지스터를 더 포함하고, 제5 트랜지스터는 저항성 메모리 엘리먼트로부터 제1 노드 및 제2 노드에 데이터를 복원하기 위해 제1 노드를 프리차지하도록 동작될 수 있다.

일 실시예에서, 시스템은, 메모리 유닛; 메모리 유닛에 결합되는 프로세서- 프로세서는 위에 논의되는 실시예들에 따른 장치를 포함함 -; 및 프로세서가 다른 디바이스와 통신하게 하는 무선 인터페이스를 포함한다. 일 실시예에서, 시스템은, 디스플레이 유닛을 더 포함한다. 일 실시예에서, 디스플레이 유닛은 터치 스크린이다.

독자가 본 기술적 개시내용의 속성 및 요점을 알아내게 하는 요약서가 제공된다. 이러한 요약서는 청구항들의 범위나 의미를 제한하는데 사용되지 않을 것이라는 이해와 함께 제출된다. 이로써 이하의 청구항들은 상세한 설명에 포함되고, 각각의 청구항은 자체로 개별 실시예로서 독립해 있다.

Claims

기억(retention)을 가진 메모리를 가진 장치로서,
교차 결합형 셀들(cross-coupled cells)을 포함하는 제1 메모리 엘리먼트를 포함하는 마스터 스테이지(master stage), 및
슬레이브 스테이지(slave stage)를 포함하고,
상기 슬레이브 스테이지는,
제1 노드 및 제2 노드를 갖는 교차 결합형 셀들을 포함하는 제2 메모리 엘리먼트;
상기 제1 노드에 결합되는 제1 트랜지스터;
상기 제2 노드에 결합되는 제2 트랜지스터; 및
상기 제1 트랜지스터 및 제2 트랜지스터에 결합되는 저항성 메모리 엘리먼트를 포함하고,
상기 마스터 스테이지 및 상기 슬레이브 스테이지는 공통의 클록(clock)을 공유하고, 상기 제1 메모리 엘리먼트의 출력은 상기 제2 메모리 엘리먼트의 입력에 결합되고,
상기 장치는,
상기 제1 트랜지스터 및 상기 저항성 메모리 엘리먼트에 결합되는 제3 트랜지스터 - 상기 제3 트랜지스터는 상기 저항성 메모리 엘리먼트로부터 상기 제1 노드 및 제2 노드에 데이터를 복원하기 위해 턴 온하도록 동작될 수 있음 -; 및
상기 제2 트랜지스터 및 상기 저항성 메모리 엘리먼트에 결합되는 제4 트랜지스터 - 상기 제4 트랜지스터는 상기 저항성 메모리 엘리먼트로부터 상기 제1 노드 및 제2 노드에 데이터를 복원하기 위해 턴 온하도록 동작될 수 있음 -
를 더 포함하는 장치.
삭제
제1항에 있어서,
상기 제1 노드에 결합되는 제5 트랜지스터를 더 포함하고, 상기 제5 트랜지스터는 상기 저항성 메모리 엘리먼트로부터 상기 제1 노드 및 제2 노드에 데이터를 복원하기 위해 상기 제1 노드를 프리차지(pre-charge)하도록 동작될 수 있는 장치.
제1항에 있어서,
상기 제1 트랜지스터 및 제2 트랜지스터는 슬립(sleep) 신호에 의해 제어가능한 장치.
제1항에 있어서,
상기 저항성 메모리 엘리먼트는 단일 저항성 메모리 엘리먼트인 장치.
제1항에 있어서,
상기 저항성 메모리 엘리먼트는,
MTJ(Magnetic Tunnel Junction) 디바이스;
CBRAM(Conductive Bridge RAM), 또는
쌍-안정성 유기 메모리들(bi-stable organic memories)
중 하나인 장치.
제1항에 있어서,
상기 제1 및 제2 메모리 엘리먼트들은,
플립-플롭;
래치; 또는
정적 랜덤 메모리
인 장치.
제1항에 있어서,
상기 교차 결합형 셀들은 적어도 2개의 인버터들을 포함하는 장치.
기억을 가진 메모리를 갖는 장치로서,
교차 결합형 인버터들을 포함하는 메모리 엘리먼트를 포함하는 마스터 스테이지, 및
슬레이브 스테이지를 포함하고,
상기 슬레이브 스테이지는,
제1 노드 및 제2 노드를 갖는 교차 결합형 인버터들;
상기 제1 노드에 결합되는 소스/드레인 단자, 및 게이트 단자를 갖는 제1 트랜지스터;
상기 제2 노드에 결합되는 소스/드레인 단자, 및 게이트 단자를 갖는 제2 트랜지스터;
상기 제1 트랜지스터 및 제2 트랜지스터의 드레인/소스 단자들에 결합되는 저항성 메모리 엘리먼트; 및
상기 제1 트랜지스터 및 제2 트랜지스터의 게이트 단자들에 결합되는 노드- 상기 노드는 상기 제1 트랜지스터 및 제2 트랜지스터가 슬립 모드 동안 턴 온되게 하는 신호를 전달함 -
를 포함하고,
상기 마스터 스테이지 및 상기 슬레이브 스테이지는 공통의 클록을 공유하고, 상기 마스터 스테이지의 상기 메모리 엘리먼트의 출력은 상기 슬레이브 스테이지의 상기 교차 결합형 인버터들의 입력에 결합되고,
상기 장치는,
상기 제1 트랜지스터 및 상기 저항성 메모리 엘리먼트에 결합되는 제3 트랜지스터 - 상기 제3 트랜지스터는 상기 저항성 메모리 엘리먼트로부터 상기 제1 노드 및 제2 노드에 데이터를 복원하기 위해 턴 온하도록 동작될 수 있음 -; 및
상기 제2 트랜지스터 및 상기 저항성 메모리 엘리먼트에 결합되는 제4 트랜지스터 - 상기 제4 트랜지스터는 상기 저항성 메모리 엘리먼트로부터 상기 제1 노드 및 제2 노드에 데이터를 복원하기 위해 턴 온하도록 동작될 수 있음 -
를 더 포함하는 장치.
삭제
제9항에 있어서,
상기 저항성 메모리 엘리먼트는 단일 저항성 메모리 엘리먼트인 장치.
제9항에 있어서,
상기 교차 결합형 인버터들은,
플립-플롭;
래치; 또는
정적 랜덤 메모리
인 장치.
제9항에 있어서,
상기 제1 노드에 결합되는 제5 트랜지스터를 더 포함하고, 상기 제5 트랜지스터는 상기 저항성 메모리 엘리먼트로부터 상기 제1 노드 및 제2 노드에 데이터를 복원하기 위해 상기 제1 노드를 프리차지하도록 동작될 수 있는 장치.
시스템으로서,
메모리 유닛;
상기 메모리 유닛에 결합되는 프로세서- 상기 프로세서는 제1항 및 제3항 내지 제8항 중 어느 한 항에 따른 장치를 포함함 -; 및
상기 프로세서가 다른 디바이스와 통신하게 하는 무선 인터페이스
를 포함하는 시스템.
시스템으로서,
메모리 유닛;
상기 메모리 유닛에 결합되는 프로세서- 상기 프로세서는 제9항 및 제11항 내지 제13항 중 어느 한 항에 따른 장치를 포함함 -; 및
상기 프로세서가 다른 디바이스와 통신하게 하는 무선 인터페이스
를 포함하는 시스템.
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