TWI556235B - 使用電阻性記憶體具有保存能力的記憶胞 - Google Patents

使用電阻性記憶體具有保存能力的記憶胞 Download PDF

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TWI556235B
TWI556235B TW103126204A TW103126204A TWI556235B TW I556235 B TWI556235 B TW I556235B TW 103126204 A TW103126204 A TW 103126204A TW 103126204 A TW103126204 A TW 103126204A TW I556235 B TWI556235 B TW I556235B
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卡諾斯 德永
詹姆士 權斯
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Description

使用電阻性記憶體具有保存能力的記憶胞
本發明係關於使用電阻性記憶體具有保存能力的記憶胞。
處理器和SoC(系統晶片)係功率限制的且採用電源閘控以「關斷」未在使用中的方塊(即，進入用於邏輯方塊的休眠狀態)，節省洩漏功率。通常，將方塊切換成休眠狀態需要時間來保存必須保留給正確操作的任何資料。此資料可能儲存於嵌入式記憶體陣列、正反器、及閂鎖器中且花時間來保存至「永遠開啟」的儲存器中，以及當對方塊再次施加電力時，需要時間來恢復所儲存的資料。此資料保存和恢復時間限制方塊多常能被電源閘控，且也引起功率損失，這減少整體增益。
用於保存和恢復資料(即，內文)的標準方法包含將資料移至永遠電力開啟的記憶體陣列中。另外，狀態保存正反器已用以藉由隔離正反器的一部分且將其連接至永遠開啟的電源來將所需資料局部地保存於正反器本身中。這些正反器允許快速內文保存和恢復，因為狀態 (即，資料)不需要移至記憶體陣列中。然而，這類正反器需要永遠開啟的電源被路由至每個狀態保存正反器，且正反器的一部分即使在休眠模式期間仍消耗洩漏功率。
100‧‧‧正反器
Inv1‧‧‧反向器
Inv2‧‧‧反向器
Inv3‧‧‧反向器
Inv4‧‧‧反向器
Inv5‧‧‧反向器
MN1‧‧‧休眠電晶體
MN2‧‧‧休眠電晶體
N0‧‧‧節點
N1‧‧‧節點
N2、N3‧‧‧節點
200‧‧‧記憶胞
Inv6‧‧‧反向器
Inv7‧‧‧反向器
Inv8‧‧‧反向器
MP1‧‧‧p型電晶體
MN3‧‧‧n型電晶體
220‧‧‧圖
300‧‧‧記憶胞
400‧‧‧記憶胞
500‧‧‧記憶胞
520‧‧‧圖
600‧‧‧記憶胞
700‧‧‧記憶胞
1600‧‧‧計算裝置
1610‧‧‧處理器
1690‧‧‧處理器
1620‧‧‧音頻子系統
1630‧‧‧顯示子系統
1632‧‧‧顯示介面
1640‧‧‧I/O控制器
1650‧‧‧電源管理
1660‧‧‧記憶體子系統
1670‧‧‧連接
1672‧‧‧蜂巢式連接
1674‧‧‧無線連接
1680‧‧‧周邊連線
將從下面提出的詳細說明及從本揭露之各種實施例的附圖來更充分地了解本揭露之實施例，然而，其不應被用來將本揭露限於特定實施例，而僅用於說明和了解。
第1圖係具有兩個MTJ(磁性隧道接面)之傳統保存正反器。
第2A圖係根據本揭露之一實施例之使用單一電阻性元件和靜態恢復架構具有保存能力的記憶胞。
第2B圖係根據本揭露之一實施例之顯示在第2A圖之靜態恢復架構的恢復操作期間之時序波形的圖。
第3圖係根據本揭露之另一實施例之使用單一電阻性元件和靜態恢復架構具有保存能力的記憶胞。
第4圖係根據本揭露之另一實施例之使用單一電阻性元件和靜態恢復架構具有保存能力的記憶胞。
第5A圖係根據本揭露之另一實施例之使用單一電阻性元件和動態恢復架構具有保存能力的記憶胞。
第5B圖係根據本揭露之一實施例之顯示在第5A圖之動態恢復架構的恢復操作期間之時序波形的圖。
第6圖係根據本揭露之另一實施例之使用單 一電阻性元件和動態讀取恢復架構具有保存能力的記憶胞。
第7圖係根據本揭露之另一實施例之使用單一電阻性元件和動態恢復架構具有保存能力的記憶胞。
第8圖係根據本揭露之一實施例之擁有使用單一電阻性元件具有保存能力的記憶胞之智慧型裝置或電腦系統或SoC(系統晶片)。
【發明內容及實施方式】
第1圖係具有兩個MTJ(磁性隧道接面)之傳統保存正反器100。正反器100係由具有反向器(inv)Inv1、Inv2、Inv3、Inv4、和INv5、及傳輸閘1(TG1)的主階段；具有Inv6、Inv7、和Inv8、及TG2的副階段；及具有兩個MTJ-MTJ1和MTJ2、及休眠電晶體MN1和MN2的保存能力階段組成，如圖所示地耦接在一起。
Inv1接收節點Data上的輸入Data信號並產生節點Data_b上之Data信號的反向型式。節點上的節點和信號之詞可能互換使用。例如，節點Data和信號Data(其係在節點Data上)可能簡稱為Data。TG1係在節點Data_b與Data_bd之間耦接。TG1接收信號Data_b且當致能TG1時提供信號Data_b作為節點Data_bd上的信號Data_bd。當信號Clock_b是邏輯高且信號Clock_d是邏輯低時致能TG1。
信號Data_bd係由產生信號Data_bd之反向型 式(即，節點Data_2bd上的信號Data_2bd)的Inv2接收。Inv3和Inv4係在時脈路徑中。Inv3接收信號Clock且產生信號Clock的反向型式作為節點Clock_b上的信號Clock_b。Inv4接收節點Clock b上的信號Clock_b且產生信號Clock_b的反向型式作為節點Clock_d上的信號Clock_d。Inv5係用以將資料保存在主階段中。Inv5係耦接至節點Data_2bd和Data_b。Inv5係時脈閘控的，即，當它被Clock_b和Clock_d信號致能時反向其輸入。
Inv2的輸出係由TG2接收，其當致能時對節點N0提供信號Data_2bd。Inv6和Inv7係交叉耦合反向器且形成副階段的記憶體元件。Inv7如同Inv5般係時脈閘控的。Inv6的輸出係節點N1，其係耦接至Inv8。Inv8產生最終輸出Out。休眠電晶體MN1和MN2的源極/汲極端係連接至永遠開啟的半電源(1/2 Vcc)以保留位於節點N0和N1的資料。MN1和MN2係由信號Sleep控制，其當致能時分別將MTJ1和MTJ2裝置耦接至半電源線。
MTJ裝置係一種非揮發性電阻性記憶裝置，由包括從MgO形成之絕緣層、自由層(即，自由磁性層)、及固定層(即，固定磁性層或固定層)的層堆疊形成。MTJ的圖案區域係絕緣層。當電流流過MTJ裝置時，電流的方向改變MTJ裝置的電阻率，使得電流的一個方向導致高電阻率(RH)，而流過MTJ之電流的另一方向導致MTJ裝置的低電阻率(RL)。
處理器中的休眠狀態係用於降低整體功率消 耗。保存正反器(如正反器100)顯著地減少進入和離開休眠狀態的時序負擔，其能致能在處理器中的新省電狀態。然而，正反器100受到較高的寫入能量、較慢的進入休眠模式和離開休眠模式、及較高的保存能力失效機率。
正反器100在休眠模式期間(即，當信號Sleep是邏輯高時)隔離正反器的副階段且以永遠開啟的半電源來保持節點N1和N0上的邏輯狀態。兩個MTJ裝置儲存互補資料。互補資料係藉助於半Vcc電源來被儲存(當進入休眠模式時)。互補資料必須正確，否則副階段的節點N0和N1可能不具有適當的最後保存狀態。MTJ1和MTJ2裝置的自由層係耦接至節點N0和N1，而MTJ1和MTJ2裝置的固定層分別係耦接至MN1和MN2的汲極/源極端。在讀取操作期間(當離開休眠模式時)，在兩個MTJ裝置分支(即，互補分支)之間的電流差係用以恢復在互補節點N0和N1中的值。
當致能Sleep時(即，當信號Sleep是邏輯高時)，當儲存於副階段中的資料是「1」時，左側的MTJ1裝置被編程為平行狀態，且右側的MTJ2裝置被編程為反平行狀態。當儲存於副階段中的資料是「0」時，左側的MTJ1裝置係反平行狀態且右側的MTJ2裝置係在平行階段中。將單獨電源路由至所有順序的必要性使得這種解決方法難以實作。另外，保存正反器100仍在休眠模式下消耗洩漏電流。再者，使用兩個MTJ裝置增加正反器100的總面積。
實施例說明一種設備(即，記憶胞)，其使用單一電阻性裝置，其使保存記憶胞能保存狀態而沒有任何洩漏功率，且無需永遠開啟的供應電壓。相較於第1圖之兩個MTJ設計，實施例使用單一電阻性裝置，其能減少電阻性裝置的熱穩定性，移除半Vcc電源線的需要(即，不需要任何半Vcc電源產生器)，且導致更快進入休眠狀態，所有這些都能節省功率消耗。
在下面的說明中，討論了許多細節以提供對本揭露之實施例的更全面性說明。然而，本領域之一個技藝者將清楚明白無需這些具體細節便可能實現本揭露之實施例。在其他情況下，以方塊圖形式(而不是詳細地)來顯示熟知結構和裝置以免模糊本揭露之實施例。
請注意在實施例之對應圖中，信號係以線來表示。一些線可能較粗以指示更多構成信號路徑、及/或在一或更多端上具有箭頭以指示主要資訊流方向。這樣的指示不打算為限制的。反而，結合一或更多示範實施例來使用線以有助於更了解電路或邏輯單元。如設計需要或偏好所指定之任何表示信號實際上可能包含可能在任一方向上傳送且可能以任何適當類型之信號架構來實作的一或更多信號。
在整篇說明書中，及在申請專利範圍中，「連接」之詞係表示被連接之事物之間的直接電連接而沒有任何中間裝置。「耦接」之詞係表示被連接之事物之間的直接電連接或透過一或更多被動或主動中間裝置的間接 連接。「電路」之詞係表示配置以彼此合作來提供期望功能的一或更多被動及/或主動元件。「信號」之詞係表示至少一個電流信號、電壓信號或資料/時脈信號。「一」、「一個」、和「該」之含義包括複數個引用。「中」之含義包括「中」和「上」。
「縮放」之詞通常係指將設計(示意圖和佈置)從一個程序技術轉換成另一程序技術。「縮放」之詞通常也指縮小相同技術節點內的佈置和裝置。「縮放」之詞可能也指相對於另一參數(例如，電源準位)來調整(例如，減慢)信號頻率。「實質上」、「接近」、「近似」、「附近」、及「大約」之詞通常係指在目標值的+/- 20%內。
除非另有指明，否則使用「第一」、「第二」、和「第三」等的序數形容詞來說明共同物件，僅表示正參考類似物件的不同實例，且不打算意味著必須以特定序列(時間上、或空間上)、分級或以任何其他方式來如此說明物件。
為了實施例之目的，電晶體是金屬氧化物半導體(MOS)電晶體，其包括汲極、源極、閘極、和塊體端。電晶體也包括三閘極和FinFet電晶體、閘極環繞式圓柱形電晶體或實作電晶體功能的其他裝置，如碳奈米管或自旋裝置。源極和汲極端可能是相同端且本文中可互換使用。本領域之那些技藝者將了解在不脫離本揭露之範圍內可能使用其他電晶體，例如，雙極接面電晶體-BJT PNP/NPN、BiCMOS、CMOS、eFET等。「MN」之術語表 示n型電晶體(例如，NMOS、NPN BJT等)且「MP」之術語表示p型電晶體(例如，PMOS、PNP BJT等)。
第2A圖係根據本揭露之一實施例之使用單一電阻性元件和靜態恢復架構具有保存能力的記憶胞200。指出具有與任何其他圖的元件相同之參考編號(或名稱)的第2A圖之那些元件能以類似於所述方式的任何方式來操作或運作，但並不限於此。參考第1圖來說明下面的實施例。為了不模糊實施例，僅顯示正反器的副階段。其餘的正反器可能類似於正反器100。實施例可能可適用於任何記憶體元件，且並不限於正反器。
在一實施例中，記憶胞200包含交叉耦合反向器Inv6和Inv7，其中Inv7係時脈閘控的。在一實施例中，記憶胞200更包含一電阻性裝置，耦接至休眠電晶體MN1和MN2。參考為MTJ裝置的電阻性裝置來說明下面的實施例。在其他實施例中，電阻性記憶體元件係導電橋式RAM(CBRAM)、雙穩態有機記憶體、或具有雙向寫入的任何電阻性記憶體之其一者。
在一實施例中，記憶胞200的恢復設備包含p型電晶體MP1和n型電晶體MN3。在一實施例中，MP1的源極端係耦接至Vcc，MP1的汲極端係耦接至MN1的源極/汲極端和MTJ裝置的固定層，且閘極端係由信號R0控制。在一實施例中，MN3的汲極端係耦接至MN2的源極/汲極端和MTJ裝置的自由層，MN2的源極端係耦接至接地(Vss)，且MN2的閘極端係由信號R1控制。記憶胞 200的恢復設備也稱為靜態恢復架構。
在一實施例中，單一MTJ裝置係用於在休眠模式結束之後保留節點N0和N1的狀態。在一實施例中，MN1(也稱為第一電晶體)的汲極/源極端係耦接至節點N0，而MN1的源極/汲極端係耦接至MTJ裝置的一端(即，固定層)。MN1係由信號Sleep0控制，其在MN1的閘極端被接收。在一實施例中，MN2(也稱為第二電晶體)的汲極/源極端係耦接至節點N1，而MN2的源極/汲極端係耦接至MTJ裝置的另一端(即，自由層)。MN2係由信號Sleep1控制，其在其閘極端被接收。Sleep0和Sleep1可能連接至相同節點，即，MN1和MN2兩者係由相同休眠信號控制。例如，在寫入操作期間，Sleep0和Sleep1對MN1和MN2兩者係共同連接的。在一實施例中，在讀取/恢復操作期間，Sleep0和Sleep1被獨立控制。
在正常操作模式期間，信號Sleep0和Sleep1是邏輯低且具有背對背(或交叉耦合)反向器Inv6和Inv7的記憶胞200正常地操作。記憶胞200可以是獨立的記憶胞或任何記憶體單元的一部分。例如，記憶胞200可能是正反器、閂鎖器等之副階段的一部分。在正反器之內文中，在正常操作模式期間，記憶胞200操作為沒有保存能力特徵之正反器的一般副階段。在這樣的實施例中，正反器的效能係類似任何一般正反器的效能。在休眠模式期間(即，當信號Sleep0和Sleep1是邏輯高時)，致能具有保存能力特徵的副階段反饋。在這樣的實施例中，資料係儲 存於MTJ裝置中(即，保存節點N0和N1上的資料)，且能完全地斷開正反器或記憶胞200為其一部分的電路以降低功率消耗。
相較於第1圖之保存正反器之副階段，記憶胞200具有用於非揮發性儲存器的單一MTJ裝置。相較於第1圖之保存正反器之副階段，記憶胞200也顯示較低的寫入失敗，因為跨MTJ裝置地施加較高的寫入電壓。針對記憶胞200，在寫入操作期間不需要半Vcc電源。
在恢復模式期間(即，當停止Sleep模式時)，資料從MTJ裝置(電阻差)轉成在副階段節點N0和N1中的邏輯「1」和「0」。在一實施例中，在恢復模式(即，靜態恢復架構)期間，R0係耦接至Vss(接地)且R1係耦接至Vcc達較短時間視窗(TW)。在這段時間期間，啟動信號S1eep0且由於電阻分壓動作，Inv8的輸出依據MTJ裝置的電阻狀態而進入至Vcc或Vss。在上述實施例中，在恢復操作期間，導通MP1和MN3。在一實施例中，在恢復操作期間，斷開副階段的反饋反向器Inv7(即，時脈閘控的)。在一實施例中，當恢復模式結束時，藉由將R0耦接至Vcc來斷開MP1且藉由將R1耦接至Vss來斷開MN3。
第2B圖係根據本揭露之一實施例之顯示在第2A圖之靜態恢復架構的恢復操作期間之時序波形的圖220。指出具有與任何其他圖的元件相同之參考編號(或名稱)的第2B圖之那些元件能以類似於所述方式的任何方式 來操作或運作，但並不限於此。
圖220的x軸是時間且y軸是電壓。圖220顯示兩個波形，一個在頂部且一個在底部。頂部波形是當MTJ裝置的電阻率低時(即，MJT裝置的第一狀態，也稱為RL)節點N1上的電壓，而底部波形是當MTJ的電阻率高時(即，MTJ裝置的第二狀態，也稱為RH)節點N1上的電壓。當R1係耦接至Vcc且R0係耦接至Vss時，TW是恢復操作期間的時間視窗。在恢復操作期間(即，在TW時間視窗期間)，信號Sleep0和Sleep1是邏輯高(即，致能MN1和MN2以導通)。在TW視窗之後，R1係耦接至Vss且R0係耦接至Vcc，使節點N1和N0具有其根據MTJ裝置之電阻率的恢復資料狀態。
第3圖係根據本揭露之另一實施例之使用單一電阻性元件和靜態恢復架構具有保存能力的記憶胞300。指出具有與任何其他圖的元件相同之參考編號(或名稱)的第3圖之那些元件能以類似於所述方式的任何方式來操作或運作，但並不限於此。
第3圖之實施例係類似於第2A圖之實施例，除了MP1現在係耦接至節點N3和MN2的源極/汲極端，而MN3係耦接至節點N2和MN1的源極/汲極端以外。記憶胞300的操作係類似於記憶胞200的操作。在本實施例中，MTJ裝置係翻轉的，即，自由層現在係耦接至節點N2且固定層現在係耦接至節點N3。在一實施例中，為了寫入至節點N0中，Sleep0係耦接至Vcc且Sleep1係耦接 至Vss(至浮接節點N1)。
第4圖係根據本揭露之另一實施例之使用單一電阻性元件和靜態恢復架構具有保存能力的記憶胞400。指出具有與任何其他圖的元件相同之參考編號(或名稱)的第4圖之那些元件能以類似於所述方式的任何方式來操作或運作，但並不限於此。
第4圖之實施例係第2A圖之補充實施例且類似於第2A圖地運作。記憶胞400使用p型休眠電晶體MP1和MP2而不是第2A圖之n型休眠電晶體MN1和MN2。在本實施例中，MP1和MP2係由信號Sleep0_b和Sleep1_b控制，其中信號Sleep0_b係(第2A圖之)信號Sleep0的反向且信號Sleep1_b係(第2A圖之)信號Sleep1的反向。在一實施例中，Sleep0_b和Sleep1_b係連接至相同節點。例如，在寫入操作期間，Sleep0_b和Sleep1_b對MP1和MP2兩者係共同連接的。在一實施例中，在讀取/恢復操作期間，Sleep0和Sleep1係獨立控制的。在一實施例中，第4圖之靜態保存能力架構包含具有其耦接至Vss之源極端、耦接至節點N2和MP1的源極/汲極端之汲極端、及耦接至R0_b(其中R0_b係第2A圖之R0的反向)之閘極端的MN1。在一實施例中，第4圖之靜態保存能力架構包含具有其耦接至Vcc之源極端、耦接至節點N3之汲極端、及耦接至R1_b(其中信號R1_b係第2A圖之信號R1的反向)之閘極端的p型MP3。
第5A圖係根據本揭露之另一實施例之使用單 一電阻性元件和動態恢復架構具有保存能力的記憶胞500。指出具有與任何其他圖的元件相同之參考編號(或名稱)的第5圖之那些元件能以類似於所述方式的任何方式來操作或運作，但並不限於此。
在單一MTJ裝置中儲存資料係類似於第2A圖之實施例。為了不模糊第5A圖之實施例，不重覆儲存態樣。相較於第2A圖之靜態恢復架構，記憶胞500之實施例包含動態恢復架構。
在一實施例中，記憶胞500的動態恢復架構包含具有其耦接至節點N0之汲極端、耦接至Vcc之汲極端、及受R0控制之閘極端的p型電晶體MP1。在一實施例中，記憶胞500的動態恢復架構更包含具有其耦接至Vss之源極端、耦接至節點N3之汲極端、及受R1控制之閘極端的n型電晶體MN3。
在一實施例中，在讀取/恢復操作期間，Sleep0和Sleep1係獨立控制的。在一實施例中，在動態恢復架構中，節點N0係使用MP1來預充電且依據MTJ裝置之電阻率狀態(即，RH或RL)來有條件地放電。在一實施例中，在恢復期間，R0係耦接至Vss以預充電節點N0。在此R0之後，R1和Sleep0節點係耦接至Vcc。在一實施例中，當Sleep0係耦接至Vcc時，Sleep1係耦接至Vss。
在一實施例中，依據MTJ裝置之電阻率狀態(即，RH或RL)，節點N0被有條件地放電。例如，當 MTJ裝置之電阻率狀態高時(即，RH)，節點N0上的電壓不會落在Inv6的臨界值之下。在這樣的實施例中，節點N1被驅動至Vss。當MTJ裝置之電阻率狀態低時(即，RL)，節點N0上的電壓進入至Inv6的臨界值之上且如此節點N1上的電壓上升至Vcc。
第5B圖係根據本揭露之一實施例之顯示在第5A圖之動態恢復架構的恢復操作期間之時序波形的圖520。指出具有與任何其他圖的元件相同之參考編號(或名稱)的第5B圖之那些元件能以類似於所述方式的任何方式來操作或運作，但並不限於此。
圖520的x軸是時間且y軸是電壓。圖520顯示兩個波形，一個在頂部且一個在底部。頂部波形是當MTJ裝置的電阻率低時(即，MJT裝置的第一狀態，也稱為RL)節點N1上的電壓，而底部波形是當MTJ裝置的電阻率高時(即，MTJ裝置的第二狀態，也稱為RH)節點N1上的電壓。在此，TW是恢復操作期間的時間視窗。
表格1顯示第2A圖之靜態恢復架構與第5A圖之動態恢復架構的比較。
根據一實施例，表格1比較讀取時間、讀取能量(標準化)、TMR(穿隧磁阻)、電路面積(標準化)、及電阻性記憶體的所需或期望低電阻率。TMR可能表示為(RH-RL)/RL x 100%，其中RH和RL分別是電阻性裝置的高和低電阻。
在一實施例中，靜態恢復架構(比動態恢復架構)提供更快的讀取時間，其改進從休眠模式的離開時間。在一實施例中，靜態恢復架構和動態恢復架構兩者佔據可比較的電路面積。在一實施例中，靜態恢復架構比動態恢復架構消耗更少的功率。在一實施例中，針對當電阻性記憶體具有例如約千歐姆之低電阻率的情況，靜態恢復架構可能比動態恢復架構更有用。在一實施例中，針對當電阻性記憶體具有例如約10秒千歐姆之低電阻率的情況，動態恢復架構可能比靜態恢復架構更有用。
實施例可能具有數個應用程式。例如，實施例可能作為用於處理器之先進電源管理策略的一部分，其允許邏輯單元的細粒度、快速電源閘控，同時將臨界狀態保留在「永遠開啟」的正反器中。實施例也示範比第1圖之傳統保存正反器更低的電壓操作且由此提高效能並降低功率消耗。實施例導致較低的平均功率，在行動應用中轉換至較長的電池壽命。
第6圖係根據本揭露之另一實施例之使用單一電阻性元件和動態恢復架構具有保存能力的記憶胞600。指出具有與任何其他圖的元件相同之參考編號(或名 稱)的第6圖之那些元件能以類似於所述方式的任何方式來操作或運作，但並不限於此。
第6圖之實施例係類似於第5A圖之實施例，除了MP1現在係耦接至節點N1和MN2的汲極/源極端，而MN3係耦接至節點N2和MN1的源極/汲極端以外。記憶胞600的操作係類似於記憶胞500的操作。在本實施例中，MTJ裝置係翻轉的，即，自由層現在係耦接至節點N2且固定層現在係耦接至節點N3。
第7圖係根據本揭露之另一實施例之使用單一電阻性元件和動態恢復架構具有保存能力的記憶胞700。指出具有與任何其他圖的元件相同之參考編號(或名稱)的第7圖之那些元件能以類似於所述方式的任何方式來操作或運作，但並不限於此。
第7圖之實施例係第5A圖之補充實施例且類似於第5A圖來運作。記憶胞700使用p型休眠電晶體MP1和MP2而不是第5A圖之n型休眠電晶體MN1和MN2。在本實施例中，MP1和MP2係由信號Sleep0_b和Sleep1_b控制，其中信號Sleep0_b係(第5A圖之)信號Sleep0的反向且信號Sleep1_b係(第5A圖之)信號Sleep1的反向。在一實施例中，Sleep0_b和Sleep1_b係連接至相同節點。在一實施例中，第7圖之動態保存能力(或恢復)架構包含具有其耦接至Vss之源極端、耦接至節點N3和MP2的汲極/源極端之汲極端、及耦接至R1(其中R1係與第5A圖之R1相同)之閘極端的MN1。在一實施例中， 第7圖之動態恢復架構包含具有其耦接至Vcc之源極端、耦接至節點N0之汲極端、及耦接至R0(其中R0係與第5A圖之信號R0相同)之閘極端的p型MP3。
第8圖係根據本揭露之一實施例之擁有使用單一電阻性元件具有保存能力的記憶胞之智慧型裝置或電腦系統或SoC(系統晶片)1600。指出具有與任何其他圖的元件相同之參考編號(或名稱)的第8圖之那些元件能以類似於所述方式的任何方式來操作或運作，但並不限於此。
第8圖繪示其中能使用平坦表面介面連接器之行動裝置的實施例之方塊圖。在一實施例中，計算裝置1600代表行動計算裝置，如計算平板電腦、行動電話或智慧型手機、具有無線功能的電子閱讀器、或其他無線行動裝置。將了解通常顯示出某些實施例，且在計算裝置1600中並非顯示出上述裝置的所有元件。
在一實施例中，計算裝置1600包括具有關於所論述之實施例所述之使用電阻性記憶體具有保存能力的記憶胞之第一處理器1610。計算裝置1600的其他區塊可能也包括關於實施例所述之使用電阻性記憶體具有保存能力的記憶胞之設備。本揭露之各種實施例可能也包含1670內的網路介面(如無線介面)，使得系統實施例可能整合至無線裝置(例如，手機或個人數位助理或可配戴裝置)中。
在一實施例中，處理器1610(和處理器1690)能包括一或更多實體裝置，如微處理器、應用程式處理 器、微控制器、可編程邏輯裝置、或其他處理工具。處理器1690可能是可選的。儘管實施例顯示兩個處理器，但可能使用單一或超過兩個處理器。由處理器1610進行的處理操作包括執行於其上執行應用程式及/或裝置功能的操作平台或作業系統。處理操作包括有關與人類使用者或與其他裝置之I/O(輸入/輸出)的操作、有關電源管理的操作、及/或有關將計算裝置1600連接至另一裝置的操作。處理操作可能也包括有關音頻I/O及/或顯示I/O的操作。
在一實施例中，計算裝置1600包括音頻子系統1620，其代表關聯於將音頻功能提供至計算裝置的硬體(例如，音頻硬體和音頻電路)和軟體(例如，驅動程式、編解碼器)元件。音頻功能能包括揚聲器及/或耳機輸出、以及麥克風輸入。用於上述功能的裝置能整合至計算裝置1600中、或連接至計算裝置1600。在一實施例中，使用者藉由提供被處理器1610接收和處理的音頻命令來與計算裝置1600互動。
顯示子系統1630代表對使用者提供視覺及/或觸覺顯示以與計算裝置1600互動的硬體(例如，顯示裝置)和軟體(例如，驅動器)。顯示子系統1630包括顯示介面1632，其包括用以對使用者提供顯示的特定螢幕或硬體裝置。在一實施例中，顯示介面1632包括與處理器1610分離的邏輯以進行關於顯示的至少一些處理。在一實施例中，顯示子系統1630包括將輸出和輸入兩者提供給使用者的觸控螢幕(或觸控墊)裝置。
I/O控制器1640代表關於與使用者互動的硬體裝置和軟體元件。I/O控制器1640可操作以管理硬體，其為音頻子系統1620及/或顯示子系統1630的一部分。此外，I/O控制器1640繪示用於連接至計算裝置1600之額外裝置的連接點，使用者可能藉其與系統互動。例如，能附接於計算裝置1600的裝置可能包括麥克風裝置、揚聲器或立體聲系統、視頻系統或其他顯示裝置、鍵盤或小鍵盤裝置、或用於與如讀卡機或其他裝置之特定應用程式一起使用的其他I/O裝置。
如上所述，I/O控制器1640能與音頻子系統1620及/或顯示子系統1630互動。例如，透過麥克風或其他音頻裝置的輸入能對計算裝置1600之一或更多應用程式或功能提供輸入或命令。此外，能提供音頻輸出來取代顯示輸出、或除了顯示輸出之外能提供音頻輸出。在另一實例中，若顯示子系統1630包括觸控螢幕，則顯示裝置也當作輸入裝置，其能至少部分地由I/O控制器1640管理。在計算裝置1600上也能有額外的按鈕或開關以提供I/O控制器1640所管理的I/O功能。
在一實施例中，I/O控制器1640管理如加速度計、照相機、光感測器或其他環境感測器的裝置、或能包括在計算裝置1600中的其他硬體。輸入可以是直接使用者互動的部分，以及將環境輸入提供至系統以影響其操作(如，過濾雜訊、對亮度偵測調整顯示、應用照相機的閃光燈、或其他特徵)。
在一實施例中，計算裝置1600包括電源管理1650，其管理電池電源使用、電池之充電、及關於省電操作的特徵。記憶體子系統1660包括用於將資訊儲存於計算裝置1600中的記憶體裝置。記憶體能包括非揮發性(若中斷給記憶體裝置的電力，則狀態不改變)及/或揮發性(若中斷給記憶體裝置的電力，則狀態是不確定的)記憶體裝置。記憶體子系統1660能儲存應用資料、使用者資料、音樂、相片、文件、或其他資料、以及關於執行計算裝置1600之應用程式和功能的系統資料(無論長期或暫時)。
實施例之元件也提供作為用於儲存電腦可執行指令(例如，用以實作本文所論述之任何其他程序的指令)的機器可讀媒體(例如，記憶體1660)。機器可讀媒體(例如，記憶體1660)可能包括，但不限於快閃記憶體、光碟、CD-ROM、DVD ROM、RAM、EPROM、EEPROM、磁性或光學卡、相變記憶體(PCM)、或其他類型之適用於儲存電子或電腦可執行指令的機器可讀媒體。例如，本揭露之實施例可能被下載為電腦程式(例如，BIOS)，其可能藉由經由通訊連結(例如，數據機或網路連線)的資料信號從遠端電腦(例如，伺服器)傳送至請求電腦(例如，客戶端)。
連接1670包括用以使計算裝置1600能與外部裝置通訊的硬體裝置(例如，無線及/或有線連接器和通訊硬體)和軟體元件(例如，驅動器、協定堆疊)。計算裝置1600可以是單獨的裝置，如其他計算裝置、無線存取點 或基地台、以及如耳機、印表機、或其他裝置的周邊裝置。
連接1670能包括多個不同類型的連接。概括來說，繪示計算裝置1600具有蜂巢式連接1672和無線連接1674。蜂巢式連接1672通常係指無線載波所提供(如經由GSM(行動通訊全球網路)或變化或衍生、CDMA(分碼多工存取)或變化或衍生、TDM(分時多工)或變化或衍生、或其他蜂巢式服務標準所提供)的蜂巢式網路連接。無線連接(或無線介面)1674係指不是蜂巢式的無線連接，且能包括個人區域網路(如藍芽、近場等)、區域網路(如Wi-Fi)、及/或廣域網路(如WiMax)、或其他無線通訊。
周邊連線1680包括用以製造周邊連線的硬體介面和連接器、以及軟體元件(例如，驅動程式、協定堆疊)。將了解計算裝置1600可以是連接至其他計算裝置的周邊裝置(「至」1682)、以及具有連接至它的周邊裝置(「從」1684)兩者。為了如管理(例如，下載及/或上載、改變、同步)計算裝置1600上的內容之目的，計算裝置1600通常具有「對接」連接器來連接至其他計算裝置。此外，對接連接器能使計算裝置1600能連接至某些周邊裝置，其使計算裝置1600能控制輸出至例如視聽或其他系統的內容。
除了專屬對接連接器或其他專屬連接硬體之外，計算裝置1600還能經由共同或標準為基的連接器來製造周邊連線1680。常見類型能包括通用序列匯流排 (USB)連接器(其能包括一些不同的硬體介面之任一者)、包括微型顯示埠(MDP)的顯示埠、高解析度多媒體介面(HDMI)、火線、或其他類型。
在本說明書中提到的「一實施例」、「一個實施例」、「一些實施例」、或「其他實施例」意味著結合實施例所述之特定特徵、結構、或特性係包括在至少一些實施例而不一定是所有實施例中。「一實施例」、「一個實施例」、或「一些實施例」的各種出現不一定全指相同的實施例。若本說明書說明「可」、「可能」、或「可以」包括元件、特徵、結構、或特性，則不必包括特定元件、特徵、結構、或特性。若本說明書或申請專利範圍提到「一」或「一個」元件，則並不意味著只有其中一個元件。若本說明書或申請專利範圍提到「額外」元件，則並不排除有超過一個額外元件。
再者，在一或多實施例中，可能以任何適當方式來結合特定特徵、結構、功能、或特性。例如，第一實施例在關聯於兩個實施例的特定特徵、結構、功能、或特性並非互斥的任何地方可能與第二實施例結合。
儘管已結合其特定實施例來說明本揭露，但本領域之那些通常技藝者有鑑於前面說明將清楚明白上述實施例的許多替換、修改及變化。例如，其他記憶體架構(例如，動態RAM(DRAM))可能使用所論述之實施例。本揭露之實施例打算包括所有這樣的替換、修改及變化以落在所附之申請專利範圍的廣範圍內。
另外，為了簡單說明和討論，連接至積體電路(IC)晶片及其他元件的熟知電源/接地連線可能或可能不會顯示於所呈現的圖內，而以免模糊本揭露。此外，佈置可能以方塊圖形式來顯示以免模糊本揭露，且亦有鑒於關於上述方塊圖佈置之實作的具體細節會高度依賴於其中將實作本揭露的平台之事實(即，上述具體細節應適宜地在本領域之技藝者的範圍內)。這裡提出了具體細節(例如，電路)來說明本揭露之示範實施例，本領域之技藝者應清楚明白無需這些具體細節、或具有這些具體細節之變化便能實現本揭露。因此，本說明被視為說明性而不是限制性的。
下面的實例關於其他實施例。在一或更多實施例中，可能在任何地方使用實例中的具體細節。也可能針對方法或程序來實作本文所述之設備的所有可選特徵。
例如，在一實施例中，設備包含：一記憶體元件，包括具有一第一節點和一第二節點的交叉耦合胞元；一第一電晶體，耦接至第一節點；一第二電晶體，耦接至第二節點；及一電阻性記憶體元件，耦接至第一和第二電晶體。在一實施例中，設備更包含一第三電晶體，耦接至第一電晶體和電阻性記憶體，第三電晶體可操作以導通，用於將資料從電阻性記憶體元件恢復至第一和第二節點。在一實施例中，設備更包含一第四電晶體，耦接至第二電晶體和電阻性記憶體，第四電晶體可操作以導通，用於將資料從電阻性記憶體元件恢復至第一和第二節點。
在一實施例中，設備更包含一第五電晶體，耦接至第一節點，第五電晶體可操作以預充電第一節點，用於將資料從電阻性記憶體元件恢復至第一和第二節點。在一實施例中，第一和第二電晶體可由一低功率模式信號控制。在一實施例中，電阻性記憶體元件係一單一電阻性記憶體元件。
在一實施例中，電阻性記憶體元件係下列之其一者：磁性隧道接面(MTJ)裝置；導電橋式RAM(CBRAM)，或雙穩態有機記憶體。在一實施例中，記憶體元件係下列之其一者的一部分：一正反器；一閂鎖器；或一靜態隨機記憶體。在一實施例中，交叉耦合胞元包含至少兩個反向器。
在另一實例中，在一實施例中，一種系統包含：一記憶體單元；一處理器，耦接至記憶體單元，處理器包括根據上述實施例的設備；及一無線介面，用於使處理器能與另一裝置通訊。在一實施例中，系統更包含一顯示單元。在一實施例中，顯示單元係一觸控螢幕。
在另一實例中，在一實施例中，一種設備包含：交叉耦合反向器，具有一第一節點和一第二節點；一第一電晶體，具有耦接至第一節點的一源極/汲極端、及一閘極端；一第二電晶體，具有耦接至第二節點的一源極/汲極端、及一閘極端；一電阻性記憶體元件，耦接至第一和第二電晶體的汲極/源極端；及一節點，耦接第一和第二電晶體的閘極端，節點係用以傳送一信號以使第一和 第二電晶體在一低功率模式期間導通。
在一實施例中，設備更包含一第三電晶體，耦接至第一電晶體和電阻性記憶體，第三電晶體可操作以導通，用於將資料從電阻性記憶體元件恢復至第一和第二節點。在一實施例中，設備更包含一第四電晶體，耦接至第二電晶體和電阻性記憶體，第四電晶體可操作以導通，用於將資料從電阻性記憶體元件恢復至第一和第二節點。在一實施例中，電阻性記憶體元件係一單一電阻性記憶體元件。
在一實施例中，電阻性記憶體元件係下列之其一者：磁性隧道接面(MTJ)裝置；導電橋式RAM(CBRAM)，或雙穩態有機記憶體、等等。在一實施例中，交叉耦合反向器係下列之其一者的一部分：一正反器；一閂鎖器；或一靜態隨機記憶體。在一實施例中，設備更包含一第五電晶體，耦接至第一節點，第五電晶體可操作以預充電第一節點，用於將資料從電阻性記憶體元件恢復至第一和第二節點。
在一實施例中，一種系統包含：一記憶體單元；一處理器，耦接至記憶體單元，處理器包括根據上述實施例的設備；及一無線介面，用於使處理器能與另一裝置通訊。在一實施例中，系統更包含一顯示單元。在一實施例中，顯示單元係一觸控螢幕。
提出了摘要，其將使讀者能確定本技術揭露的本質和要旨。了解所提出的摘要將不用來限制申請專利 範圍之範圍或含義。下面的申請專利範圍特此被併入詳細說明中，其中每個申請專利範圍主張其本身作為單獨的實施例。
MN1‧‧‧休眠電晶體
MN2‧‧‧休眠電晶體
N0‧‧‧節點
N1‧‧‧節點
200‧‧‧記憶胞
Inv6‧‧‧反向器
Inv7‧‧‧反向器
Inv8‧‧‧反向器
MP1‧‧‧p型電晶體
MN3‧‧‧n型電晶體
N2、N3‧‧‧節點

Claims (20)

  1. 一種具有記憶體保存能力的設備，該設備包含：一記憶體元件，包括具有一第一節點和一第二節點的交叉耦合胞元；一第一電晶體，耦接至該第一節點，該第一電晶體具有一控制端，用以接收一第一信號；一第二電晶體，耦接至該第二節點，該第二電晶體具有一控制端，用以接收一第二信號；及一電阻性記憶體元件，耦接至該第一電晶體和該第二電晶體，其中在讀取/恢復操作期間，該第一信號和該第二信號被獨立的控制。
  2. 如申請專利範圍第1項所述之設備，更包含一第三電晶體，耦接至該第一電晶體和該電阻性記憶體，該第三電晶體可操作以導通，用於將資料從該電阻性記憶體元件恢復至該第一節點和該第二節點。
  3. 如申請專利範圍第1項所述之設備，更包含一第四電晶體，耦接至該第二電晶體和該電阻性記憶體，該第四電晶體可操作以導通，用於將資料從該電阻性記憶體元件恢復至該第一節點和該第二節點。
  4. 如申請專利範圍第1項所述之設備，更包含一第五電晶體，耦接至該第一節點，該第五電晶體可操作以預充電該第一節點，用於將資料從該電阻性記憶體元件恢復至該第一節點和該第二節點。
  5. 如申請專利範圍第1項所述之設備，其中該第一電晶體和該第二電晶體可由一低功率模式信號控制。
  6. 如申請專利範圍第1項所述之設備，其中該電阻性記憶體元件係一單一電阻性記憶體元件。
  7. 如申請專利範圍第1項所述之設備，其中該電阻性記憶體元件係下列之其一者：磁性隧道接面(MTJ)裝置；導電橋式RAM(CBRAM)，或雙穩態有機記憶體。
  8. 如申請專利範圍第1項所述之設備，其中該記憶體元件係下列之其一者的一部分：一正反器；一閂鎖器；或一靜態隨機記憶體。
  9. 如申請專利範圍第1項所述之設備，其中該些交叉耦合胞元包含至少兩個反向器。
  10. 一種具有記憶體保存能力的設備，該設備包含：交叉耦合反向器，具有一第一節點和一第二節點；一第一電晶體，具有耦接至該第一節點的一源極/汲極端、及用以接收一第一信號的一閘極端；一第二電晶體，具有耦接至該第二節點的一源極/汲極端、及用以接收一第二信號的一閘極端；一電阻性記憶體元件，耦接至該第一電晶體和該第二電晶體的汲極/源極端；及 一節點，耦接該第一電晶體和該第二電晶體的該些閘極端，該節點係用以傳送一信號以使該第一電晶體和該第二電晶體在一低功率模式期間導通，其中在讀取/恢復操作期間，該第一信號和該第二信號被獨立的控制。
  11. 如申請專利範圍第10項所述之設備，更包含一第三電晶體，耦接至該第一電晶體和該電阻性記憶體，該第三電晶體可操作以導通，用於將資料從該電阻性記憶體元件恢復至該第一節點和該第二節點。
  12. 如申請專利範圍第10項所述之設備，更包含一第四電晶體，耦接至該第二電晶體和該電阻性記憶體，該第四電晶體可操作以導通，用於將資料從該電阻性記憶體元件恢復至該第一節點和該第二節點。
  13. 如申請專利範圍第10項所述之設備，其中該電阻性記憶體元件係一單一電阻性記憶體元件。
  14. 如申請專利範圍第10項所述之設備，其中該電阻性記憶體元件係下列之其一者：磁性隧道接面(MTJ)裝置；導電橋式RAM(CBRAM)，或雙穩態有機記憶體、等等。
  15. 如申請專利範圍第10項所述之設備，其中該些交叉耦合反向器係下列之其一者的一部分：一正反器；一閂鎖器；或 一靜態隨機記憶體。
  16. 如申請專利範圍第10項所述之設備，更包含一第五電晶體，耦接至該第一節點，該第五電晶體可操作以預充電該第一節點，用於將資料從該電阻性記憶體元件恢復至該第一節點和該第二節點。
  17. 一種具有電阻性記憶體元件的系統，包含：一記憶體單元；一處理器，耦接至該記憶體單元，該處理器包括如申請專利範圍第1至9項所述之設備之任一者的設備；及一無線介面，用於使該處理器能與另一裝置通訊。
  18. 如申請專利範圍第17項所述之系統，更包含一顯示單元。
  19. 如申請專利範圍第18項所述之系統，其中該顯示單元係一觸控螢幕。
  20. 一種具有電阻性記憶體元件的系統，包含：一記憶體單元；一處理器，耦接至該記憶體單元，該處理器包括如申請專利範圍第10至16項所述之設備之任一者的設備；及一無線介面，用於使該處理器能與另一裝置通訊。
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