KR102244098B1 - 자벽 로직 디바이스들 및 인터커넥트 - Google Patents

자벽 로직 디바이스들 및 인터커넥트 Download PDF

Info

Publication number
KR102244098B1
KR102244098B1 KR1020167022288A KR20167022288A KR102244098B1 KR 102244098 B1 KR102244098 B1 KR 102244098B1 KR 1020167022288 A KR1020167022288 A KR 1020167022288A KR 20167022288 A KR20167022288 A KR 20167022288A KR 102244098 B1 KR102244098 B1 KR 102244098B1
Authority
KR
South Korea
Prior art keywords
free magnetic
layer
metal layer
layers
magnetic layers
Prior art date
Application number
KR1020167022288A
Other languages
English (en)
Other versions
KR20160136282A (ko
Inventor
드미트리 이. 니코노프
사시칸트 마니파트루니
이안 에이. 영
Original Assignee
인텔 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코포레이션 filed Critical 인텔 코포레이션
Publication of KR20160136282A publication Critical patent/KR20160136282A/ko
Application granted granted Critical
Publication of KR102244098B1 publication Critical patent/KR102244098B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H01L43/08—
    • H01L43/02—
    • H01L43/10—
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/18—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using galvano-magnetic devices, e.g. Hall-effect devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H10N50/85—Magnetic active materials
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H03K19/23—Majority or minority circuits, i.e. giving output having the state of the majority or the minority of the inputs

Abstract

제1, 제2, 및 제3 자유 자기층들; 제1 및 제3 자유 자기층들에 연결되는 제1 재료의 제1 금속층; 및 제1 재료와 상이한 제2 재료의 제2 금속층- 제2 금속층은 제2 및 제3 자유 자기층들에 연결됨 -을 포함하는 장치가 설명된다. 링의 자유 자기층; 및 자유 자기층에 연결되는 제1, 제2, 제3 및 제4 자유 자기층들을 포함하는 STT 다수결 게이트 디바이스가 설명된다.

Description

자벽 로직 디바이스들 및 인터커넥트{MAGNETIC DOMAIN WALL LOGIC DEVICES AND INTERCONNECT}
집적 회로 스케일링을 계속하고 계산을 보다 효율적이게 하기 위한 방식을 추구하기 위해, 스핀트로닉 디바이스들이 사용될 수 있다. 스핀트로닉 디바이스들에서, 전자 스핀들은 정보를 운반하고 저장한다. 이러한 디바이스들의 하나의 특징은 그들의 비-휘발성이다(즉, 계산 상태는 회로에 대한 전력이 턴 OFF될 때에도 보존된다). 이러한 특징은 훨씬 적은 정적 전력을 소모하고, 따라서 모바일 시스템들에 대해 매우 바람직한 노멀리-OFF(normally-OFF), 인스턴틀리-ON(instantly-ON) 로직 칩들로의 경로를 열어 준다. 스핀트로닉 디바이스들의 다른 특징은 (개별 전자들 보다는 오히려) 입자들의 집합적 상태가 스위칭을 경험하는 것이다. 따라서, 스핀트로닉 디바이스들은 훨씬 더 낮은 제한의 비트 당 스위칭 에너지를 갖다. 스핀트로닉 디바이스의 공급 전압은 누설 전류에 관련되지 않을 수 있고, 수십 밀리- 볼트(mV)로 감소될 수 있다. 이것은 더 낮은 유효 전력에 이르게 된다.
그러나, 알려진 스핀트로닉 로직 디바이스들은 자기 신호가 유한 전파 범위를 갖기 때문에 캐스케이드되지(cascaded) 않을 수 있고, 다음 스테이지를 구동하지 않을 수 있다(즉, 팬-아웃(fan-out)을 위한 수단이 없음). 알려진 스핀트로닉 로직 디바이스들은 자기 신호가 어느 한 방향으로 전파될 수 있기 때문에 출력으로부터 입력을 격리하지 않을 수 있다.
본 개시내용의 실시예들은 이하 주어지는 상세한 설명으로부터 그리고 본 개시내용의 다양한 실시예들의 첨부 도면들로부터 보다 완전하게 이해될 것이지만, 이들이 본 개시내용을 특정 실시예들에 제한하는 것으로 취해져서는 안 되며, 설명 및 이해만을 위한 것이다.
도 1a는 본 개시내용의 일 실시예에 따른, 강자성 재료를 통해 자벽들의 자율이동(automotion)을 생성하기 위한 장치를 도시한다.
도 1b는 본 개시내용의 일 실시예에 따른, 도 1a의 장치에 대한 전류 펄스 응답을 보여주는 그래프를 도시한다.
도 2는 본 개시내용의 일 실시예에 따른, 자벽 중계기를 도시한다.
도 3은 본 개시내용의 일 실시예에 따른, 자벽 인버터를 도시한다.
도 4는 본 개시내용의 일 실시예에 따른, 출력을 제공하기 위한 자기 터널링 접합 디바이스를 갖는 자벽 중계기를 도시한다.
도 5는 본 개시내용의 일 실시예에 따른, 캐스케이드형 자벽 게이트를 도시한다.
도 6a는 본 개시내용의 일 실시예에 따른, 링 토폴로지에서의 스핀-토크 다수결 자벽 게이트의 평면도를 도시한다.
도 6b는 본 개시내용의 일 실시예에 따른, 링 토폴로지에서의 스핀-토크 다수결 게이트의 다차원도를 도시한다.
도 7은 본 개시내용의 일 실시예에 따른, 링 토폴로지에서의 스핀-토크 다수결 자벽 게이트에서 자기 방향들에 대한 시뮬레이션 결과를 시간에 대해 도시한다.
도 8a는 본 개시내용의 일 실시예에 따른, 링 토폴로지에서의 3개의 팬-아웃을 갖는 스핀-토크 자벽 게이트의 평면도를 도시한다.
도 8b는 본 개시내용의 일 실시예에 따른, 링 토폴로지에서의 3개의 팬-아웃을 갖는 스핀-토크 자벽 게이트의 다방향도를 도시한다.
도 9는 본 개시내용의 일 실시예에 따른, 3개의 팬-아웃을 갖는 스핀-토크 자벽 게이트에서 자기 방향들에 대한 시뮬레이션 결과를 시간에 대해 도시한다.
도 10은 본 개시내용의 일 실시예에 따른, 링 토폴로지들에서의 스핀-토크 다수결 자벽 게이트들을 사용하는 1-비트 가산기를 도시한다.
도 11은 본 개시내용의 일 실시예에 따른, 자벽 로직 디바이스들 및 인터커넥트를 갖는 스마트 디바이스 또는 컴퓨터 시스템 또는 SoC(system-on-chip)이다.
일부 실시예들은 면내 자화를 갖는 강자성 와이어에서 자벽의 자율이동을 허용하는 인터커넥트를 포함하는 자벽 로직 디바이스들을 설명한다. 일부 실시예들은 스핀 토크 자기 중계기(들) 및/또는 인버터들을 갖는 짧은 강자성 인터커넥트들을 설명한다. 일 실시예에서는, 제1, 제2, 및 제3 자유 자기층들; 제1 및 제3 자유 자기층들에 연결되는 제1 재료의 제1 금속층; 및 제1 재료와 상이한 제2 재료의 제2 금속층- 제2 금속층은 제2 및 제3 자유 자기층들에 연결됨 -을 포함하는 장치가 제공된다. 일 실시예에서, 제1 금속층은 주기율표의 백금족으로부터의 전이 금속(예를 들어, Ru)으로 구성된다. 일 실시예에서, 제1, 제2, 및 제3 자유 자기층들은 강자성 층들이다.
일부 실시예들은 링의 형상으로 구성되는 면내 자화를 위한 스핀 토크 다수결 자벽 로직 게이트들을 설명한다. 일 실시예에서는 링으로 구성되는 자유 자기층; 및 자유 자기층에 연결되는 제1, 제2, 제3 및 제4 자유 자기층들을 포함하는 스핀 토크 다수결 게이트 디바이스가 제공된다. 일부 실시예들은 캐스케이드형 스테이지들의 수에 대한 제한없이 캐스케이드될 수 있는 자벽 로직 디바이스들을 설명한다.
실시예들은 계속 비-휘발성의 속성들을 드러낸다(즉, 그들은 디바이스들에 대한 전력이 스위치 OFF될 때에도 그들의 상태들을 보존할 수 있다). 실시예들의 자벽 로직 디바이스들로부터 형성되는 집적 회로들은 종래의 CMOS 회로들보다 적은 에너지를 소모한다. 낮은 전력 소모에 대한 한가지 이유는 집적 회로들이 종래의 CMOS 회로들에 비해 에너지 소비가 거의 없이 대기 전력 고갈을 회피하기 위해 더 긴 시간(예를 들어, 밀리초) 동안 그리고 상대적으로 짧은 시간(예를 들어, 나노초의 100초)에 휴면 상태에 놓일수 있다는 것이다.
이하의 설명에서는, 다수의 상세사항들이 본 개시내용의 실시예들의 더욱 완전한 설명을 제공하기 위해 논의된다. 그러나, 본 기술분야의 통상의 기술자에게는 본 개시내용의 실시예들이 이러한 구체적인 상세사항들 없이도 실시될 수 있다는 점이 명백할 것이다. 다른 경우들에서, 본 개시내용의 실시예들을 불명료하게 하는 것을 회피하기 위해서, 잘 알려진 구조체들 및 디바이스들은 상세하게 보다는 블록도 형태로 도시된다.
실시예들의 대응 도면들에서, 신호들은 라인들로 표현된다는 점에 주목하자. 일부 라인들은 더 많은 구성 신호 경로들을 표시하기 위해 더 두꺼울 수 있으며/있거나, 주요 정보 흐름 방향을 표시하기 위해 하나 이상의 끝들에서 화살표들을 가질 수 있다. 이러한 표시들은 제한하려는 의도가 아니다. 오히려, 라인들은 회로 또는 로지컬 유닛의 더 쉬운 이해를 용이하게 하기 위해 하나 이상의 예시적인 실시예들과 관련해서 사용된다. 임의의 표현된 신호는, 설계 요구들 또는 선호도들에 의해 지시되는 바와 같이, 어느 한 방향으로 이동할 수 있고 신호 스킴의 임의의 적합한 타입으로 구현될 수 있는 하나 이상의 신호들을 실제로 포함할 수 있다.
명세서 전반적으로, 그리고 청구항들에서, 용어 "접속된"은, 임의의 중간 디바이스들 없이, 접속되는 것들 사이의 직접적인 전기 접속을 의미한다. 용어 "연결된"은, 접속되는 것들 사이의 직접적인 전기 접속 또는 하나 이상의 수동 또는 능동 중간 디바이스들을 통한 간접 접속을 의미한다. 용어 "회로"는, 원하는 기능을 제공하기 위해 서로 협력하도록 배열되는 하나 이상의 수동 및/또는 능동 컴포넌트를 의미한다. 용어 "신호"는 적어도 하나의 전류 신호, 전압 신호, 또는 데이터/클록 신호를 의미한다. 단수 표현("a", "an" 및 "the")의 의미는 복수 참조들을 포함한다. "~에서(in)"의 의미는 "~에서(in)" 및 "~상의(on)"를 포함한다.
용어 "스케일링"이란 일반적으로 하나의 프로세스 기술로부터 다른 프로세스 기술로 설계(배선도 및 레이아웃)를 변환하는 것을 말한다. 용어 "스케일링"이란 일반적으로 또한, 레이아웃과 디바이스들을 동일한 기술 노드 내에서 축소하는 것(downsizing)을 말한다. 용어 "스케일링"이란 또한, 신호 주파수를 다른 파라미터, 예를 들어, 전력 공급 레벨에 관하여 조절하는 것(예를 들어, 늦추는 것)을 말할 수도 있다. 용어들 "실질적으로(substantially)", "근접한(close)", "대략(approximately)", "근처의(near)" 및 "약(about)" 일반적으로 타겟 값의 ±20% 내에 있는 것을 말한다.
달리 특정되지 않는 한, 공통 대상을 설명하기 위한 서수 형용사들 "제1", "제2" 및 "제3" 등의 사용은 단지 동일한 대상들의 상이한 사례들이 언급되는 것임을 표시하고, 그렇게 설명된 대상들이 시간적으로, 공간적으로, 순위로 또는 임의의 다른 방식으로 주어진 순서에 있어야 함을 의미하려는 의도는 아니다.
실시예들의 목적들을 위해서, 트랜지스터들은 MOS(metal oxide semiconductor) 트랜지스터들이고, 이들은 드레인, 소스, 게이트, 및 벌크 단자들을 포함한다. 트랜지스터들은 또한, Tri-Gate 및 FinFET 트랜지스터들, Gate All Around Cylindrical wire, Square Wire, 또는 Rectangular Ribbon Transistors 또는 탄소 나노 튜브들이나 스핀트로닉 디바이스들과 같이 트랜지스터 기능성을 구현하는 다른 디바이스들을 포함한다. 소스 및 드레인 단자들은 동일한 단자들일 수 있고, 본 명세서에서 상호교환가능하게 사용된다. 본 기술분야의 통상의 기술자는 본 개시내용의 범위를 벗어나지 않고 다른 트랜지스터들, 예를 들어, Bi-polar 접합 트랜지스터들-BJT PNP/NPN, BiCMOS, CMOS, eFET 등이 사용될 수 있다는 것을 이해할 것이다. 용어 "MN"은 n-형 트랜지스터(예를 들어, NMOS, NPN BJT 등)를 표시하고, 용어 "MP"는 p-형 트랜지스터(예를 들어, PMOS, PNP BJT 등)를 표시한다.
스핀 토크는 고정 FM(ferromagnetic) 층들을 통과하는 전류들에 의해 생산된다. 이 스핀 토크는 영역 또는 인터커넥트(즉, 와이어) 내로 형성되는 자유 FM 층에서 전파하는 자벽들을 생성한다. 그러나, 자벽의 전파는 일정한 거리(예를 들어, 1-비트 가산기의 사이즈에 해당하는 거리) 이후 멈춘다. 자벽이 FM 층에서 정지하는 한가지 이유는 댐핑(damping) 또는 라인 에지 러프니스(line edge roughness) "피닝(pinning)"에 기인한다. 자벽 전파의 이러한 정지는 함께 캐스케이드될 수 있는 기존 스핀 토크 기반 설계들의 스테이지들의 최대 수를 제한한다. 스핀 토크 기반 중계기들은 자벽 전파의 최대 거리를 증가시킬 것이다. 자벽은 또한 입력들 및 출력들이 기존 스핀 토크 기반 로직 설계들에서 격리되지 않기 때문에 또는 FM 층의 에지들, 예를 들어, FM 인터커넥트의 단부들의 반사가 존재하기 때문에 좁은 FM 층에서의 진동 이동에서 전후로 전파할 수 있다.
도 1a는 본 개시내용의 일 실시예에 따른, 강자성 재료를 통해 자벽들의 자율이동을 생성하기 위한 장치(100)를 도시한다. 일 실시예에서, 장치(100)는 FM 인터커넥트(102)에 연결되는 FM 층(101)을 포함한다. 여기서, FM 층(101)은 인터커넥트를 통해 전파하는 자벽을 생성하는 입력 전류 펄스(103)를 수신한다. 스핀 다수결 게이트의 이전에 공개된 버전들에서는, DW의 형성, 입력들로부터 출력으로의 이들의 전파, DW의 진동 이동, 및 자신의 최종 패턴에 도달되는 자화까지의 시간 동안 전류가 온(on)이었다. 본 실시예에서는, DW를 생성하는 것이 필요한 전류의 짧은 펄스들이 사용된다. 자벽들의 진동 이동은 도 1a에서와 같은 인터커넥트들 및 도 2에서와 같은 중계기들의 설계에 의해 회피된다. 입력 전류 펄스의 한 예는 도 1b를 참조하여 도시된다.
도 1b는 본 개시내용의 일 실시예에 따른, 도 1a의 장치에 대한 전류 펄스 응답을 보여주는 그래프(120)를 도시한다. 임의의 다른 도면의 엘리먼트들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 1b의 엘리먼트들은 설명된 것과 유사한 임의의 방식으로 동작하거나 또는 기능할 수 있지만, 이에 제한되는 것은 아니라는 점이 주목된다.
여기서, x-축은 시간이고, 좌측으로의 y-축은 nm 단위의 DW(Domain Wall) 위치이고, 우측으로의 y-축은 FM 층(101)에 인가되는 GA/m2 단위의 입력 전류의 크기이다. 도 1a를 다시 참조하면, (예를 들어, 2ns 미만의 펄스 지속시간으로) 전류 펄스(103)가 FM 층(101)에 인가될 때, DW(104)는 FM 층(102)를 따라 전파되기 시작한다. DW가 전파됨에 따라, 자화의 방향은 104로부터 105로 변한다. DW의 자율이동은 FM 층(102) 아래의 그래프에 의해 도시된다. 이 그래프는 FM 층(102)에서 자화의 시간에 따른 스냅 샷을 보여준다. 여기서, 화살표는 칩의 평면 상의 자화의 투영들을 표시한다. 예를 들어, 104는 칩에 수직인 자화의 투영에 대한 방향 "업(up)"에 대응하고, 105는 칩에 수직인 자화의 투영에 대한 방향 "다운(down)"에 대응한다.
여기서, 자화(104)는 작은 전류 펄스가 FM 층(101)에 인가될 때 우측으로부터 좌측으로 전파된다. 일 실시예에서, 전류 펄스가 인가된 후, DW는 전방으로 그들을 추진하기 위한 전류의 필요없이 스스로 전파된다. 본 실시예는 DW가 더 먼 거리들로 전파되게 하도록 단방향 중계기들이 FM 층(102)에 연결되게 한다. 일 실시예에서는, DW가 검출되고, 도 2에 더욱 도시되는 바와 같이 DW를 전파하도록 재생된다(즉, 중계된다).
도 1a를 다시 참조하면, 자화 방향 "업(up)"은 로직 1에 대응할 수 있고, 자화 방향 "다운(down)"은 로직 0에 대응할 수 있다. 다른 실시예에서, 다른 축 상의 자화의 투영은 로직 0과 로직 1을 지정하는데 사용된다. 일 실시예에서, 자기 로직 상태는, 도 4에 더욱 도시되는 바와 같이, 강자성 층들의 스택에서 MR(magnetoresistance)의 효과를 사용하여 전기적 로직 값들로 변환된다. 도 1a를 다시 참조하면, 알려진 DW 디바이스들에서, DW는 작은 거리에 걸쳐 전파되고, 다음으로 전기 신호로 변환된다. 따라서 다른 DW 로직 디바이스들을 인터커넥트에 캐스케이딩하는 것을 마주치지는 않는다. 본 개시내용의 실시예들에서의 작은 전류 펄스를 사용하는 DW의 자율이동은 다른 DW 디바이스들이 인터커넥트와 캐스케이딩되게 한다.
표 1은 - 칩의 면내 자화 및 칩의 면외 자화의 -2가지 경우들의 전형적 파라미터들에 대해 DW 자율이동에 대한 시뮬레이션 결과들을 보여준다. DW 폭 및 최대 속도는 자화소거(또는, 동등하게, 형상 이방성)에 의해 및 강자성 와이어의 재료 이방성에 의해 결정된다. 도 1a에 도시된 바와 같이 DW가 정지할 때까지 최대 전파 거리는 여기서 α=0.01로 취해지는 댐핑 계수에 추가적으로 의존된다. 최대 속도로 400nm 인터커넥트를 횡단하는 시간이 또한 계산된다.
Figure 112016079089408-pct00001
도 2는 본 개시내용의 일 실시예에 따른, 자기 DW 중계기(200)를 도시한다. 임의의 다른 도면의 엘리먼트들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 2의 엘리먼트들은 설명된 것과 유사한 임의의 방식으로 동작하거나 또는 기능할 수 있지만, 이에 제한되는 것은 아니라는 점이 주목된다.
중계기(200)는 제1 FM(FM1) 층, 제2 FM(FM2) 층, 제3 FM(FM3) 층, 제1 비-자기 금속층(201), 제2 비-자기 금속층(202), 및 FM 콘택트들을 포함한다. 일 실시예에서, FM1, FM2, 및 FM3은 자유 자기층들이다(즉, 이들은 핀형 층이 아니다). 역으로, 알려진 스핀 로직 디바이스들에서는 하나의 자유 FM 층 및 하나의 핀형 FM 층이 사용된다. 일 실시예에서, FM1 상의 FM 콘택트는 입력 "In"을 제공하고, FM2 상의 FM 콘택트는 출력 "Out"을 제공하며, FM3 상의 FM 콘택트는 전원 Vdd에 의해 바이어스된다. 일 실시예에서, FM 콘택트 Vdd는 FM3 층의 중앙 상단에서 실질적으로 위치된다. 일 실시예에서, FM 콘택트 Vss(접지)는 FM3에 더 가까운 FM2의 단부 근처의 FM2 층에 연결된다.
일 실시예에서, FM1 층은 제1 비-자기 금속층(201)을 통해 FM3 층에 연결된다 . 일 실시예에서, FM2 층은 제2 비-자기 금속층(202)을 통해 FM3 층에 연결된다. 일 실시예에서, 제1 비-자기 금속층은 주기율표의 백금족으로부터의 전이 금속으로 구성된다. 예를 들어, 주기율표의 백금족으로부터의 전이 금속은 Ru이다. 일 실시예에서, 제2 비-자기 금속층(202)은 Cu로 구성된다. 일 실시예에서 Ru 층(201)은 0.85nm의 두께로 형성된다. 이 두께는 그들에서 자화들의 역-평행 정렬을 선호하는 층들(FM1 및 FM3)에서 전자들 사이의 양자 교환 결합을 촉진한다. 다른 실시예에서, 층(201)은 Cu, Ta, Pd 또는 Pt 중 하나이고, 다른 두께들로 형성된다. 일 실시예에서, 제1 비-자기 금속층(201)은 절연 산화물로 채워지는 갭(예를 들어, 5nm 내지 10nm)에 의해 비-자기 금속층(202)으로부터 분리된다. 일 실시예에서, 제1 비-자기 금속층(201)은 비-자기 금속층(202)에 인접한다(즉, 갭이 없음). 일 실시예에서, FM3 층은 제1 및 제2 자기층들의 두께보다 더 두꺼우며, 여기서 "t3"은 FM3 층의 두께이고, "tl"은 FM1 층의 두께이며, "t2"는 FM2 층의 두께이다. 일 실시예에서, "tl"은 실질적으로 "t2"와 동일하다.
본 실시예에서, FM1 층의 바닥부에서 좌측으로부터 도달하는 자화는, FM1 층의 자화 방향이 FM3 층의 자화 방향에 반대이도록, FM3층의 자화 방향을 스위칭한다. 자화에서의 방향에서의 이러한 차이는 교환 결합의 효과에 의해 결정된다. 일 실시예에서, FM1은 좌측으로부터 우측으로 DW를 전파하는 도 1의 인터커넥트(102)이다. 도 2를 다시 참조하면, FM3 층 및 FM1 층은 교환 결합을 통해 연결된다. 교환 결합은 FM3 및 FM1의 자화 방향들이 서로 역-평행이라는 것을 보장한다. FM1로부터의 DW는 짧은 시간(예를 들어, 1ns)에 FM3 자화 방향을 스위칭한다. 일 실시예에서, FM1, FM2, 및 FM3 층들은 계산 변수를 갖고 있다.
일 실시예에서, FM3 및 FM2 층들에, 각각, 연결되는 Vdd 및 Vss 전극들은, FM2 층에서의 자화 방향을 FM3에서의 자화 방향의 반대가 되도록 스위칭하는 FM2 층에서의 스핀 토크를 생성하는 전류가 (Vdd로부터 Vss로) 흐르게 한다. 여기서, 층 FM3에서의 스핀 토크는 FM2에서의 것들보다 층 FM3에서 더 큰 두께 또는 더 높은 자화로 인해 자신의 자화를 스위칭하지 않는다. 그 결과, FM1 및 FM2의 자화 방향은 중계기(또는 버퍼/비-반전) 로직 기능을 생성하는 것과 동일하다. 여기서, 자화의 방향들은 중계기(200)를 갖는 칩의 면내이다.
본 실시예에서, 자화 신호의 방향은 좌측으로부터 우측으로만, 즉 FM1으로부터 FM2로이다. 자화 신호에서의 단방향에 대한 한가지 이유는 FM3 층을 통한 Vdd로부터 FM2 층을 통한 Vss로의 경로의 저항이 FM1 층을 통한 Vdd로부터 바이어스 Vss에서의 임의의 다른 콘택트로의 경로의 저항보다 훨씬 작다는 점이다. 따라서, Vdd로부터 FM1 층으로의 전류는 Vdd로부터 FM2 층으로의 전류보다 훨씬 작고, 자화 스위칭을 생산하기에 충분하지 않다. 제1 비-자기층(201)(예를 들어, Ru)의 비저항은 제2 비-자기층(202)(예를 들어, Cu)의 비저항보다 높고(예를 들어, 5 배), 이는 전류의 경로를 한 방향으로 지향한다, 즉, 단방향 스핀 토크가 I/O 격리의 결핍의 문제점을 해결한다.
도 3은 본 개시내용의 일 실시예에 따른, 자기 DW 인버터(300)를 도시한다. 임의의 다른 도면의 엘리먼트들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 3의 엘리먼트들은 설명된 것과 유사한 임의의 방식으로 동작하거나 또는 기능할 수 있지만, 이에 제한되는 것은 아니라는 점이 주목된다. 도 3의 실시예들을 불명료하게 하지 않도록, 중계기(200)와 인버터(300) 사이의 차이들이 논의된다.
일 실시예에서, 포지티브 공급 콘택트는 네거티브 전원(즉, -Vdd)으로 대체된다. 본 실시예에서, 중계기(200)의 FM2 층에서의 스핀 토크의 방향에 비해 FM2 층에서의 스핀 토크의 방향을 변경하는 전류는 Vss로부터 -Vdd로 흐른다. 그 결과 FM1의 자화 방향은 인버터의 기능을 실현하기 위해 FM2의 자화 방향과 반대이다.
중계기(200)에서와 같이, 본 실시예에서, 자화 신호의 방향은 좌측으로부터 우측으로만, 즉 FM1으로부터 FM2로이다. 자화 신호에서의 단방향에 대한 한가지 이유는 FM2 층을 통한 Vss로부터 FM3 층을 통한 -Vdd로의 경로의 저항이 FM1 층을 통한 -Vdd로부터 바이어스 Vss에서의 임의의 다른 콘택트로의 것보다 훨씬 작다는 점이다, 즉, -Vdd로부터 FM1 층으로의 전류는 Vss로부터 FM3 층으로의 전류보다 훨씬 작고, 자화 스위칭을 생산하기에 충분하지 않다.
도 4는 본 개시내용의 일 실시예에 따른, 출력을 제공하기 위한 MTJ(magnetic tunneling junction) 디바이스를 갖는 자기 DW 중계기(400)를 도시한다. 임의의 다른 도면의 엘리먼트들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 4의 엘리먼트들은 설명된 것과 유사한 임의의 방식으로 동작하거나 또는 기능할 수 있지만, 이에 제한되는 것은 아니라는 점이 주목된다. 도 4의 실시예들을 불명료하게 하지 않도록, 중계기(200)와 중계기(400) 사이의 차이들이 논의된다.
일 실시예에서, 중계기(400)는 중계기(200)와 동일하지만, FM3 층을 MTJ 디바이스의 자유 층으로서 사용하는 FM3 층의 상단 상에 형성되는 MTJ를 갖는 구조를 포함한다. 일 실시예에서, MTJ의 고정 층 FM4는 MgO의 층에 의해 FM3 층으로부터 분리된다. 일 실시예에서, 고정 층 FM4는 데이터를 판독하기 위한 출력 포트에 연결된다. 계산 변수는 층 FM3에서의 자화의 방향으로 인코드된다: 예를 들어, "우측(right)"은 논리적 1에 대응하고, "좌측(left)"은 논리적 0에 대응한다. 차례로 이것은 각각 층들 FM3 및 FM4에서의 자화의 역-평행 및 평행 정렬에 대응한다. 이러한 정렬들은 각각 자기저항의 효과로 인해 Vss로부터 Vdd로의 경로의 저항의 더 높은 및 더 낮은 값들을 초래한다. 이러한 저항들에서의 차이는 Vdd로부터 Vss로의 상이한 전류를 초래한다. 일 실시예에서, 이러한 전류는 감지 증폭기(도시되지 않음)의 입력에 전달되고, 따라서 전기 신호로 변환된다. 일 실시예에서, 고정 층 FM4는 데이터를 판독하기 위한 출력 포트에서만 연결된다. 여기서, 도 2로부터의 출력 포트 "Out"은 제거된다. 일 실시예에서는, Vdd 콘택트가 FM4 층의 상단 상에 형성된다. 일 실시예에서는, 중계기의 기능을 인버터로 변환하기 위해 Vdd 콘택트가 -Vdd로 대체된다. 일 실시예에서, MTJ에서의 MgO와 같은 터널링 배리어의 존재는 판독 동작에 대해 고 자기저항을 보장한다.
도 5는 본 개시내용의 일 실시예에 따른, 캐스케이드형 자기 DW 게이트(500)를 도시한다. 임의의 다른 도면의 엘리먼트들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 5의 엘리먼트들은 설명된 것과 유사한 임의의 방식으로 동작하거나 또는 기능할 수 있지만, 이에 제한되는 것은 아니라는 점이 주목된다.
입력 및 출력이 격리되지 않는 종래 기술의 스핀 토크 게이트들과 달리, 본 실시예는 단방향 스핀 토크를 제공한다. 일 실시예에 따르면, 단방향 스핀 토크는 다수의 자벽 게이트들을 캐스케이딩하는 것을 허용한다. 일 실시예에서, 중계기(200)는 다른 중계기 및/또는 인버터 등과 캐스케이딩될 수 있다. 이러한 실시예는 캐스케이드형 게이트(500)에 의해 도시된다.
본 실시예에서, 제1 자기 DW 디바이스는, 자유 FM1a, FM2a, 및 FM3a 층들, 및 비-자기 금속층들(201a와 202a)을 포함한다. 일 실시예에서, 제2 자기 DW 디바이스는, 자유 FM1b, FM2b, 및 FM3b 층들, 및 비-자기 금속층들(201b 및 202b)을 포함한다. FM 층들(FM1a/b, FM2a/b, FM3a/b), 및 비-자기층들(201a/b 및 202a/b)의 속성들은 각각 도 2의 FM 층(FM1, FM2, 및 FM3), 및 도 2의 비-자기층들(201 및 202)의 속성들과 유사하다.
도 5를 다시 참조하면, 일 실시예에서, FM1a 층은 비-자기 금속층(201a)을 통해 FM3a 층에 연결된다. 일 실시예에서, FM2a 층은 비-자기 금속층(202a)을 통해 FM3a 층에 연결된다. 일 실시예에서, FM1b 층은 비-자기 금속층(201b)을 통해 FM3b 층에 연결된다. 일 실시예에서, FM2a 층은 비-자기 금속층(202b)을 통해 FM3a 층에 연결된다. 본 실시예에서, FM2a 및 FM1b 층들은 제1 자기 DW 디바이스를 제2 자기 DW 디바이스와 캐스케이딩하기 위해 서로 병합된다.
본 실시예에서, Vdd2로부터 Vss1로의 경로의 저항이 Vdd2로부터 Vss2로의 경로의 저항보다 훨씬 높기 때문에 자화 신호는 한 방향으로(즉, 좌측으로부터 우측으로)만 전파된다. 여기서, Vddl 및 Vdd2는 Vdd로 묶이고, 한편 Vss1 및 Vss2는 Vss로 묶인다. 이러한 실시예에서, 고 저항 경로에서의 대응 전류는 저 저항 경로에서의 전류보다 작고 자기 스위칭을 생산하기에 충분하지 않다.
도 6a는 본 개시내용의 일 실시예에 따른, 링 토폴로지에서의 스핀-토크 다수결 자기 DW 게이트(600)의 평면도를 도시한다. 임의의 다른 도면의 엘리먼트들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 6a의 엘리먼트들은 설명된 것과 유사한 임의의 방식으로 동작하거나 또는 기능할 수 있지만, 이에 제한되는 것은 아니라는 점이 주목된다.
일 실시예에서, 다수결 게이트(600)는, 각각 입력들(In1, In2, 및 In4)를 제공하는 3개의 입력 제1 FM 층들(FM1a, FM1b, 및 FM1d); 출력 FM 제2 층(FM2c); 공유된 제2 FM 층(FM2); 및 4개의 제3 FM 층들(FM3a, FM3b, FM3c, 및 FM3d)을 포함한다. FM 층들(FM1a/b/d, FM2, FM2c, FM3a/b/c/d, FM4a/b/c/d), 및 비-자기층들(201a/b/c/d 및 202a/b/c/d)의 속성들은 각각 도 2의 FM 층들(FM1, FM2, 및 FM3), 및 도 2의 비-자기층들(201 및 202)의 속성들과 유사하다.
도 6a를 다시 참조하면, 일 실시예에서, FM3a는 제2 비-자기 금속층(예를 들어, Cu)(202a)(도시되지 않음)을 통해 FM2에 연결되고; 그리고 FM3a는 제1 비-자기 금속층(예를 들어, Ru)(201a)(도시되지 않음)을 통해 FM1a에 연결된다. 일 실시예에서, FM3b는 제2 비-자기 금속층(예를 들어, Cu)(202b)(도시되지 않음)을 통해 FM2에 연결되고; 그리고 FM3b는 제1 비-자기 금속층(예를 들어, Ru)(201b)(도시되지 않음)을 통해 FM1b에 연결된다. FM3d는 제2 비-자기 금속층(예를 들어, Cu)(202d)(도시되지 않음)을 통해 FM2에 연결되고; 그리고 FM3d는 제1 비-자기 금속층(예를 들어, Ru)(201d)(도시되지 않음)을 통해 FM1d에 연결된다. 일 실시예에서, 출력 브랜치는 입력 브랜치와 상이하게 연결된다. 일 실시예에서, FM3c는 제1 비-자기 금속층(예를 들어, Ru)(201c)(도시되지 않음)을 통해 FM2에 연결되고; 그리고 FM3c는 제2 비-자기 금속층(예를 들어, Cu)(202c)(도시되지 않음)을 통해 FM2c에 연결된다.
일 실시예에서, FM2 층은 형상이 원형이다. 일 실시예에서, FM2 층은 그것이 링을 형성하는 한 다른 형상들의 것일 수 있다. 일 실시예에서, FM2 층은 FM3a, FM3b, 및 FM3d로부터의 자기 신호들이 다수결을 나타내는 자기 신호- 이는 다음으로 FM2c에서 검출됨 -를 생성하기 위해 조합되도록 조합기로서 기능한다. 일 실시예에서, FM3a 및 FM3c는 실질적으로 서로 평행하다. 일 실시예에서, FM3b 및 FM3d는 FM3b 및 FM3d가 FM3a 및 FM3c 층들에 실질적으로 수직이도록 실질적으로 서로 평행하다. 일 실시예에서, FM3a, FM3b, 및 FM3d 층들은 각각 스핀 토크를 FM2에 제공하기 위한 것이다. 일 실시예에서, FM2c 층은 FM1a, FM1b, 및 FM1d 층들에서 각각의 스핀 방향들에 따라서 로직 기능을 표시하는 출력을 제공한다.
일 실시예에서, 다수결 게이트(600)는 칩의 평면에서 3개의 자화 벡터의 조합을 수행한다. 일 실시예에서, FM2는 (FM1a, FM1b, 및 FM1d로부터의) 인입 FM 와이어들이 FM2의 링에 대한 접선에서 자화들을 갖도록 링으로 형상화된다. 일 실시예에서, 입력 와이어들과 FM2의 링의 중첩의 영역들에서의 스핀 토크는 자화가 시계 방향 또는 반시계 방향 중 어느 하나, 즉 링 FM2의 2개의 로직 상태들이 되도록 촉진한다. 이러한 실시예에서, 입력들의 다수결은 FM2에서 대응하는 자화 방향을 설정하도록 조합된다. 본 실시예에서, 출력 "Out"의 자화는 그 아래의 링 FM2의 자화에 의해 설정된다. 일 실시예에서, MTJ는, MgO의 층이 뒤따르는, 자유 FM 층으로서의 FM3c, 및 고정 자기층 FM4를 사용하여 형성된다.
도 6b는 본 개시내용의 일 실시예에 따른, 링 토폴로지에서의 스핀-토크 다수결 게이트(600)의 다차원도(620)를 도시한다. 임의의 다른 도면의 엘리먼트들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 6b의 엘리먼트들은 설명된 것과 유사한 임의의 방식으로 동작하거나 또는 기능할 수 있지만, 이에 제한되는 것은 아니라는 점이 주목된다.
도 7은 본 개시내용의 일 실시예에 따른, 링 토폴로지에서의 스핀-토크 다수결 자기 DW 게이트에서 자기 방향들(700)에 대한 시뮬레이션 결과들을 시간에 대해 도시한다. 임의의 다른 도면의 엘리먼트들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 7의 엘리먼트들은 설명된 것과 유사한 임의의 방식으로 동작하거나 또는 기능할 수 있지만, 이에 제한되는 것은 아니라는 점이 주목된다. 시뮬레이션에서, 예를 들어, 외부 링 직경은 120nm, FM 층의 두께는 2nm, 자화 Ms=lMA/m, 댐핑 계수 α=0.01인 것으로 취해진다. 2.2mA의 전류가 1ns 동안 각각의 입력을 통해 통과되고 이후에 스위치 오프된다. 도 6a-b를 참조하면, FM3a에서의 그리고 FM3b에서의 자화가 링을 향해, 그리고 FM3c에서의 자화가 링에서 멀리 모델링된다.
여기서, 도 6a-b의 FM2에서의 자기 방향들의 20개의 스냅샷이 시간에 대해(0.1ns 마다) 도시된다. 스냅샷들은 컬럼들 A 내지 E를 따라 로우 A로부터 다음으로 컬럼들 A 내지 E를 따라 아래로 로우 D까지 이어진다. 입력들(Inl, In2, 및 In3)을 수신할 때 FM2에서의 자기 방향들의 초기 조건은 스냅샷 AA(상단 좌측 코너)에 도시되고, FM2에서의 자기 방향의 최종 평형 상태는 스냅샷 DE(하단 우측 코너)에 도시된다. 초기에, 자화는 링에서 시계방향을 가리키고 있다. 입력들 FM3a 및 FM3b로부터의 스핀 토크들은 자화를 반대 방향으로 스위칭하도록 작용하고, 한편 입력 FM3c로부터의 토크는 자화의 본래 방향을 유지하도록 작용한다. FM3c는 제1 비-자기 금속층(예를 들어, Ru)(201c)(도시되지 않음)을 통해 FM2에 연결되고; 그리고 FM3c는 제2 비-자기 금속층(예를 들어, Cu)(202c)(도시되지 않음)을 통해 FM2c에 연결된다. 여기서, 출력에 대해, FM은 도 2에서의 FM1처럼 동작하고, 그래서 FM은 스핀 토크가 아니라 (Ru 비-자기 금속과) 교환 결합으로 FM3c에 연결된다. FM3c는 FM3c 자화를 FM2c에 전달하는데 스핀 토크를 사용한다(즉, FM3c와 FM2c 사이의 Cu). 자화는 초기에 처음 2개의 입력들 하에서 스위치하고, 이들은 전체 링에서 반시계방향을 가리키게 된다.
도 8a는 본 개시내용의 일 실시예에 따른, 링 토폴로지에서의 3개의 팬-아웃을 갖는 스핀-토크 자벽 게이트의 평면도(800)를 도시한다. 임의의 다른 도면의 엘리먼트들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 8a의 엘리먼트들은 설명된 것과 유사한 임의의 방식으로 동작하거나 또는 기능할 수 있지만, 이에 제한되는 것은 아니라는 점이 주목된다.
일 실시예에서, 다수결 게이트(800)는, 각각 출력들(Out1, Out2, 및 Out3)을 제공하는 3개의 출력 제2 FM 층들(FM2a, FM2b, 및 FM2c); 입력 FM 제1 층(FM1d); 공유된 제2 FM 층(FM2); 및 4개의 제3 FM 층들(FM3a, FM3b, FM3c, 및 FM3d)을 포함한다. FM 층들(FM1/d, FM2a/b/c, FM3a/b/c/d, FM4a/b/c/d), 및 비-자기층들(201a/b/c/d 및 202a/b/c/d)(도시 참조)의 속성들은 각각 도 2의 FM 층들(FM1, FM2, 및 FM3), 및 도 2의 비-자기층들(201 및 202)의 속성들과 유사하다.
도 8a를 다시 참조하면, 일 실시예에서, FM3a는 제1 비-자기 금속층(예를 들어, Ru)(201a)(도시되지 않음)을 통해 FM2에 연결되고; 그리고 FM3a는 제2 비-자기 금속층(예를 들어, Cu)(202a)(도시되지 않음)을 통해 FM2a에 연결된다. 일 실시예에서, FM3b는 제1 비-자기 금속층(예를 들어, Ru)(201b)(도시되지 않음)을 통해 FM2에 연결되고; 그리고 FM3b는 제2 비-자기 금속층(예를 들어, Cu)(202b)(도시되지 않음)을 통해 FM2b에 연결된다. FM3c는 제1 비-자기 금속층(예를 들어, Ru)(201d)(도시되지 않음)을 통해 FM2에 연결되고; 그리고 FM3c는 제2 비-자기 금속층(예를 들어, Cu)(202c)(도시되지 않음)을 통해 FM2c에 연결된다. 일 실시예에서, 입력 브랜치는 출력 브랜치들과 상이하게 연결된다. 일 실시예에서, FM3d는 제2 비-자기 금속층(예를 들어, Cu)(202d)(도시되지 않음)을 통해 FM2에 연결되고; 그리고 FM3d는 제1 비-자기 금속층(예를 들어, Ru)(202d)(도시되지 않음)을 통해 FM1d에 연결된다.
일 실시예에서, FM2 층은 형상이 원형이다. 일 실시예에서, FM2 층은 그것이 출력 FM 층들과 입력 FM 층을 연결하기 위해 링을 형성하는 한 다른 형상들의 것일 수 있다. 일 실시예에서, FM2 층은 FM3d로부터의 자기 신호들이 FM3a, FM3b, 및 FM3c로 팬 아웃되도록 팬-아웃 중계기로서 기능한다. 일 실시예에서, FM3a 및 FM3c는 실질적으로 서로 평행하다. 일 실시예에서, FM3b 및 FM3d는 FM3b 및 FM3d가 FM3a 및 FM3c 층들에 실질적으로 수직이도록 실질적으로 서로 평행하다. 일 실시예에서, FM1d 층은 교환 결합을 통해 FM3d에 입력을 제공하고, FM3d는 FM2에 스핀 토크를 제공한다. 일 실시예에서, FM1a/b/c 층들은 FM1d 상의 입력 스핀 토크와 동일한 자기 방향을 표시하는 각각의 출력들을 제공한다.
일 실시예에서, 다수결 게이트(600)는 칩의 평면에서 1개의 입력 자화 벡터의 팬-아웃을 수행한다. 일 실시예에서, FM2는 인입 FM1d 와이어가 FM2의 링에 대한 접선에서 자화를 갖도록 링으로 형상화된다. 일 실시예에서, 입력 와이어의 FM3d와 FM2의 링의 중첩의 영역들에서의 스핀 토크는 자화가 시계 방향 또는 반시계 방향 중 어느 하나, 즉 링 FM2의 2개의 로직 상태들이 되도록 촉진한다. 본 실시예에서, 출력들(Out1, Out2, 및 Out3)의 자화는 그 아래의 링 FM2의 자화에 의해 설정된다.
일 실시예에서, MTJ들은 출력들 상에만 형성된다. 일 실시예에서, MTJ1은, MgO의 층이 뒤따르는, 자유 FM 층으로서의 FM3a, 및 고정 자기층 FM4a를 사용하여 형성된다. 일 실시예에서, MTJ2는, MgO의 층이 뒤따르는, 자유 FM 층으로서의 FM3b, 및 고정 자기층 FM4b를 사용하여 형성된다. 일 실시예에서, MTJ3은, MgO의 층이 뒤따르는, 자유 FM 층으로서의 FM3c, 및 고정 자기층 FM4c를 사용하여 형성된다.
도 8b는 본 개시내용의 일 실시예에 따른, 도 8a의 링 토폴로지에서의 3개의 팬-아웃을 갖는 스핀-토크 자벽 게이트의 다방향도(820)를 도시한다. 임의의 다른 도면의 엘리먼트들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 8a의 엘리먼트들은 설명된 것과 유사한 임의의 방식으로 동작하거나 또는 기능할 수 있지만, 이에 제한되는 것은 아니라는 점이 주목된다.
도 9는 본 개시내용의 일 실시예에 따른, 3개의 팬-아웃을 갖는 스핀-토크 자기 DW 게이트에서 자기 방향들(900)에 대한 시뮬레이션 결과들을 시간에 대해 도시한다. 이러한 시뮬레이션은 도 7을 참조하여 설명된 것과 동일한 파라미터들을 사용한다. 임의의 다른 도면의 엘리먼트들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 9의 엘리먼트들은 설명된 것과 유사한 임의의 방식으로 동작하거나 또는 기능할 수 있지만, 이에 제한되는 것은 아니라는 점이 주목된다.
여기서, 도 8a-b의 FM2에서의 자기 방향들의 20개의 스냅샷들이 시간에 대해(0.1ns 마다) 도시된다. 스냅샷들은 컬럼들 A 내지 E를 따라 로우 A로부터 다음으로 컬럼들 A 내지 E를 따라 아래로 로우 D까지 이어진다. 입력(Inl)을 수신할 때 FM2에서의 자기 방향들의 초기 조건은 스냅샷 AA(상단 좌측 코너)에 도시되고, FM2에서의 자기 방향의 최종 평형 상태는 스냅샷 DE(하단 우측 코너)에 도시된다. 초기에, 자화는 링에서 시계방향을 가리키고 있다. 입력 FM3d로부터의 스핀 토크들은 자화를 반대 방향으로 스위칭하도록 작용한다. 자화는 아래의 모든 3개의 출력들을 포함하여, 전체 링에서 반시계방향을 가리키도록 스위칭된다.
도 10은 본 개시내용의 일 실시예에 따른, 링 토폴로지들에서의 스핀-토크 다수결 자벽 게이트들을 사용하는 1-비트 가산기(1000)를 도시한다. 임의의 다른 도면의 엘리먼트들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 10의 엘리먼트들은 설명된 것과 유사한 임의의 방식으로 동작하거나 또는 기능할 수 있지만, 이에 제한되는 것은 아니라는 점이 주목된다.
일 실시예에서, 도 6a-6b에서 설명되는 바와 같은 링 토폴로지에서의 스핀-토크 다수결 자기 DW 게이트들은 1-비트 가산기를 형성하도록 함께 연결된다. 여기서, 스핀-토크 다수결 자기 DW 게이트들의 3개 스테이지들은 도시되는 바와 같이 캐스케이딩된다. 일 실시예에서, 입력들 'A' 및 'B'는 수신되어 함께 합산되는 2개의 수들의 비트들이다. 여기서, 'C'는 캐리이고, 'X'는 중간 동작의 결과이다. 'X'는 도 3에 도시된 바와 같은 인버터를 사용하여 다음 스테이지에 대해 "-X"로 된다. 일 실시예에서, MTJ 디바이스는 캐리가 "C"라면 입력들 'A' 및 'B'를 가산한 결과인 출력 "Sum"에 형성된다. 이것은 "A", "B" 및 "C"의 다수결 동작과 동등하다. 와이어에서의 자화 방향 "forward"는 로직 1로서 카운트되고 와이어에서의 "backward"는 로직 0으로서 카운트되기 때문에, 좌측 다수결 게이트의 출력에서의 자화의 방향은 "-Sum"에 대응한다.
도 11은 본 개시내용의 일 실시예에 따른, 자기 DW 로직 디바이스들 및 인터커넥트를 갖는 스마트 디바이스 또는 컴퓨터 시스템 또는 SoC(system-on-chip)이다. 도 11은 본 개시내용의 일 실시예에 따른, 밴드갭 참조 아키텍처를 갖는 스마트 디바이스 또는 컴퓨터 시스템 또는 SoC(system-on-chip)이다. 임의의 다른 도면의 엘리먼트들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 11의 엘리먼트들은 설명된 것과 유사한 임의의 방식으로 동작하거나 또는 기능할 수 있지만, 이에 제한되는 것은 아니라는 점이 주목된다.
도 11은 플랫 표면 인터페이스 커넥터들이 사용될 수 있는 모바일 디바이스의 실시예의 블록도를 도시한다. 일 실시예에서, 컴퓨팅 디바이스(1600)는, 컴퓨팅 태블릿, 모바일 폰 또는 스마트-폰, 무선-가능형 e-리더기, 또는 다른 무선 모바일 디바이스와 같은 모바일 컴퓨팅 디바이스를 나타낸다. 특정 컴포넌트들이 일반적으로 도시되며, 이러한 디바이스의 모든 컴포넌트가 컴퓨팅 디바이스(1600)에 도시되는 것은 아니라는 점이 이해될 것이다.
일 실시예에서, 컴퓨팅 디바이스(1600)는 실시예들을 참조하여 설명된 자기 DW 로직 디바이스들 및 인터커넥트를 갖는 제1 프로세서(1610)를 포함한다. 컴퓨팅 디바이스(1600)의 다른 블록들이 또한 실시예들을 참조하여 설명된 자기 DW 로직 디바이스들 및 인터커넥트를 갖는 장치를 포함할 수 있다. 본 개시내용의 다양한 실시예들은 또한 무선 인터페이스와 같은 1670 내의 네트워크 인터페이스를 포함할 수 있어서 시스템 실시예가 무선 디바이스, 예를 들어 셀 폰 또는 PDA(personal digital assistant) 또는 웨어러블 디바이스에 통합될 수 있다.
일 실시예에서, 프로세서(1610)(및/또는 프로세서(1690))는, 마이크로프로세서들, 애플리케이션 프로세서들, 마이크로컨트롤러들, 프로그램가능 로직 디바이스들 또는 다른 처리 수단과 같은 하나 이상의 물리적 디바이스들을 포함할 수 있다. 프로세서(1690)는 옵션일 수 있다. 실시예는 2개의 프로세서들을 도시하지만, 단일의 또는 2개보다 많은 프로세서들이 사용될 수 있다. 프로세서(1610)에 의해 수행되는 처리 동작들은, 애플리케이션 및/또는 디바이스 기능들이 실행되는 운영 플랫폼 또는 운영 체제의 실행을 포함한다. 처리 동작들은 인간 사용자과의 또는 다른 디바이스들과의 I/O(input/output)에 관련된 동작들, 전력 관리에 관련된 동작들, 및/또는 컴퓨팅 디바이스(1600)를 다른 디바이스에 접속하는 것에 관련된 동작들을 포함한다. 이러한 처리 동작들은 또한 오디오 I/O 및/또는 디스플레이 I/O에 관련된 동작들을 포함할 수 있다.
일 실시예에서, 컴퓨팅 디바이스(1600)는, 컴퓨팅 디바이스에 오디오 기능들을 제공하는 것과 관련된 하드웨어(예를 들어, 오디오 하드웨어 및 오디오 회로들) 및 소프트웨어(예를 들어, 드라이버들, 코덱들) 컴포넌트들을 나타내는 오디오 서브시스템(1620)을 포함한다. 오디오 기능들은 스피커 및/또는 헤드폰 출력, 뿐만 아니라 마이크로폰 입력을 포함할 수 있다. 이러한 기능들을 위한 디바이스들은 컴퓨팅 디바이스(1600) 내에 통합되거나 또는 컴퓨팅 디바이스(1600)에 접속될 수 있다. 일 실시예에서, 사용자는 프로세서(1610)에 의해 수신되고 처리되는 오디오 명령들을 제공함으로써 컴퓨팅 디바이스(1600)와 상호작용한다.
디스플레이 서브시스템(1630)은 사용자가 컴퓨팅 디바이스(1600)와 상호작용하기 위한 시각적 및/또는 촉각적 디스플레이를 제공하는 하드웨어(예를 들어, 디스플레이 디바이스들) 및 소프트웨어(예를 들어 드라이버들) 컴포넌트들을 나타낸다. 디스플레이 서브시스템(1630)은, 사용자에게 디스플레이를 제공하는데 사용되는 특정 스크린 또는 하드웨어 디바이스를 포함하는 디스플레이 인터페이스(1632)를 포함한다. 일 실시예에서, 디스플레이 인터페이스(1632)는 디스플레이에 관련된 적어도 일부 처리를 수행하기 위해 프로세서(1610)와는 별개인 로직을 포함한다. 일 실시예에서, 디스플레이 서브시스템(1630)은 사용자에게 출력 및 입력 양자 모두를 제공하는 터치 스크린(또는 터치 패드) 디바이스를 포함한다.
I/O 제어기(1640)는 사용자와의 상호작용에 관련된 하드웨어 디바이스들 및 소프트웨어 컴포넌트들을 나타낸다. I/O 제어기(1640)는 오디오 서브시스템(1620) 및/또는 디스플레이 서브시스템(1630)의 일부인 하드웨어를 관리하도록 동작될 수 있다. 추가적으로, I/O 제어기(1640)는, 그것을 통해 사용자가 시스템과 상호작용할 수 있는 컴퓨팅 디바이스(1600)에 접속하는 추가적인 디바이스들에 대한 접속 포인트를 도시한다. 예를 들어, 컴퓨팅 디바이스(1600)에 부착될 수 있는 디바이스는, 마이크로폰 디바이스들, 스피커 또는 스테레오 시스템들, 비디오 시스템들 또는 다른 디스플레이 디바이스들, 키보드 또는 키패드 디바이스들, 또는 카드 리더기들 또는 다른 디바이스들과 같은 특정 애플리케이션들에서 사용하기 위한 다른 I/O 디바이스들을 포함할 수 있다.
위에 언급된 바와 같이, I/O 제어기(1640)는 오디오 서브시스템(1620) 및/또는 디스플레이 서브시스템(1630)과 상호작용할 수 있다. 예를 들어, 마이크로폰 또는 다른 오디오 디바이스를 통한 입력은 컴퓨팅 디바이스(1600)의 하나 이상의 애플리케이션들 또는 기능들에 대한 입력 또는 명령들을 제공할 수 있다. 추가적으로, 오디오 출력은 디스플레이 출력 대신에, 또는 디스플레이 출력에 추가하여 제공될 수 있다. 다른 예에서, 디스플레이 서브시스템(1630)이 터치 스크린을 포함하면, 디스플레이 디바이스는 또한 I/O 제어기(1640)에 의해 적어도 부분적으로 관리될 수 있는 입력 디바이스로서의 역할을 한다. I/O 제어기(1640)에 의해 관리되는 I/O 기능들을 제공하기 위한 부가적인 버튼들 또는 스위치들이 컴퓨팅 디바이스(1600) 상에 또한 존재할 수 있다.
일 실시예에서, I/O 제어기(1640)는, 가속도계들, 카메라들, 광 센서들 또는 다른 환경 센서들, 또는 컴퓨팅 디바이스(1600)에 포함될 수 있는 다른 하드웨어와 같은 디바이스들을 관리한다. 입력은 직접 사용자 상호작용의 일부일 뿐만 아니라, 그것의 (노이즈에 대한 필터링, 밝기 검출을 위한 디스플레이들의 조정, 카메라용 플래시 적용, 또는 다른 특징들과 같은) 동작들에 영향을 주도록 시스템에 환경적 입력을 제공하는 것일 수 있다.
일 실시예에서, 컴퓨팅 디바이스(1600)는, 배터리 전력 사용, 배터리의 충전, 및 전력 절감 동작에 관련된 특징들을 관리하는 전력 관리(1650)를 포함한다. 메모리 서브시스템(1660)은 컴퓨팅 디바이스(1600)에 정보를 저장하는 메모리 디바이스들을 포함할 수 있다. 메모리는 비휘발성(메모리 디바이스에 대한 전력이 중단되는 경우에 상태가 변경되지 않음) 및/또는 휘발성(메모리 디바이스에 대한 전력이 중단되는 경우에 상태가 불확정함) 메모리 디바이스들을 포함할 수 있다. 메모리 서브시스템(1660)은 애플리케이션 데이터, 사용자 데이터, 음악, 사진들, 문서들, 또는 다른 데이터, 뿐만 아니라 컴퓨팅 디바이스(1600)의 애플리케이션들 및 기능들의 실행에 관련된 시스템 데이터(장기적이거나 임시적임)를 저장할 수 있다.
실시예들의 엘리먼트들은 컴퓨터 실행가능 명령어들(예를 들어, 본 명세서에서 논의되는 임의의 다른 프로세스들을 구현하기 위한 명령어들)을 저장하기 위한 머신 판독가능 매체(예를 들어, 메모리(1660))로서 또한 제공된다. 머신 판독 가능한 매체(예를 들어, 메모리(1660))는 플래시 메모리, 광학 디스크들, CD-ROM들, DVD ROM들, RAM들, EPROM들, EEPROM들, 자기 또는 광학 카드들, PCM(phase change memory), 또는 전자적인 또는 컴퓨터-실행가능 명령어들을 저장하기에 적합한 다른 타입들의 머신-판독가능 매체를 포함할 수 있지만, 이에 제한되는 것은 아니다. 예를 들어, 본 개시내용의 실시예들은 통신 링크(예를 들어, 모뎀 또는 네트워크 접속)를 통한 데이터 신호들에 의해 원격 컴퓨터(예를 들어, 서버)로부터 요청 컴퓨터(예를 들어, 클라이언트)에 전달될 수 있는 컴퓨터 프로그램(예를 들어, BIOS)으로서 다운로드될 수 있다.
접속성(connectivity)(1670)은, 컴퓨팅 디바이스(1600)가 외부 디바이스들과 통신하는 것을 가능하게 하기 위한 하드웨어 디바이스들(예를 들어, 무선 및/또는 유선 커넥터들 및 통신 하드웨어) 및 소프트웨어 컴포넌트들(예를 들어, 드라이버들, 프로토콜 스택들)을 포함한다. 컴퓨팅 디바이스(1600)는, 헤드셋들, 프린터들, 또는 다른 디바이스들과 같은 주변 기기들뿐만 아니라, 다른 컴퓨팅 디바이스들, 무선 액세스 포인트들 또는 기지국들과 같은 별개의 디바이스들일 수 있다.
접속성(1670)은 다수의 상이한 타입들의 접속성을 포함할 수 있다. 일반화하기 위해서, 컴퓨팅 디바이스(1600)는 셀룰러 접속성(1672) 및 무선 접속성(1674)을 갖는 것으로 도시된다. 셀룰러 접속성(1672)은, GSM(global system for mobile communications) 또는 변형물들이나 파생물들, CDMA(code division multiple access) 또는 변형물들이나 파생물들, TDM(time division multiplexing) 또는 변형물들이나 파생물들, 또는 다른 셀룰러 서비스 표준들과 같은, 무선 캐리어들에 의해 제공되는 셀룰러 네트워크 접속성을 일반적으로 지칭한다. 무선 접속성(또는 무선 인터페이스)(1674)은 셀룰러가 아닌 무선 접속성을 지칭하며, (블루투스(Bluetooth), 니어 필드(Near Field) 등과 같은) 개인 영역 네트워크들, (와이-파이(Wi-Fi)와 같은) 로컬 영역 네트워크들, 및/또는 (와이맥스(WiMax)와 같은) 광역 네트워크들, 또는 다른 무선 통신을 포함할 수 있다.
주변기기 접속들(1680)은 주변기기 접속을 이루기 위한 하드웨어 인터페이스들 및 커넥터들뿐만 아니라, 소프트웨어 컴포넌트들(예를 들어, 드라이버들, 프로토콜 스택들)을 포함한다. 컴퓨팅 디바이스(1600)는 다른 컴퓨팅 디바이스로의 주변기기 디바이스("~로"(1682))일 수 있는 것은 물론, 자신에 접속되는 주변기기 디바이스들("~로부터의"(1684))을 가질 수 있다는 점을 이해할 것이다. 컴퓨팅 디바이스(1600)는 흔히, 컴퓨팅 디바이스(1600) 상에서 콘텐츠를 관리(예를 들어, 다운로딩 및/또는 업로딩, 변경, 동기화)하는 것과 같은 목적들을 위해 다른 컴퓨팅 디바이스들에 접속하기 위한 "도킹(docking)" 커넥터를 갖는다. 추가적으로, 도킹 커넥터는, 예를 들어, 시청각 또는 다른 시스템들에 출력되는 콘텐츠를 제어할 수 있게 하는 특정 주변기기들에 컴퓨팅 디바이스(1600)가 접속하게 할 수 있다.
전용 도킹 커넥터(proprietary docking connector) 또는 다른 전용 접속 하드웨어에 추가적으로, 컴퓨팅 디바이스(1600)는 공통의 또는 표준-기반의 커넥터들을 통해 주변기기 접속들(1680)을 이룰 수 있다. 공통의 타입들은 (다수의 상이한 하드웨어 인터페이스들 중 임의의 것을 포함할 수 있는) USB(Universal Serial Bus) 커넥터, MDP(MiniDisplayPort)를 포함하는 DisplayPort, HDMI(High Definition Multimedia Interface), 파이어와이어(Firewire) 또는 다른 타입들을 포함할 수 있다.
명세서에서 "실시예(an embodiment)", "일 실시예(one embodiment)", "일부 실시예들(some embodiments)", 또는 "다른 실시예들(other embodiments)"로 언급하는 것은, 실시예들과 관련하여 설명된 특정한 특징, 구조, 또는 특성이, 반드시 모든 실시예들에서일 필요는 없지만, 적어도 일부 실시예들에 포함된다는 점을 의미한다. "실시예", "일 실시예", 또는 "일부 실시예들"의 다양한 출현들은 반드시 모두 동일한 실시예들을 언급하는 것은 아니다. 명세서에서 컴포넌트, 피처, 구조, 또는 특징이 포함될 수 있다("may", "might", or "could" be included)고 진술하면, 상기 특정 컴포넌트, 피처, 구조, 또는 특징이 포함되어야 할 필요는 없다. 명세서 또는 청구항에서 "하나의(a, an)" 엘리먼트를 언급하는 경우, 단지 하나의 엘리먼트만 존재하는 것을 의미하는 것은 아니다. 명세서 또는 청구항에서 "추가적인(additional)" 엘리먼트를 언급하는 경우, 하나보다 많은 추가적 엘리먼트가 존재함을 배제하는 것은 아니다.
또한, 특정한 특징들, 구조들, 기능들 또는 특성들은 하나 이상의 실시예들에서 임의의 적합한 방식으로 조합될 수 있다. 예를 들어, 2가지 실시예들과 관련된 특정 특징들, 구조들, 기능들 또는 특성들이 상호 배타적이지 않다면 어디서든 제1 실시예는 제2 실시예와 조합될 수 있다.
본 개시내용이 그 특정 실시예들과 관련해서 설명되었지만, 이러한 실시예들의 다수의 변경들, 수정들 및 변형들은 상술된 설명의 견지에서 본 기술분야의 숙련된 자들에게 명백할 것이다. 예를 들어, 다른 메모리 아키텍처들, 예를 들어, DRAM(Dynamic RAM)이 논의된 실시예들을 사용할 수 있다. 본 개시내용의 실시예들은 이러한 대안들, 수정들 및 변형들을 모두 첨부된 청구항의 폭넓은 범위 내에 포함하도록 의도된 것이다.
또한, IC(integrated circuit) 칩들 및 다른 컴포넌트들로의 잘 알려진 전력/접지 접속들은, 설명 및 논의를 간단히 하고 개시내용을 불명료하게 하지 않기 위해, 제시된 도면들 내에 도시될 수 있거나 또는 도시되지 않을 수 있다. 또한, 배열들은 블록도 형태로 도시될 수 있는데, 그것은 명세서를 불명료하게 하는 것을 피하기 위한 것이며, 또한 이러한 블록도 배열들의 구현에 대한 세부사항들이 본 개시내용이 구현될 플랫폼에 크게 의존한다는 사실을 고려한 것이다(즉, 이러한 세부사항들은 본 기술분야의 숙련된 자의 이해의 범위 내에 있음). 구체적인 상세사항들(예를 들어, 회로)이 본 개시내용의 예시적인 실시예들을 설명하기 위해 제시되는 경우, 본 기술분야의 숙련된 자에게는 본 개시내용이 이러한 구체적인 상세사항들 없이, 또는 그러한 구체적인 상세사항을 변경하여 실시될 수 있다는 점이 명백할 것이다. 따라서, 설명은 제한적인 것 대신에 예시적인 것으로 간주되어야 한다.
이하의 예들은 추가적 실시예들에 관련된다. 이러한 예들에서의 상세사항들은 하나 이상의 실시예들에서 어디에서든 사용될 수 있다. 본 명세서에서 설명된 장치의 모든 임의적인 특징들은 또한 방법 또는 프로세스에 대하여 구현될 수 있다.
예를 들어, 제1, 제2, 및 제3 자유 자기층들; 제1 및 제3 자유 자기층들에 연결되는 제1 재료의 제1 금속층; 및 제1 재료와 상이한 제2 재료의 제2 금속층- 제2 금속층은 제2 및 제3 자유 자기층들에 연결됨 -을 포함하는 장치가 제공된다. 일 실시예에서, 이러한 장치는 제3 자유 자기층에 연결되는 전원 콘택트를 더 포함한다. 일 실시예에서, 이러한 장치는 제2 자유 자기층에 연결되는 접지 콘택트를 더 포함한다.
일 실시예에서, 전원 콘택트는 중계기의 기능을 달성하도록 포지티브 전원에 연결된다. 일 실시예에서, 전원 콘택트는 인버터의 기능을 달성하도록 네거티브 전원에 연결된다. 일 실시예에서, 제1 금속층은 입력을 형성하고, 제2 금속층은 출력을 형성한다. 일 실시예에서, 제1 금속층은 로직 유닛에 연결되어 자벽으로 하여금 제1 금속층을 통해 전파하게 하는 전류 펄스를 제공한다.
일 실시예에서, 제1 금속층은 주기율표의 백금족으로부터의 전이 금속으로 구성된다. 일 실시예에서, 주기율표의 백금족으로부터의 전이 금속은 Ru이다. 일 실시예에서, 제2 금속층은 Cu로 구성된다. 일 실시예에서, 제3 자유 자기층은 제1 및 제2 자기층들의 두께보다 두껍다. 일 실시예에서, 제1 및 제2 금속층들은 서로 분리된다. 일 실시예에서, 이러한 장치는 제1 또는 제2 자유 자기층들에 연결되는 자벽 디바이스를 더 포함한다.
다른 예에서는, 링으로 구성되는 자유 자기층; 및 자유 자기층에 연결되는 제1, 제2, 제3 및 제4 자유 자기층들을 포함하는 스핀 토크 다수결 게이트 디바이스가 제공된다. 일 실시예에서, 제1 및 제3 자유 자기층들은 실질적으로 서로 평행하다. 일 실시예에서, 제2 및 제4 자유 자기층들은 제2 및 제4 자유 자기층들이 제1 및 제3 자유 자기층들에 실질적으로 수직이도록 실질적으로 서로 평행하다. 일 실시예에서, 제1, 제2, 및 제4 자유 자기층들은 자유 자기층에 각각의 스핀 토크들을 제공하고, 제3 자유 자기층은 제1, 제2, 및 제4 자유 자기층들에서의 각각의 스핀 방향들에 따라서 로직 기능을 표시하는 출력을 제공하기 위한 것이다.
일 실시예에서, 제1 자유 자기층은 자유 자기층에 스핀 토크를 제공하고, 제2, 제3, 및 제4 자유 자기층들은 제1 자유 자기층에서 스핀 방향에 따라서 각각의 출력들을 제공하기 위한 것이다. 일 실시예에서, 제1, 제2, 제3, 및 제4 자유 자기층들 각각은 위에 논의된 장치에 따른 장치를 포함한다. 일 실시예에서, 링으로 구성되는 자유 자기층은 각각의 제2 금속층들을 통해 제1, 제2, 제3, 및 제4 자유 자기층들에 연결된다.
다른 예에서는, 메모리; 메모리에 연결되는 프로세서- 프로세서는 위에 논의된 장치에 따른 장치를 가짐 -; 및 프로세서가 다른 디바이스에 연결되는 것을 허용하는 무선 인터페이스를 포함하는 시스템이 제공된다. 일 실시예에서, 이러한 시스템은 디스플레이 유닛을 더 포함한다. 일 실시예에서, 이러한 디스플레이 유닛은 터치 스크린이다.
독자가 본 기술적 개시내용의 속성 및 요점을 확인할 수 있게 할 요약서가 제공된다. 이러한 요약서는 청구항들의 범위나 의미를 제한하는데 사용되지 않을 것이라는 이해와 함께 제출된다. 이하의 청구항들은 이로써 상세한 설명에 통합되고, 각 청구항은 개별 실시예로서 자립한다.

Claims (24)

  1. 제1, 제2, 및 제3 자유 자기층들;
    상기 제1 및 제3 자유 자기층들에 연결되는 제1 재료의 제1 금속층;
    상기 제1 재료와 상이한 제2 재료의 제2 금속층- 상기 제2 금속층은 상기 제2 및 제3 자유 자기층들에 연결됨 -; 및
    상기 제1 또는 제2 자유 자기층들에 연결되는 자벽 디바이스
    를 포함하는 장치.
  2. 제1항에 있어서,
    상기 제3 자유 자기층에 연결되는 전원 콘택트를 더 포함하는 장치.
  3. 제2항에 있어서,
    상기 제2 자유 자기층에 연결되는 접지 콘택트를 더 포함하는 장치.
  4. 제3항에 있어서,
    상기 전원 콘택트는 중계기의 기능을 달성하도록 포지티브 전원에 연결되는 장치.
  5. 제3항에 있어서,
    상기 전원 콘택트는 인버터의 기능을 달성하도록 네거티브 전원에 연결되는 장치.
  6. 제2항에 있어서,
    상기 제1 금속층은 입력을 형성하고, 상기 제2 금속층은 출력을 형성하는 장치.
  7. 제2항에 있어서,
    상기 제1 금속층은 로직 유닛에 연결되어 자벽(domain wall)으로 하여금 상기 제1 금속층을 통해 전파하게 하는 전류 펄스를 제공하는, 장치.
  8. 제1항에 있어서,
    상기 제1 금속층은 주기율표의 백금족으로부터의 전이 금속으로 구성되는 장치.
  9. 제8항에 있어서,
    상기 주기율표의 백금족으로부터의 전이 금속은 루테늄(Ru)인 장치.
  10. 제1항에 있어서,
    상기 제2 금속층은 구리(Cu)로 구성되는 장치.
  11. 제1항에 있어서,
    상기 제3 자유 자기층은 상기 제1 및 제2 자기층들의 두께보다 두꺼운 장치.
  12. 제1항에 있어서,
    상기 제1 및 제2 금속층들은 서로 분리(decoupled)되는 장치.
  13. 삭제
  14. 스핀 토크 다수결 게이트 디바이스(spin torque majority gate device)로서,
    링으로 구성되는 자유 자기층; 및
    상기 자유 자기층에 연결되는 제1, 제2, 제3 및 제4 자유 자기층들
    을 포함하고
    상기 제1 및 제3 자유 자기층들은 실질적으로 서로 평행하고,
    상기 제2 및 제4 자유 자기층들은 상기 제2 및 제4 자유 자기층들이 상기 제1 및 제3 자유 자기층들에 실질적으로 수직이도록 실질적으로 서로 평행한 스핀 토크 다수결 게이트 디바이스.
  15. 삭제
  16. 삭제
  17. 제14항에 있어서,
    상기 제1, 제2, 및 제4 자유 자기층들은 상기 자유 자기층에 각각의 스핀 토크들을 제공하고, 상기 제3 자유 자기층은 상기 제1, 제2, 및 제4 자유 자기층들에서의 각각의 스핀 방향들에 따라서 로직 기능을 표시하는 출력을 제공하는 스핀 토크 다수결 게이트 디바이스.
  18. 제14항에 있어서,
    상기 제1 자유 자기층은 상기 자유 자기층에 스핀 토크를 제공하고, 상기 제2, 제3, 및 제4 자유 자기층들은 상기 제1 자유 자기층에서의 스핀 방향에 따라서 각각의 출력들을 제공하는 스핀 토크 다수결 게이트 디바이스.
  19. 제14항에 있어서,
    상기 링으로 구성되는 자유 자기층은 각각의 제2 금속층들을 통해 상기 제1, 제2, 제3, 및 제4 자유 자기층들에 연결되는 스핀 토크 다수결 게이트 디바이스.
  20. 시스템으로서,
    메모리;
    상기 메모리에 연결되는 프로세서; 및
    상기 프로세서가 다른 디바이스에 연결되는 것을 허용하는 무선 인터페이스
    를 포함하고, 상기 프로세서는,
    제1, 제2, 및 제3 자유 자기층들;
    상기 제1 및 제3 자유 자기층들에 연결되는 제1 재료의 제1 금속층;
    상기 제1 재료와 상이한 제2 재료의 제2 금속층 - 상기 제2 금속층은 상기 제2 및 제3 자유 자기층들에 연결됨 -; 및
    상기 제1 또는 제2 자유 자기층들에 연결되는 자벽 디바이스
    을 포함하는 장치를 갖는, 시스템.
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
KR1020167022288A 2014-03-25 2014-03-25 자벽 로직 디바이스들 및 인터커넥트 KR102244098B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2014/031781 WO2015147807A1 (en) 2014-03-25 2014-03-25 Magnetic domain wall logic devices and interconnect

Publications (2)

Publication Number Publication Date
KR20160136282A KR20160136282A (ko) 2016-11-29
KR102244098B1 true KR102244098B1 (ko) 2021-04-26

Family

ID=54196128

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020167022288A KR102244098B1 (ko) 2014-03-25 2014-03-25 자벽 로직 디바이스들 및 인터커넥트

Country Status (6)

Country Link
US (1) US9847475B2 (ko)
EP (1) EP3123537A4 (ko)
KR (1) KR102244098B1 (ko)
CN (1) CN106030840B (ko)
TW (1) TWI565112B (ko)
WO (1) WO2015147807A1 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3123537A4 (en) * 2014-03-25 2018-02-14 Intel Corporation Magnetic domain wall logic devices and interconnect
US10217522B2 (en) * 2016-05-23 2019-02-26 Regents Of The University Of Minnesota Fast magnetoelectric device based on current-driven domain wall propagation
WO2018063357A1 (en) * 2016-09-30 2018-04-05 Intel Corporation Methods and apparatus to perform complex number generation and operation on a chip
EP3339871B1 (en) * 2016-12-21 2019-08-07 IMEC vzw Inline wave majority gate device
US10361292B2 (en) * 2017-02-17 2019-07-23 Intel Corporation Magneto-electric logic devices using semiconductor channel with large spin-orbit coupling
CN107732005B (zh) * 2017-10-11 2020-08-18 华中科技大学 一种自旋多数门器件及逻辑电路
CN109308924B (zh) 2018-08-10 2021-01-01 复旦大学 一种计算器件及其计算方法
US11043592B2 (en) * 2018-08-17 2021-06-22 Georgia Tech Research Corporation Antiferromagnet field-effect based logic circuits including spin orbital coupling channels with opposing preferred current paths and related structures
KR102342962B1 (ko) 2020-01-31 2021-12-24 한국과학기술원 자구벽 논리소자 및 이의 제조방법
EP3882995A1 (en) * 2020-03-17 2021-09-22 Antaios Magnetoresistive element comprising discontinuous interconnect segments and magnetic memory comprising a plurality of the magnetoresistive element
CN116491245A (zh) * 2020-12-30 2023-07-25 华为技术有限公司 一种逻辑芯片及电子设备

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006060003A (ja) * 2004-08-19 2006-03-02 Nec Corp 磁性メモリ
JP2006128410A (ja) * 2004-10-28 2006-05-18 Alps Electric Co Ltd 磁気検出素子及びその製造方法

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2004051629A1 (ja) * 2002-12-05 2006-04-06 松下電器産業株式会社 磁気ディスク装置及びその製造方法
KR100835275B1 (ko) * 2004-08-12 2008-06-05 삼성전자주식회사 스핀 주입 메카니즘을 사용하여 자기램 소자를 구동시키는방법들
JP2005268570A (ja) * 2004-03-19 2005-09-29 Alps Electric Co Ltd 磁気検出素子
US6977181B1 (en) * 2004-06-17 2005-12-20 Infincon Technologies Ag MTJ stack with crystallization inhibiting layer
KR100647319B1 (ko) * 2005-02-05 2006-11-23 삼성전자주식회사 스핀 분극 전류를 이용한 멀티 비트 자기 메모리 소자와그 제조 및 구동 방법
CN100514694C (zh) * 2006-04-11 2009-07-15 中国科学院物理研究所 基于双势垒磁性隧道结的逻辑元件和磁逻辑元件阵列
US7643332B2 (en) * 2006-06-23 2010-01-05 Infineon Technologies Ag MRAM cell using multiple axes magnetization and method of operation
WO2008022042A2 (en) * 2006-08-10 2008-02-21 The Trustees Of Dartmouth College Micromagnetic elements, logic devices and related methods
JP2008192827A (ja) * 2007-02-05 2008-08-21 Alps Electric Co Ltd トンネル型磁気検出素子
JPWO2009014027A1 (ja) * 2007-07-20 2010-09-30 アルプス電気株式会社 入力装置
WO2009051441A1 (en) * 2007-10-19 2009-04-23 Snu R & Db Foundation Method for recording of information in magnetic recording element and method for recording of information in magnetic random access memory
US7898849B2 (en) * 2007-12-05 2011-03-01 Seagate Technology, Llc Compound cell spin-torque magnetic random access memory
JP2009152333A (ja) * 2007-12-20 2009-07-09 Fujitsu Ltd 強磁性トンネル接合素子、磁気ヘッド、及び磁気記憶装置
US7893511B2 (en) 2008-07-17 2011-02-22 Qimonda Ag Integrated circuit, memory module, and method of manufacturing an integrated circuit
US7881104B2 (en) * 2008-08-08 2011-02-01 Seagate Technology Llc Magnetic memory with separate read and write paths
US8085581B2 (en) 2008-08-28 2011-12-27 Qualcomm Incorporated STT-MRAM bit cell having a rectangular bottom electrode plate and improved bottom electrode plate width and interconnect metal widths
US7859892B2 (en) * 2008-12-03 2010-12-28 Seagate Technology Llc Magnetic random access memory with dual spin torque reference layers
US8063460B2 (en) * 2009-12-18 2011-11-22 Intel Corporation Spin torque magnetic integrated circuits and devices therefor
WO2011115794A2 (en) 2010-03-16 2011-09-22 Massachusetts Institute Of Technology Switching mechanism of magnetic storage cell and logic unit using current induced domain wall motions
US8324697B2 (en) * 2010-06-15 2012-12-04 International Business Machines Corporation Seed layer and free magnetic layer for perpendicular anisotropy in a spin-torque magnetic random access memory
US8604886B2 (en) 2010-12-20 2013-12-10 Intel Corporation Spin torque oscillator having multiple fixed ferromagnetic layers or multiple free ferromagnetic layers
JP2012146727A (ja) * 2011-01-07 2012-08-02 Sony Corp 記憶素子及び記憶装置
US8933521B2 (en) 2011-03-30 2015-01-13 Intel Corporation Three-dimensional magnetic circuits including magnetic connectors
JP5796349B2 (ja) * 2011-05-23 2015-10-21 ソニー株式会社 記憶素子の製造方法
US8766383B2 (en) * 2011-07-07 2014-07-01 Samsung Electronics Co., Ltd. Method and system for providing a magnetic junction using half metallic ferromagnets
KR101457511B1 (ko) * 2011-08-18 2014-11-04 코넬 유니버시티 스핀 홀 효과 자기 장치, 방법, 및 적용
JP2013115399A (ja) * 2011-12-01 2013-06-10 Sony Corp 記憶素子、記憶装置
JP5867030B2 (ja) * 2011-12-01 2016-02-24 ソニー株式会社 記憶素子、記憶装置
US8981503B2 (en) 2012-03-16 2015-03-17 Headway Technologies, Inc. STT-MRAM reference layer having substantially reduced stray field and consisting of a single magnetic domain
JP2013232497A (ja) 2012-04-27 2013-11-14 Renesas Electronics Corp 磁性体装置及びその製造方法
JP2014072393A (ja) * 2012-09-28 2014-04-21 Sony Corp 記憶素子、記憶装置、磁気ヘッド
US8933522B2 (en) * 2012-09-28 2015-01-13 Intel Corporation Repeated spin current interconnects
US8988109B2 (en) * 2012-11-16 2015-03-24 Intel Corporation High speed precessionally switched magnetic logic
US8966521B2 (en) * 2013-03-14 2015-02-24 The Nielsen Company (Us), Llc Methods and apparatus to present supplemental media on a second screen
JP6322976B2 (ja) * 2013-11-29 2018-05-16 富士通株式会社 情報処理装置及びユーザ認証方法
EP3123537A4 (en) * 2014-03-25 2018-02-14 Intel Corporation Magnetic domain wall logic devices and interconnect
US9634241B2 (en) * 2014-08-06 2017-04-25 Samsung Electronics Co., Ltd. Method and system for providing magnetic junctions including Heusler multilayers
US9842988B2 (en) * 2015-07-20 2017-12-12 Headway Technologies, Inc. Magnetic tunnel junction with low defect rate after high temperature anneal for magnetic device applications

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006060003A (ja) * 2004-08-19 2006-03-02 Nec Corp 磁性メモリ
JP2006128410A (ja) * 2004-10-28 2006-05-18 Alps Electric Co Ltd 磁気検出素子及びその製造方法

Also Published As

Publication number Publication date
CN106030840B (zh) 2019-03-01
CN106030840A (zh) 2016-10-12
KR20160136282A (ko) 2016-11-29
TW201603341A (zh) 2016-01-16
US9847475B2 (en) 2017-12-19
US20170069831A1 (en) 2017-03-09
WO2015147807A1 (en) 2015-10-01
TWI565112B (zh) 2017-01-01
EP3123537A1 (en) 2017-02-01
EP3123537A4 (en) 2018-02-14

Similar Documents

Publication Publication Date Title
KR102244098B1 (ko) 자벽 로직 디바이스들 및 인터커넥트
CN108055872B (zh) 具有自旋霍尔电极和电荷互连的自旋逻辑
KR102358455B1 (ko) 스핀 궤도 토크 효과를 갖는 배타적 or 로직 디바이스
US11387404B2 (en) Magnetoelectric spin orbit logic based minority gate
CN107004759B (zh) 磁电器件和互连件
CN105229741B (zh) Mtj自旋霍尔mram位单元以及阵列
US10483026B2 (en) Metallic spin super lattice for logic and memory devices
KR101802882B1 (ko) 저항성 메모리를 사용하는 기억을 갖는 메모리 셀
KR101753648B1 (ko) 자기 상태 엘리먼트 및 회로
US9805790B2 (en) Memory cell with retention using resistive memory
US9712171B2 (en) Clocked all-spin logic circuit
Sharad et al. Spintronic switches for ultralow energy on-chip and interchip current-mode interconnects
US10418975B2 (en) Low clock supply voltage interruptible sequential

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant