KR101753648B1 - 자기 상태 엘리먼트 및 회로 - Google Patents
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Abstract
자기 제어 신호를 수신하여 자신의 저항을 조절하는 가변 저항 자기(VRM; Variable Resistive Magnetic) 디바이스; 및 VRM 디바이스에 연결되고, 자기 논리 입력을 수신하여 자기 논리 입력에 대한 논리 연산을 수행하고, VRM 디바이스의 저항에 기초하여 출력 자기 신호를 구동하는 자기 논리 게이팅(MLG) 디바이스를 포함하는, 스핀 상태 엘리먼트 디바이스용 장치가 개시된다. 자기 제어 신호를 수신하여 자신의 저항을 조절하는 제1 VRM 디바이스; 자기 제어 신호를 수신하여 자신의 저항을 조절하는 제2 VRM 디바이스; 및 상기 제1 및 제2 VRM 디바이스에 연결되고, 상기 제1 및 제2 VRM 디바이스의 저항에 기초하여 자기 신호를 출력하는 적어도 2개의 출력 자석을 갖는 MLG 디바이스를 포함하는 자기 디멀티플렉서가 개시된다.
Description
스핀-전하 및 전하-스핀 변환 회로에 연결되는 상태 변수로서 전하보다는 스핀을 사용함으로써 컴퓨팅 시스템의 저전력 동작이 달성될 수 있다. 그러나, 반복되는 스핀-전하 변환 회로는 컴퓨팅 시스템의 저전력 동작의 이점을 상쇄한다. 스핀 기반 디바이스의 일 예로는 자기 메모리가 있다. 그러나, 공지의 스핀 기반 디바이스들은 논리 계산을 수행할 수 없다.
본 발명의 실시예는 본 발명의 다양한 실시예에 대한 이하의 상세한 설명 및 첨부 도면으로부터 보다 충분히 이해될 것이고, 이들이 본 발명을 특정 실시예로 한정하는 것으로 고려되어서는 안 되며, 설명 및 이해만을 위한 것이다.
도 1은, 본 발명의 일 실시예에 따른, 스핀 상태 엘리먼트(spin state element)의 단면도이다.
도 2a는, 본 발명의 일 실시예에 따른, 자기 제어 신호를 갖는 스핀 상태 엘리먼트의 회로 모델이다.
도 2b는, 본 발명의 일 실시예에 따른, 자기 제어 신호를 갖는 스핀 상태 엘리먼트의 회로 모델의 상징도이다.
도 3a는, 본 발명의 일 실시예에 따른, 자기 제어 신호를 갖고 네거티브 전력 공급원(negative power supply)으로 동작하는 스핀 상태 엘리먼트이다.
도 3b는, 본 발명의 일 실시예에 따른, 자기 제어 신호를 갖고 네거티브 전력 공급원으로 동작하는 스핀 상태 엘리먼트의 회로 모델이다.
도 4a는, 본 발명의 일 실시예에 따른, 자기 제어 신호를 갖고 포지티브 전력 공급원(positive power supply)으로 동작하는 스핀 상태 엘리먼트이다.
도 4b는, 본 발명의 일 실시예에 따른, 자기 제어 신호를 갖고 포지티브 전력 공급원으로 동작하는 스핀 상태 엘리먼트의 회로 모델이다.
도 5a는, 본 발명의 일 실시예에 따른, 자기 제어 신호를 갖고, 네거티브 전력 공급원으로 동작하며, 도 3a-b 및 도 4a-b의 스핀 상태 엘리먼트의 고정 자석(pinned magnet)의 자기 방향과 자기 방향이 상이한 고정 자석을 갖는 스핀 상태 엘리먼트이다.
도 5b는, 본 발명의 일 실시예에 따른, 자기 제어 신호를 갖고, 네거티브 전력 공급원으로 동작하며, 도 3a-b 및 도 4a-b의 스핀 상태 엘리먼트의 고정 자석의 자기 방향과 자기 방향이 상이한 고정 자석을 갖는 스핀 상태 엘리먼트의 회로 모델이다.
도 6a는, 본 발명의 일 실시예에 따른, 자기 제어 신호를 갖고, 포지티브 전력 공급원으로 동작하며, 도 3a-b 및 도 4a-b의 스핀 상태 엘리먼트의 고정 자석의 자기 방향과 자기 방향이 상이한 고정 자석을 갖는 스핀 상태 엘리먼트이다.
도 6b는, 본 발명의 일 실시예에 따른, 자기 제어 신호를 갖고, 포지티브 전력 공급원으로 동작하며, 도 3a-b 및 도 4a-b의 스핀 상태 엘리먼트의 고정 자석의 자기 방향과 자기 방향이 상이한 고정 자석을 갖는 스핀 상태 엘리먼트의 회로 모델이다.
도 7은 본 발명의 일 실시예에 따른 스핀 디멀티플렉서(spin de-multiplexer)의 단면도이다.
도 8a는 본 발명의 일 실시예에 따른 자기 제어 신호를 갖는 스핀 디멀티플렉서의 회로 모델이다.
도 8b는 본 발명의 일 실시예에 따른 자기 제어 신호를 갖는 스핀 상태 디멀티플렉서의 회로 모델의 상징도이다.
도 9는 본 발명의 일 실시예에 따른 범용 스핀 유한 상태 머신이다.
도 10은, 본 발명의 일 실시예에 따른, 스핀 상태 엘리먼트 및/또는 스핀 디멀티플렉서를 갖는 프로세서를 포함하는 스마트 디바이스의 시스템-레벨 도면이다.
도 1은, 본 발명의 일 실시예에 따른, 스핀 상태 엘리먼트(spin state element)의 단면도이다.
도 2a는, 본 발명의 일 실시예에 따른, 자기 제어 신호를 갖는 스핀 상태 엘리먼트의 회로 모델이다.
도 2b는, 본 발명의 일 실시예에 따른, 자기 제어 신호를 갖는 스핀 상태 엘리먼트의 회로 모델의 상징도이다.
도 3a는, 본 발명의 일 실시예에 따른, 자기 제어 신호를 갖고 네거티브 전력 공급원(negative power supply)으로 동작하는 스핀 상태 엘리먼트이다.
도 3b는, 본 발명의 일 실시예에 따른, 자기 제어 신호를 갖고 네거티브 전력 공급원으로 동작하는 스핀 상태 엘리먼트의 회로 모델이다.
도 4a는, 본 발명의 일 실시예에 따른, 자기 제어 신호를 갖고 포지티브 전력 공급원(positive power supply)으로 동작하는 스핀 상태 엘리먼트이다.
도 4b는, 본 발명의 일 실시예에 따른, 자기 제어 신호를 갖고 포지티브 전력 공급원으로 동작하는 스핀 상태 엘리먼트의 회로 모델이다.
도 5a는, 본 발명의 일 실시예에 따른, 자기 제어 신호를 갖고, 네거티브 전력 공급원으로 동작하며, 도 3a-b 및 도 4a-b의 스핀 상태 엘리먼트의 고정 자석(pinned magnet)의 자기 방향과 자기 방향이 상이한 고정 자석을 갖는 스핀 상태 엘리먼트이다.
도 5b는, 본 발명의 일 실시예에 따른, 자기 제어 신호를 갖고, 네거티브 전력 공급원으로 동작하며, 도 3a-b 및 도 4a-b의 스핀 상태 엘리먼트의 고정 자석의 자기 방향과 자기 방향이 상이한 고정 자석을 갖는 스핀 상태 엘리먼트의 회로 모델이다.
도 6a는, 본 발명의 일 실시예에 따른, 자기 제어 신호를 갖고, 포지티브 전력 공급원으로 동작하며, 도 3a-b 및 도 4a-b의 스핀 상태 엘리먼트의 고정 자석의 자기 방향과 자기 방향이 상이한 고정 자석을 갖는 스핀 상태 엘리먼트이다.
도 6b는, 본 발명의 일 실시예에 따른, 자기 제어 신호를 갖고, 포지티브 전력 공급원으로 동작하며, 도 3a-b 및 도 4a-b의 스핀 상태 엘리먼트의 고정 자석의 자기 방향과 자기 방향이 상이한 고정 자석을 갖는 스핀 상태 엘리먼트의 회로 모델이다.
도 7은 본 발명의 일 실시예에 따른 스핀 디멀티플렉서(spin de-multiplexer)의 단면도이다.
도 8a는 본 발명의 일 실시예에 따른 자기 제어 신호를 갖는 스핀 디멀티플렉서의 회로 모델이다.
도 8b는 본 발명의 일 실시예에 따른 자기 제어 신호를 갖는 스핀 상태 디멀티플렉서의 회로 모델의 상징도이다.
도 9는 본 발명의 일 실시예에 따른 범용 스핀 유한 상태 머신이다.
도 10은, 본 발명의 일 실시예에 따른, 스핀 상태 엘리먼트 및/또는 스핀 디멀티플렉서를 갖는 프로세서를 포함하는 스마트 디바이스의 시스템-레벨 도면이다.
자기 메모리는, 『"Current Switching in MgO-Based Magnetic Tunneling Junctions," IEEE Transactions on Magnetics, Vol. 47, No. 1, January 2011 (beginning at page 156) by Zhu, et al』에 기재되는 바와 같이, 고정층(fixed or pinned layer) 및 자유층(free layer)을 갖는 MTJ(Magnetic Tunneling Junction) 디바이스를 사용하는 스핀 기반 디바이스의 일 예이다. FM(Free Magnet) 층에서 자화의 방향은 스핀-분극 전류(spin-polarized current)를 사용하는 스핀 전달 토크(spin transfer torque)를 통해 일 방향으로부터 다른 방향으로 전환된다. 이러한 방향은 MTJ 디바이스가 논리 1을 저장하고 있는지 또는 논리 0을 저장하고 있는지를 결정한다. MTJ 디바이스의 자유층 및 고정층(PM)의 자화가 정렬되는 경우(서로 평행한 경우) MTJ 디바이스의 자기 저항(RP)은, 모멘트가 반대 또는 역평행(anti-parallel)인 경우(RAP)에 비해 낮다. 보다 낮은 저항은 '1'로서 식별될 수 있고, 보다 높은 저항은 '0'으로서 식별될 수 있다.
내장 메모리를 갖는 ASLD(All Spin Logic Device)가, 『Behtash Behin-Aein et al, "Proposal for an all-spin logic device with built-in memory," Nature Nanotechnology, Vol. 5, April 2010, and Srikant Srinivasan, "Spin Logic Device With Inbuilt Nonreciprocity," IEEE Transactions on Magnetics, Vol. 47, No. 10, October 2011』에 설명되어 있다. 그러나, ASLD 디바이스는, 이전의 클럭 사이클로부터의 입력으로부터 논리 상태를 유지하도록 디스에이블된 상태(disabled state)에 놓일 수 있는 제어된 출력을 갖는 상태 엘리먼트 동작을 제공할 수 없다.
본 명세서에는, 예를 들어, 유한 상태 머신, 디멀티플렉서, 래치, 플립-플롭 등 스핀트로닉 로직(spintronic logic)을 구현하기 위한 자기 상태 엘리먼트 또는 스핀 상태 엘리먼트(SSE; Spin State Element)가 개시된다. 일 실시예에서, SSE는, 자기 제어 신호를 수신하여 자신의 저항을 조절하는 가변 저항 자기 디바이스(variable resistive magnetic device); 및 가변 저항 자기 디바이스에 연결되고, 가변 저항 자기 디바이스의 저항에 기반하여 출력 자기 신호를 구동하는 자기 논리 게이팅 디바이스(magnetic logic gating device)를 포함한다.
이러한 실시예에서, SSE의 논리 진리표(logic truth table)는 자기 제어 신호의 자기 상태를 참조하여 서술될 수 있다. 예를 들어, 자기 제어 신호의 자기 상태가 논리 1을 나타내면, 자기 논리 게이팅 디바이스의 입력 자석에서의 입력 신호는 자기 논리 게이팅 디바이스의 채널을 통과하여 출력 자석에 이른다. 자기 제어 신호의 자기 상태가 논리 0을 나타내면, 출력 자석은 그의 논리 값, 즉, 그의 자기 상태를 유지한다. 본 명세서에 개시되는 SSE는 자기 유지 시간으로 인한 제로(또는 실질적으로 제로) 유지 전력을 허용한다. 예를 들어, SSE로부터 형성되는 컴퓨터 프로세서의 논리 상태는 전력 소비가 거의 없이 또는 전혀 없이 수년 동안 유지될 수 있다. 본 명세서에 개시되는 SSE는 일부 실시예에 개시되는 바와 같이 디멀티플렉서 및 상태 머신을 개발하기 위해 사용될 수도 있다.
일 실시예에서, SSE는 계산 사이에 자기 논리 연산 장치(magnetic logic unit)의 논리 상태를 저장하는 능력을 갖는 유한 상태 머신을 구현하기 위해 사용된다. 본 명세서에서 논의되는 SSE의 실시예는 저전력 컴퓨터 시스템을 위한 스핀 논리의 구현을 가능하게 한다. 본 명세서에 논의되는 실시예들에 의해 다른 기술적 효과들이 고려된다.
이하 설명에서, 본 발명의 실시예들을 보다 철저히 설명하기 위한 다수의 상세가 논의된다. 그러나, 이 기술분야의 통상의 기술자에게는, 본 발명의 실시예들이 이러한 특정 상세 없이도 실행될 수 있다는 점이 자명할 것이다. 다른 경우, 잘 알려진 구조 및 디바이스들은 상세하게 보다는 블럭도 형태로 도시되어, 본 발명의 실시예들을 모호하게 하는 것을 회피한다.
실시예의 대응 도면들에서, 신호들은 선으로 표시된다는 점에 주목한다. 일부 선은 보다 중요한 신호 경로(more constituent signal path)를 표시하기 위해 보다 두꺼울 수 있고, 및/또는 일부 선은 하나 이상의 끝에 화살표가 있어, 주요 정보 흐름 방향을 나타낸다. 이러한 표시는 제한하려는 의도는 아니다. 오히려, 이들 선은 하나 이상의 예시적인 실시예들과 결합하여 사용되어, 회로 또는 논리 연산 장치의 보다 용이한 이해를 촉진한다. 설계 요건 또는 선호도에 의해 좌우되는 바와 같이 임의의 표시된 신호는, 어느 한 방향으로 이동할 수 있는 하나 이상의 신호들을 실제로 포함하여도 좋고, 임의의 적합한 타입의 신호 스킴으로 구현되어도 좋다.
명세서에서 및 특허청구범위에서, "접속된다(connected)"란 용어는, 임의의 중간 디바이스 없이, 접속되는 대상들 사이의 직접적인 전기 접속을 의미한다. "연결된다(coupled)"란 용어는, 접속되는 대상들 사이의 직접적 전기 또는 자기 접속을 의미하거나, 또는 하나 이상의 패시브 또는 액티브 중간 디바이스를 통한 간접 접속을 의미한다.
본 명세서에서 "회로(circuit)"란 용어는, 상호 협력하여 소망하는 기능을 제공하도록 배열되는 하나 이상의 패시브 및/또는 액티브 컴포넌트들을 일반적으로 의미한다.
본 명세서에서 "신호(signal)"란 용어는 일반적으로 적어도 하나의 스핀, 자계, 전계, 전류 신호, 전압 신호 또는 데이터/클럭 신호를 의미한다. 단수("a", "an" 및 "the")의 의미는 복수의 참조를 포함한다. "내(in)"의 의미는 "내(in)" 및 "상(on)"을 포함한다.
본 명세서에 사용되는 바와 같이, 다르게 특정되지 않는다면, "제1(first)", "제2(second)" 및 "제3(third)" 등의 서수 형용사를 사용하여 공통 객체를 서술하는 것은, 단지 동일 객체의 상이한 예가 지칭되고 있다는 것을 나타내며, 이와 같이 서술된 객체들이 시간적으로, 공간적으로, 순위상 또는 임의의 다른 방식으로 주어진 순서이어야 한다는 것을 함축하려는 것은 아니다. "실질적으로(substantially)"란 용어는 본 명세서에서 타겟의 10% 내에 있는 것을 지칭한다.
도 1은 본 발명의 일 실시예에 따른 스핀 상태 엘리먼트(100)의 단면도이다. 일 실시예에서, 스핀 상태 엘리먼트(100)는 자기 논리 게이팅 디바이스(102)에 연결되는 가변 저항 자기 디바이스(101)를 포함한다.
일 실시예에서, 가변 저항 자기 디바이스(101)는, 적어도 2개의 단자(103 및 104) 사이에 함께 연결되는 복수의 층을 포함한다. 일 실시예에서, 단자(103)(본 명세서에서 제1 단자라고도 함)는 전력 공급원에 연결된다. 일 실시예에서, 단자(104)(본 명세서에서 제2 단자라고도 함)는 자기 논리 게이팅 디바이스(102)에 연결된다. 일 실시예에서, 제1 단자(103)에서의 전력 공급원은, 포지티브 전력 공급원(예를 들어, 10㎷), 네거티브 전력 공급원(예를 들어, -10㎷), 직류(DC) 전력 공급원, 클럭 전력 공급원(예를 들어, 다양한 조합의 듀티 사이클로 10㎷와 0 사이 또는 10㎷와 -10㎷ 사이를 토글링하는 전력 공급원), 언파워드 공급원(unpowered supply) 등 중 하나이다. 일 실시예에서, 제2 단자(104)는 가변 저항 자기 디바이스(101)의 저항률에 따라 자기 논리 게이팅 디바이스(102)에 전력 공급원(또는 전력 공급원의 버전)을 제공한다.
일 실시예에서, 복수의 층은 미리 결정된 자화 방향을 갖는 고정 자석(PM) 층(106)을 포함한다. 일 실시예에서, 강자성 층은 그 위에 인접 반 강자성 층(PtMn 등)의 퇴적 및 외부 자계에서의 후속 어닐링에 의해 고정된다. 도 1의 PM 층(106)은 자화 방향이 좌측을 향한다. 다른 실시예에서, PM 층(106)은 자화 방향이 우측을 향할 수 있다. 일 실시예에서, PM 층(106)은 가변 저항 자기 디바이스(101)와 관련된 기준 저항 값을 제공한다. 일 실시예에서, PM 층(106)은 CoFeB(코발트-철-붕소)로부터 형성된다. 일 실시예에서, PM 층(106)은 Co(코발트)로부터 형성된다.
일 실시예에서, 복수의 층은 PM 층(106)에 연결되는 자유 자석(FM; Free Magnet) 층(108)을 포함한다. 일 실시예에서, FM 층(108)은 중간층(107)을 통해 PM 층(106)에 연결된다. 일 실시예에서, 중간층(107)은 금속 층이다. 일 실시예에서, 중간층은 MgO(마그네슘 산화물)로부터 형성된다. 일 실시예에서 중간층은 Cu(구리)로부터 형성된다.
일 실시예에서, FM 층(108)은 SSL(Spin-Scramble Layer)(109)(루테늄 또는 탈륨 등)을 통해 자기 논리 게이팅 디바이스(102)에 연결된다. 일 실시예에서, SSL(109)은 스핀 분극되지 않은(non-spin polarized), FM 층(108)으로부터의 전자 전류(PM 층(106)으로부터 터널링될 수 있음)를 생성한다. 일 실시예에서, SSL(109)은 스핀 플립 길이가 짧다. 일 실시예에서, SSL(109)은 가변 저항 자기 디바이스(101)의 제2 단자(104)에서 스핀-의존성 전기 화학 전위를 스칼라 전압으로 변환하는 데 사용된다. 일 실시예에서, SSL(109)은 가변 저항 자기 디바이스(102)에서 전자 스핀의 위상을 물리는(de-phase electron spin) 짧은 스핀 플립 길이를 갖는다.
일 실시예에서, 가변 저항 자기 디바이스(102)의 저항률은 FM 층(108)에 연결되는 노드(110)에 제공되는 자기 제어 신호에 의해 제어된다. 일 실시예에서, 가변 저항 자기 디바이스(102)는 노드(110)에 연결되어 자기 제어 신호를 수신하는 제3 단자를 구비한다. 일 실시예에서, 제3 단자는 FM 층(108)에 연결된다.
일 실시예에서, 자기 제어 신호는 FM 층(108)에 연결하기 위한 자기 상태이다. 일 실시예에서, 자기 제어 신호는 전계 및/또는 스핀 전류 중 적어도 하나이다. 일 실시예에서, (노드(110)에서의) 자기 제어 신호가 논리 1을 나타내는 자기 상태를 갖는 경우, 가변 저항 자기 디바이스(101)는 스핀 분극된 전자들이 제1 단자(103)로부터 제2 단부(104)로 터널링하는 것을 허용한다. 이러한 실시예에서, 가변 저항 자기 디바이스(101)의 저항률은 기준 저항률보다 낮다. 일 실시예에서, (노드(110)에서의) 자기 제어 신호가 논리 제로 상태를 나타내는 자기 상태를 갖는 경우, 가변 저항 자기 디바이스(101)는 제1 단자(103)로부터 제2 단부(104)로의 스핀 분극된 전자들의 터널링을 실질적으로 중지한다. 이러한 실시예에서, 가변 저항 자기 디바이스(101)의 저항률은 기준 저항률보다 높다.
다른 실시예에서는, PM 층(106)의 자화 방향에 따라서, (노드(110)에서의) 자기 제어 신호의 역할이 반전된다. 예를 들어, PM 층(106)의 자화 방향이 오른쪽이면, (노드(110)에서의) 자기 제어 신호가 논리 1을 나타내는 자기 상태를 갖는 경우, 가변 저항 자기 디바이스(101)는 제1 단자(103)로부터 제2 단부(104)로의 스핀 분극된 전자들의 터널링을 실질적으로 중지한다. 이러한 실시예에서, 가변 저항 자기 디바이스(101)의 저항률은 기준 저항률보다 높다. 이러한 실시예에서, (노드(110)에서의) 자기 제어 신호가 논리 0을 나타내는 자기 상태를 갖는 경우, 가변 저항 자기 디바이스(101)는 스핀 분극된 전자들이 제1 단자(103)로부터 제2 단부(104)로 터널링하는 것을 허용한다. 이러한 실시예에서, 가변 저항 자기 디바이스(101)의 저항률은 기준 저항률보다 낮다.
용어 "낮은 저항률(low resistivity)"에 대한 용어 "높은 저항률(high resistivity)"은 1:5의 비율로서 정의된다. 그러나, 예를 들어, 1:10, 1:20의 비율 등의 다른 비율들이 사용되어도 좋다. 일 실시예에서, 가변 저항 자기 디바이스(101)가 MTJ를 포함하는 경우, 저항 면적 곱(resistance area product)은 1-100 Ohms-μ2의 범위에 있다. 다른 실시예에서, 가변 저항 자기 디바이스(101)가 스핀 밸브를 포함하는 경우, 저항 면적 곱은 1-100 milli-Ohms-μ2의 범위에 있다. 다른 실시예에서는, 저항 곱 범위가 상이하고, 상호 구별될 수 있는 낮은 저항 및 높은 저항을 갖는 다른 재료가 사용되어도 좋다.
본 발명의 실시예는 가변 저항 자기 디바이스(101)의 복수의 층을 4개인 것으로 개시하지만, 다른 실시예는 다양한 재료의 4개보다 적거나 4개보다 많은 층을 사용하여 가변 저항 자기 디바이스(101)를 형성하여도 좋다.
일 실시예에서, 자기 논리 게이팅 디바이스(102)는 채널/인터커넥트(channel/interconnect)(113)를 통해 출력 자석(112)에 연결되는 입력 자석(111)을 포함한다. 일 실시예에서, 자기 논리 게이팅 디바이스(102)는 접지에 연결되는 접촉층(contact layer)(114)을 더 포함한다. 일 실시예에서, 접촉층(114)은 채널(113)에 연결된다. 일 실시예에서, 입력 자석(111) 및 출력 자석(112)은 가변 저항 자기 디바이스(101)의 제2 단자(104)에 연결된다. 일 실시예에서, 입력 자석(111) 및 출력 자석(112)은 FM 층(108)과 같이 자유 자석이다.
자기 논리 게이팅 디바이스(102)의 실시예를 모호하게 하지 않도록, 다른 층들은 도시되지 않는다. 예를 들어, 입력 자석(111) 및 출력 자석(112)은 제2 단자(104)와 접촉하기 위해 그것들에 연결되는 대응 접촉층을 가질 수 있다. 일 실시예에서는, 접촉층(114)과 입력 자석(111) 사이 및 접촉층(114)과 출력 자석(112) 사이에 수직 격리 트렌치(vertical isolation trench)가 형성된다. 일 실시예에서는, 입력 자석(111)을 채널(113)과 연결하기 위해 터널링 층이 형성된다. 일 실시예에서는, 출력 자석(112)을 채널(113)과 연결하기 위해 터널링 층이 형성된다. 일 실시예에서는, 접지 접촉(114)을 채널(113)과 연결하기 위해 터널링 층이 형성된다.
일 실시예에서, 입력 자석(111)은 입력 자석(111)에 입력 자기 신호를 제공하는 인터커넥트(도시되지 않음)에 연결된다. 일 실시예에서, 출력 자석(112)은 출력 자석(112)으로부터 출력 자기 신호를 제공하는 인터커넥트(도시되지 않음)에 연결된다.
일 실시예에서, 가변 저항 자기 디바이스(101)가 기준 저항률보다 저항률이 적은 경우, 가변 저항 자기 디바이스(101)는 자기 논리 게이팅 디바이스(102)를 인에이블(enable)하여 입력 자석(111)에서의 입력 자기 신호를 출력 자석(112)에 구동하도록 동작될 수 있다.
일 실시예에서, 가변 저항 자기 디바이스(101)의 한 단부(103)로부터 다른 단부(104)로 스핀 분극 전자가 터널링하고, 다른 단부(104)는 자기 논리 게이팅 디바이스(102)에 연결되는 경우, 가변 저항 자기 디바이스(101)는 자기 논리 게이팅 디바이스(102)를 인에이블하여 입력 자석(111)에서의 입력 자기 신호를 출력 자석(112)에 구동하도록 동작될 수 있다.
일 실시예에서, 가변 저항 자기 디바이스(101)가 기준 저항률보다 저항률이 높은 경우, 가변 저항 자기 디바이스(101)는 자기 논리 게이팅 디바이스(102)를 디스에이블(disable)하여 입력 자석(111)에서의 입력 자기 신호를 출력 자석(112)에 구동하지 않도록 동작될 수 있다.
일 실시예에서, 가변 저항 자기 디바이스(101)가 가변 저항 자기 디바이스(101)의 제1 단자(103)(전력 공급원(105)에 의해 제공됨)으로부터 제2 단자(104)로의 전자 스핀의 전달(transport of electron spin)을 실질적으로 중단하는 경우, 가변 저항 자기 디바이스(101)는 자기 논리 게이팅 디바이스(102)를 디스에이블하여 입력 자석(111)에서 수신되는 입력 자기 신호를 출력 자석(112)에 구동하지 않도록 동작될 수 있다. 일 실시예에서, 전자 스핀의 전달은: 스핀 확산; 또는 스핀 터널링 중 하나이다.
일 실시예에서, 디스에이블된 자기 논리 게이팅 디바이스(102)의 출력 자석(112)은 출력 자석(112) 상의 이전 자기 값/상태를 유지할 수 있도록 동작될 수 있다. 본 발명의 실시예는 디스에이블된 자기 논리 게이팅 디바이스(102)를 3개 층- 입력 자석(111) 및 출력 자석(112)을 갖는 층 1, 채널(113)인 층 2 및 접지 접촉 층인 층 3 -과 관련하여 개시하지만, 자기 논리 게이팅 디바이스(102)를 형성하기 위해 보다 적은 또는 보다 많은 층이 사용되어도 좋다.
도 2a는, 본 발명의 일 실시예에 따라, 자기 제어 신호(201)를 갖는 스핀 상태 엘리먼트(100)의 회로 모델(200)이다. 도 2a는 도 1과 관련하여 설명된다. 본 발명의 실시예를 모호하게 하지 않도록, 동일 참조 부호는 다시 설명되지 않는다.
일 실시예에서, 회로 모델(200)은 자기 논리 게이팅 디바이스(102)에 연결되는 가변 저항 자기 디바이스(101)(경사진 화살표는 디바이스(101)의 가변 저항을 나타냄)를 포함한다. 일 실시예에서, 자기 제어 신호(201)는 FM 층(108)에 연결되는 노드(110)에 인가된다. 일 실시예에서, 자기 제어 신호(201)는 기준 저항률(PM 층(106)에 기반함)에 대한 가변 저항 자기 디바이스(101)의 저항률을 제어한다.
일 실시예에서, 입력 자기 신호(202)는 입력 자석(111)에 인가되며, 여기서, 가변 저항 자기 디바이스(101)가 저 저항을 갖는 경우, 즉 노드(104)(가변 저항 자기 디바이스(101)의 제2 단자)가 입력 자석(111) 및 출력 자석(112)에 전력 공급원을 제공하는 경우, 입력 자기 신호(202)는 채널(113)을 통해 출력 자석(112)까지 터널링한다. 이러한 실시예에서, 출력 자석(112)은 입력 자기 신호(202)에 대응하는 자기 출력 신호(203)를 제공한다. 자기 제어 신호(201)가 가변 저항 자기 디바이스(101)로 하여금 고 저항을 나타내게 하는 값을 갖는 경우, 전력 공급원은 입력 자석(111) 및 출력 자석(112)에 대해 차단(cut off)된다. 이러한 실시예에서, 자기 입력 신호(202)는 채널(113)을 통해 터널링하지 않는다. 본 실시예에서, 출력 자석(112)은 그의 이전 자기 상태를 유지한다.
도 2b는, 본 발명의 일 실시예에 따른, 스핀 상태 엘리먼트 디바이스(100)의 회로 모델(200)의 상징도(210)이다. 도 2b는 도 1 및 도 2a를 참조하여 논의된다.
표 1은 본 발명의 일 실시예에 따른 회로 모델(200)의 진리표를 예시한다.
| 입력 자기 신호 (202) INi |
자기 제어 신호 (201) |
출력 자기 신호 (203) OUTi |
| 1 또는 0 (INi) | 0 | OUTi -1 |
| 1 또는 0 (INi) | 1 | OUTi |
본 실시예에서, 자기 제어 신호가 논리 0을 나타내는 자기 상태인 경우, PM 층(106) 및 FM 층(108)에서 전자의 스핀 방향이 정렬되지 않기 때문에, 즉, 스핀 방향이 반대이기 때문에, 가변 저항 자기 디바이스(101)는 (기준 저항률에 비하여) 고 저항률을 나타낸다. 이러한 실시예에서, 출력 자석(112)은 (이전 입력 자기 신호 INi에 대응하는) 이전 값/상태 OUTi -1을 유지한다.
본 실시예에서, 자기 제어 신호가 논리 1을 나타내는 자기 상태인 경우, PM 층(106) 및 FM 층(108)에서의 전자의 스핀 방향이 정렬되기 때문에, 즉, 스핀 방향이 동일하기 때문에, 가변 저항 자기 디바이스(101)는 (기준 저항률에 비하여) 저 저항률을 나타낸다. 이러한 실시예에서, 출력 자석(112)은 입력 자기 신호 INi를 수신한다.
도 3a는, 본 발명의 일 실시예에 따라, 자기 제어 신호(110)를 갖고 네거티브 전력 공급원으로 동작하는 스핀 상태 엘리먼트(310/100)이다. 본 발명의 실시예를 모호하게 하지 않도록, 이미 논의된 참조 부호는 반복되지 않는다. 본 실시예에서, PM 층(106)은 자화 방향이 좌측이다((106/311)로 표시됨). 본 실시예에서, 네거티브 전력 공급원(예를 들어, -10㎷)(105/312)은 제1 단자(103)에 인가된다. 도 3a의 실시예는, 도 1 및 도 2a의 실시예와 유사하고, 표 1에 도시된 진리표를 나타낸다.
도 3b는, 본 발명의 일 실시예에 따라, 자기 제어 신호를 갖고 네거티브 전력 공급원(Vp < 0, 예를 들어, -10㎷)으로 동작하는 스핀 상태 엘리먼트(310/100)의 회로 모델(320/200)이다. 도 3b는 도 3a 및 표 1과 관련하여 논의된다.
본 실시예에서, 자기 제어 신호(201)가 논리 0을 나타내는 자기 상태인 경우, PM 층(106) 및 FM 층(108)에서의 전자의 스핀 방향이 정렬되지 않기 때문에, 즉, 스핀 방향이 반대이기 때문에, 가변 저항 자기 디바이스(101)는 (기준 저항률에 비하여) 고 저항률을 나타낸다. 이러한 실시예에서, 출력 자석(112)은 이전 값을 유지하는데, 즉, 자기 출력 신호는 이전 입력 자기 신호(202)에 대응하는 이전 자기 상태를 유지한다.
본 실시예에서, 자기 제어 신호(201)가 논리 1을 나타내는 자기 상태인 경우, PM 층(106) 및 FM 층(108)에서의 전자의 스핀 방향이 정렬되기 때문에, 즉, 스핀 방향이 동일하기 때문에, 가변 저항 자기 디바이스(101)는 (기준 저항률에 비하여) 저 저항률을 나타낸다. 이러한 실시예에서, 출력 자석(112)은 현재의 입력 자기 신호(202)를 수신한다.
도 4a는, 본 발명의 일 실시예에 따라, 자기 제어 신호를 갖고 포지티브 전력 공급원으로 동작하는 스핀 상태 엘리먼트(410/100)이다. 본 발명의 실시예를 모호하게 하지 않도록, 이미 논의된 참조 부호는 반복되지 않는다. 본 실시예에서, PM 층(106)은 자화 방향이 좌측이다((106)으로 표시됨). 본 실시예에서는, 포지티브 전력 공급원(예를 들어, +10㎷)(105/412)이 제1 단자(103)에 인가된다.
도 4b는, 본 발명의 일 실시예에 따라, 자기 제어 신호를 갖고 포지티브 전력 공급원으로 동작하는 스핀 상태 엘리먼트(410/100)의 회로 모델(420/200)이다. 도 4b는 도 4a 및 표 1과 관련하여 설명된다.
도 4a의 실시예는 도 1 및 도 3a의 실시예와 유사하지만, 표 2에 도시된 바와 같은 진리표를 나타낸다.
| 입력 자기 신호 (202) INi |
자기 제어 신호 (201) |
출력 자기 신호 (203/422) OUTi bar |
| 1 또는 0 (INi) | 0 | OUTi -1 bar |
| 1 또는 0 (INi) | 1 | OUTi bar |
표 2는 출력 자기 신호(203/422)가 표 1에서의 출력 자기 신호(203/322)의 스핀에 비해 역 스핀(reverse spin)을 갖는다는 점을 제외하고는 표 1과 유사하다. 출력 자기 신호(203/422)의 역 스핀은, 본 발명의 일 실시예에 따르면, 포지티브 공급원 Vp(105/412)에 의해 생긴다. OUT 신호 상에서 역 스핀은 출력 자석(112)에서의 "바(bar)" 라벨 및 버블(bubble)로 표시된다. 본 명세서에서 라벨 "바(bar)"는, 예를 들어, 반전 자기 출력 신호 등의 반전을 나타낸다.
도 5a는, 본 발명의 일 실시예에 따라, 자기 제어 신호를 갖고, 네거티브 전력 공급원으로 동작하며, 도 3a-b 및 도 4a-b의 스핀 상태 엘리먼트의 고정 자석(106)의 자화 방향과 자화 방향이 상이한 고정 자석(106/511)을 갖는 스핀 상태 엘리먼트(510/100)이다.
도 5b는, 본 발명의 일 실시예에 따라, 자기 제어 신호를 갖고, 네거티브 전력 공급원으로 동작하며, 도 3a-b 및 도 4a-b의 스핀 상태 엘리먼트의 고정 자석의 자화 방향과 자화 방향이 상이한 고정 자석을 갖는 스핀 상태 엘리먼트(510/100)의 회로 모델(520/200)이다. 본 발명의 실시예를 모호하게 하지 않도록, 이미 논의된 참조 부호는 반복되지 않는다. 본 실시예에서, PM 층(106/511)은 자화 방향이 우측이다. 본 실시예에서는, 네거티브 전력 공급원(예를 들어, -10㎷)(105/512)이 제1 단자(103)에 인가된다.
도 5a의 실시예는 표 3에 도시된 바와 같은 진리표를 나타낸다.
| 입력 자기 신호 (202) INi |
자기 제어 신호 (201/521) |
출력 자기 신호 (203) OUTi |
| 1 또는 0 (INi) | 1 | OUTi -1 |
| 1 또는 0 (INi) | 0 | OUTi |
표 3은 자기 제어 신호(201/521)가 동일 출력 신호를 생성하는 표 1에서의 자기 제어 신호(201)의 스핀에 비해 역 스핀을 갖는다는 점을 제외하고는 표 1과 유사하다. 도 3a의 자기 제어 신호(201)에 비해 자기 제어 신호(201/521)의 역 스핀은, 가변 저항 자기 디바이스(510/100)로 하여금 역 거동(reverse behavior)을 나타내게 한다. 역 거동은 노드(110)에서 버블 기호로 표시된다.
예를 들어, PM 층(106/511)의 자화 방향이 우측이면, (노드(110)에서의) 자기 제어 신호(201/521)가 논리 1을 나타내는 자기 상태를 갖는 경우, 가변 저항 자기 디바이스(101)는, 제1 단자(103)로부터 제2 단부(104)로의 스핀 분극된 전자들의 터널링을 실질적으로 중지한다. 이러한 실시예에서, 가변 저항 자기 디바이스(101)의 저항률은 그 기준 저항률보다 높다. 이러한 실시예에서, (노드(110)에서의) 자기 제어 신호(201/521)가 논리 0을 나타내는 자기 상태를 갖는 경우, 가변 저항 자기 디바이스(101)는 스핀 분극된 전자들이 제1 단자(103)로부터 제2 단부(104)로 터널링하는 것을 허용한다. 이러한 실시예에서, 가변 저항 자기 디바이스(101)의 저항률은 그 기준 저항률보다 낮다.
도 6a는, 본 발명의 일 실시예에 따라, 자기 제어 신호를 갖고, 포지티브 전력 공급원(106/612)(Vp > 0, 예를 들어, +10㎷)으로 동작하며, 도 3a-b 및 도 4a-b의 스핀 상태 엘리먼트의 고정 자석의 자화 방향과 자화 방향이 상이한 PM 층(106/611)을 갖는 스핀 상태 엘리먼트(610/100)이다. 본 발명의 실시예를 모호하게 하지 않도록, 이미 논의된 참조 부호는 반복되지 않는다. 본 실시예에서, PM 층(106/611)은 자화 방향이 우측이다. 본 실시예에서, PM 층(106/611)에서의 자화의 방향은 도 3b에서의 자기 제어 신호(201)에 비해 노드(110)에서의 자기 제어 신호의 거동을 역으로 한다. 본 실시예에서, 제1 단자(103)에 인가되는 포지티브 전력 공급원(예를 들어, +10㎷)(105/612)은 자기 논리 게이팅 디바이스(102)로 하여금 도 3b의 자기 논리 게이팅 디바이스(102)에 비해 역 논리 거동을 갖게 한다.
도 6b는, 본 발명의 일 실시예에 따라, 자기 제어 신호(201)를 갖고, 포지티브 전력 공급원으로 동작하며, 도 3a-b 및 도 4a-b의 스핀 상태 엘리먼트의 고정 자석의 자화 방향과 자화 방향이 상이한 고정 자석을 갖는 스핀 상태 엘리먼트(610/100)의 회로 모델(620/200)이다.
도 6a-b의 실시예는 표 4에 도시된 바와 같은 진리표를 나타낸다.
| 입력 자기 신호 (202) INi |
자기 제어 신호 (201/621) |
출력 자기 신호 (203/622) OUTi |
| 1 또는 0 (INi) | 1 | OUTi -1(bar) |
| 1 또는 0 (INi) | 0 | OUTi(bar) |
표 4는 자기 제어 신호(201/621)가 동일 출력 신호를 생성하는 표 1에서의 자기 제어 신호(201)의 스핀에 비해 역 스핀을 갖는다는 점을 제외하고는 표 1과 유사하다. 도 3a의 자기 제어 신호(201)에 비해 자기 제어 신호(201/621)의 역 스핀은, 가변 저항 자기 디바이스(620/200)로 하여금 역 거동을 나타내게 한다. 역 거동은 노드(110)에서 버블 기호로 표시된다.
예를 들어, PM 층(106/611)의 자화 방향이 우측 방향이면, (노드(110)에서의) 자기 제어 신호(201/621)가 논리 1을 나타내는 자기 상태를 갖는 경우, 가변 저항 자기 디바이스(101)는, 제1 단자(103)로부터 제2 단부(104)로의 스핀 분극된 전자들의 터널링을 실질적으로 중지한다. 이러한 실시예에서, 가변 저항 자기 디바이스(101)의 저항률은 기준 저항률보다 높다.
이러한 실시예에서, (노드(110)에서의) 자기 제어 신호(201/621)가 논리 0을 나타내는 자기 상태를 갖는 경우, 가변 저항 자기 디바이스(101)는 스핀 분극된 전자들이 제1 단자(103)로부터 제2 단부(104)로 터널링하는 것을 허용한다. 이러한 실시예에서, 가변 저항 자기 디바이스(101)의 저항률은 기준 저항률보다 낮다.
표 4는 또한 출력 자기 신호(203/622)가 표 1에서의 출력 자기 신호(203/322)의 스핀에 비해 역 스핀을 갖는다는 점을 제외하고는 표 1과 유사하다. 출력 자기 신호(203/622)의 역 스핀은, 본 발명의 일 실시예에 따르면, 포지티브 공급원 Vp(예를 들어, +10㎷)에 의해 생긴다. OUT 신호(자기 출력 신호(203/622)) 상에서 역 스핀은 출력 자석(112)에서의 "바(bar)" 라벨 및 버블로 표시된다. 본 명세서에서 라벨 "바(bar)"는, 예를 들어, 반전 자기 출력 신호 등의 반전을 나타낸다.
도 7은 본 발명의 일 실시예에 따른 스핀 디멀티플렉서(700)의 단면도이다. 도 7은 도 1-6과 관련하여 설명된다. 본 발명의 실시예를 모호하게 하지 않도록, 1-대-2 디멀티플렉서가 도시된다. 본 명세서에 개시되는 동일한 개념 및 구조가 임의 형태의 디멀티플렉서에 적용될 수 있다. 예를 들어, 2-대-4, 1-대-4 디멀티플렉서 등.
일 실시예에서, 스핀 디멀티플렉서(700)는, 제1 가변 저항 자기 디바이스(701), 제2 가변 저항 자기 디바이스(702), 및 제1 가변 저항 자기 디바이스(701)와 제2 가변 저항 자기 디바이스(702)에 연결되는 자기 논리 게이팅 디바이스(720)를 포함한다. 2-대-4 디멀티플렉서에 대하여, 일 실시예에 따르면 4개의 가변 저항 자기 디바이스가 형성될 수 있다.
본 발명의 실시예를 모호하게 하지 않고 반복을 회피하기 위해, 도 7과 다른 도면들과의 차이점이 논의된다. 그러나, 이러한 것이 결코 도 7의 실시예를 제한해서는 안 된다. 제1 가변 저항 자기 디바이스(701) 및 제2 가변 저항 자기 디바이스(702)의 복수의 층은 도 1과 관련하여 논의된 복수의 층에 대응한다.
예를 들어, 층(706 및 706b)은 도 1의 PM 층(106)에 대응하고, 층(707 및 707b)은 도 1의 층(107)에 대응하고, 층(708 및 708b)은 도 1의 FM 층(108)에 대응하며, 층(709 및 709b)은 도 1의 SSL 층(109)에 대응한다. 본 실시예에서, 제1 가변 저항 자기 디바이스(701)의 PM(Pinned Magnet) 층(706)은 제2 가변 저항 자기 디바이스(702)의 PM 층(706b)의 자화 방향과 자화 방향이 상이하다.
예를 들어, PM 층(706)은 자화 방향이 좌측인 반면, PM 층(706b)은 자화 방향이 우측이다. 다른 실시예에서는, PM 층(706)이 자화 방향이 우측인 반면, PM 층(706b)은 자화 방향이 좌측이어도 좋다.
제1 가변 저항 자기 디바이스(701)의 제1 단자(703) 및 제2 가변 저항 자기 디바이스(702)의 제1 단자(703b)는 도 1의 제1 단자(103)에 대응한다. 제1 가변 저항 자기 디바이스(701)의 제2 단자(704) 및 제2 가변 저항 자기 디바이스(702)의 제2 단자(704b)는 도 1의 제2 단자(104)에 대응한다. 일 실시예에서, 제1 단자(703 및 703b)는 전력 공급원 노드(705)에 연결된다. 다른 실시예에서, 제1 단자(703)와 제1 단자(703b)는 제1 단자(703 및 703b) 각각에 상호 독립적으로 전력 공급원을 제공할 수 있는 독립적인 전력 공급원 노드들(도시되지 않음)에 연결된다. 예를 들어, 제1 단자(703)에는 포지티브 전력 공급원이 제공될 수 있고, 제1 단자(703b)에는 클럭화된 전력 공급원이 제공될 수 있다. 본 명세서에는 다른 변형도 고려된다.
본 명세서에서의 실시예는 제1 및 제2 가변 저항 자기 디바이스(701 및 702)의 복수의 층을 4개인 것으로 설명하고 있지만, 다른 실시예는 가변 저항 자기 디바이스를 형성하기 위해 다양한 재료의 4개보다 적거나 4개보다 많은 층을 사용할 수 있다.
일 실시예에서, 전력 공급원 노드(705)는, 포지티브 전력 공급원, 네거티브 전력 공급원, 직류(DC) 전력 공급원, 클럭화된 전력 공급원 또는 언파워드 전력 공급원(unpowered power supply) 중의 하나인 전력 공급원을 제공한다.
일 실시예에서, 자기 논리 게이팅 디바이스(720)는, 복수의 출력 자석과 하나 이상의 입력 자석을 포함한다. 본 발명의 실시예를 모호하게 하지 않도록, 1-대-2 디멀티플렉서가 도시된다. 임의 형태의 디멀티플렉서에 대해 동일한 개념 및 구조가 적용되어도 좋다. 본 명세서에서 논의되는 실시예에서, 자기 논리 게이팅 디바이스(720)는, 2개의 출력 자석- 제1 출력 자석(712a) 및 제2 출력 자석(712b) - 및 1개의 입력 자석(711)을 포함한다. 2-대-4 디멀티플렉서에 대해 자기 논리 게이팅 디바이스(720)는 4개의 출력 자석 및 2개의 입력 자석을 포함하여도 좋다. 일 실시예에서, 2-대-4 디멀티플렉서는 1-대-2 디멀티플렉서 2개를 조합하여 형성되어도 좋다.
일 실시예에서, 출력 자석(712a 및 712b) 및 입력 자석(711)은 자석(708 및 708b)과 동일한 재료로 형성된다. 다른 실시예에서, 출력 자석(712a 및 712b)은 입력 자석(711)과 다른 재료로 형성된다. 일 실시예에서, 출력 자석(712a 및 712b) 및 입력 자석(711)은 자유 자석이다.
일 실시예에서, 제1 가변 저항 자석(701)의 제2 단자(704)는 제1 출력 자석(712a) 및 입력 자석(711)에 연결된다. 일 실시예에서, 제2 가변 저항 자석(702)의 제2 단자(704b)는 제2 출력 자석(712b) 및 입력 자석(711)에 연결된다. 일 실시예에서, 출력 자석(712a 및 712b)과 입력 자석(711)에 의해 공통 채널(713)이 공유된다. 채널(713)은 도 1의 채널(113)에 대응한다. 일 실시예에서, 채널(713)은 접지에 연결되는 접지 접촉층(714)에 연결된다.
자기 논리 게이팅 디바이스(722)의 실시예를 모호하게 하지 않도록, 다른 층은 도시되지 않는다. 예를 들어, 입력 자석(711)과 제1 및 제2 출력 자석(712a 및 712b)은 제2 단자(704 및 704b)와 각각 접촉하기 위해 그것들에 연결되는 대응 접촉층을 가질 수 있다. 일 실시예에서는, 접촉층(714)과 입력 자석(711) 사이에 수직 격리 트렌치가 형성된다. 일 실시예에서는, 접촉층(714)과 제1 출력 자석(712a) 사이에 수직 격리 트렌치가 형성된다. 일 실시예에서는, 접촉층(714)과 제2 출력 자석(712b) 사이에 수직 격리 트렌치가 형성된다. 일 실시예에서는, 입력 자석(711)을 채널(713)과 연결시키는 터널링 층이 형성된다. 일 실시예에서는, 제1 출력 자석(712a)을 채널(713)과 연결시키는 터널링 층이 형성된다. 일 실시예에서는, 제2 출력 자석(712b)을 채널(713)과 연결시키는 터널링 층이 형성된다. 일 실시예에서는, 접지 접촉층(714)을 채널(713)과 연결시키는 터널링 층이 형성된다.
도 8a는, 본 발명의 일 실시예에 따라, 자기 제어 신호(801)를 갖는 스핀 디멀티플렉서(700)의 회로 모델(800)이다. 도 8a는 도 7과 관련하여 논의된다. 본 실시예에서, 자기 제어 신호(801)는 제1 가변 저항 자기 디바이스(701) 및 제2 가변 저항 자기 디바이스(702)에 대한 저항률 설정을 결정한다. 자기 제어 신호(801)는 제1 및 제2 가변 저항 자기 디바이스(701 및 702)의 FM 층(708 및 708b)에 각각 연결된다.
본 명세서에 논의되는 바와 같이, PM 층(706 및 706b)은 각각 자화 방향이 반대이다. 따라서, 자기 제어 신호(801)는 제1 가변 저항 자기 디바이스(701) 및 제2 가변 저항 자기 디바이스(702)에 대해 반대인 저항률 변화를 초래한다.
예를 들어, (노드(710)에서의) 자기 제어 신호(801)가 논리 0을 나타내는 자기 상태를 갖는 경우, 제1 가변 저항 자기 디바이스(701)는 제1 단자(703)로부터 제2 단자(704)로의 스핀 분극된 전자들의 터널링을 실질적으로 중지한다. 이러한 실시예에서, 제1 가변 저항 자기 디바이스(701)의 저항률은 제1 가변 저항 자기 디바이스(701)의 기준 저항률보다 높다. 본 명세서에 논의되는 바와 같이, 기준 저항률은 PM 층(706)으로부터 결정될 수 있다. 이러한 실시예에서, 자기 제어 신호(801)(노드(710)에서)가 논리 1을 나타내는 자기 상태를 갖는 경우, 제1 가변 저항 자기 디바이스(701)는 스핀 분극된 전자들이 제1 단자(703)로부터 제2 단자(704)로 터널링하는 것을 허용한다. 이러한 실시예에서, 제1 가변 저항 자기 디바이스(701)의 저항률은 제1 가변 저항 자기 디바이스(701)의 기준 저항률보다 낮다.
제2 단자(704)는 자기 논리 게이팅 디바이스(804)(712a, 711, 713, 714를 포함함)에 전력 공급원을 제공한다. 제2 단자(704b)는 자기 논리 게이팅 디바이스(805)(712b, 711, 713, 714를 포함함)에 전력 공급원을 제공한다.
일 실시예에서, (노드(710)에서의) 자기 제어 신호(801)가 논리 1을 나타내는 자기 상태인 경우, 제2 가변 저항 자기 디바이스(702)는 제1 단자(703b)로부터 제2 단자(704b)로의 스핀 분극된 전자들의 터널링을 실질적으로 중지한다. 이러한 실시예에서, 제2 가변 저항 자기 디바이스(702)의 저항률은 기준 저항률보다 높다. 본 명세서에 논의되는 바와 같이, 기준 저항률은 PM 층(706b)으로부터 결정될 수 있다. 이러한 실시예에서, (노드(710)에서의) 자기 제어 신호(801)가 논리 0을 나타내는 자기 상태를 갖는 경우, 제2 가변 저항 자기 디바이스(702)는 스핀 분극된 전자들이 제1 단자(703b)로부터 제2 단자(704b)로 터널링하는 것을 허용한다. 이러한 실시예에서, 제2 가변 저항 자기 디바이스(702)의 저항률은 제2 가변 저항 자기 디바이스(702)의 기준 저항률보다 낮다.
일 실시예에서는, 자기 입력 신호(802)가 입력 자석(711)에 인가된다. 제1 및 제2 가변 저항 자기 디바이스(701 및 702)의 저항에 따라서, 자기 입력 신호(802)는 제1 출력 자석(712a) 또는 제2 출력 자석(712b) 중 어느 하나로 터널링한다. 일 실시예에서, 제1 가변 저항 자기 디바이스(701)가 그 기준 저항률에 비해 고 저항을 갖는 경우, 출력 자석(712a) 상에서의 자기 출력 신호(803a)는 이전의 자기 상태를 유지한다. 이러한 실시예에서, 자기 제어 신호(801)는 제2 가변 저항 자기 디바이스(702)가 그 기준 저항률에 비해 저 저항을 갖게 한다. 본 실시예에서, 출력 자석(712b) 상에서의 자기 출력 신호(803b)는 입력 자기 신호(802)의 현재 자기 상태를 수신한다.
도 8b는, 본 발명의 일 실시예에 따라, 자기 제어 신호를 갖는 스핀 상태 디멀티플렉서(700)의 회로 모델(800)의 상징도(810)이다. 도 8b는 도 7-8a 및 표 5와 관련하여 설명된다.
| 입력 자기 신호 (802) INi |
자기 제어 신호 (801) |
출력 자기 신호 (803a) OUT1i |
출력 자기 신호 (803b) OUT2i |
| 1 또는 0 (INi) | 1 | 0UT1i -1 | INi |
| 1 또는 0 (INi) | 0 | INi | OUT1i -1 |
도 3-6과 관련하여 논의된 바와 같이, 노드(705)(도 1에서의 105와 동일함)에서 전력 공급원을 변경하는 것은, 스핀 방향 및 이에 따른 자기 디멀티플렉서(800)의 거동을 역으로 할 수 있다. 전력 공급원의 극성을 변경하는 것에 의해, 상보형 논리 설계(complementary logic design)가 달성될 수 있다.
도 9는 본 발명의 일 실시예에 따른 범용 스핀 유한 상태 머신(900)이다. 일 실시예에서, 스핀 유한 상태 머신(900)은, 도시된 바와 같이 상호 연결된 자기 클럭부(901), 차회 자기 상태 논리(next magnetic state logic)(902), 자기 상태 레지스터(903) 및 자기 출력 논리(magnetic output logic)(904)를 포함한다. 인터커넥트(905, 906, 907, 908, 909 및 910)는 자기 신호를 전달한다. 논리 연산 장치(901, 902, 903 및 904)는 본 명세서에 논의된 바와 같은 자기 상태 엘리먼트(100) 및/또는 자기 디멀티플렉서(700)를 포함할 수 있다. 인터커넥트(905, 906, 907, 908, 909 및 910)는, 도 1의 노드(110, 111, 112, 105) 및/또는 도 7의 705, 710, 712a, 711 및 712b에 연결될 수 있다.
일 실시예에서, 자기 클럭부(901)는 자기 상태 레지스터(903)에 대한 노드(910) 상에서의 토글링 자기 신호를 생성한다. 예를 들어, 토글링 자기 신호는 자기 상태 엘리먼트(100)에 전력 공급원(105)을 제공하는데 사용된다. 일 실시예에서, 노드(910)는 노드(110)에 연결되어 자기 상태 레지스터(903)를 제어한다.
범용 스핀 유한 상태 머신(900)은 프로세서에서 실행부 및 산술 논리 연산 장치(ALU; arithmetic logic unit)를 구현하기 위한 기본 구성 블록을 제공한다. 따라서 본 명세서에 논의되는 실시예는 본 명세서에 논의되는 바와 같은 자기 상태 엘리먼트(100) 및/또는 자기 디멀티플렉서(700)를 사용하여 임의의 논리 게이트(예를 들어, 멀티플렉서, NAND 게이트, NOR 게이트 등)를 이루는데 사용될 수 있다.
도 10은, 본 발명의 일 실시예에 따라, 스핀 상태 엘리먼트 및/또는 스핀 디멀티플렉서를 갖는 프로세서를 포함하는 스마트 디바이스의 시스템 레벨 도면이다. 도 10은 또한 평면 인터페이스 커넥터(flat surface interface connector)가 사용될 수 있는 모바일 디바이스의 실시예의 블럭도를 도시한다. 일 실시예에서, 컴퓨팅 디바이스(1600)는, 컴퓨팅 태블릿, 모바일 폰 또는 스마트 폰, 무선 가능형 e-리더(wireless-enabled e-reader), 또는 기타 무선 모바일 디바이스 등의 모바일 컴퓨팅 디바이스를 나타낸다. 이러한 특정 구성요소가 일반적으로 도시되고, 이러한 디바이스의 모든 구성요소가 디바이스(1600)에 도시되는 것은 아니라는 점이 이해될 것이다.
일 실시예에서, 컴퓨팅 디바이스(1600)는, 본 명세서에 논의된 실시예에 따라, 자기 상태 엘리먼트(100) 및/또는 자기 디멀티플렉서(700)를 갖는 제1 프로세서(1610), 및 자기 상태 엘리먼트(100) 및/또는 자기 디멀티플렉서(700)를 갖는 제2 프로세서(1690)를 포함한다.
본 명세서의 다양한 실시예는, 또한, 무선 인터페이스 등의 네트워크 인터페이스를 1670 내부에 포함하여, 예를 들어, 셀 폰 또는 PDA(personal digital assistant) 등의 무선 디바이스에 시스템 실시예가 통합될 수 있게 한다.
일 실시예에서, 프로세서(1610)는, 마이크로프로세서, 애플리케이션 프로세서, 마이크로컨트롤러, 프로그래머블 논리 디바이스(programmable logic device), 또는 기타 처리 수단 등의 하나 이상의 물리적 디바이스를 포함할 수 있다. 프로세서(1610)에 의해 수행되는 처리 동작들은, 애플리케이선 및/또는 디바이스 기능들이 실행되는 운영 플랫폼 또는 운영 체제의 실행을 포함한다. 이러한 처리 동작들은, 인간 사용자 또는 기타 디바이스와의 I/O(입력/출력)과 관련되는 동작들, 전력 관리와 관련되는 동작들, 및/또는 컴퓨팅 디바이스(1600)를 다른 디바이스에 접속시키는 것과 관련되는 동작들을 포함한다. 이러한 처리 동작들은 또한 오디오 I/O 및 디스플레이 I/O와 관련되는 동작들을 포함하여도 좋다.
일 실시예에서, 컴퓨팅 디바이스(1600)는 오디오 서브시스템(1620)을 포함하는데, 이는 컴퓨팅 디바이스에 오디오 기능들을 제공하는 것과 관련되는 하드웨어(예를 들어, 오디오 하드웨어 및 오디오 회로 등) 및 소프트웨어(예를 들어, 드라이버, 코덱 등) 컴포넌트들을 나타낸다. 오디오 기능들은 마이크로폰 입력 뿐만 아니라 스피커 및/또는 헤드폰 출력을 포함할 수 있다. 이러한 기능들을 위한 디바이스는, 컴퓨팅 디바이스(1600)에 통합되거나 또는 컴퓨팅 디바이스(1600)에 접속될 수 있다. 일 실시예에서, 사용자는 프로세서(1610)에 의해 수신되고 처리되는 오디오 명령어들을 제공하는 것에 의해 컴퓨팅 디바이스(1600)와 상호작용을 한다.
디스플레이 서브시스템(1630)은, 사용자가 컴퓨팅 디바이스와 상호작용하기 위한 시각적 및/또는 촉각적 디스플레이를 제공하는 하드웨어(예를 들어, 디스플레이 디바이스 등) 및 소프트웨어(예를 들어, 드라이버 등) 컴포넌트들을 나타낸다. 디스플레이 서브시스템(1630)은 디스플레이 인터페이스(1632)를 포함하는데, 이는 사용자에게 디스플레이를 제공하는데 사용되는 특정 스크린 또는 하드웨어 디바이스를 포함한다. 일 실시예에서, 디스플레이 인터페이스(1632)는 디스플레이에 관련되는 적어도 일부의 처리를 수행하는 프로세서(1610)와는 별도의 로직을 포함한다. 일 실시예에서, 디스플레이 서브시스템(1630)은 사용자에게 출력 및 입력 양자 모두를 제공하는 터치 스크린(또는 터치 패드) 디바이스를 포함한다.
I/O 컨트롤러(1640)는 사용자와의 상호작용과 관련되는 하드웨어 디바이스 및 소프트웨어 컴포넌트들을 나타낸다. I/O 컨트롤러(1640)는 오디오 서브시스템(1620) 및/또는 디스플레이 서브시스템(1630)의 일부인 하드웨어를 관리하도록 동작될 수 있다. 또한, I/O 컨트롤러(1640)는 사용자가 시스템과 상호작용할 수 있는, 디바이스(1600)에 접속하는 추가적인 디바이스에 대한 접속 지점을 나타낸다. 예를 들어, 컴퓨팅 디바이스(1600)에 부착될 수 있는 디바이스는, 마이크로폰 디바이스, 스피커 또는 스테레오 시스템, 비디오 시스템 또는 기타 디스플레이 디바이스, 키보드 또는 키패드 디바이스, 또는 카드 리더 또는 기타 디바이스 등의 특정 애플리케이션과 사용하기 위한 기타 I/O 디바이스를 포함한다.
전술한 바와 같이, I/O 컨트롤러(1640)는 오디오 서브시스템(1620) 및/또는 디스플레이 서브시스템(1630)과 상호작용할 수 있다. 예를 들어, 마이크로폰 또는 기타 오디오 디바이스를 통한 입력은 컴퓨팅 디바이스(1600)의 하나 이상의 애플리케이션 또는 기능들에 대한 입력 또는 명령어를 제공할 수 있다. 또한, 디스플레이 출력 대신에, 또는 이에 추가하여 오디오 출력이 제공될 수 있다. 다른 예에서, 디스플레이 서브시스템이 터치 스크린을 포함하면, 디스플레이 디바이스는 또한 입력 디바이스로서 작동하며, 이는 I/O 컨트롤러(1640)에 의해 적어도 부분적으로는 관리될 수 있다. I/O 컨트롤러(1640)에 의해 관리되는 I/O 기능들을 제공하는 추가적인 버튼들 또는 스위치들이 컴퓨팅 디바이스(1600) 상에 존재할 수도 있다.
일 실시예에서, I/O 컨트롤러(1640)는, 가속도계, 카메라, 광 센서 또는 기타 환경적 센서, 또는 컴퓨팅 디바이스(1600)에 포함될 수 있는 기타 하드웨어 등의 디바이스를 관리한다. 입력은, 시스템 동작들에 영향을 주는 환경적 입력을 시스템에 제공하는 것(노이즈에 대한 필터링, 휘도 검출에 대한 디스플레이 조절, 카메라에 대한 플래쉬 적용, 또는 기타 특징들 등) 뿐만 아니라 직접 사용자 상호작용의 일부일 수 있다.
일 실시예에서, 컴퓨팅 디바이스(1600)는, 배터리 전력 사용, 배터리 충전 및 절전 동작과 관련되는 특징들을 관리하는 전력 관리(1650)를 포함한다. 메모리 서브시스템(1660)은 디바이스(1600)에 정보를 저장하기 위한 메모리 디바이스를 포함한다. 메모리는 불휘발성(메모리 디바이스로의 전력이 차단되어도 상태가 변경되지 않음) 및/또는 휘발성(메모리 디바이스로의 전력이 차단되면 상태를 가늠할 수 없음) 메모리 디바이스를 포함할 수 있다. 메모리(1660)는, 컴퓨팅 디바이스(1600)의 애플리케이션 및 기능들의 실행과 관련되는 시스템 데이터(장기적이든 또는 임시적이든) 뿐만 아니라, 애플리케이션 데이터, 사용자 데이터, 음악, 사진, 문서, 또는 기타 데이터를 저장할 수 있다.
실시예들의 엘리먼트는 컴퓨터-실행가능 명령어들(예를 들어, 본 명세서에서 논의된 임의의 다른 프로세스들을 구현하는 명령어들)을 저장하기 위한 머신-판독가능 매체(예를 들어, 메모리(1660))로서도 제공된다. 예를 들어, 본 명세서에 논의된 상태 엘리먼트를 형성하는 방법은 컴퓨터 실행가능 명령어에 의해 구현될 수 있다. 머신-판독가능 매체(예를 들어, 메모리(1660))는, 플래시 메모리, 광 디스크, CD-ROM, DVD ROM, RAM, EPROM, EEPROM, 자기 또는 광 카드, 또는 전자적 또는 컴퓨터-실행가능 명렁어들을 저장하기에 적합한 다른 타입의 머신-판독가능 매체를 포함할 수 있고, 이에 한정되는 것은 아니다. 예를 들어, 본 발명의 실시예는, 통신 링크(예를 들어, 모뎀 또는 네트워크 접속 등)를 통해 데이터 신호로 원격 컴퓨터(예를 들어, 서버 등)로부터 요청 컴퓨터(예를 들어, 클라이언트 등)에 전송될 수 있는 컴퓨터 프로그램(예를 들어, BIOS 등)으로서 다운로드될 수 있다.
접속성(connectivity)(1670)은, 컴퓨팅 디바이스(1600)로 하여금 외부 디바이스와 통신할 수 있게 하는, 하드웨어 디바이스(예를 들어, 무선 및/또는 유선 커넥터들 및 통신 하드웨어 등) 및 소프트웨어 컴포넌트(예를 들어, 드라이버, 프로토콜 스택 등)를 포함한다. 디바이스(1600)는, 헤드셋, 프린터 또는 기타 디바이스 등의 주변기기 뿐만 아니라, 기타 컴퓨팅 디바이스, 무선 액세스 포인트 또는 기지국 등의 개별 디바이스일 수 있다.
접속성(1670)은 여러 가지 상이한 타입의 접속성을 포함할 수 있다. 일반화하기 위해, 컴퓨팅 디바이스(1600)는 셀룰러 접속성(cellular connectivity)(1672) 및 무선 접속성(wireless connectivity)(1674)을 갖고 도시된다. 셀룰러 접속성(1672)은, GSM(Global System for Mobile Communications) 또는 그 변형물이나 파생물, CDMA(Code Division Multiple Access) 또는 그 변형물이나 파생물, TDM(Time Division Multiplexing) 또는 그 변형물이나 파생물, 또는 기타 셀룰러 서비스 표준을 통해 제공되는 것과 같은, 무선 캐리어에 의해 제공되는 셀룰러 네트워크 접속성을 일반적으로 지칭한다. 무선 접속성(1674)은, 셀룰러가 아닌 무선 접속성을 지칭하는 것으로, 개인 영역 네트워크(예를 들어, 블루투스, 근접장(Near Field) 등), 로컬 영역 네트워크(예를 들어, 와이-파이), 및/또는 광역 네트워크(예를 들어, WiMax 등) 또는 기타 무선 통신을 포함할 수 있다.
주변 접속(peripheral connections)(1680)은, 주변 접속을 행하는 소프트웨어 컴포넌트(예를 들어, 드라이버, 프로토콜 스택 등) 뿐만 아니라, 하드웨어 인터페이스 및 커넥터를 포함한다. 컴퓨팅 디바이스(1600)는, 이에 접속되는 주변 디바이스를 가질 뿐만 아니라("로부터(from)" 1684), 다른 컴퓨팅 디바이스에 대한 주변 디바이스일 수도 있다("로(to)" 1682)는 점이 이해될 것이다. 컴퓨팅 디바이스(1600)는, 디바이스(1600) 상의 콘텐츠를 관리하는(예를 들어, 다운로딩 및/또는 업로딩, 변경, 동기화 등) 등의 목적으로 다른 컴퓨팅 디바이스에 접속하는 "도킹(docking)" 커넥터를 통상 구비한다. 또한, 도킹 커넥터는, 컴퓨팅 디바이스(1600)가, 예를 들어, 시청각 또는 기타 시스템으로의 콘텐츠 출력을 제어할 수 있게 하는, 특정 주변 기기에 디바이스(1600)가 접속하는 것을 허용할 수 있다.
등록 상표의 도킹 커넥터 또는 기타 등록 상표의 접속 하드웨어 외에도, 컴퓨팅 디바이스(1600)는 공통 또는 표준-기반 커넥터를 통해 주변 접속(1680)을 이룰 수 있다. 공통 타입은, USB(Universal Serial Bus) 커넥터(임의 갯수의 상이한 하드웨어 인터페이스를 포함할 수 있음), MDP(MiniDisplayPort)를 포함하는 디스플레이 포트(DisplayPort), HDMI(High Definition Multimedia Interface), 파이어와이어(Firewire) 또는 기타 타입을 포함할 수 있다.
본 명세서에 논의되는 자기 상태 엘리먼트(100) 및 자기 디멀티플렉서(700)는 무선 회로용으로 사용될 수 있다. 일 실시예에서, 자기 상태 엘리먼트(100) 및 자기 디멀티플렉서(700)는 블럭(1670, 1680, 1620, 1640 및 1630)에서 사용된다.
명세서에서, "하나의 실시예", "일 실시예", "일부 실시예" 또는 "기타 실시예"는, 그 실시예와 관련하여 설명되는 특정 특성, 구조, 또는 특징이, 반드시 모든 실시예에는 아니지만, 적어도 일부 실시예에 포함된다는 것을 의미한다. "하나의 실시예", "일 실시예" 또는 "일부 실시예"의 다양한 출현이 반드시 모두 동일 실시예를 지칭하는 것은 아니다. 명세서에서, 컴포넌트, 특성, 구조 또는 특징이, "포함되어도 좋다", "포함될 수 있다" 또는 "포함될 수도 있다"라고 언급하는 것은, 특정 컴포넌트, 특성, 구조 또는 특징이 반드시 포함되어야 하는 것은 아니라는 것이다. 명세서 또는 특허청구범위에서 한("a" 또는 "an") 엘리먼트라고 지칭하면, 이는 엘리먼트들 중 1개만이 존재함을 의미하는 것은 아니다. 명세서 또는 특허청구범위가 "추가적인" 엘리먼트를 지칭하면, 이는 추가적인 엘리먼트가 1개보다 많이 존재하는 것을 배제하는 것은 아니다.
본 발명이 그의 특정 실시예와 관련하여 설명되었지만, 이러한 실시예에 대한 다수의 대안, 변형 및 변경이 지금까지의 설명으로부터 이 기술분야의 통상의 기술자에게 자명할 것이다. 본 발명의 실시예는 모든 이러한, 대안, 변형 및 변경이 넓은 범위의 첨부된 특허청구범위 내에 포함되는 것으로 의도된다.
또한, 집적 회로(IC) 칩 및 기타 컴포넌트로의 잘 알려진 전력/접지 접속은 제공되는 도면들 내에 도시되거나 도시되지 않을 수 있는데, 이는 도시 및 논의를 간략하게 하고, 본 발명을 모호하게 하지 않으려는 것이다. 또한, 본 발명을 모호하게 하는 것을 회피하고, 또한 이러한 블럭도 배열의 구현에 관한 상세는 본 발명이 구현될 플랫폼에 매우 의존한다는 관점에서, 즉, 이러한 상세는 이 기술분야의 통상의 기술자의 범위 내의 것이라는 관점에서, 배열이 블럭도 형태로 도시될 수 있다. 본 발명의 실시예를 설명하기 위해 특정 상세(예를 들어, 회로 등)가 제시되는 경우, 이들 특정 상세를 변경하지 않고도 또는 변경을 가하여도 본 발명이 실시될 수 있다는 점이 이 기술분야의 통상의 기술자들에게 자명해야 한다. 따라서, 설명은 제한적인 것 대신에 예시적인 것으로서 고려되어야 한다.
이하의 예들은 또 다른 실시예들에 관련된다. 예들에서의 상세는 하나 이상의 실시예 어느 곳에서든지 사용될 수 있다. 본 명세서에 개시되는 장치의 모든 선택적 특징들은 방법 또는 프로세서와 관련하여 구현될 수 있다.
예를 들어, 일 실시예에서 장치는: 자기 제어 신호를 수신하여 자신의 저항을 조절하는 가변 저항 자기 디바이스; 및 가변 저항 자기 디바이스에 연결되고, 자기 논리 입력을 수신하여 자기 논리 입력에 대한 논리 연산을 수행하며, 가변 저항 자기 디바이스의 저항에 기초하여 출력 자기 신호를 구동하는 자기 논리 게이팅 디바이스를 포함한다. 일 실시예에서, 자기 제어 신호는 가변 저항 자기 디바이스의 자유 자석층에 연결하기 위한 자기 상태이다. 일 실시예에서, 가변 저항 자기 디바이스는, 전계 또는 스핀 전류 중 하나인 자기 제어 신호를 수신하도록 동작할 수 있다.
일 실시예에서, 자기 논리 게이팅 디바이스는: 자기 논리 입력을 수신하는 입력 자석; 및 출력 자기 신호를 구동하는 출력 자석을 포함한다. 일 실시예에서, 가변 저항 자기 디바이스는, 가변 저항 자기 디바이스가 기준 저항률에 비해 저항률이 작은 경우, 자기 논리 게이팅 디바이스를 인에이블하여 자기 논리 입력을 출력 자석에 구동하도록 동작될 수 있다.
일 실시예에서, 가변 저항 자기 디바이스는, 스핀 분극된 전자들이 가변 저항 자기 디바이스의 한 단부로부터 다른 단부로 터널링하고, 그 다른 단부가 자기 논리 게이팅 디바이스에 연결되는 경우, 자기 논리 게이팅 디바이스를 인에이블하여 자기 논리 입력을 출력 자석에 구동하도록 동작될 수 있다. 일 실시예에서, 가변 저항 자기 디바이스는, 가변 저항 자기 디바이스가 기준 저항률보다 저항률이 높은 경우, 자기 논리 게이팅 디바이스를 디스에이블하여 자기 논리 입력을 출력 자석에 구동하지 않도록 동작될 수 있다.
일 실시예에서, 가변 저항 자기 디바이스는, 가변 저항 자기 디바이스가 가변 저항 자기 디바이스의 한 단부로부터 다른 단부로의 전자 스핀의 전달을 실질적으로 중지하고, 그 다른 단부가 자기 논리 게이팅 디바이스에 연결되는 경우, 자기 논리 게이팅 디바이스를 디스에이블하여 자기 논리 입력을 출력 자석에 구동하지 않도록 동작될 수 있다. 일 실시예에서, 다른 단부는 자기 논리 게이팅 디바이스의 입력 자석 및 출력 자석에 연결된다. 일 실시예에서, 디스에이블된 자기 논리 게이팅 디바이스의 출력 자석은 출력 자석 상에 이전 자기 값을 유지한다. 일 실시예에서, 가변 저항 자기 디바이스는, 스핀 확산 또는 스핀 터널링 중 어느 하나인 전자 스핀의 전달을 실질적으로 중지하도록 동작될 수 있다. 일 실시예에서, 가변 저항 자기 디바이스는, MTJ(Magnetic Tunnel Junction) 또는 스핀 밸브(spin valve) 중 적어도 하나에 기반한다.
일 실시예에서, 가변 저항 자기 디바이스는: 전력 공급원에 연결되는 제1 단자; 자기 논리 게이팅 디바이스에 연결되는 제2 단자; 및 자기 제어 신호를 수신하는 제3 단자를 포함한다. 일 실시예에서, 제1 단자는, 포지티브 전력 공급원; 네거티브 전력 공급원; 직류(DC) 전력 공급원; 클럭화된 전력 공급원 또는 언파워드 공급원 중 적어도 하나를 수신하도록 동작될 수 있다. 일 실시예에서, 제2 단자는 자기 논리 게이팅 디바이스에 전력 공급원 또는 전력 공급원의 버전을 제공하도록 동작될 수 있다.
일 실시예에서, 가변 저항 자기 디바이스는: 기준을 제공하는 고정 자석을 갖는 제1 층; 및 그 중 하나가 제1 층에 연결되는 복수의 자기층을 포함하고, 복수의 자기층 중 적어도 하나는 전자 스핀 전류에 민감하다. 일 실시예에서, 가변 저항 디바이스의 복수의 자기층은 자유 자석층을 포함하고, 자기 제어 신호는 자유 자석층에 연결되는 자기 상태이다. 일 실시예에서, 가변 저항 디바이스의 복수의 자기층은, 스핀 분극되지 않은, 가변 저항 자기 디바이스로부터의 전자 전류를 생성하는 SSL(Spin-Scramble-Layer)을 포함한다. 일 실시예에서, SSL은, 가변 저항 자기 디바이스의 한쪽 단자에서, 스핀-의존성 전기 화학 전위(spin-dependent electro-chemical potential)를 스칼라 전압(scalar voltage)으로 변환하는 데 사용된다. 일 실시예에서, SSL은 가변 저항 자기 디바이스에서 전자 스핀의 위상을 물리는 짧은 스핀 플립 길이를 갖는다. 일 실시예에서는, 가변 저항 자기 디바이스 및 자기 논리 게이팅 디바이스가 전자 스핀 상태 엘리먼트를 형성한다.
다른 예에서, 자기 디멀티플렉서는: 자기 제어 신호를 수신하여 자신의 저항을 조절하는 제1 가변 저항 자기 디바이스; 자기 제어 신호를 수신하여 자신의 저항을 조절하는 제2 가변 저항 자기 디바이스; 및 제1 및 제2 가변 저항 자기 디바이스에 연결되고, 제1 및 제2 가변 저항 자기 디바이스의 저항에 기반하여 자기 신호를 출력하는 적어도 2개의 출력 자석을 갖는 자기 논리 게이팅 디바이스를 포함한다.
일 실시예에서, 자기 제어 신호는 제1 및 제2 가변 저항 자기 디바이스의 자유 자석층들을 연결하기 위한 자기 상태이다. 일 실시예에서, 제1 가변 저항 자기 디바이스는 제2 가변 저항 자기 디바이스의 고정 자석에 상보형인 고정 자석을 포함한다. 일 실시예에서, 제1 가변 저항 자기 디바이스의 저항은 제2 가변 저항 자기 디바이스의 저항과는 다르다. 일 실시예에서, 자기 논리 게이팅 디바이스는 입력 자기 신호를 수신하는 입력 자석을 포함한다. 일 실시예에서, 적어도 2개의 출력 자석은, 제1 가변 저항 자기 디바이스의 저항이 제2 가변 저항 자기 디바이스의 저항과 다른 경우, 입력 자기 신호를 구동하는 제1 출력 자석을 포함한다. 일 실시예에에서, 적어도 2개의 출력 자석은, 제2 출력 자석 상의 이전 자기 값을 유지하는 제2 출력 자석을 포함한다. 일 실시예에서, 제1 및 제2 가변 저항 자기 디바이스는 MTJ(Magnetic Tunnle Junction) 또는 스핀 밸브 중 적어도 하나에 기반한다.
일 실시예에서, 제1 및 제2 가변 저항 자기 디바이스는: 전력 공급원에 연결되는 제1 단자; 자기 논리 게이팅 디바이스에 연결되는 제2 단자; 및 자기 제어 신호를 수신하는 제3 단자를 포함한다. 일 실시예에서, 제1 단자는, 포지티브 전력 공급원; 네거티브 전력 공급원; 직류(DC) 전력 공급원; 클럭화된 전력 공급원; 또는 언파워드 공급원 중 적어도 하나를 수신하도록 동작될 수 있다. 일 실시예에서, 제2 단자는, 자기 논리 게이팅 디바이스에, 전력 공급원 또는 전력 공급원의 버전을 제공하도록 동작될 수 있다.
일 실시예에서, 제1 및 제2 가변 저항 자기 디바이스는: 기준을 제공하는 고정 자석을 갖는 제1 층; 및 그 중 하나가 제1 층에 연결되는 복수의 자기층을 포함하고, 복수의 자기층 중 적어도 하나는 전자 스핀 전류에 민감하다. 일 실시예에서, 제1 및 제2 가변 저항 디바이스의 복수의 자기층은 자유 자석층을 포함하고, 자기 제어 신호는 자유 자석층에 연결되는 자기 상태이다. 일 실시예에서, 제1 및 제2 가변 저항 디바이스의 복수의 자기층은, 스핀 분극되지 않은, 제1 및 제2 가변 저항 자기 디바이스로부터의 전자 전류를 생성하는 SSL(Spin-Scramble-Layer)을 포함한다.
일 실시예에서, SSL은, 제1 및 제2 가변 저항 자기 디바이스의 한쪽 단자에서, 스핀-의존성 전기 화학 전위를 스칼라 전압으로 변환하는 데 사용된다. 일 실시예에서, SSL은 제1 및 제2 가변 저항 자기 디바이스에서 전자 스핀의 위상을 물리는 짧은 스핀 플립 길이를 갖는다. 일 실시예에서는, 제1 가변 저항 자기 디바이스의 기준이 제2 가변 저항 자기 디바이스의 기준과 다르다. 일 실시예에서, 제1 및 제2 가변 저항 자기 디바이스는, 전계 또는 스핀 전류 중 하나인 자기 제어 신호를 수신하도록 동작될 수 있다.
다른 예에서, 자기 스핀 논리 연산 장치는, 본 명세서에 논의된 장치에 따른 자기 상태 엘리먼트 디바이스; 및 자기 상태 엘리먼트 디바이스에 직접 또는 간접 연결되는 자기 디멀티플렉서를 포함하고, 자기 디멀티플렉서는 본 명세서에 논의된 자기 디멀티플렉서에 따른다. 일 실시예에서, 자기 상태 엘리먼트는, 자기 D-플립-플립; 또는 자기 플립-플립의 세트 중 적어도 하나를 포함한다. 일 실시예에서, 자기 스핀 논리 연산 장치는 자기 논리 게이팅 디바이스를 포함하는 자기 조합 논리 연산 장치를 더 포함한다.
다른 예에서, 컴퓨터 시스템은, 무선 안테나; 및 무선 안테나를 통해 통신할 수 있는 프로세서를 포함하고, 프로세서는, 본 명세서에 논의된 장치에 따른 자기 상태 엘리먼트; 또는 자기 상태 엘리먼트에 직접 또는 간접 연결되는 자기 디멀티플렉서 중 적어도 하나를 갖고, 자기 디멀티플렉서는 본 명세서에 논의된 디멀티플렉서에 따른다.
일 실시예에서, 자기 상태 엘리먼트는, 자기 D-플립-플립; 또는 자기 플립-플립의 세트 중 적어도 하나를 포함한다. 일 실시예에서, 컴퓨터 시스템은, 자기 논리 게이팅 디바이스를 포함하는 자기 조합 논리 연산 장치를 더 포함한다. 일 실시예에서, 컴퓨터 시스템은 디스플레이 유닛을 더 포함한다.
독자로 하여금 기술적 개시의 본질 및 요지를 확인할 수 있도록 하는 요약서가 제공된다. 이러한 요약서는 특허청구범위의 범위 또는 의미를 제한하는데 사용되지 않는다는 이해와 함께 제공된다. 이하의 특허청구범위는 이로써 상세한 설명과 통합되며, 각각의 청구항은 별도의 실시예로서 자립한다.
Claims (46)
- 스핀 상태 엘리먼트(spin state element)용 장치로서,
자기 제어 신호를 수신하여 자신의 저항을 조절하는 가변 저항 자기 디바이스(variable resistive magnetic device); 및
상기 가변 저항 자기 디바이스에 연결되고, 자기 논리 입력을 수신하여 상기 자기 논리 입력에 대한 논리 연산을 수행하기 위한 입력 자석, 및 상기 가변 저항 자기 디바이스의 저항에 기초하여 출력 자기 신호를 구동하기 위한 출력 자석을 포함하는 자기 논리 게이팅 디바이스(magnetic logic gating device)
를 포함하고,
상기 가변 저항 자기 디바이스는, 상기 가변 저항 자기 디바이스가 기준 저항률(reference resistivity)에 비해 저항률이 작은 경우, 상기 자기 논리 게이팅 디바이스를 인에이블(enable)하여 상기 자기 논리 입력을 상기 출력 자석에 구동하도록 동작될 수 있고,
상기 가변 저항 자기 디바이스는, 상기 가변 저항 자기 디바이스가 기준 저항률보다 저항률이 높은 경우, 상기 자기 논리 게이팅 디바이스를 디스에이블(disable)하여 상기 자기 논리 입력을 상기 출력 자석에 구동하지 못하도록 동작될 수 있고,
상기 디스에이블된 자기 논리 게이팅 디바이스의 상기 출력 자석은 상기 출력 자석 상에 이전 자기 값을 유지하는, 장치. - 제1항에 있어서,
상기 자기 제어 신호는 상기 가변 저항 자기 디바이스의 자유 자석층에 연결하기 위한 자기 상태인 장치. - 제1항에 있어서,
상기 가변 저항 자기 디바이스는, 전계 또는 스핀 전류 중 하나인 상기 자기 제어 신호를 수신하도록 동작될 수 있는 장치. - 삭제
- 삭제
- 제1항에 있어서,
상기 가변 저항 자기 디바이스는, 스핀 분극된 전자들(spin polarized electrons)이 상기 가변 저항 자기 디바이스의 한 단부로부터 다른 단부로 터널링하고, 그 다른 단부가 상기 자기 논리 게이팅 디바이스에 연결되는 경우, 상기 자기 논리 게이팅 디바이스를 인에이블하여 상기 자기 논리 입력을 상기 출력 자석에 구동하도록 동작될 수 있는 장치. - 삭제
- 제1항에 있어서,
상기 가변 저항 자기 디바이스는, 상기 가변 저항 자기 디바이스가 상기 가변 저항 자기 디바이스의 한 단부로부터 다른 단부로의 전자 스핀의 전달(transport of electron spin)을 실질적으로 중지하고, 그 다른 단부가 상기 자기 논리 게이팅 디바이스에 연결되는 경우, 상기 자기 논리 게이팅 디바이스를 디스에이블하여 상기 자기 논리 입력을 상기 출력 자석에 구동하지 못하도록 동작될 수 있는 장치. - 제8항에 있어서,
상기 다른 단부는 상기 자기 논리 게이팅 디바이스의 상기 입력 자석 및 상기 출력 자석에 연결되는 장치. - 삭제
- 제8항에 있어서,
상기 가변 저항 자기 디바이스는, 스핀 확산(spin diffusion) 또는 스핀 터널링(spin tunneling) 중 하나인 전자 스핀의 전달을 실질적으로 중지하는 장치. - 제1항에 있어서,
상기 가변 저항 자기 디바이스는, 자기 터널 접합(MTJ: Magnetic Tunnel Junction) 또는 스핀 밸브 중 적어도 하나에 기초하는 장치. - 제1항에 있어서,
상기 가변 저항 자기 디바이스는,
전력 공급원(power supply)에 연결되는 제1 단자;
상기 자기 논리 게이팅 디바이스에 연결되는 제2 단자; 및
상기 자기 제어 신호를 수신하는 제3 단자를 포함하는 장치. - 제13항에 있어서,
상기 제1 단자는,
포지티브 전력 공급원(positive power supply);
네거티브 전력 공급원(negative power supply);
직류(DC: Direct-Current) 전력 공급원;
클럭화된 전력 공급원(clocked power supply); 또는
언파워드 공급원(unpowerd supply) 중 적어도 하나를 수신하도록 동작될 수 있는 장치. - 제13항에 있어서,
상기 제2 단자는 상기 자기 논리 게이팅 디바이스에 상기 전력 공급원 또는 상기 전력 공급원의 버전을 제공하도록 동작될 수 있는 장치. - 제1항에 있어서,
상기 가변 저항 자기 디바이스는,
기준을 제공하는 고정 자석(pinned magnet)을 갖는 제1 층; 및
그 중 하나가 상기 제1 층에 연결되는 복수의 자기층을 포함하고,
상기 복수의 자기층 중 적어도 하나는 전자 스핀 전류(electron spin current)에 민감한 장치. - 제16항에 있어서,
상기 가변 저항 자기 디바이스의 상기 복수의 자기층은 자유 자석층을 포함하고, 상기 자기 제어 신호는 상기 자유 자석층에 연결되는 자기 상태인 장치. - 제16항에 있어서,
상기 가변 저항 자기 디바이스의 상기 복수의 자기층은, 스핀 분극되지 않은(non-spin polarized), 상기 가변 저항 자기 디바이스로부터의 전자 전류를 생성하는 SSL(Spin-Scramble-Layer)을 포함하는 장치. - 제18항에 있어서,
상기 SSL은, 상기 가변 저항 자기 디바이스의 한 단자에서, 스핀-의존성 전기 화학 전위(spin-dependent electro-chemical potential)를 스칼라 전압(scalar voltage)으로 변환하는 데 사용되는 장치. - 제18항에 있어서,
상기 SSL은, 상기 가변 저항 자기 디바이스에서 전자 스핀의 위상을 물리는(de-phase electron spin) 스핀 플립(spin flip) 길이를 갖는 장치. - 제1항에 있어서,
상기 가변 저항 자기 디바이스 및 상기 자기 논리 게이팅 디바이스는 전자 스핀 상태 엘리먼트를 형성하는 장치. - 컴퓨터 시스템으로서,
무선 안테나; 및
상기 무선 안테나를 통해 통신할 수 있는 프로세서 - 상기 프로세서는 자기 상태 엘리먼트를 가짐 -;
를 포함하고,
상기 자기 상태 엘리먼트는,
자기 제어 신호를 수신하여 자신의 저항을 조절하는 가변 저항 자기 디바이스; 및
상기 가변 저항 자기 디바이스에 결합되고, 자기 논리 입력을 수신하여 상기 자기 논리 입력에 대한 논리 연산을 수행하기 위한 입력 자석, 및 상기 가변 저항 자기 디바이스의 저항에 기초하여 출력 자기 신호를 구동하기 위한 출력 자석을 포함하는 자기 논리 게이팅 디바이스
를 포함하고,
상기 가변 저항 자기 디바이스는, 상기 가변 저항 자기 디바이스가 기준 저항률에 비해 저항률이 작은 경우, 상기 자기 논리 게이팅 디바이스를 인에이블하여 상기 자기 논리 입력을 상기 출력 자석에 구동하도록 동작될 수 있고,
상기 가변 저항 자기 디바이스는, 상기 가변 저항 자기 디바이스가 기준 저항률보다 저항률이 높은 경우, 상기 자기 논리 게이팅 디바이스를 디스에이블하여 상기 자기 논리 입력을 상기 출력 자석에 구동하지 못하도록 동작될 수 있고,
상기 디스에이블된 자기 논리 게이팅 디바이스의 상기 출력 자석은 상기 출력 자석 상에 이전 자기 값을 유지하는, 컴퓨터 시스템. - 제22항에 있어서,
상기 자기 상태 엘리먼트는, 자기 D-플립-플립(magnetic D-flip-flip) 또는 자기 플립-플립의 세트 중 적어도 하나를 포함하는 컴퓨터 시스템. - 제22항에 있어서,
자기 논리 게이팅 디바이스를 포함하는 자기 조합 논리 연산 장치들을 더 포함하는 컴퓨터 시스템. - 제22항에 있어서,
디스플레이 유닛을 더 포함하는 컴퓨터 시스템. - 삭제
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| EP3023803B1 (en) * | 2014-11-19 | 2020-03-18 | Crocus Technology S.A. | MLU cell for sensing an external magnetic field and a magnetic sensor device comprising the MLU cell |
| KR20170097003A (ko) * | 2014-12-18 | 2017-08-25 | 인텔 코포레이션 | 자전 디바이스들 및 인터커넥트 |
| CN107112413B (zh) * | 2014-12-26 | 2020-07-07 | 英特尔公司 | 具有充电互连和磁电节点的自旋轨道逻辑单元 |
| EP3549182A4 (en) * | 2016-12-05 | 2020-04-22 | INTEL Corporation | QUATERNARY SPIN HALL STORAGE |
| US11094361B2 (en) | 2018-09-05 | 2021-08-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Transistorless memory cell |
| US10788547B2 (en) | 2019-01-17 | 2020-09-29 | Sandisk Technologies Llc | Voltage-controlled interlayer exchange coupling magnetoresistive memory device and method of operating thereof |
| US11049538B2 (en) | 2019-01-17 | 2021-06-29 | Western Digital Technologies, Inc. | Voltage-controlled interlayer exchange coupling magnetoresistive memory device and method of operating thereof |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070164781A1 (en) * | 2003-05-08 | 2007-07-19 | Siemens Aktiengesellschaft | Component with a logic circuit arrangement with configurable functionality |
| US20100195381A1 (en) * | 2009-01-30 | 2010-08-05 | International Business Machines Corporation | Switchable element |
Family Cites Families (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6741494B2 (en) * | 1995-04-21 | 2004-05-25 | Mark B. Johnson | Magnetoelectronic memory element with inductively coupled write wires |
| US5768067A (en) * | 1995-09-19 | 1998-06-16 | Alps Electric Co., Ltd. | Magnetoresistive head using exchange anisotropic magnetic field with an antiferromagnetic layer |
| US5734605A (en) * | 1996-09-10 | 1998-03-31 | Motorola, Inc. | Multi-layer magnetic tunneling junction memory cells |
| EP1187103A3 (en) * | 2000-08-04 | 2003-01-08 | Matsushita Electric Industrial Co., Ltd. | Magnetoresistance effect device, head, and memory element |
| DE10255857B3 (de) | 2002-11-29 | 2004-07-15 | Forschungsverbund Berlin E.V. | Magnetische Logikeinrichtung |
| US20050201180A1 (en) * | 2004-03-05 | 2005-09-15 | Qualcomm Incorporated | System and methods for back-off and clipping control in wireless communication systems |
| RU2310928C2 (ru) * | 2004-10-27 | 2007-11-20 | Самсунг Электроникс Ко., Лтд. | Усовершенствованное многоразрядное магнитное запоминающее устройство с произвольной выборкой и способы его функционирования и производства |
| JP4599259B2 (ja) * | 2005-09-20 | 2010-12-15 | 株式会社東芝 | 磁気素子及びこれを用いた磁気信号処理装置 |
| US7248496B2 (en) * | 2005-11-14 | 2007-07-24 | Honeywell International Inc. | MRAM read sequence using canted bit magnetization |
| US8564293B2 (en) * | 2007-03-16 | 2013-10-22 | Tohoku University | Method for changing spin relaxation, method for detecting spin current and spintronics device using spin relaxation |
| JP4384196B2 (ja) * | 2007-03-26 | 2009-12-16 | 株式会社東芝 | スピンｆｅｔ、磁気抵抗効果素子及びスピンメモリ |
| JP5392568B2 (ja) | 2007-12-14 | 2014-01-22 | 日本電気株式会社 | 不揮発性ラッチ回路及びそれを用いた論理回路 |
| CN101541117B (zh) | 2008-03-21 | 2013-07-03 | 鹏智科技(深圳)有限公司 | 具有led亮度控制功能的电子装置及控制方法 |
| JP4516137B2 (ja) * | 2008-03-27 | 2010-08-04 | 株式会社東芝 | 半導体集積回路 |
| KR101586271B1 (ko) * | 2008-04-03 | 2016-01-20 | 삼성전자주식회사 | 자기 메모리 소자 및 그 정보 쓰기 및 읽기 방법 |
| US9929211B2 (en) * | 2008-09-24 | 2018-03-27 | Qualcomm Incorporated | Reducing spin pumping induced damping of a free layer of a memory device |
| JP5365813B2 (ja) * | 2009-01-28 | 2013-12-11 | 日本電気株式会社 | 不揮発ロジック回路 |
| US8058906B2 (en) * | 2009-06-16 | 2011-11-15 | The University Of Notre Dame Du Lac | Non-majority MQCA magnetic logic gates and arrays based on misaligned magnetic islands |
| US8284594B2 (en) * | 2009-09-03 | 2012-10-09 | International Business Machines Corporation | Magnetic devices and structures |
| JP2011249356A (ja) * | 2010-05-21 | 2011-12-08 | Renesas Electronics Corp | 磁気ランダムアクセスメモリ及びその初期化方法 |
| US8476925B2 (en) * | 2010-08-01 | 2013-07-02 | Jian-Gang (Jimmy) Zhu | Magnetic switching cells and methods of making and operating same |
| WO2012058324A2 (en) * | 2010-10-29 | 2012-05-03 | Rambus Inc. | Resistance change memory cell circuits and methods |
| KR101774511B1 (ko) * | 2010-12-17 | 2017-09-05 | 삼성전자주식회사 | 수직 채널 트랜지스터를 구비하는 반도체 장치 |
| US8455966B2 (en) * | 2010-12-23 | 2013-06-04 | Intel Corporation | Magnetic phase change logic |
| US8558571B2 (en) * | 2011-01-06 | 2013-10-15 | Purdue Research Foundation | All-spin logic devices |
| EP2479759A1 (en) * | 2011-01-19 | 2012-07-25 | Crocus Technology S.A. | Low power magnetic random access memory cell |
| JP5225419B2 (ja) * | 2011-03-28 | 2013-07-03 | 株式会社東芝 | スピンｍｏｓｆｅｔを用いたメモリ回路、メモリ機能付きパストランジスタ回路、スイッチングボックス回路、スイッチングブロック回路、およびフィールドプログラマブルゲートアレイ |
| US8634233B2 (en) * | 2011-05-19 | 2014-01-21 | Regents Of The University Of Minnesota | Systems and methods for direct communication between magnetic tunnel junctions |
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