JP4516137B2 - 半導体集積回路 - Google Patents

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Description

本発明は、リコンフィギャブル(reconfigurable)な論理回路を実現可能な半導体集積回路に関する。
近年、電子の電荷としての性質とスピンとしての性質とを同時に利用して新しいデバイスを実現しようとする研究が盛んに行われている。その一つであるスピントランジスタは、ソース端及びドレイン端間に形成した磁気トンネル接合の抵抗値により出力特性を制御する特徴を有する（例えば、非特許文献１参照）。
このスピントランジスタを利用することでリコンフィギャブルな論理回路を実現できる（例えば、非特許文献２参照）。
スピントランジスタによるリコンフィギャブルな論理回路は、スタティックランダムアクセスメモリ（ＳＲＡＭ）によるそれとは異なり、不揮発にデータを記憶できることから、一度プログラミングを行えば、再起動時に再びプログラミングを行う必要がない。
また、スピントランジスタは、高速書き換えが可能であることから、リコンフィギャブルな論理回路に適している。
しかしながら、従来のスピントランジスタを利用したリコンフィギャブルな論理回路では、通常動作時に発生する貫通電流が大きく、これに伴い、論理回路の消費電力が大きくなる問題がある。
S. Sugahara and M. Tanaka, Appl. Phys. Lett. 84, 2307 (2004). T. Matsuno, S. Sugahara, and M. Tanaka, Jpn. J. Appl. Phys. 43, 6032 (2004).
本発明は、リコンフィギャブルな論理回路の貫通電流をなくして低消費電力化を実現する技術を提案する。
本発明の例に係わる半導体集積回路は、高抵抗状態及び低抵抗状態のうちの一つをとる磁気トンネル接合又は半導体-磁性体接合をソース端及びドレイン端間に有し、ゲート端に入力信号が入力され、ソース端に第一の電源電位が印加され、ドレイン端に出力端が接続されるＮチャネル型スピンＦＥＴと、ゲート端にクロック信号が入力され、ソース端に前記第一の電源電位よりも高い第二の電源電位が印加され、ドレイン端に前記出力端が接続されるＰチャネル型ＦＥＴと、入力端が前記出力端に接続される後段回路と、前記Ｐチャネル型ＦＥＴをオンにして前記出力端の充電を開始した後に前記Ｐチャネル型ＦＥＴをオフにして前記充電を終了し、前記入力信号を前記Ｎチャネル型スピンＦＥＴのゲート端に与える制御回路とを備える。
本発明の例に係わる半導体集積回路は、高抵抗状態及び低抵抗状態のうちの一つをとる抵抗変化素子及びゲート端に入力信号が入力されるＮチャネル型ＦＥＴが互いに直列接続され、その一端に第一の電源電位が印加され、その他端に出力端が接続される直列接続体と、ゲート端にクロック信号が入力され、ソース端に前記第一の電源電位よりも高い第二の電源電位が印加され、ドレイン端に前記出力端が接続されるＰチャネル型ＦＥＴと、入力端が前記出力端に接続される後段回路と、前記Ｐチャネル型ＦＥＴをオンにして前記出力端の充電を開始した後に前記Ｐチャネル型ＦＥＴをオフにして前記充電を終了し、前記入力信号を前記Ｎチャネル型ＦＥＴのゲート端に与える制御回路とを備える。
本発明の例に係わる半導体集積回路は、高抵抗状態及び低抵抗状態のうちの一つをとる磁気トンネル接合又は半導体-磁性体接合をソース端及びドレイン端間に有し、ゲート端にクロック信号が入力され、ソース端に第一の電源電位が印加されるＮチャネル型スピンＦＥＴと、ゲート端に前記クロック信号が入力され、ソース端に前記第一の電源電位よりも高い第二の電源電位が印加され、ドレイン端に出力端が接続されるＰチャネル型ＦＥＴと、前記Ｎチャネル型スピンＦＥＴのドレイン端と前記出力端との間に接続される論理回路と、入力端が前記出力端に接続される後段回路とを備え、前記論理回路の出力信号は、前記高抵抗状態のときに前記出力端に出力されず、前記低抵抗状態のときに前記出力端に出力される。
本発明の例に係わる半導体集積回路は、高抵抗状態及び低抵抗状態のうちの一つをとる抵抗変化素子及びゲート端にクロック信号が入力されるＮチャネル型ＦＥＴが互いに直列接続され、その一端に第一の電源電位が印加される直列接続体と、ゲート端に前記クロック信号が入力され、ソース端に前記第一の電源電位よりも高い第二の電源電位が印加され、ドレイン端に出力端が接続されるＰチャネル型ＦＥＴと、前記直列接続体の他端と前記出力端との間に接続される論理回路と、入力端が前記出力端に接続される後段回路とを備え、前記論理回路の出力信号は、前記高抵抗状態のときに前記出力端に出力されず、前記低抵抗状態のときに前記出力端に出力される。
本発明によれば、リコンフィギャブルな論理回路の貫通電流をなくして低消費電力化を実現できる。
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
１． 概要
本発明では、不揮発にデータを記憶することが可能なスピンＦＥＴ(Field Effect Transistor)又は抵抗変化素子を用いてリコンフィギャブルな論理回路を構成すると共にその動作タイミングを制御して第一及び第二の電源電位間に流れる貫通電流を防止し、低消費電力化を実現する。
ここで、スピンＦＥＴとは、ソース端及びドレイン端間に高抵抗状態及び低抵抗状態のうちの一つをとる磁気トンネル接合又は半導体-磁性体接合を有するＦＥＴのことである。ゲート／ソース／ドレイン端とは、スピンＦＥＴのゲート／ソース／ドレイン電極のことをいうものとする。
半導体−磁性体接合とは、半導体と磁性体とが接触して形成される接合を意味する。この接合は、主としてショットキー接合に相当するものである。ショットキー接合を介してトンネル電流を流すことによって磁気抵抗効果を発現する。
また、抵抗変化素子とは、高抵抗状態及び低抵抗状態のうちの一つをとる可変抵抗素子のことである。
・ 第一の基本回路
第一の基本回路では、第一及び第二の電源電位の間にＰチャネル型ＦＥＴとＮチャネル型スピンＦＥＴとを出力端を介して直列接続する。また、Ｐチャネル型ＦＥＴのゲート端にクロック信号を入力し、Ｎチャネル型スピンＦＥＴのゲート端に入力信号を入力する。
そして、Ｐチャネル型ＦＥＴをオンにして出力端の充電を開始した後にＰチャネル型ＦＥＴをオフにして出力端の充電を終了し、例えば、Ｐチャネル型ＦＥＴがオフの状態で入力信号を入力する。
この動作タイミングにより、二つのトランジスタが同時にオンになることはないから第一及び第二の電源電位間に流れる貫通電流が防止され、低消費電力化が実現される。
また、出力端の充電を終了してから再び出力端の充電を開始するまでの期間は、磁気トンネル接合又は半導体-磁性体接合が高抵抗状態のときに出力端の電位が入力信号に依存せず常に後段回路（例えば、インバータ、バッファなどの論理回路）の回路閾値を超えた値になる期間に設定される。即ち、磁気トンネル接合又は半導体-磁性体接合が高抵抗状態のときは入力信号の通過を禁止する。
さらに、出力端の充電を終了してから再び出力端の充電を開始するまでの期間は、磁気トンネル接合又は半導体-磁性体接合が低抵抗状態のときに出力端の電位が入力信号に依存して後段回路（例えば、インバータ、バッファなどの論理回路）の回路閾値を超えた値又は下回る値になる期間に設定される。即ち、磁気トンネル接合又は半導体-磁性体接合が低抵抗状態のときは入力信号の通過を許可する。
このように、第一の基本回路では、入力信号の通過を許可／禁止する機能をＮチャネル型スピンＦＥＴに書き込むデータにより再構成可能(reconfigurable)で、しかも、通常動作時に貫通電流の発生がないリコンフィギャブルな論理回路を実現できる。
・ 第二の基本回路
第二の基本回路では、第一の基本回路のＮチャネル型スピンＦＥＴをＮチャネル型ＦＥＴと抵抗変化素子とからなる直列接続体に変更する。また、Ｐチャネル型ＦＥＴのゲート端にクロック信号を入力し、Ｎチャネル型ＦＥＴのゲート端に入力信号を入力する。
そして、Ｐチャネル型ＦＥＴをオンにして出力端の充電を開始した後にＰチャネル型ＦＥＴをオフにして出力端の充電を終了し、例えば、Ｐチャネル型ＦＥＴがオフの状態で入力信号を入力する。
この動作タイミングにより、二つのトランジスタが同時にオンになることはないから第一及び第二の電源電位間に流れる貫通電流が防止され、低消費電力化が実現される。
また、出力端の充電を終了してから再び出力端の充電を開始するまでの期間は、抵抗変化素子が高抵抗状態のときに出力端の電位が入力信号に依存せず常に後段回路（例えば、インバータ、バッファなどの論理回路）の回路閾値を超えた値になる期間に設定される。即ち、抵抗変化素子が高抵抗状態のときは入力信号の通過を禁止する。
さらに、出力端の充電を終了してから再び出力端の充電を開始するまでの期間は、抵抗変化素子が低抵抗状態のときに出力端の電位が入力信号に依存して後段回路（例えば、インバータ、バッファなどの論理回路）の回路閾値を超えた値又は下回る値になる期間に設定される。即ち、抵抗変化素子が低抵抗状態のときは入力信号の通過を許可する。
このように、第二の基本回路でも、入力信号の通過を許可／禁止する機能を抵抗変化素子に書き込むデータにより再構成可能で、しかも、通常動作時に貫通電流の発生がないリコンフィギャブルな論理回路を実現できる。
・ 第三の基本回路
第三の基本回路では、第一及び第二の電源電位の間にＰチャネル型ＦＥＴとＮチャネル型スピンＦＥＴとを出力端を介して直列接続する。また、出力端とＮチャネル型スピンＦＥＴとの間に論理回路を接続する。Ｐチャネル型ＦＥＴのゲート端及びＮチャネル型スピンＦＥＴのゲート端にはクロック信号を入力する。
この場合、クロック信号が“Ｌ”になると出力端が充電され、クロック信号が“Ｈ”になると、Ｎチャネル型スピンＦＥＴの状態に応じて論理回路の出力信号が出力端に出力される。即ち、Ｎチャネル型スピンＦＥＴが高抵抗状態のときは、論理回路の出力信号の出力端への出力が禁止される。また、Ｎチャネル型スピンＦＥＴが低抵抗状態のときは、論理回路の出力信号の出力端への出力が許可される。
この動作タイミングでは、Ｐチャネル型ＦＥＴとＮチャネル型スピンＦＥＴとが同時にオンになることはなく、第一及び第二の電源電位間に流れる貫通電流が防止され、低消費電力化が実現される。
このように、第三の基本回路では、論理回路の出力信号の出力を許可／禁止する機能をＮチャネル型スピンＦＥＴに書き込むデータにより再構成可能で、しかも、通常動作時に貫通電流の発生がないリコンフィギャブルな論理回路を実現できる。
・ 第四の基本回路
第四の基本回路では、第三の基本回路のＮチャネル型スピンＦＥＴをＮチャネル型ＦＥＴと抵抗変化素子とからなる直列接続体に変更する。また、Ｐチャネル型ＦＥＴのゲート端及びＮチャネル型ＦＥＴのゲート端にクロック信号を入力する。
この場合、クロック信号が“Ｌ”になると出力端が充電され、クロック信号が“Ｈ”になると、抵抗変化素子の状態に応じて論理回路の出力信号が出力端に出力される。即ち、抵抗変化素子が高抵抗状態のときは、論理回路の出力信号の出力端への出力が禁止される。また、抵抗変化素子が低抵抗状態のときは、論理回路の出力信号の出力端への出力が許可される。
この動作タイミングでも、Ｐチャネル型ＦＥＴとＮチャネル型ＦＥＴとが同時にオンになることはなく、第一及び第二の電源電位間に流れる貫通電流が防止され、低消費電力化が実現される。
このように、第四の基本回路では、論理回路の出力信号の出力を許可／禁止する機能を抵抗変化素子に書き込むデータにより再構成可能で、しかも、通常動作時に貫通電流の発生がないリコンフィギャブルな論理回路を実現できる。
２． 実施形態
(1) 第一の実施形態
第一の実施形態は、第一の基本回路に関する。
図１は、第一の実施形態に係わる半導体集積回路を示している。
Ｎチャネル型スピンＦＥＴ ＳＮ１のゲート端には入力信号Ａが入力され、ソース端には第一の電源電位（例えば、接地電位）Ｖｓｓが印加され、ドレイン端には出力端Ｏが接続される。
Ｐチャネル型ＭＩＳＦＥＴ(Metal-Insulator-Semiconductor Field Effect Transistor) Ｐ１のゲート端にはクロック信号ＣＬが入力され、ソース端には第一の電源電位Ｖｓｓよりも高い第二の電源電位（例えば、プラスの電源電位）Ｖｄｄが印加され、ドレイン端には出力端Ｏが接続される。
制御回路１１は、クロック信号ＣＬ及び入力信号Ａを出力する。
ここで、制御回路１１は、次の動作タイミングでクロック信号ＣＬ及び入力信号Ａを出力するもの全て（例えば、前段の論理回路、転送ゲートなど）を含む。
制御回路１１は、クロック信号ＣＬを“Ｌ”にし、Ｐチャネル型ＭＩＳＦＥＴ Ｐ１をオンにして出力端Ｏの充電を開始した後に、クロック信号ＣＬを“Ｈ”にし、Ｐチャネル型ＭＩＳＦＥＴ Ｐ１をオフにして出力端Ｏの充電を終了し、入力信号ＡをＮチャネル型スピンＦＥＴ ＳＮ１のゲート端に与える。
出力端Ｏには、後段のインバータ１２の入力端が接続される。インバータ１２は、例えば、クロックドインバータである。
Ｎチャネル型スピンＦＥＴ ＳＮ１は、高抵抗状態及び低抵抗状態のうちの一つをとる磁気トンネル接合又は半導体-磁性体接合をソース端及びドレイン端間に有する。
磁気トンネル接合又は半導体-磁性体接合の高抵抗状態は、出力端Ｏの電位が入力信号Ａに依存せず常に後段のインバータ１２の回路閾値を超えた値となる抵抗値にする。即ち、磁気トンネル接合又は半導体-磁性体接合が高抵抗状態のときは、入力信号Ａの通過を禁止する。
磁気トンネル接合又は半導体-磁性体接合の低抵抗状態は、出力端Ｏの電位が入力信号Ａに依存して後段のインバータ１２の回路閾値を超えた値又は下回る値となる抵抗値にする。即ち、磁気トンネル接合又は半導体-磁性体接合が低抵抗状態のときは、入力信号Ａの通過を許可する。
図２は、磁気トンネル接合を有するスピンＦＥＴの例を示している。
同図（ａ）に示すスピンＦＥＴは、Ｐ型半導体基板１内にＮ型ソース／ドレイン拡散層２Ａ，２Ｂを有し、Ｎ型ソース／ドレイン拡散層２Ａ，２Ｂ間のチャネル領域上にゲート絶縁膜３を介してゲート電極（ゲート端Ｇ）４を有する。
また、Ｎ型ソース／ドレイン拡散層２Ａ，２Ｂ上には、それぞれ、トンネルバリア膜５Ａ，５Ｂを介して強磁性膜６Ａ，６Ｂが形成される。強磁性膜６Ａ，６Ｂは、ソース／ドレイン電極（ソース／ドレイン端）Ｓ／Ｄに接続される。
強磁性膜６Ａ，６Ｂのうちの一つは、磁化方向が固着される磁気固着層（ピンド層）となり、他の一つは、磁化方向が変化する磁気記録層（フリー層）となる。トンネルバリア膜５Ａ，５Ｂのうちの一つについては、省略してもよい。
また、トンネルバリア膜５Ａ，５Ｂの両方を省略することも可能で、その場合には、スピンＦＥＴは、半導体-磁性体接合を有することになる。
強磁性膜６Ａ，６Ｂの磁化方向については、強磁性膜６Ａ，６Ｂの膜面に水平な方向（面内磁化）であってもよいし、垂直な方向（垂直磁化）であってもよい。
このスピンＦＥＴの磁気トンネル接合の抵抗値は、強磁性膜６Ａ，６Ｂの相対的な磁化方向により決定される。
同図（ｂ）に示すスピンＦＥＴは、Ｐ型半導体基板１内にＮ型ソース／ドレイン拡散層２Ａ，２Ｂを有し、Ｎ型ソース／ドレイン拡散層２Ａ，２Ｂ間のチャネル領域上にゲート絶縁膜３を介してゲート電極（ゲート端Ｇ）４を有する。
また、Ｎ型ソース／ドレイン拡散層２Ｂ上には、強磁性膜６Ａ、トンネルバリア膜５及び強磁性膜６Ｂからなる積層膜が形成される。Ｎ型ソース／ドレイン拡散層２Ａ及び強磁性膜６Ｂは、ソース／ドレイン電極（ソース／ドレイン端）Ｓ／Ｄに接続される。
強磁性膜６Ａ，６Ｂのうちの一つは、磁化方向が固着される磁気固着層（ピンド層）となり、他の一つは、磁化方向が変化する磁気記録層（フリー層）となる。トンネルバリア膜５については、省略することも可能で、その場合には、スピンＦＥＴは、半導体-磁性体接合を有することになる。
強磁性膜６Ａ，６Ｂの磁化方向については、強磁性膜６Ａ，６Ｂの膜面に水平な方向（面内磁化）であってもよいし、垂直な方向（垂直磁化）であってもよい。
このスピンＦＥＴの磁気トンネル接合の抵抗値は、強磁性膜６Ａ，６Ｂの相対的な磁化方向により決定される。
同図（ｃ）に示すスピンＦＥＴは、同図（ａ）及び（ｂ）に示すスピンＦＥＴとは異なり、Ｎ型ソース／ドレイン拡散層を有しない。
Ｐ型半導体基板１の表面領域には凹部が形成され、その凹部内にトンネルバリア膜５Ａ，５Ｂ及び強磁性膜６Ａ，６Ｂが形成される。強磁性膜６Ａ，６Ｂ間のチャネル領域上にゲート絶縁膜３を介してゲート電極（ゲート端Ｇ）４が形成される。強磁性膜６Ａ，６Ｂは、ソース／ドレイン電極（ソース／ドレイン端）Ｓ／Ｄに接続される。
強磁性膜６Ａ，６Ｂのうちの一つは、磁化方向が固着される磁気固着層（ピンド層）となり、他の一つは、磁化方向が変化する磁気記録層（フリー層）となる。トンネルバリア膜５Ａ，５Ｂのうちの一つについては、省略してもよい。
また、トンネルバリア膜５Ａ，５Ｂの両方を省略することも可能で、その場合には、スピンＦＥＴは、半導体-磁性体接合を有することになる。
強磁性膜６Ａ，６Ｂの磁化方向については、強磁性膜６Ａ，６Ｂの膜面に水平な方向（面内磁化）であってもよいし、垂直な方向（垂直磁化）であってもよい。
このスピンＦＥＴの磁気トンネル接合の抵抗値は、強磁性膜６Ａ，６Ｂの相対的な磁化方向により決定される。
図３及び図４は、第一の実施形態の回路例を示している。
これら回路例は、図１のインバータ１２としてクロックドインバータを用いたものであり、制御回路については省略している。
クロックドインバータは、直列接続されるＰチャネル型ＭＩＳＦＥＴ Ｐ２，Ｐ３及びＮチャネル型ＭＩＳＦＥＴ Ｎ２，Ｎ３から構成される。
Ｐチャネル型ＭＩＳＦＥＴ Ｐ２及びＮチャネル型ＭＩＳＦＥＴ Ｎ２のゲート端（入力端）には、出力端Ｏが接続され、Ｖ１が入力される。クロック信号ＣＬは、Ｎチャネル型ＭＩＳＦＥＴ Ｎ３のゲート端に入力され、クロック信号ＣＬの反転信号ｂＣＬは、Ｐチャネル型ＭＩＳＦＥＴ Ｐ３のゲート端に入力される。
また、図４の回路例では、図３の回路例に対して、さらに、Ｎチャネル型スピンＦＥＴ ＳＮ１のソース端に、ゲート端にクロック信号ＣＬが入力されるＮチャネル型ＭＩＳＦＥＴ Ｎ１を有する。
図５は、図３及び図４の回路例において、Ｎチャネル型スピンＦＥＴ ＳＮ１が低抵抗状態にあるときの動作波形を示している。
クロック信号ＣＬが“Ｌ（＝０）”のとき、Ｐチャネル型ＭＩＳＦＥＴ Ｐ３及びＮチャネル型ＭＩＳＦＥＴ Ｎ３がオフであり、クロックドインバータは、非動作状態である。また、Ｐチャネル型ＭＩＳＦＥＴ Ｐ１がオンであり、出力端Ｏが充電され、Ｖ１は、“Ｈ（＝１）”になる。この時、入力信号Ａは、入力されていない状態（“Ｌ”）であり、また、図４の回路例では、Ｎチャネル型ＭＩＳＦＥＴ Ｎ１がオフであるため、貫通電流は発生しない。
クロック信号ＣＬが“Ｌ”から“Ｈ”に変化すると、Ｐチャネル型ＭＩＳＦＥＴ Ｐ１がオフになり、出力端Ｏの充電が終了すると共に、クロックドインバータが動作状態になる。また、図４の場合にはＮチャネル型ＭＩＳＦＥＴ Ｎ１がオンになる。このため、クロック信号ＣＬが“Ｈ”の状態で入力信号Ａを入力すると、入力信号Ａの値に応じてＶ１の値が決定される。
例えば、同図に示すように、入力信号Ａが“Ｈ”のときは、出力端Ｏの電荷がＮチャネル型スピンＦＥＴ ＳＮ１を経由して第一の電源電位Ｖｓｓに急速に放電されるため、Ｖ１は、“Ｈ”から“Ｌ”に変化する。これに対し、入力信号Ａが“Ｌ”のときは、Ｖ１は、“Ｈ”のままとなる。
このように、Ｎチャネル型スピンＦＥＴ ＳＮ１が低抵抗状態にある場合、入力信号Ａが“Ｈ”のときは、クロックドインバータの出力信号Ｚは、“Ｈ”になり、また、入力信号Ａが“Ｌ”のときは、クロックドインバータの出力信号Ｚは、“Ｌ”になる。
尚、クロック信号ＣＬが“Ｌ”のとき、クロックドインバータの出力信号Ｚは、Ｖ１の値に影響されず、直前のＣＬ＝“Ｈ”のときの状態を保持し続ける。
図６は、図３及び図４の回路例において、Ｎチャネル型スピンＦＥＴ ＳＮ１が高抵抗状態にあるときの動作波形を示している。
クロック信号ＣＬが“Ｌ（＝０）”のとき、Ｐチャネル型ＭＩＳＦＥＴ Ｐ３及びＮチャネル型ＭＩＳＦＥＴ Ｎ３がオフであり、クロックドインバータは、非動作状態である。また、Ｐチャネル型ＭＩＳＦＥＴ Ｐ１がオンであり、出力端Ｏが充電され、Ｖ１は、“Ｈ（＝１）”になる。この時、入力信号Ａは、入力されていない状態（“Ｌ”）であり、また、図４の回路例では、Ｎチャネル型ＭＩＳＦＥＴ Ｎ１がオフであるため、貫通電流は発生しない。
クロック信号ＣＬが“Ｌ”から“Ｈ”に変化すると、Ｐチャネル型ＭＩＳＦＥＴ Ｐ１がオフになり、出力端Ｏの充電が終了すると共に、クロックドインバータが動作状態になる。また、図４の場合にはＮチャネル型ＭＩＳＦＥＴ Ｎ１がオンになる。しかし、Ｎチャネル型スピンＦＥＴ ＳＮ１が高抵抗状態にあるときは、クロック信号ＣＬが“Ｈ”の状態で入力信号Ａが入力されても、入力信号Ａの値に応じてＶ１の値が変化することはない。
即ち、入力信号Ａが“Ｈ”のときは、Ｎチャネル型スピンＦＥＴ ＳＮ１がオンになるが、そのオン抵抗（ソース端とドレイン端との間の抵抗値）が非常に大きい。このため、出力端Ｏの電荷がＮチャネル型スピンＦＥＴ ＳＮ１を経由して第一の電源電位Ｖｓｓに放電される速度が遅くなる。そこで、Ｖ１の電位が後段のクロックドインバータの回路閾値を下回る前に、クロック信号ＣＬが“Ｈ”から“Ｌ”に戻るようにクロック信号ＣＬの周期を設定しておくことで、Ｖ１は、入力信号Ａに依存せずに“Ｈ”のままとなる。
このように、Ｎチャネル型スピンＦＥＴ ＳＮ１が高低抵抗状態にある場合には、クロックドインバータの出力信号Ｚは、常に“Ｌ”になり、入力信号Ａの通過が禁止される。
図３及び図４の回路例の真理値表を表１に示しておく。
Figure 0004516137
尚、入力信号Ａを入力するタイミングについて、例えば、図３に示す回路例では、Ｐチャネル型ＭＩＳＦＥＴ Ｐ１がオフの状態（充電が終了した状態）で入力信号ＡをＮチャネル型スピンＦＥＴ ＳＮ１のゲート端に与えることで、充電時に発生する貫通電流を防止することが可能になる。
また、例えば、図４に示す回路例では、Ｐチャネル型ＭＩＳＦＥＴ Ｐ１がオンのとき（充電時）は、常にＮチャネル型ＭＩＳＦＥＴ Ｎ１がオフになって貫通電流が防止されるため、入力信号Ａは、Ｐチャネル型ＭＩＳＦＥＴ Ｐ１をオンにして充電を開始した後にＮチャネル型スピンＦＥＴ ＳＮ１のゲート端に与えればよい。
以上、説明したように、第一の実施形態では、入力信号の通過を許可／禁止する機能をＮチャネル型スピンＦＥＴに書き込むデータにより再構成可能で、しかも、通常動作時に貫通電流の発生がないリコンフィギャブルな論理回路を実現できる。
また、Ｎチャネル型スピンＦＥＴの磁化状態は、電源を遮断した後にも不揮発に保持されるため、電源の再投入時にも同じ動作をさせることが可能である。
図７は、貫通電流の防止による低消費電力化の効果を示している。
従来のリコンフィギャブルな論理回路は、(a)及び(b)に示すように、論理を実現する過程において貫通電流が発生する。これに対し、本提案では、(c), (d) 及び (e)に示すように、プリチャージ期間と判定期間が存在し、判定期間では、プリチャージ時に出力ノードＶ１に充電した電荷が放電されるのみである。
このように、新たな構成のリコンフィギャブルな論理回路により、貫通電流の防止による低消費電力化を実現できる。
(2) 第二の実施形態
第二の実施形態は、第二の基本回路に関する。
第二の実施形態が第一の実施形態と大きく異なる点は、Ｎチャネル型スピンＦＥＴに代えて、Ｎチャネル型ＭＩＳＦＥＴと抵抗変化素子とからなる直列接続体を第一電源電位と出力端との間に接続したことにある。
図８及び図９は、第二の実施形態に係わる半導体集積回路を示している。
直列接続体１４は、Ｎチャネル型ＭＩＳＦＥＴ ＴＮ１と抵抗変化素子１３とから構成される。直列接続体１４の一端には、第一の電源電位（例えば、接地電位）Ｖｓｓが印加され、他端には出力端Ｏが接続される。
Ｎチャネル型ＭＩＳＦＥＴ ＴＮ１のゲート端には、入力信号Ａが入力される。
抵抗変化素子１３としては、磁気記録層と磁気固着層の相対的な磁化方向により抵抗値が変化する磁気抵抗効果素子、電圧の印加により抵抗値が変化する抵抗変化素子や、相変化により抵抗値が変化する相変化素子などを用いる。
磁気抵抗効果素子としては、例えば、ＴＭＲ(tunnel magneto-resistance)効果を利用するＴＭＲ素子がある。電圧の印加により抵抗値が変化する抵抗変化素子としては、Ａｇなどのイオンの移動によって抵抗値を変化させるものや、Ｃｒ２Ｏ３などの酸化物を用いるものなどがある。
相変化素子としては、例えば、結晶状態で低い抵抗値を有し、非晶質状態で高い抵抗値を有する相変化材料を用いて構成することができる。例えば、２元、３元又は４元相変化カルコゲン化物を用いることができ、具体的には、ゲルマニウム−アンチモン（Ｇｅ−Ｓｂ）、ゲルマニウム−アンチモン−テルル（Ｇｅ−Ｓｂ−Ｔｅ）、スズ−インジウム−アンチモン−テルル（Ｓｎ−Ｉｎ−Ｓｂ−Ｔｅ）などを挙げることができる。書き込み動作について説明すると、相変化メモリセルの相変化材料を非晶質状態とするためには、書き込みパルスを与えることにより、相変化材料を非晶質化温度で加熱し、急速に冷却して実質的に非晶質状態とする。一方、相変化材料を結晶状態とするためには、相変化材料の冷却速度が低くなるような書き込みパルスを与えて実質的に結晶状態とする。書き込みパルスの幅及び大きさは適宜選択される。
ＮチャネルＭＩＳＦＥＴ ＴＮ１と抵抗変化素子１３との位置関係については、図８に示すように、出力端Ｏ側にＮチャネルＭＩＳＦＥＴ ＴＮ１が配置されてもよいし、また、図９に示すように、出力端Ｏ側に抵抗変化素子１３が配置されてもよい。
Ｎチャネル型ＭＩＳＦＥＴ ＴＮ１の駆動力の観点からみれば、図９の例は、図８の例よりも好ましい。
Ｐチャネル型ＭＩＳＦＥＴ Ｐ１のゲート端にはクロック信号ＣＬが入力され、ソース端には第一の電源電位Ｖｓｓよりも高い第二の電源電位（例えば、プラスの電源電位）Ｖｄｄが印加され、ドレイン端には出力端Ｏが接続される。
制御回路１１は、クロック信号ＣＬ及び入力信号Ａを出力する。
ここで、制御回路１１は、第一の実施形態と同様に、次の動作タイミングでクロック信号ＣＬ及び入力信号Ａを出力するもの全て（例えば、前段の論理回路、転送ゲートなど）を含む。
制御回路１１は、クロック信号ＣＬを“Ｌ”にし、Ｐチャネル型ＭＩＳＦＥＴ Ｐ１をオンにして出力端Ｏの充電を開始した後に、クロック信号ＣＬを“Ｈ”にし、Ｐチャネル型ＭＩＳＦＥＴ Ｐ１をオフにして出力端Ｏの充電を終了し、入力信号ＡをＮチャネル型ＭＩＳＦＥＴ ＴＮ１のゲート端に与える。
出力端Ｏには、後段のインバータ１２の入力端が接続される。インバータ１２は、例えば、クロックドインバータである。
抵抗変化素子１３は、高抵抗状態及び低抵抗状態のうちの一つをとる。
高抵抗状態は、出力端Ｏの電位が入力信号Ａに依存せず常に後段のインバータ１２の回路閾値を超えた値となる抵抗値にする。即ち、高抵抗状態のときは、入力信号Ａの通過を禁止する。
低抵抗状態は、出力端Ｏの電位が入力信号Ａに依存して後段のインバータ１２の回路閾値を超えた値又は下回る値となる抵抗値にする。即ち、低抵抗状態のときは、入力信号Ａの通過を許可する。
図１０及び図１１は、第二の実施形態の回路例を示している。
これら回路例は、図９のインバータ１２としてクロックドインバータを用いたものであり、制御回路については省略している。
クロックドインバータは、直列接続されるＰチャネル型ＭＩＳＦＥＴ Ｐ２，Ｐ３及びＮチャネル型ＭＩＳＦＥＴ Ｎ２，Ｎ３から構成される。
Ｐチャネル型ＭＩＳＦＥＴ Ｐ２及びＮチャネル型ＭＩＳＦＥＴ Ｎ２のゲート端（入力端）には、出力端Ｏが接続され、Ｖ１が入力される。クロック信号ＣＬは、Ｎチャネル型ＭＩＳＦＥＴ Ｎ３のゲート端に入力され、クロック信号ＣＬの反転信号ｂＣＬは、Ｐチャネル型ＭＩＳＦＥＴ Ｐ３のゲート端に入力される。
また、図１１の回路例では、図１０の回路例に対して、さらに、Ｎチャネル型ＭＩＳＦＥＴ ＴＮ１のソース端に、ゲート端にクロック信号ＣＬが入力されるＮチャネル型ＭＩＳＦＥＴ Ｎ１を有する。
図１０及び図１１の回路例の動作タイミングについては、第一の実施形態（図５及び図６）と同じであるため、ここでは、その説明を省略する。
図１０及び図１１の回路例の真理値表を表２に示しておく。
Figure 0004516137
尚、入力信号Ａを入力するタイミングについて、例えば、図１０に示す回路例では、Ｐチャネル型ＭＩＳＦＥＴ Ｐ１がオフの状態（充電が終了した状態）で入力信号ＡをＮチャネル型ＭＩＳＦＥＴ ＴＮ１のゲート端に与えることで、充電時に発生する貫通電流を防止することが可能になる。
また、例えば、図１１に示す回路例では、Ｐチャネル型ＭＩＳＦＥＴ Ｐ１がオンのとき（充電時）は、常にＮチャネル型ＭＩＳＦＥＴ Ｎ１がオフになって貫通電流が防止されるため、入力信号Ａは、Ｐチャネル型ＭＩＳＦＥＴ Ｐ１をオンにして充電を開始した後にＮチャネル型ＭＩＳＦＥＴ ＴＮ１のゲート端に与えればよい。
以上、説明したように、第二の実施形態では、入力信号の通過を許可／禁止する機能を抵抗変化素子に書き込むデータにより再構成可能で、しかも、通常動作時に貫通電流の発生がないリコンフィギャブルな論理回路を実現できる。
また、抵抗変化素子の状態は、電源を遮断した後にも不揮発に保持されるため、電源の再投入時にも同じ動作をさせることが可能である。
(3) 第三の実施形態
第三の実施形態は、第三の基本回路に関する。
図１２は、第三の実施形態に係わる半導体集積回路を示している。
Ｎチャネル型スピンＦＥＴ ＳＮ１のゲート端にはクロック信号ＣＬが入力され、ソース端には第一の電源電位（例えば、接地電位）Ｖｓｓが印加される。
Ｐチャネル型ＭＩＳＦＥＴ Ｐ１のゲート端にはクロック信号ＣＬが入力され、ソース端には第一の電源電位Ｖｓｓよりも高い第二の電源電位（例えば、プラスの電源電位）Ｖｄｄが印加され、ドレイン端には出力端Ｏが接続される。
Ｎチャネル型スピンＦＥＴ ＳＮ１のドレイン端と出力端Ｏとの間には、論理回路１５が接続される。
出力端Ｏには、後段のインバータ１２の入力端が接続される。インバータ１２は、例えば、クロックドインバータである。
Ｎチャネル型スピンＦＥＴ ＳＮ１は、高抵抗状態及び低抵抗状態のうちの一つをとる磁気トンネル接合又は半導体-磁性体接合をソース端及びドレイン端間に有する。
磁気トンネル接合又は半導体-磁性体接合の高抵抗状態は、論理回路１５の出力信号が出力端Ｏに出力されない抵抗値にする。即ち、磁気トンネル接合又は半導体-磁性体接合が高抵抗状態のときは、論理回路１５の出力信号の出力を禁止する。
磁気トンネル接合又は半導体-磁性体接合の低抵抗状態は、論理回路１５の出力信号が出力端Ｏに出力される抵抗値にする。即ち、磁気トンネル接合又は半導体-磁性体接合が低抵抗状態のときは、論理回路１５の出力を許可する。
図１３は、図１２の半導体集積回路の変形例である。
この変形例では、第一の電源電位Ｖｓｓと出力端Ｏとの間に、三つのＮチャネル型スピンＦＥＴ ＳＮ１Ａ，ＳＮ１Ｂ，ＳＮ１Ｃを並列に接続する。これらＮチャネル型スピンＦＥＴ ＳＮ１Ａ，ＳＮ１Ｂ，ＳＮ１Ｃのゲート端には共通にクロック信号ＣＬが入力され、ソース端には第一の電源電位Ｖｓｓが印加される。
また、Ｎチャネル型スピンＦＥＴ ＳＮ１Ａと出力端Ｏとの間には、論理回路１５Ａが接続され、Ｎチャネル型スピンＦＥＴ ＳＮ１Ｂと出力端Ｏとの間には論理回路１５Ｂが接続され、Ｎチャネル型スピンＦＥＴ ＳＮ１Ｃと出力端Ｏとの間には論理回路１５Ｃが接続される。
この場合、Ｎチャネル型スピンＦＥＴ ＳＮ１Ａが低抵抗状態のときに論理回路１５Ａの出力信号が出力端Ｏに出力され、Ｎチャネル型スピンＦＥＴ ＳＮ１Ｂが低抵抗状態のときに論理回路１５Ｂの出力信号が出力端Ｏに出力され、Ｎチャネル型スピンＦＥＴ ＳＮ１Ｃが低抵抗状態のときに論理回路１５Ｃの出力信号が出力端Ｏに出力される。
従って、Ｎチャネル型スピンＦＥＴ ＳＮ１Ａ，ＳＮ１Ｂ，ＳＮ１Ｃのうちの一つを低抵抗状態とし、残りを高抵抗状態とすれば、低抵抗状態のＮチャネル型スピンＦＥＴに直列接続される論理回路の出力信号が選択的に出力される。
即ち、論理回路１５Ａ，１５Ｂ，１５Ｃの論理をそれぞれ異ならせておけば、三つの論理のうちの一つを選択して出力することができる。
尚、この変形例では、論理回路の数を三つとしているが、これに限られず、二つ以上であれば、異なる論理の切り替え、という機能を実現できる。
以上、説明したように、第三の実施形態では、論理回路の出力信号の出力を許可／禁止する機能をＮチャネル型スピンＦＥＴに書き込むデータにより再構成可能で、しかも、通常動作時に貫通電流の発生がないリコンフィギャブルな論理回路を実現できる。
また、Ｎチャネル型スピンＦＥＴの磁化状態は、電源を遮断した後にも不揮発に保持されるため、電源の再投入時にも同じ動作をさせることが可能である。
(4) 第四の実施形態
第四の実施形態は、第四の基本回路に関する。
第四の実施形態が第三の実施形態と大きく異なる点は、Ｎチャネル型スピンＦＥＴに代えて、Ｎチャネル型ＭＩＳＦＥＴと抵抗変化素子とからなる直列接続体を第一電源電位と出力端との間に接続したことにある。
図１４及び図１５は、第四の実施形態に係わる半導体集積回路を示している。
直列接続体１４は、Ｎチャネル型ＭＩＳＦＥＴ ＴＮ１と抵抗変化素子１３とから構成される。直列接続体１４の一端には、第一の電源電位（例えば、接地電位）Ｖｓｓが印加され、他端には出力端Ｏが接続される。
Ｎチャネル型ＭＩＳＦＥＴ ＴＮ１のゲート端にはクロック信号ＣＬが入力される。
抵抗変化素子１３としては、磁気記録層と磁気固着層の相対的な磁化方向により抵抗値が変化する磁気抵抗効果素子、電圧の印加により抵抗値が変化する抵抗変化素子や、相変化により抵抗値が変化する相変化素子などを用いる。
ＮチャネルＭＩＳＦＥＴ ＴＮ１と抵抗変化素子１３との位置関係については、図１４に示すように、出力端Ｏ側にＮチャネルＭＩＳＦＥＴ ＴＮ１が配置されてもよいし、また、図１５に示すように、出力端Ｏ側に抵抗変化素子１３が配置されてもよい。
Ｎチャネル型ＭＩＳＦＥＴ ＴＮ１の駆動力の観点からみれば、図１５の例は、図１４の例よりも好ましい。
Ｐチャネル型ＭＩＳＦＥＴ Ｐ１のゲート端にはクロック信号ＣＬが入力され、ソース端には第一の電源電位Ｖｓｓよりも高い第二の電源電位（例えば、プラスの電源電位）Ｖｄｄが印加され、ドレイン端には出力端Ｏが接続される。
出力端Ｏには、後段のインバータ１２の入力端が接続される。インバータ１２は、例えば、クロックドインバータである。
抵抗変化素子１３は、高抵抗状態及び低抵抗状態のうちの一つをとる。
高抵抗状態は、論理回路１５の出力信号が出力端Ｏに出力されない抵抗値にする。即ち、高抵抗状態のときは、論理回路１５の出力信号の出力を禁止する。
低抵抗状態は、論理回路１５の出力信号が出力端Ｏに出力される抵抗値にする。即ち、低抵抗状態のときは、論理回路１５の出力信号の出力を許可する。
図１６及び図１７は、図１４及び図１５の半導体集積回路の変形例である。
この変形例では、第一の電源電位Ｖｓｓと出力端Ｏとの間に、三つの直列接続体１４Ａ，１４Ｂ，１４Ｃを並列に接続する。これら直列接続体１４Ａ，１４Ｂ，１４Ｃ内のＮチャネル型ＭＩＳＦＥＴ ＴＮ１Ａ，ＴＮ１Ｂ，ＴＮ１Ｃのゲート端には共通にクロック信号ＣＬが入力され、ソース端には第一の電源電位Ｖｓｓが印加される。
また、直列接続体１４Ａと出力端Ｏとの間には、論理回路１５Ａが接続され、直列接続体１４Ｂと出力端Ｏとの間には論理回路１５Ｂが接続され、直列接続体１４Ｃと出力端Ｏとの間には論理回路１５Ｃが接続される。
この場合、抵抗変化素子１３Ａが低抵抗状態のときに論理回路１５Ａの出力信号が出力端Ｏに出力され、抵抗変化素子１３Ｂが低抵抗状態のときに論理回路１５Ｂの出力信号が出力端Ｏに出力され、抵抗変化素子１３Ｃが低抵抗状態のときに論理回路１５Ｃの出力信号が出力端Ｏに出力される。
従って、抵抗変化素子１３Ａ，１３Ｂ，１３Ｃのうちの一つを低抵抗状態とし、残りを高抵抗状態とすれば、低抵抗状態の抵抗変化素子に直列接続される論理回路の出力信号が選択的に出力される。
即ち、論理回路１５Ａ，１５Ｂ，１５Ｃの論理をそれぞれ異ならせておけば、三つの論理のうちの一つを選択して出力することができる。
尚、この変形例でも、論理回路の数を三つとしているが、これに限られず、二つ以上であれば、異なる論理の切り替え、という機能を実現できる。
以上、説明したように、第四の実施形態では、論理回路の出力信号の出力を許可／禁止する機能を抵抗変化素子に書き込むデータにより再構成可能で、しかも、通常動作時に貫通電流の発生がないリコンフィギャブルな論理回路を実現できる。
また、抵抗変化素子の状態は、電源を遮断した後にも不揮発に保持されるため、電源の再投入時にも同じ動作をさせることが可能である。
(5) その他
第一乃至第四の実施の形態において、ＭＩＳＦＥＴは、ＭＥＳＦＥＴ (Metal-Semiconductor Field Effect Transistor)、ＪＦＥＴ(Junction Field Effect Transistor)に変更することも可能である。
３． 応用例
本発明によれば、上述の第一乃至第四の基本回路を応用することで、様々なリコンフィギャブルな論理回路を実現できる。
以下では、その代表例について説明する。
(1) マルチプレクサ及びオア回路
図１８は、マルチプレクサ及びオア回路を再構成可能な論理回路を示している。
この論理回路は、第一の実施形態（図１）の回路の応用例であり、その特徴は、第一の電源電位Ｖｓｓと出力端Ｏとの間に、複数のＮチャネル型スピンＦＥＴ ＳＮ１Ａ，ＳＮ１Ｂ，…ＳＮ１Ｃを並列接続した点にある。
Ｎチャネル型スピンＦＥＴ ＳＮ１Ａ，ＳＮ１Ｂ，…ＳＮ１Ｃのゲート端には、それぞれ入力信号Ａ，Ｂ，…Ｃが入力される。
図１９は、図１８の論理回路の具体例である。
Ｎチャネル型スピンＦＥＴの数は三つとし、後段のインバータとしてクロックドインバータを用いる。
図１９の論理回路の真理値表を表３に示しておく。
Figure 0004516137
Ｎチャネル型スピンＦＥＴ ＳＮ１Ａ，ＳＮ１Ｂ，ＳＮ１Ｃは、アンチパラレル（高抵抗状態）及びパラレル（低抵抗状態）のうちの一つをとるものとする。
Ｎチャネル型スピンＦＥＴ ＳＮ１Ａ，ＳＮ１Ｂ，ＳＮ１Ｃのうちの一つがパラレル状態で、残りの二つがアンチパラレル状態の場合、クロック信号ＣＬが“Ｈ（＝１）”のときに、パラレル状態のスピンＦＥＴに入力される入力信号が出力信号Ｚとして表れる。
例えば、Ｎチャネル型スピンＦＥＴ ＳＮ１がパラレル状態で、Ｎチャネル型スピンＦＥＴ ＳＮ２，ＳＮ３がアンチパラレル状態の場合、クロックドインバータの出力信号Ｚには入力信号Ａが表れる。また、Ｎチャネル型スピンＦＥＴ ＳＮ２がパラレル状態で、Ｎチャネル型スピンＦＥＴ ＳＮ１，ＳＮ３がアンチパラレル状態の場合、クロックドインバータの出力信号Ｚには入力信号Ｂが表れる。
このように、図１９の論理回路は、マルチプレクサとして機能する。
Ｎチャネル型スピンＦＥＴ ＳＮ１Ａ，ＳＮ１Ｂ，ＳＮ１Ｃのうちの少なくとも二つがパラレル状態の場合、クロック信号ＣＬが“Ｈ（＝１）”のときに、パラレル状態のスピンＦＥＴに入力される少なくとも二つの入力信号のオアが出力信号Ｚとして表れる。
例えば、Ｎチャネル型スピンＦＥＴ ＳＮ１，ＳＮ２がパラレル状態で、Ｎチャネル型スピンＦＥＴ ＳＮ３がアンチパラレル状態の場合、入力信号Ａ，Ｂの少なくとも１つが“Ｈ”であれば、出力端Ｏの電荷は第一の電源電位Ｖｓｓに引き抜かれ、クロックドインバータの出力信号Ｚは、“Ｈ”になる。即ち、クロックドインバータの出力信号Ｚは、入力信号Ａ，Ｂのオア（Ａ＋Ｂ）になる。
また、Ｎチャネル型スピンＦＥＴ ＳＮ１，ＳＮ２，ＳＮ３の全てがパラレル状態の場合、入力信号Ａ，Ｂ，Ｃの少なくとも１つが“Ｈ”であれば、出力端Ｏの電荷は第一の電源電位Ｖｓｓに引き抜かれ、クロックドインバータの出力信号Ｚは、“Ｈ”になる。即ち、クロックドインバータの出力信号Ｚは、入力信号Ａ，Ｂ，Ｃのオア（Ａ＋Ｂ＋Ｃ）になる。
このように、図１９の論理回路は、オア回路として機能する。
(2) アンド回路及びオア回路
図２０は、アンド回路及びオア回路を再構成可能な論理回路を示している。
この論理回路は、第一の実施形態（図１）の回路の応用例であり、その特徴は、第一の電源電位Ｖｓｓと出力端Ｏとの間に、複数（本例では三つ）のＮチャネル型スピンＦＥＴ ＳＮ１−１，ＳＮ１−２，ＳＮ１−３を並列接続した点にある。また、Ｎチャネル型スピンＦＥＴ ＳＮ１−１に直列にＮチャネル型ＭＩＳＦＥＴ Ｎ１−１を接続する。
Ｎチャネル型スピンＦＥＴ ＳＮ１−１，ＳＮ１−３のゲート端には入力信号Ａが入力され、Ｎチャネル型スピンＦＥＴ ＳＮ１−２及びＮチャネル型ＭＩＳＦＥＴ Ｎ１−１のゲート端には入力信号Ｂが入力される。
図２０の論理回路の真理値表を表４に示しておく。
Figure 0004516137
Ｎチャネル型スピンＦＥＴ ＳＮ１−１，ＳＮ１−２，ＳＮ１−３は、アンチパラレル（高抵抗状態）及びパラレル（低抵抗状態）のうちの一つをとるものとする。
Ｎチャネル型スピンＦＥＴ ＳＮ１−１がパラレル状態で、Ｎチャネル型スピンＦＥＴ ＳＮ１−２，ＳＮ１−３がアンチパラレル状態の場合、クロック信号ＣＬが“Ｈ（＝１）”のときに、入力信号Ａ，Ｂの両方が“Ｈ”であれば、出力端Ｏの電荷は第一の電源電位Ｖｓｓに引き抜かれ、インバータの出力信号Ｚは、“Ｈ”になる。即ち、インバータの出力信号Ｚは、入力信号Ａ，Ｂのアンド（Ａ・Ｂ）になる。
また、Ｎチャネル型スピンＦＥＴ ＳＮ１−１がアンチパラレル状態で、Ｎチャネル型スピンＦＥＴ ＳＮ１−２，ＳＮ１−３がパラレル状態の場合、クロック信号ＣＬが“Ｈ（＝１）”のときに、入力信号Ａ，Ｂの少なくとも一つが“Ｈ”であれば、出力端Ｏの電荷は第一の電源電位Ｖｓｓに引き抜かれ、インバータの出力信号Ｚは、“Ｈ”になる。即ち、インバータの出力信号Ｚは、入力信号Ａ，Ｂのオア（Ａ＋Ｂ）になる。
このように、図２０の論理回路は、アンド回路又はオア回路として機能する。
尚、ここでは、Ｎチャネル型スピンＦＥＴ ＳＮ１−１に直列にＮチャネル型ＭＩＳＦＥＴ Ｎ１−１を接続したが、このＮチャネル型ＭＩＳＦＥＴ Ｎ１−１をスピンＦＥＴに変更してもよい。この場合、このスピンＦＥＴの状態は、Ｎチャネル型スピンＦＥＴ ＳＮ１−１と同じ状態にする。
(3) バッファ及びインバータ
図２１は、バッファ及びインバータを再構成可能な論理回路を示している。
この論理回路は、第一の実施形態（図１）の回路の応用例であり、その特徴は、第一の電源電位Ｖｓｓと出力端Ｏとの間に、二つのＮチャネル型スピンＦＥＴ ＳＮ１，ＳＮ２を並列接続した点にある。
Ｎチャネル型スピンＦＥＴ ＳＮ１のゲート端には入力信号Ａが入力され、Ｎチャネル型スピンＦＥＴ ＳＮ２のゲート端には入力信号Ａの反転信号ｂＡが入力される。入力信号Ａの反転信号ｂＡは、Ｐチャネル型ＭＩＳＦＥＴ Ｐ４及びＮチャネル型ＭＩＳＦＥＴ Ｎ４からなるインバータにより生成される。
図２１の論理回路の真理値表を表５に示しておく。
Figure 0004516137
Ｎチャネル型スピンＦＥＴ ＳＮ１，ＳＮ２は、アンチパラレル（高抵抗状態）及びパラレル（低抵抗状態）のうちの一つをとるものとする。
Ｎチャネル型スピンＦＥＴ ＳＮ１がパラレル状態で、Ｎチャネル型スピンＦＥＴ ＳＮ２がアンチパラレル状態の場合、クロック信号ＣＬが“Ｈ（＝１）”のときに、入力信号Ａが後段のインバータの出力信号Ｚとして得られる。
例えば、入力信号Ａが“Ｈ”であれば、Ｎチャネル型スピンＦＥＴ ＳＮ１がオンになり、出力端Ｏの電荷が第一の電源電位Ｖｓｓに引き抜かれるため、後段のインバータの出力信号Ｚは、“Ｈ”になる。
また、入力信号Ａが“Ｌ”であれば、Ｎチャネル型スピンＦＥＴ ＳＮ１がオフになるため、後段のインバータの出力信号Ｚは、“Ｌ”になる。この時、Ｎチャネル型スピンＦＥＴ ＳＮ２がオンになるが、Ｎチャネル型スピンＦＥＴ ＳＮ２は、アンチパラレル状態にあり、そのオン抵抗が非常に大きいため、出力端Ｏの電荷が第一の電源電位Ｖｓｓに引き抜かれることはない。
このように、この論理回路は、バッファとして機能する。
また、Ｎチャネル型スピンＦＥＴ ＳＮ１がアンチパラレル状態で、Ｎチャネル型スピンＦＥＴ ＳＮ２がパラレル状態の場合、クロック信号ＣＬが“Ｈ（＝１）”のときに、入力信号Ａの反転信号ｂＡが後段のインバータの出力信号Ｚとして得られる。
例えば、入力信号Ａが“Ｈ”であれば、Ｎチャネル型スピンＦＥＴ ＳＮ２がオフになるため、後段のインバータの出力信号Ｚは、“Ｌ”になる。この時、Ｎチャネル型スピンＦＥＴ ＳＮ１がオンになるが、Ｎチャネル型スピンＦＥＴ ＳＮ１は、アンチパラレル状態にあり、そのオン抵抗が非常に大きいため、出力端Ｏの電荷が第一の電源電位Ｖｓｓに引き抜かれることはない。
また、入力信号Ａが“Ｌ”であれば、Ｎチャネル型スピンＦＥＴ ＳＮ２がオンになり、出力端Ｏの電荷が第一の電源電位Ｖｓｓに引き抜かれるため、後段のインバータの出力信号Ｚは、“Ｈ”になる。
このように、この論理回路は、インバータとして機能する。
(4) 複合論理回路
図２２は、三種類以上の論理を再構成可能な論理回路を示している。
この論理回路は、第一の実施形態（図１）の回路の応用例であり、その特徴は、第一の電源電位Ｖｓｓと出力端Ｏとの間に、三つのＮチャネル型スピンＦＥＴ ＳＮ１−１，ＳＮ１−２，ＳＮ１−３を並列接続した点にある。また、Ｎチャネル型スピンＦＥＴ ＳＮ１−１に直列にＮチャネル型ＭＩＳＦＥＴ Ｎ１−１を接続する。
Ｎチャネル型スピンＦＥＴ ＳＮ１−１のゲート端には入力信号Ａが入力され、Ｎチャネル型スピンＦＥＴ ＳＮ１−２及びＮチャネル型ＭＩＳＦＥＴ Ｎ１−１のゲート端には入力信号Ｂが入力され、Ｎチャネル型スピンＦＥＴ ＳＮ１−３のゲート端には入力信号Ｃが入力される。
図２２の論理回路の真理値表を表６に示しておく。
Figure 0004516137
Ｎチャネル型スピンＦＥＴ ＳＮ１−１，ＳＮ１−２，ＳＮ１−３は、アンチパラレル（高抵抗状態）及びパラレル（低抵抗状態）のうちの一つをとるものとする。
Ｎチャネル型スピンＦＥＴ ＳＮ１−１がパラレル状態で、Ｎチャネル型スピンＦＥＴ ＳＮ１−２，ＳＮ１−３がアンチパラレル状態の場合、クロック信号ＣＬが“Ｈ（＝１）”のときに、入力信号Ａ，Ｂの両方が“Ｈ”であれば、Ｎチャネル型スピンＦＥＴ ＳＮ１−１及びＮチャネル型ＭＩＳＦＥＴ Ｎ１−１が共にオンになる。
従って、出力端Ｏの電荷は第一の電源電位Ｖｓｓに引き抜かれ、インバータの出力信号Ｚは、“Ｈ”になる。即ち、インバータの出力信号Ｚは、入力信号Ａ，Ｂのアンド（Ａ・Ｂ）になる。
Ｎチャネル型スピンＦＥＴ ＳＮ１−２がパラレル状態で、Ｎチャネル型スピンＦＥＴ ＳＮ１−３がアンチパラレル状態の場合、クロック信号ＣＬが“Ｈ（＝１）”のときに、インバータの出力信号Ｚは入力信号Ｂになる。この時、Ｎチャネル型スピンＦＥＴ ＳＮ１−１の状態は、パラレル及びアンチパラレルのどちらの状態であってもよい。
Ｎチャネル型スピンＦＥＴ ＳＮ１−１，ＳＮ１−２がアンチパラレル状態で、Ｎチャネル型スピンＦＥＴ ＳＮ１−３がパラレル状態の場合、クロック信号ＣＬが“Ｈ（＝１）”のときに、インバータの出力信号Ｚは入力信号Ｃになる。
Ｎチャネル型スピンＦＥＴ ＳＮ１−１，ＳＮ１−３がパラレル状態で、Ｎチャネル型スピンＦＥＴ ＳＮ１−２がアンチパラレル状態の場合、クロック信号ＣＬが“Ｈ（＝１）”のときに、インバータの出力信号Ｚは入力信号Ａ・Ｂ＋Ｃになる。
また、Ｎチャネル型スピンＦＥＴ ＳＮ１−２，ＳＮ１−３がパラレル状態の場合、クロック信号ＣＬが“Ｈ（＝１）”のときに、入力信号Ｂ，Ｃの少なくとも一つが“Ｈ”であれば、出力端Ｏの電荷は第一の電源電位Ｖｓｓに引き抜かれ、インバータの出力信号Ｚは“Ｈ”になる。即ち、インバータの出力信号Ｚは、入力信号Ｂ，Ｃのオア（Ｂ＋Ｃ）になる。この時、Ｎチャネル型スピンＦＥＴ ＳＮ１−１の状態は、パラレル及びアンチパラレルのどちらの状態であってもよい。
このように、図２２の論理回路は、三つ以上の論理を実現できる。
尚、ここでは、Ｎチャネル型スピンＦＥＴ ＳＮ１−１に直列にＮチャネル型ＭＩＳＦＥＴ Ｎ１−１を接続したが、このＮチャネル型ＭＩＳＦＥＴ Ｎ１−１をスピンＦＥＴに変更してもよい。この場合、このスピンＦＥＴの状態は、Ｎチャネル型スピンＦＥＴ ＳＮ１−１と同じ状態にする。
(5) 書き込み回路
スピンＦＥＴ及び抵抗変化素子に対してデータを書き込むための書き込み回路の例について説明する。書き込みは、例えば、スピンＦＥＴ及び抵抗変化素子に対して、書き込み電流を流すことにより、又は、電圧を印加することにより行う。この場合、書き込みデータの値は、書き込み電流又は電圧の向きにより制御する。
図２３は、書き込み回路の例を示している。
書き込み回路を付加する対象は、図１の論理回路とする。
Ｎチャネル型スピンＦＥＴ ＳＮ１のドレイン側にドライバ／シンカーＤＳ・１を接続し、ソース側にドライバ／シンカーＤＳ・２を接続する。
ドライバ／シンカーＤＳ・１は、第一の電源電位Ｖｓｓと第二の電源電位Ｖｄｄとの間に直列接続されたＰチャネル型ＭＩＳＦＥＴ Ｐ５及びＮチャネル型ＭＩＳＦＥＴ Ｎ５から構成される。
ドライバ／シンカーＤＳ・２は、第一の電源電位Ｖｓｓと第二の電源電位Ｖｄｄとの間に直列接続されたＰチャネル型ＭＩＳＦＥＴ Ｐ６及びＮチャネル型ＭＩＳＦＥＴ Ｎ６から構成される。
Ｎチャネル型スピンＦＥＴ ＳＮ１を高抵抗状態にするには、例えば、Ｐチャネル型ＭＩＳＦＥＴ Ｐ５及びＮチャネル型ＭＩＳＦＥＴ Ｎ６をオンにして、ドライバ／シンカーＤＳ・１からドライバ／シンカーＤＳ・２へ書き込み電流を流す。
また、Ｎチャネル型スピンＦＥＴ ＳＮ１を低抵抗状態にするには、例えば、Ｐチャネル型ＭＩＳＦＥＴ Ｐ６及びＮチャネル型ＭＩＳＦＥＴ Ｎ５をオンにして、ドライバ／シンカーＤＳ・２からドライバ／シンカーＤＳ・１へ書き込み電流を流す。
このようにして、Ｎチャネル型スピンＦＥＴ ＳＮ１の磁気トンネル接合又は半導体-磁性体接合の抵抗値を変化させる。
尚、書き込み時には、クロック信号ＣＬを“Ｈ（＝１）”に設定する。また、通常動作時には、入力信号Ｂ，Ｄを“Ｈ”にし、入力信号Ｃ，Ｅを“Ｌ”にし、ドライバ／シンカーＤＳ・１，ＤＳ・２を非動作状態にする。
(6) スイッチングボックス
図２４は、スピンＦＥＴにより構成したスイッチングボックスの回路例を示している。
本回路においては、各入出力ノードに付与されたＩ/Ｏ部１，２，３，４と、スピンＦＥＴ ＳＭ１〜ＳＭ６からなるパストランジスタによって構成される。
Ｉ／Ｏ部１，２，３，４の回路構成は、全て同じであり、代表例として、Ｉ／Ｏ部１内の回路構成のみを図示する。
本回路の動作を以下に説明する。
まず、信号の伝達を行う２つのノード間に接続されているスピンＦＥＴのみをパラレル状態にしておき、他のスピンＦＥＴをアンチパラレル状態にしておく。
例えば、ノードＮ１とノードＮ２との間で信号の伝達を行う場合には、スピンＦＥＴ ＳＭ１のみをパラレル状態にしておき、他のスピンＦＥＴ ＳＭ２〜ＳＭ６をアンチパラレル状態にしておく。
また、Ｉ／Ｏ部内のSRAMのデータに基づいて、選択された２つのノードの一方を入力ノードとし、他方を出力ノードとする。
例えば、ノードＮ１を出力ノードとする場合には、SRAMの出力信号により、Ｉ／Ｏ部１内のトランジスタＴｒ３をオフにし、トランジスタＴｒ４をオンにする。この場合、直列接続されたインバータＩ１及びクロックドインバータＣＩ１の経路が有効となる。逆に、ノードＮ１を入力ノードとする場合には、SRAMの出力信号により、Ｉ／Ｏ部１内のトランジスタＴｒ３をオンにし、トランジスタＴｒ４をオフにする。この場合、直列接続されたトランジスタＴｒ２，Ｔｒ３の経路が有効になる。
次に、充電を行うサイクルでは、各ノードに配置されたトランジスタＴｒ１をオンにした後にオフにすることで、トランジスタＴｒ１に接続されているクロックドインバータＣＩ１の入力部に電荷を蓄える。この後、トランジスタＴｒ２及びスピンＦＥＴ ＳＭ１〜ＳＭ６のゲートに供給されるイネーブル信号Enable2(Clock)を“Ｈ（＝１）”にする。
ここで、２つのノードＮ１，Ｎ２の間で信号のやりとりを行う場合において、ノードＮ１を入力ノードにし、ノードＮ２を出力ノードにするときは、Ｉ／Ｏ部１内のトランジスタＴｒ２，Ｔｒ３がオンになる。
この場合、ノードＮ１からの入力信号が“Ｌ（＝０）”であると、Ｉ／Ｏ部１，２内のクロックドインバータＣＩ１の入力部に蓄積されていた電荷は、Ｉ／Ｏ部１内のトランジスタＴｒ２，Ｔｒ３を介してノードＮ１に放電される。
従って、Ｉ／Ｏ部２内のクロックドインバータの入力部のレベルは“Ｌ”になり、ノードＮ２には、“Ｌ”が出力される。
逆に、ノードＮ１からの入力信号が“Ｈ”であると、Ｉ／Ｏ部１，２内のクロックドインバータＣＩ１の入力部に蓄積されていた電荷は、保持される。
従って、Ｉ／Ｏ部２内のクロックドインバータの入力部のレベルは“Ｈ”になり、ノードＮ２には、“Ｈ”が出力される。
また、ノードＮ１を出力ノードにする場合、イネーブル信号Enable3(Output)を与えれば、これに同期してノードＮ１に出力信号が得られる。
尚、イネーブル信号Enable0(Refresh)は、SRAMに記憶されたデータをリフレッシュするためのものである。
以上の操作により、任意の２つのノード間で信号を伝達することが可能になる。
(7) 充電期間制御型リコンフィギャブル論理回路
いままで説明してきた全ての実施形態は、出力端を予め充電しておき、その後、出力端の電荷の放電期間を制御することにより、Ｎチャネル型スピンＦＥＴ又は抵抗変化素子の状態に応じて複数の論理を実現する、いわゆる放電期間制御型リコンフィギャブル論理回路であった。
本発明の応用例として、出力端を予め放電しておき、その後、出力端の電荷の充電期間を制御することにより、Ｐチャネル型スピンＦＥＴ又は抵抗変化素子の状態に応じて複数の論理を実現する、いわゆる充電期間制御型リコンフィギャブル論理回路（以下、充電期間制御型論理回路）を実現することも可能である。
この場合、出力端の放電を終了してから再び出力端の放電を開始するまでの期間は、磁気トンネル接合又は半導体-磁性体接合が高抵抗状態のときに出力端の電位が入力信号に依存せず常に後段回路（例えば、インバータ、バッファなどの論理回路）の回路閾値を超えた値になる期間に設定される。
また、出力端の放電を終了してから再び出力端の放電を開始するまでの期間は、磁気トンネル接合又は半導体-磁性体接合が低抵抗状態のときに出力端の電位が入力信号に依存して後段回路（例えば、インバータ、バッファなどの論理回路）の回路閾値を超えた値又は下回る値になる期間に設定される。
以下では、その代表例について説明する。
図２５は、充電期間制御型論理回路の第一例を示している。
この例は、図１の第一の実施形態に対応する。
Ｐチャネル型スピンＦＥＴ ＳＰ１のゲート端には入力信号Ａが入力され、ソース端には第一の電源電位（例えば、プラスの電源電位）Ｖｄｄが印加され、ドレイン端には出力端Ｏが接続される。
Ｎチャネル型ＭＩＳＦＥＴ Ｎ１のゲート端にはクロック信号ＣＬが入力され、ソース端には第一の電源電位Ｖｄｄよりも低い第二の電源電位（例えば、接地電位）Ｖｓｓが印加され、ドレイン端には出力端Ｏが接続される。
制御回路１１は、クロック信号ＣＬ及び入力信号Ａを出力する。
ここで、制御回路１１は、次の動作タイミングでクロック信号ＣＬ及び入力信号Ａを出力するもの全て（例えば、前段の論理回路、転送ゲートなど）を含む。
制御回路１１は、クロック信号ＣＬを“Ｈ”にし、Ｎチャネル型ＭＩＳＦＥＴ Ｎ１をオンにして出力端Ｏの放電を開始した後に、クロック信号ＣＬを“Ｌ”にし、Ｎチャネル型ＭＩＳＦＥＴ Ｎ１をオフにして出力端Ｏの放電を終了し、入力信号ＡをＰチャネル型スピンＦＥＴ ＳＰ１のゲート端に与える。
出力端Ｏには、後段のインバータ１２の入力端が接続される。インバータ１２は、例えば、クロックドインバータである。
Ｐチャネル型スピンＦＥＴ ＳＰ１は、高抵抗状態及び低抵抗状態のうちの一つをとる磁気トンネル接合又は半導体-磁性体接合をソース端及びドレイン端間に有する。
磁気トンネル接合又は半導体-磁性体接合の高抵抗状態は、出力端Ｏの電位が入力信号Ａに依存せず常に後段のインバータ１２の回路閾値を下回る値となる抵抗値にする。即ち、磁気トンネル接合又は半導体-磁性体接合が高抵抗状態のときは、入力信号Ａの通過を禁止する。
磁気トンネル接合又は半導体-磁性体接合の低抵抗状態は、出力端Ｏの電位が入力信号Ａに依存して後段のインバータ１２の回路閾値を超えた値又は下回る値となる抵抗値にする。即ち、磁気トンネル接合又は半導体-磁性体接合が低抵抗状態のときは、入力信号Ａの通過を許可する。
尚、Ｐチャネル型スピンＦＥＴ ＳＰ１のデバイス構造については、図２に開示されたものを採用することができる。但し、図２に示すスピンＦＥＴは、Ｎチャネル型であるため、これを本例に適用する場合には、半導体基板１をＮ型とし、ソース／ドレイン拡散層２Ａ，２ＢをＰ型とする必要がある。
図２６は、図２５の回路例において、Ｐチャネル型スピンＦＥＴ ＳＰ１が低抵抗状態にあるときの動作波形を示している。
但し、この動作波形を得るに当っては、貫通電流を防止するため、図２５の回路例に、さらに、クロック信号ＣＬがゲート端に入力され、第一の電源電位ＶｄｄとＰチャネル型スピンＦＥＴ ＳＰ１との間に接続されるＰチャネル型ＭＩＳＦＥＴを付加する。
クロック信号ＣＬが“Ｈ（＝１）”のとき、Ｎチャネル型ＭＩＳＦＥＴ Ｎ１がオンであり、出力端Ｏが放電され、Ｖ１は、“Ｌ（＝０）”になる。この時、入力信号Ａは、入力されていない状態（“Ｈ”）である。
クロック信号ＣＬが“Ｈ”から“Ｌ”に変化すると、Ｎチャネル型ＭＩＳＦＥＴ Ｎ１がオフになり、出力端Ｏの放電が終了する。このため、クロック信号ＣＬが“Ｌ”の状態で入力信号Ａを入力すると、入力信号Ａの値に応じてＶ１の値が決定される。
例えば、同図に示すように、入力信号Ａが“Ｌ”のときは、第一の電源電位ＶｄｄからＰチャネル型スピンＦＥＴ ＳＰ１を経由して出力端Ｏに電荷が急速に充電されるため、Ｖ１は、“Ｌ”から“Ｈ”に変化する。これに対し、入力信号Ａが“Ｈ”のときは、Ｖ１は、“Ｌ”のままとなる。
このように、Ｐチャネル型スピンＦＥＴ ＳＰ１が低抵抗状態にある場合、入力信号Ａが“Ｌ”のときは、インバータ１２の出力信号Ｚは、“Ｌ”になり、また、入力信号Ａが“Ｈ”のときは、インバータ１２の出力信号Ｚは、“Ｈ”になる。
図２７は、図２５の回路例において、Ｐチャネル型スピンＦＥＴ ＳＰ１が高抵抗状態にあるときの動作波形を示している。
但し、この動作波形を得るに当っては、貫通電流を防止するため、図２５の回路例に、さらに、クロック信号ＣＬがゲート端に入力され、第一の電源電位ＶｄｄとＰチャネル型スピンＦＥＴ ＳＰ１との間に接続されるＰチャネル型ＭＩＳＦＥＴを付加する。
クロック信号ＣＬが“Ｈ（＝１）”のとき、Ｎチャネル型ＭＩＳＦＥＴ Ｎ１がオンであり、出力端Ｏが放電され、Ｖ１は、“Ｌ（＝０）”になる。この時、入力信号Ａは、入力されていない状態（“Ｈ”）である。
クロック信号ＣＬが“Ｈ”から“Ｌ”に変化すると、Ｎチャネル型ＭＩＳＦＥＴ Ｎ１がオフになり、出力端Ｏの放電が終了する。また、Ｐチャネル型スピンＦＥＴ ＳＰ１が高抵抗状態にあるときは、クロック信号ＣＬが“Ｌ”の状態で入力信号Ａが入力されても、入力信号Ａの値に応じてＶ１の値が変化することはない。
即ち、入力信号Ａが“Ｌ”のときは、Ｐチャネル型スピンＦＥＴ ＳＰ１がオンになるが、そのオン抵抗（ソース端とドレイン端との間の抵抗値）が非常に大きい。このため、第一の電源電位ＶｄｄからＰチャネル型スピンＦＥＴ ＳＰ１を経由して出力端Ｏに電荷が充電される速度が遅くなる。そこで、Ｖ１の電位が後段のインバータ１２の回路閾値を越える前に、クロック信号ＣＬが“Ｌ”から“Ｈ”に戻るようにクロック信号ＣＬの周期を設定しておくことで、Ｖ１は、入力信号Ａに依存せずに“Ｌ”のままとなる。
このように、Ｐチャネル型スピンＦＥＴ ＳＰ１が高低抵抗状態にある場合には、インバータ１２の出力信号Ｚは、常に“Ｈ”になり、入力信号Ａの通過が禁止される。
以上、説明したように、第一例では、入力信号の通過を許可／禁止する機能をＰチャネル型スピンＦＥＴに書き込むデータにより再構成可能で、しかも、通常動作時に貫通電流の発生がないリコンフィギャブルな論理回路を実現できる。
また、Ｐチャネル型スピンＦＥＴの磁化状態は、電源を遮断した後にも不揮発に保持されるため、電源の再投入時にも同じ動作をさせることが可能である。
図２８及び図２９は、充電期間制御型論理回路の第二例を示している。
この例は、図８及び図９の第二の実施形態に対応する。
直列接続体１４は、Ｐチャネル型ＭＩＳＦＥＴ ＴＰ１と抵抗変化素子１３とから構成される。直列接続体１４の一端には、第一の電源電位（例えば、プラスの電源電位）Ｖｄｄが印加され、他端には出力端Ｏが接続される。
Ｐチャネル型ＭＩＳＦＥＴ ＴＰ１のゲート端には、入力信号Ａが入力される。
抵抗変化素子１３としては、磁気記録層と磁気固着層の相対的な磁化方向により抵抗値が変化する磁気抵抗効果素子、電圧の印加により抵抗値が変化する抵抗変化素子や、相変化により抵抗値が変化する相変化素子などを用いる。
ＰチャネルＭＩＳＦＥＴ ＴＰ１と抵抗変化素子１３との位置関係については、図２８に示すように、出力端Ｏ側にＰチャネルＭＩＳＦＥＴ ＴＰ１が配置されてもよいし、また、図２９に示すように、出力端Ｏ側に抵抗変化素子１３が配置されてもよい。
Ｐチャネル型ＭＩＳＦＥＴ ＴＰ１の駆動力の観点からみれば、図２９の例は、図２８の例よりも好ましい。
Ｎチャネル型ＭＩＳＦＥＴ Ｎ１のゲート端にはクロック信号ＣＬが入力され、ソース端には第一の電源電位Ｖｄｄよりも低い第二の電源電位（例えば、接地電位）Ｖｓｓが印加され、ドレイン端には出力端Ｏが接続される。
制御回路１１は、クロック信号ＣＬ及び入力信号Ａを出力する。
ここで、制御回路１１は、第一例と同様に、次の動作タイミングでクロック信号ＣＬ及び入力信号Ａを出力するもの全て（例えば、前段の論理回路、転送ゲートなど）を含む。
制御回路１１は、クロック信号ＣＬを“Ｈ”にし、Ｎチャネル型ＭＩＳＦＥＴ Ｎ１をオンにして出力端Ｏの放電を開始した後に、クロック信号ＣＬを“Ｌ”にし、Ｎチャネル型ＭＩＳＦＥＴ Ｎ１をオフにして出力端Ｏの放電を終了し、入力信号ＡをＰチャネル型ＭＩＳＦＥＴ ＴＰ１のゲート端に与える。
出力端Ｏには、後段のインバータ１２の入力端が接続される。インバータ１２は、例えば、クロックドインバータである。
抵抗変化素子１３は、高抵抗状態及び低抵抗状態のうちの一つをとる。
高抵抗状態は、出力端Ｏの電位が入力信号Ａに依存せず常に後段のインバータ１２の回路閾値を下回る値となる抵抗値にする。即ち、高抵抗状態のときは、入力信号Ａの通過を禁止する。
低抵抗状態は、出力端Ｏの電位が入力信号Ａに依存して後段のインバータ１２の回路閾値を超えた値又は下回る値となる抵抗値にする。即ち、低抵抗状態のときは、入力信号Ａの通過を許可する。
図３０は、充電期間制御型論理回路の第三例を示している。
この例は、図１２の第三の実施形態に対応する。
Ｐチャネル型スピンＦＥＴ ＳＰ１のゲート端にはクロック信号ＣＬが入力され、ソース端には第一の電源電位（例えば、プラスの電源電位）Ｖｄｄが印加される。
Ｎチャネル型ＭＩＳＦＥＴ Ｎ１のゲート端にはクロック信号ＣＬが入力され、ソース端には第一の電源電位Ｖｄｄよりも低い第二の電源電位（例えば、接地電位）Ｖｓｓが印加され、ドレイン端には出力端Ｏが接続される。
Ｐチャネル型スピンＦＥＴ ＳＰ１のドレイン端と出力端Ｏとの間には、論理回路１５が接続される。
出力端Ｏには、後段のインバータ１２の入力端が接続される。インバータ１２は、例えば、クロックドインバータである。
Ｐチャネル型スピンＦＥＴ ＳＰ１は、高抵抗状態及び低抵抗状態のうちの一つをとる磁気トンネル接合又は半導体-磁性体接合をソース端及びドレイン端間に有する。
磁気トンネル接合又は半導体-磁性体接合の高抵抗状態は、論理回路１５の出力信号が出力端Ｏに出力されない抵抗値にする。即ち、磁気トンネル接合又は半導体-磁性体接合が高抵抗状態のときは、論理回路１５の出力信号の出力を禁止する。
磁気トンネル接合又は半導体-磁性体接合の低抵抗状態は、論理回路１５の出力信号が出力端Ｏに出力される抵抗値にする。即ち、磁気トンネル接合又は半導体-磁性体接合が低抵抗状態のときは、論理回路１５の出力を許可する。
図３１及び図３２は、充電期間制御型論理回路の第四例を示している。
この例は、図１４及び図１５の第四の実施形態に対応する。
直列接続体１４は、Ｐチャネル型ＭＩＳＦＥＴ ＴＰ１と抵抗変化素子１３とから構成される。直列接続体１４の一端には、第一の電源電位（例えば、プラスの電源電位）Ｖｄｄが印加され、他端には出力端Ｏが接続される。
Ｐチャネル型ＭＩＳＦＥＴ ＴＰ１のゲート端にはクロック信号ＣＬが入力される。
抵抗変化素子１３としては、磁気記録層と磁気固着層の相対的な磁化方向により抵抗値が変化する磁気抵抗効果素子、電圧の印加により抵抗値が変化する抵抗変化素子や、相変化により抵抗値が変化する相変化素子などを用いる。
ＰチャネルＭＩＳＦＥＴ ＴＰ１と抵抗変化素子１３との位置関係については、図３１に示すように、出力端Ｏ側にＰチャネルＭＩＳＦＥＴ ＴＰ１が配置されてもよいし、また、図３２に示すように、出力端Ｏ側に抵抗変化素子１３が配置されてもよい。
Ｐチャネル型ＭＩＳＦＥＴ ＴＰ１の駆動力の観点からみれば、図３２の例は、図３１の例よりも好ましい。
Ｎチャネル型ＭＩＳＦＥＴ Ｎ１のゲート端にはクロック信号ＣＬが入力され、ソース端には第一の電源電位Ｖｄｄよりも低い第二の電源電位（例えば、接地電位）Ｖｓｓが印加され、ドレイン端には出力端Ｏが接続される。
出力端Ｏには、後段のインバータ１２の入力端が接続される。インバータ１２は、例えば、クロックドインバータである。
抵抗変化素子１３は、高抵抗状態及び低抵抗状態のうちの一つをとる。
高抵抗状態は、論理回路１５の出力信号が出力端Ｏに出力されない抵抗値にする。即ち、高抵抗状態のときは、論理回路１５の出力信号の出力を禁止する。
低抵抗状態は、論理回路１５の出力信号が出力端Ｏに出力される抵抗値にする。即ち、低抵抗状態のときは、論理回路１５の出力信号の出力を許可する。
(8) その他
スピンＦＥＴの状態は、磁気トンネル接合又は半導体-磁性体結合を構成する２つの磁性体がアンチパラレルのときに高抵抗状態、パラレルのときに低抵抗状態になる場合と、２つの磁性体がパラレルのときに高抵抗状態、アンチパラレルのときに低抵抗状態になる場合との２通りがある。
後者の具体例としては、FeCo/Si/FeCoからなる接合構造がある。これについては、例えば、”Spin transport in a lateral spin-injection device with an FM/Si/FM junction”, W.J.Hwang et al., Journal of Magnetism and Magnetic Materials 272-276(2004) 1915-1916に記載されている。
抵抗変化素子の一例であるＲｅＲＡＭについて述べる。
図３３は、ＲｅＲＡＭのメモリセルの基本構造を示している。
ＲｅＲＡＭのメモリセルは、下部電極６１及び上部電極６３間の抵抗変化膜６２からなる。抵抗変化膜６２として以下の材料を用いることが可能である。例えば、アモルファス酸化物（例えば、Ti，V，Fe，Co，Y，Zr，Nb，Mo，Hf，Ta，W，Ge，Siの中から選ばれる１つ以上の元素の酸化物）である。この抵抗変化膜６２をAgあるいはCuの電極とTiW, Ti, Wなどの電極とで挟み、極性の異なる電圧を印加して電流の向きを変化させる。これにより、電極材料であるAgあるいはCuをイオン化して薄膜中に拡散させたり電極に戻したりして、抵抗変化膜６２の抵抗値を変化させることが可能である。
即ち、AgあるいはCuの電極側が正電位となるように電圧を印加すると、当該電極からAg又はCuがイオン化して抵抗変化膜６２内を拡散していき、反対側の電極で電子と結合して析出する。これにより抵抗変化膜６２内にAg又はCuを多量に含む電流パスが形成され、抵抗変化膜６２の抵抗が低くなる。
一方、AgあるいはCuの電極側が負電位となるように電圧を印加すると、抵抗変化膜６２内に形成されていた電流パスを構成するAg又はCuが、抵抗変化膜６２内を逆に移動してAgあるいはCuの電極に戻ることにより、抵抗変化膜６２の抵抗が高くなる。
また、以上の例とは別に、以下の材料を用いた構成を採用することができる。即ち、抵抗変化膜６２の材料として、VI族遷移金属元素のうち少なくとも１種の元素からなる金属酸化物（ただし、WO3を除く）を用いる。具体的には、Cr2O3，CrO2，MoO2，Mo2O5，WO2，Cr2O3とCrO2との混晶、MoO2とMo2O5との混晶、WO2とWO3との混晶などが用いられる。
また、抵抗変化膜６２の材料には、VI族の遷移金属元素のうち少なくとも１種の元素とＩ族，II族，VII族，VIII族の遷移金属元素のうち少なくとも１種の元素とからなる金属酸化物を用いても良い。具体的には、NiCr2O4，MnCr2O4，FeCr2O4，CoCr2O4，CuCr2O4，ZnCr2O4などが用いられる。
これらの金属酸化物は、アモルファスではなく、多結晶あるいは微結晶であることが望ましい。これらの材料に対して極性の異なる電圧を印加して電流の向きを変化させ、抵抗変化膜６２の抵抗を低くしたり高くしたりすることが可能である。
ＲｅＲＡＭの場合、電流により抵抗値を変化させる書き込み方式、又は、電圧により抵抗値を変化させる書き込み方式を採用できる。
尚、この抵抗変化型メモリのメモリセルについては、基本構造を示したに過ぎず、様々な変形が可能である。
４． 実施例
図９に示す回路についてシミュレーションを行った。
このシミュレーションに用いたパラメータは次の通りである。
抵抗変化素子としてトンネル磁気抵抗効果素子を用い、低抵抗状態の磁気トンネル接合の抵抗値をシート抵抗で100 kΩとし、高抵抗状態の磁気トンネル接合の抵抗値をシート抵抗で600 kΩとし、クロック信号のパルス幅を350 pico secとした。
磁気トンネル接合が低抵抗状態のとき、クロック信号が“Ｈ（＝１）”、入力信号Ａが“Ｈ（＝１）”のとき、インバータの出力信号Ｚについて“Ｌ（＝０）”から“Ｈ”への遷移が確認された。また、クロック信号が“Ｈ”から“Ｌ”に立ち下がった後も出力信号Ｚは“Ｈ”を維持した。
これに対し、磁気トンネル接合が高抵抗状態のとき、クロック信号が“Ｈ”、入力信号Ａが“Ｈ”のとき、インバータの出力信号Ｚについては“Ｌ”のままであった。
以上の結果から、図９に示す論理回路を用いることで、低抵抗状態のときには入力信号Ａの転送を許可し、高抵抗状態のときには入力信号Ａの転送を禁止する論理回路が実現できることが判明した。
５． むすび
本発明によれば、リコンフィギャブルな論理回路の貫通電流をなくして低消費電力化を実現できる。
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
第一の実施形態の半導体集積回路を示す図。 スピンＦＥＴの例を示す図。 第一の実施形態の回路例を示す図。 第一の実施形態の回路例を示す図。 第一の実施形態の回路例の波形図。 第一の実施形態の回路例の波形図。 従来回路と本提案の回路とを比較して示す図。 第二の実施形態の半導体集積回路を示す図。 第二の実施形態の半導体集積回路を示す図。 第二の実施形態の回路例を示す図。 第二の実施形態の回路例を示す図。 第三の実施形態の半導体集積回路を示す図。 図１２の半導体集積回路の変形例を示す図。 第四の実施形態の半導体集積回路を示す図。 第四の実施形態の半導体集積回路を示す図。 図１４の半導体集積回路の変形例を示す図。 図１５の半導体集積回路の変形例を示す図。 応用例としての半導体集積回路を示す図。 応用例としての半導体集積回路を示す図。 応用例としての半導体集積回路を示す図。 応用例としての半導体集積回路を示す図。 応用例としての半導体集積回路を示す図。 書き込み回路の例を示す図。 スイッチングボックスの例を示す図。 充電期間制御型論理回路の第一例を示す図。 図２５の回路例の波形図。 図２５の回路例の波形図。 充電期間制御型論理回路の第二例を示す図。 充電期間制御型論理回路の第二例を示す図。 充電期間制御型論理回路の第三例を示す図。 充電期間制御型論理回路の第四例を示す図。 充電期間制御型論理回路の第四例を示す図。 ＲｅＲＡＭの基本構造を示す図。
符号の説明
１１： 制御回路、 １２： インバータ、 １３： 抵抗変化素子、 １４： 直列接続体、 １５： 論理回路、 Ｐ１〜Ｐ６： Ｐチャネル型ＭＩＳＦＥＴ、 Ｎ１〜Ｎ６，ＴＮ１： Ｎチャネル型ＭＩＳＦＥＴ、 ＳＮ１，ＳＮ２： Ｎチャネル型スピンＦＥＴ。

Claims (14)

  1. 高抵抗状態及び低抵抗状態のうちの一つをとる磁気トンネル接合又は半導体-磁性体接合をソース端及びドレイン端間に有し、ゲート端に入力信号が入力され、ソース端に第一の電源電位が印加され、ドレイン端に出力端が接続されるＮチャネル型スピンＦＥＴと、
    ゲート端にクロック信号が入力され、ソース端に前記第一の電源電位よりも高い第二の電源電位が印加され、ドレイン端に前記出力端が接続されるＰチャネル型ＦＥＴと、
    入力端が前記出力端に接続される後段回路と、
    前記Ｐチャネル型ＦＥＴをオンにして前記出力端の充電を開始した後に前記Ｐチャネル型ＦＥＴをオフにして前記充電を終了し、前記入力信号を前記Ｎチャネル型スピンＦＥＴのゲート端に与える制御回路とを具備することを特徴とする半導体集積回路。
  2. 高抵抗状態及び低抵抗状態のうちの一つをとる抵抗変化素子及びゲート端に入力信号が入力されるＮチャネル型ＦＥＴが互いに直列接続され、その一端に第一の電源電位が印加され、その他端に出力端が接続される直列接続体と、
    ゲート端にクロック信号が入力され、ソース端に前記第一の電源電位よりも高い第二の電源電位が印加され、ドレイン端に前記出力端が接続されるＰチャネル型ＦＥＴと、
    入力端が前記出力端に接続される後段回路と、
    前記Ｐチャネル型ＦＥＴをオンにして前記出力端の充電を開始した後に前記Ｐチャネル型ＦＥＴをオフにして前記充電を終了し、前記入力信号を前記Ｎチャネル型ＦＥＴのゲート端に与える制御回路とを具備することを特徴とする半導体集積回路。
  3. 高抵抗状態及び低抵抗状態のうちの一つをとる磁気トンネル接合又は半導体-磁性体接合をソース端及びドレイン端間に有し、ゲート端にクロック信号が入力され、ソース端に第一の電源電位が印加されるＮチャネル型スピンＦＥＴと、
    ゲート端に前記クロック信号が入力され、ソース端に前記第一の電源電位よりも高い第二の電源電位が印加され、ドレイン端に出力端が接続されるＰチャネル型ＦＥＴと、
    前記Ｎチャネル型スピンＦＥＴのドレイン端と前記出力端との間に接続される論理回路と、
    入力端が前記出力端に接続される後段回路とを具備し、
    前記論理回路の出力信号は、前記高抵抗状態のときに前記出力端に出力されず、前記低抵抗状態のときに前記出力端に出力される
    ことを特徴とする半導体集積回路。
  4. 高抵抗状態及び低抵抗状態のうちの一つをとる抵抗変化素子及びゲート端にクロック信号が入力されるＮチャネル型ＦＥＴが互いに直列接続され、その一端に第一の電源電位が印加される直列接続体と、
    ゲート端に前記クロック信号が入力され、ソース端に前記第一の電源電位よりも高い第二の電源電位が印加され、ドレイン端に出力端が接続されるＰチャネル型ＦＥＴと、
    前記直列接続体の他端と前記出力端との間に接続される論理回路と、
    入力端が前記出力端に接続される後段回路とを具備し、
    前記論理回路の出力信号は、前記高抵抗状態のときに前記出力端に出力されず、前記低抵抗状態のときに前記出力端に出力される
    ことを特徴とする半導体集積回路。
  5. 前記制御回路は、前記充電を終了した後に、前記入力信号を前記Ｎチャネル型スピンＦＥＴのゲート端に与えることを特徴とする請求項１に記載の半導体集積回路。
  6. 前記制御回路は、前記充電を終了した後に、前記入力信号を前記Ｎチャネル型ＦＥＴのゲート端に与えることを特徴とする請求項２に記載の半導体集積回路。
  7. 前記第一電源電位と前記Ｎチャネル型スピンＦＥＴのソース端との間に接続され、ゲート端に前記クロック信号が入力されるＮチャネル型ＦＥＴをさらに具備し、前記制御回路は、前記充電を開始した後に前記入力信号を前記Ｎチャネル型スピンＦＥＴのゲート端に与えることを特徴とする請求項１に記載の半導体集積回路。
  8. 前記第一電源電位と前記直列接続体の一端との間に接続され、ゲート端に前記クロック信号が入力されるＮチャネル型ＦＥＴをさらに具備し、前記制御回路は、前記充電を開始した後に前記入力信号を前記Ｎチャネル型ＦＥＴのゲート端に与えることを特徴とする請求項２に記載の半導体集積回路。
  9. 前記磁気トンネル接合又は前記半導体-磁性体接合の抵抗値を変化させるための書き込み回路をさらに具備することを特徴とする請求項１又は３に記載の半導体集積回路。
  10. 前記抵抗変化素子の抵抗値を変化させるための書き込み回路をさらに具備することを特徴とする請求項２又は４に記載の半導体集積回路。
  11. 前記抵抗変化素子は、磁化が可変の第１の磁性層と磁化が不変の第２の磁性層の相対的な磁化方向により抵抗値が変化する磁気抵抗効果素子であることを特徴とする請求項２又は４に記載の半導体集積回路。
  12. 前記抵抗変化素子は、電圧の印加により抵抗値が変化する抵抗変化素子であることを特徴とする請求項２又は４に記載の半導体集積回路。
  13. 前記抵抗変化素子は、相変化により抵抗値が変化する相変化素子であることを特徴とする請求項２又は４に記載の半導体集積回路。
  14. 前記後段回路は、前記クロック信号により制御されるクロックドインバータであることを特徴とする請求項１乃至１３のいずれか１項に記載の半導体集積回路。
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