JP5136969B2 - 再構成可能な半導体デバイス - Google Patents

Description

本発明は、再構成可能な半導体デバイスに関し、特に構成データを格納する不揮発性シリアルレジスタを備える再構成可能な半導体デバイスに関する。

近年のシステムＬＳＩでは、アナログ回路のトリミング情報や内蔵メモリの不良アドレス情報等を格納する不揮発性デバイスが必要不可欠となっている。それらの情報はチップ毎に異なるため、出荷時に電気的にプログラム可能なフューズ素子を用いるのが一般的である。しかし、そのプログラム機能を有するフューズ回路の面積は非常に大きい。そのため、フィールドプログラマブルゲートアレイ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ；以下、ＦＰＧＡとも記す）のようにプログラムすべきコンフィグレーション情報が膨大である再構成デバイスに対して、当該フューズ回路を適用することは不適当である。

図１は、典型的なＦＰＧＡの構成を示す模式図である。典型的なＦＰＧＡ１０１では、コンフィグレーション情報をプログラムするのに、ＳＲＡＭ１０４とフラッシュメモリ等のストレージデバイス１０５とを組み合わせて用いるのが一般的である。ＳＲＡＭセルはその読み書き動作が簡単で論理ゲートのように配置自由度が高い反面、ビットコストが高く揮発性である（電源を切ると情報が消失する）。フラッシュメモリは、ビットコストを格段に下げられ膨大なコンフィグレーション情報を格納可能であり、不揮発性である（電源を切っても情報が残る）。しかし、フラッシュメモリは、その読み書き動作が複雑である。従って、コンフィグレーションロジックブロック（Ｃｏｎｆｉｇｕｒａｔｉｏｎ Ｌｏｇｉｃ Ｂｌｏｃｋ；以下、ＣＬＢとも記す）１０２やルーティングスィッチ１０３の傍に配置されたＳＲＡＭセル（ＳＲＡＭ１０４）に、外部又は内部のフラッシュメモリ（ストレージデバイス１０５）から情報を転送することで、その両者の欠点を補っている。
また、コンフィグレーション制御部は、外部からシリアルに入力されるコンフィグレーション情報を一時的に格納するシリアルレジスタ１０６を有している。コンフィグレーション制御部は、そのシリアルレジスタ１０６の情報をフラッシュメモリ（ストレージデバイス１０５）、又は、ＳＲＡＭ１０４に書き込む機能を有している。さらに、フラッシュメモリから読み出された情報を現地のＳＲＡＭセルに転送する機能を有している。

特開２００４−８８５９７号公報（対応米国特許６８７６２２８号公報（Ｂ２））にフィールドプログラマブルゲートアレイが開示されている。このフィールドプログラマブルゲートアレイは、プログラム可能な複数の論理ブロックと、複数の論理ブロックを相互に接続するための結線情報を記憶する磁気記憶装置と、複数の論理ブロック間に接続され、磁気記憶装置に記憶された結線情報に応じてオン又はオフになる複数のスイッチ手段とを備えたことを特徴とする。

特開２００４−１８５２３９号公報にコンフィグレーション制御装置、記録媒体、およびＦＰＧＡコンフィグレーション方法が開示されている。このコンフィグレーション制御装置は、それぞれ異なるデータ形式のコンフィグレーションデータに対応したＦＰＧＡに接続され、該接続されているＦＰＧＡに対してコンフィグレーションを行う。このコンフィグレーション制御装置は、ＦＰＧＡに対応した複数データ形式のコンフィグレーションデータを全て、接続されている記録媒体から１度に並行して読み取り、該読み取った複数種類のデータ形式のコンフィグレーションデータを、各データ形式に対応したＦＰＧＡにそれぞれ送信する。

特開２００４−２５２８５５号公報にプログラマブルロジックデバイス及びそれに書き込まれた情報の識別表示方式が開示されている。このプログラマブルロジックデバイスは、論理を構成するためのコンフィギュレーションデータを書き込む。このプログラマブルロジックデバイスは、書き込まれたコンフィギュレーションデータのチェックサム値を保持する手段と、電源が投入されるとチェックサム値をプログラマブルロジックデバイスのパッケージ表面に表示する表示部とを備える。

特開２００５−８５３９８号公報に不揮発性メモリが開示されている。この不揮発性メモリは、不揮発性メモリアレイと、ユーザからの命令に応じて、不揮発性メモリアレイへの情報の書き込み及び書き換え、並びに、不揮発性メモリアレイからの情報の読み出し及び消去を司る制御部と、 記憶手段とを備える。不揮発性メモリアレイ内には、書き込み、書き換え、読み出し及び消去を許可する旨、または、禁止する旨の情報たるプロテクト情報が記録されたプロテクトレジスタが設けられる。記憶手段には、プロテクトレジスタへのアクセスを許可する旨、または、禁止する旨のいずれかを設定可能な制御情報が記録されている。制御情報が許可の旨を示している場合にのみ、プロテクト情報の書き込みまたは書き換えを行うための制御信号が、制御部からプロテクトレジスタへと伝達可能とされる。

特開２００５−２５９０５３号公報にコンフィグレーションデータ設定方法およびコンピュータシステムが開示されている。このコンピュータシステムは、コンフィグレーションデータの設定の際のインタフェースが異なる複数のＦＰＧＡを備える。このコンピュータシステムは、メーカ種別情報と格納順番を示すシーケンス種別情報とを含むコンフィグレーションヘッダ部が付加された複数のコンフィグレーションデータが格納されている不揮発性メモリと、不揮発性メモリに格納されているコンフィグレーションデータをそれぞれ読み出し、読み出したコンフィグレーションデータのコンフィグレーションヘッダ部に含まれるメーカ種別情報から当該コンフィグレーションデータのメーカ種別を識別し、読み出した該コンフィグレーションデータを識別したメーカ種別に応じたインタフェースにのせかえて出力するＦＰＧＡデータ分配機能部と、ＦＰＧＡデータ分配機能部から出力されたコンフィグレーションデータをダウンロードして起動する、メーカの異なる複数のＦＰＧＡと、を備える。

特表２００２−５１１６３１号公報（対応米国特許６１４７９２２号公報（Ａ））に不揮発性記憶ラッチが開示されている。この不揮発性ラッチは、電源によって電力を供給され、２つの安定状態のうちの一方を有するデータのビットを選択的に記憶するラッチ素子と、 第１の磁気的プログラマブル抵抗をその中に生成するためラッチ素子の第１の部分と電源との間に挿入され、これにより電源の電源投入時にラッチ素子に２つの安定状態のうちの所望の一方をとるようにさせる第１の磁気的手段と、を含む。

特開２００４−８８５９７号公報 特開２００４−１８５２３９号公報 特開２００４−２５２８５５号公報 特開２００５−８５３９８号公報 特開２００５−２５９０５３号公報 特表２００２−５１１６３１号公報

上記の図１に関連して説明されたように、典型的なＦＰＧＡには、再構成デバイスにおいてコンフィグレーション情報の記憶に２種類の大容量メモリデバイス（図１の場合、ＳＲＡＭとフラッシュメモリ）が必要である。そのため、その面積コストが非常に大きくなるという問題がある。

したがって、本発明の目的は、ＦＰＧＡ等の再構成可能な半導体デバイスにおいて、そのコンフィグレーション情報を格納する記憶素子の面積コストを削減することにある。

本発明は、不揮発性レジスタを具備する半導体デバイスである。不揮発性レジスタは、第１磁気抵抗素子と、第２磁気抵抗素子と、第１スイッチ部と、第２スイッチ部と、電流供給部と、データ伝送部とを備える。第１磁気抵抗素子は、一方の端子を第１端子に接続されている。第２磁気抵抗素子は、一方の端子を第１端子に接続されている。第１スイッチ部は、第１磁気抵抗素子の他方の端子と電源線とを接続する。第２スイッチ部は、第２磁気抵抗素子の他方の端子と接地線とを接続する。電流供給部は、データ入力端子の入力データに応答して、第１磁気抵抗素子及び第２磁気抵抗素子近傍の電流経路に電流を供給する。データ伝送部は、第１端子の電圧に対応する出力データを、データ出力端子から出力する。そして、不揮発性レジスタは第１動作と第２動作とを有し、第１動作及び第２動作がクロック信号によって交互に繰り返される。ただし、第１動作は、第１スイッチ部及び第２スイッチ部をオフとし、データ伝送部をオフとし、電流供給部は入力データに応じて第１磁気抵抗素子及び第２磁気抵抗素子の各々が相補の磁化状態を記憶するように電流経路に電流を供給する。第２動作は、電流供給部をオフとし、第１スイッチ部及び第２スイッチ部をオンとし、データ伝送部が第１端子の電圧に対応する出力データをデータ出力端子から出力する。

本発明は、不揮発性レジスタを具備する半導体デバイスの動作方法である。不揮発性レジスタは、第１磁気抵抗素子と、第２磁気抵抗素子と、第１スイッチ部と、第２スイッチ部と、電流供給部と、データ伝送部とを備える。第１磁気抵抗素子は、一方の端子を第１端子に接続されている。第２磁気抵抗素子は、一方の端子を第１端子に接続されている。第１スイッチ部は、第１磁気抵抗素子の他方の端子と電源線とを接続する。第２スイッチ部は、第２磁気抵抗素子の他方の端子と接地線とを接続する。電流供給部は、データ入力端子の入力データに応答して、第１磁気抵抗素子及び第２磁気抵抗素子近傍の電流経路に電流を供給する。データ伝送部は、第１端子の電圧に対応する出力データを、データ出力端子から出力する。そして、半導体デバイスの動作方法は、第１動作を実行するステップと、第２動作を実行するステップとを具備し、第１動作及び第２動作がクロック信号によって交互に繰り返される。ただし、第１動作は、第１スイッチ部及び第２スイッチ部をオフにするステップと、データ伝送部をオフにするステップと、電流供給部で入力データに応じて第１磁気抵抗素子及び第２磁気抵抗素子の各々が相補の磁化状態を記憶するように電流経路に電流を供給するステップとを備える。第２動作は、 電流供給部をオフにするステップと、第１スイッチ部及び第２スイッチ部をオンにするステップと、データ伝送部で第１端子の電圧に対応する出力データをデータ出力端子から出力するステップとを備える。

本発明により、ＦＰＧＡ等の再構成可能な半導体デバイスにおいて、そのコンフィグレーション情報を格納する記憶素子の面積コストを削減することができる。

図１は、典型的なＦＰＧＡの構成を示す模式図である。 図２は、本発明の実施の形態に係る再構成可能な半導体デバイスの構成を示すブロック図である。 図３Ａは、図２における不揮発性シリアルレジスタの一例を示す回路図である。 図３Ｂは、図３Ａにおける不揮発性レジスタに供給される信号を生成する回路を示す回路図である。 図４Ａは、図２における不揮発性シリアルレジスタのシリアルイン動作を示すタイミングチャートである。 図４Ｂは、図２における不揮発性シリアルレジスタのリコール動作を示すタイミングチャートである。 図５Ａは、図３Ａにおける不揮発性レジスタの動作状態を示す回路図である。 図５Ｂは、図３Ａにおける不揮発性レジスタの動作状態を示す回路図である。 図５Ｃは、図３Ａにおける不揮発性レジスタの動作状態を示す回路図である。 図６Ａは、図２における不揮発性シリアルレジスタの他の例を示す回路図である。 図６Ｂは、図６Ａにおける不揮発性レジスタに供給される信号を生成する回路を示す回路図である。

以下、本発明の再構成可能な半導体デバイスの実施の形態に関して、添付図面を参照して説明する。

図２は、本発明の実施の形態に係る再構成可能な半導体デバイスの構成を示すブロック図である。ここでは、再構成可能な半導体デバイスとしてのＦＰＧＡ１について説明する。ＦＰＧＡ１は、コンフィグレーションロジックブロック（ＣＬＢ）２、ルーティングスィッチ３、不揮発シリアルレジスタ４を具備する。ＣＬＢ２やルーティングスィッチ３は、図１の場合と同様のものを使用することができる。不揮発性シリアルレジスタ４は、ＣＬＢ２やルーティングスィッチ３の近傍に配置され、磁気抵抗素子（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌｉｎｇ Ｊｕｎｃｔｉｏｎ；以下、ＭＴＪ素子とも記す）を備えている。不揮発性シリアルレジスタ４の出力は、ＣＬＢ２やルーティングスィッチ３に、それらの構成情報に対応して接続されている。不揮発性シリアルレジスタ４の詳細は後述される。

ＣＬＢ２と不揮発性シリアルレジスタ４とを含む機能ブロック１０は、マトリックス状に配置されている。ルーティングスィッチ３は、機能ブロック１０間を電気的に接続し、機能ブロック１０の周辺に配置されている。同じ行（ｘ方向）に配置される機能ブロック１０の不揮発性シリアルレジスタ４は互いに連結されている。図２の例では、外部入力されたコンフィグレーションデータはクロック信号に同期して左隣（−ｘ方向側）の不揮発性シリアルレジスタ４から右隣（＋ｘ方向側）の不揮発性シリアルレジスタ４へ順次転送され、転送先の不揮発性シリアルレジスタ４のＭＴＪ素子へ格納される。さらに、外部コマンドによりＭＴＪ素子からコンフィグレーションデータを呼び出すことが可能である。

図３Ａは、図２における不揮発性シリアルレジスタ４の一例を示す回路図である。不揮発性シリアルレジスタ４は、直列接続された複数の不揮発性レジスタ１４（−ｉ、ｉ＝１、２、・・・（自然数））を備える。ただし、図３では、説明の便宜上、不揮発性レジスタ１４を２段×１ビット構成としているが、実際はｎ段×ｋビット構成に拡張可能である。図３に示すように、不揮発性レジスタ１４は、インバータＧ１〜５（Ｇ３とＧ５はクロックトインバータ）、ＮＭＯＳトランジスタＭ１とＭ２、ＭＴＪ素子Ｊ１とＪ２、ＰＭＯＳトランジスタＭ３、ＮＭＯＳトランジスタＭ４を含んでいる。

ＮＭＯＳトランジスタＭ１とＭ２は、電流スィッチとして作用する。ＭＴＪ素子Ｊ１とＪ２は、１ビットの情報を相補に記憶する。ＰＭＯＳトランジスタＭ３は、ＭＴＪ素子Ｊ１の片側端子と電源線との間に接続されている。そのゲートには信号／Ｐ１が入力される。ＮＭＯＳトランジスタＭ４は、ＭＴＪ素子Ｊ２の片側端子と接地線との間に接続されている。そのゲートには信号Ｐ１、又は電源電圧が入力される。図３Ａ及び本実施の形態では電源電圧が入力される状態として説明する。ＭＴＪ素子Ｊ１とＪ２は端子ｎｓを介して直列に接続されている。ＮＭＯＳトランジスタＭ１は、そのドレイン端子が端子ｎｓに、ソース端子がインバータＧ１の出力端子／ｎｗにそれぞれ接続されている。ゲート端子には信号Ｐ２が供給される。ＮＭＯＳトランジスタＭ２は、そのドレイン端子が端子ｎｓに、ソース端子がインバータＧ２の出力端子ｎｗにそれぞれ接続されている。ゲート端子には信号Ｐ２が供給される。クロックトインバータＧ３は、入力端子を端子ｎｓに接続され、出力端子Ｑ［ｉ］をラッチ回路２４に接続されている。ラッチ回路２４は、インバータＧ４とＧ５により形成されている。また、出力端子Ｑ［ｉ］は、次段の不揮発レジスタのデータ入力端子にも接続されている。

なお、ＭＴＪ素子Ｊ１及びＪ２は、それぞれピン層／トンネルバリア層／フリー層の三層構造を有する。ＭＴＪ素子Ｊ１は、端子／ｎｗと端子ｎｓとを結ぶ配線の近傍に設けられ、当該配線に流れる電流が誘起する磁界でフリー層の磁化反転が行われてデータが書き込まれる。また、ＭＴＪ素子Ｊ２は、端子ｎｗと端子ｎｓとを結ぶ配線の近傍に設けられ、当該配線に流れる電流が誘起する磁界でフリー層の磁化反転が行われてデータが書き込まれる。ＭＴＪ素子は、ピン層及びフリー層に一つずつ端子を有する二端子のタイプでも良いし、他のタイプでも良い。例えば、ピン層に一端子、フリー層の両端にそれぞれ一端子を有し、書き込み電流をピン層に流す、三端子のタイプであっても良い。例えばＭＴＪ素子１が、二端子のタイプの場合、フリー層及びピン層のいずれか一方が、ＰＭＯＳトランジスタＭ３に接続され、他方が端子ｎｓ二接続されている。また、三端子のタイプの場合、フリー層がＰＭＯＳトランジスタＭ３に接続され、ピン層がＮＭＯＳトランジスタＭ１及び端子ｎｓに接続されている。ＭＴＪ素子２の場合も同様である。

図３Ｂは、図３Ａの不揮発性レジスタ１４に供給される信号を生成する回路を示す回路図である。不揮発性レジスタ１４に供給される信号Ｐ１、信号Ｐ１の反転信号／Ｐ１及び信号Ｐ２のうち、信号Ｐ１はクロック信号（ＳＣＬＫ）をインバータで反転した信号である。信号／Ｐ１は信号Ｐ１をインバータで更に反転した信号である。信号Ｐ２はクロック信号（ＳＣＬＫ）と設定信号（ＳＲＥＧ）の反転信号とを否定論理和（ＮＯＲ）した信号である。

次に、本不揮発性シリアルレジスタ４の動作について説明する。
不揮発性シリアルレジスタ４は、コンフィグレーションデータを外部から順次取り込み、各不揮発性レジスタ１４のＭＴＪ素子Ｊ１とＪ２へ順次格納するシリアルイン動作、及び、ＭＴＪ素子Ｊ１とＪ２に格納されたデータを呼び出してＣＬＢ２やルーティングスィッチ３に出力するリコール動作を行う。

まず、図４Ａを参照してシリアルイン動作について説明する。図４Ａは、不揮発性シリアルレジスタ４のシリアルイン動作を示すタイミングチャートである。図５Ａ〜図５Ｃは、不揮発性レジスタ回路１４の動作状態を示す回路図である。ただし、図４Ａにおいて（ａ）Ｄｉｎは入力信号、（ｂ）ＳＣＬＫはクロック信号、（ｃ）ＳＲＥＧは設定信号、（ｄ）Ｑ［０］は第１段の不揮発性レジスタ１４−０の出力信号、（ｅ）Ｑ［１］は第２段の不揮発性レジスタ１４−１の出力信号、（ｆ）Ｑ［ｎ］は第（ｎ＋１）段の不揮発性レジスタ１４−ｎの出力信号をそれぞれ示している。

設定信号ＳＲＥＧをハイレベルの状態（シリアル入力イネーブル状態）でクロック信号ＳＣＬＫをトグルする（ハイレベル／ローレベルが繰り返される）とシリアルイン動作となる。この動作モードにおいて、クロック信号ＳＣＬＫがローレベルの時（例示：ｔ＝ｔ０）、信号Ｐ２がハイレベルになる（図３Ｂ参照）。したがって、ＮＭＯＳトランジスタＭ１とＭ２がオンになる。それにより、不揮発性レジスタ１４にインバータＧ１から入力された入力データＤｉｎが、端子／ｎｗ、ＮＭＯＳトランジスタＭ１、端子ｎｓ、及び端子ｎｗの経路を流れる。その結果、ＭＴＪ素子Ｊ１とＪ２とにその入力データが相補的に書き込まれる。この時の動作状態が図５Ａに示されている。この例では、不揮発性レジスタ１４の入力データＤｉｎが“０”（ローレベル）である場合、端子ｎｗはローレベル、端子／ｎｗはハイレベルである。また、トランジスタＭ１とＭ２は共にオン状態である。したがって、書き込み電流（Ｉｗ）は端子／ｎｗから、端子ｎｓを介して、端子ｎｗの方向に流れる。その結果、図５Ａに示すように、ＭＴＪ素子Ｊ１近傍には書き込み電流が端子／ｎｗから端子ｎｓへ向かって流れ、“０”が書き込まれる。同様に、ＭＴＪ素子Ｊ２近傍には書き込み電流が端子ｎｓから端子ｎｗへ向かって流れ、“１”が書き込まれる。すなわち、ＭＴＪ素子Ｊ１は低抵抗状態、ＭＴＪ素子Ｊ２は高抵抗状態に遷移する。一方、不揮発性レジスタ１４の入力データＤｉｎが“１”である場合、端子ｎｗはハイレベル、端子／ｎｗがローレベルとなり、書き込み電流は図５Ａの場合とは反対向きに流れる。その結果、ＭＴＪ素子Ｊ１は高抵抗状態、ＭＴＪ素子Ｊ２は低抵抗状態に遷移する。すなわち、データ書き込み状態である。ここで、既述のようにクロック信号ＳＣＬＫがローレベルであるから、信号Ｐ１はローレベル、信号／Ｐ１はハイレベルである（図３Ｂ参照）。したがって、クロックトインバータＧ３は非導通状態であり、クロックトインバータＧ５は導通状態であるから、出力Ｑはラッチ回路２４に保持された前サイクルの状態を保持する。 なお、不揮発性レジスタ１４には、入力データＤｉｎとして、前段の不揮発性レジスタ１４の出力データＱが入力される。

次に、クロック信号ＳＣＬＫがハイレベルになったとき（例示：ｔ＝ｔ１）、信号Ｐ２がローレベルになる（図３Ｂ参照）。したがって、ＮＭＯＳトランジスタＭ１とＭ２はオフになる。それにより、上記の書き込み動作は終了する。このとき、信号Ｐ１はハイレベル、信号／Ｐ１はローレベルになる（図３Ｂ参照）。その結果、ＰＭＯＳトランジスタＭ３がオン、クロックトインバータＧ３は導通状態となる。このとき、ＭＴＪ素子Ｊ１とＪ２を介するセンス電流（Ｉｓ）パスが形成され、端子ｎｓに電圧Ｖｓが出力される。ＭＴＪ素子Ｊ１が低抵抗状態、ＭＴＪ素子Ｊ２が高抵抗状態の場合、電源電圧をＶｄｄとするとＶｓ＞Ｖｄｄ／２となる。また、ＭＴＪ素子Ｊ１が高抵抗状態、ＭＴＪ素子Ｊ２が低抵抗状態の時はＶｓ＜Ｖｄｄ／２となる。クロックトインバータＧ３は、電圧Ｖｓを増幅反転させて出力する。ここで、既述のように、信号Ｐ１はハイレベル、信号／Ｐ１はローレベルである（図３Ｂ参照）から、クロックトインバータＧ５は非導通状態である。したがって、ＭＴＪ素子Ｊ１とＪ２に相補的に格納されていた１ビットのデータは、クロックトインバータＧ３の出力の形で出力端子Ｑに出力される（図５Ｂ）。すなわち、データ読み出し状態である。その出力データは、ラッチ回路２４にも格納される。

図４Ａに示すように、不揮発レジスタ１４が（ｎ＋１）段で縦続されている場合、（ｎ＋１）サイクル目においてクロック信号ＳＣＬＫがハイレベルの時に設定信号ＳＲＥＧをローレベルにするとシリアルイン動作を終了する。この時、全てのレジスタ（０段目〜ｎ段目）の各々にはコンフィグレーションデータが取り込まれ、ＣＬＢ２やルーティングスィッチ３は所望の構成が設定される。また同時に、不揮発レジスタ１４−０〜１４−ｎの各々のＭＴＪ素子Ｊ１とＪ２にはそのコンフィグレーションデータが格納された状態となる。例えば、図５Ｃの場合、ＭＴＪ素子のデータを呼び出した後のデータ保持状態、すなわち、クロック信号ＳＣＬＫがローレベル、設定信号ＳＲＥＧがローレベルの状態を示している。したがって、信号Ｐ２はローレベルである（図３Ｂ参照）から、ＮＭＯＳトランジスタＭ１とＭ２はオフで、書き込み電流は供給されない。また、信号Ｐ１はローレベル、信号／Ｐ１はハイレベルである（図３Ｂ参照）から、センス電流パスは形成されず、クロックトインバータＧ３は非導通状態である。また、クロックトインバータＧ５は導通状態であるから出力端子Ｑの状態（ラッチ回路２４のデータ）が保持される。すなわち、データ保持状態である。

次に、図４Ｂを参照してリコール動作について説明する。図４Ｂは、不揮発性シリアルレジスタ４のリコール動作を示すタイミングチャートである。この図は、電源再投入時の際にＭＴＪ素子に格納されているコンフィグレーションデータを呼び出す方法を図示している。ただし、図４Ｂにおいて（ａ）ＳＣＬＫはクロック信号、（ｂ）ＳＲＥＧは設定信号、（ｃ）Ｑ［０］は第１段の不揮発性レジスタ１４−０の出力信号、（ｄ）Ｑ［１］は第２段の不揮発性レジスタ１４−１の出力信号、（ｅ）Ｑ［ｎ］は第（ｎ＋１）段の不揮発性レジスタ１４−ｎの出力信号をそれぞれ示している。

本動作は、設定信号ＳＲＥＧをローレベルの状態でクロック信号ＳＣＬＫを１回トグルするだけで呼び出し動作が完了する。この動作モードにおいて、クロック信号ＳＣＬＫがハイレベルの時は、信号Ｐ１はハイレベル、信号／Ｐ１はローレベル、信号Ｐ２はローレベルである（図３Ｂ参照）から、既に説明した図５Ｂの状態に対応する。すなわち、ＭＴＪ素子Ｊ１とＪ２に相補的に格納されていた１ビットのデータが出力端子Ｑに出力される読み出し状態である。その出力データは、ラッチ回路２４にも格納される。

一方、次にクロック信号ＳＣＬＫをローレベルにした時は、信号Ｐ１はローレベル、信号／Ｐ１はハイレベル、信号Ｐ２はローレベルである（図３Ｂ参照）から、既に説明した図５Ｃの状態に対応する。すなわち、ＭＴＪ素子Ｊ１とＪ２のデータを呼び出した後のデータ保持状態である。

以上説明した不揮発性シリアルレジスタは、コンフィグレーション情報を外部から入力するだけで、そのコンフィグレーション情報を不揮発素子（ＭＴＪ素子）に保存する。一旦保存されたコンフィグレーション情報は、電源を切断しても消失しないため、複雑なストレージデバイスへの転送手順を省くことが可能となる。また、電源投入時にコンフィグレーション情報を呼び出す動作も簡単にでき、高速起動が可能となる。また、コンフィグレーション情報を記憶するために必要なメモリは不揮発性シリアルレジスタだけなので、メモリの面積コストを削減することが可能である。

以上、本発明の実施の形態について詳述したが、本発明は以上例示した回路に限定されず、本発明の技術思想の範囲内において適宜変更され得る。例えば、図６Ａは、図２における不揮発性シリアルレジスタ４の他の例を示す回路図である。図６Ｂは、図６Ａにおける不揮発性レジスタに供給される信号を生成する回路を示す回路図である。図６Ａに示すように、例えば、本不揮発レジスタ１４ａは４個のＭＴＪ素子（Ｊ１〜Ｊ４）を用いて１ビットの情報を記憶するように変更しても構わない。

図６Ａの不揮発性レジスタ１４ａは、１ビットの情報に対してＭＴＪ素子Ｊ１、Ｊ２とＪ３、Ｊ４とで相補の書き込みを行う。すなわち、ＭＴＪ素子Ｊ１とＪ２が低抵抗状態、ＭＴＪ素子Ｊ３とＪ４が高抵抗状態、又は、ＭＴＪ素子Ｊ１とＪ２が高抵抗状態、ＭＴＪ素子Ｊ３とＪ４が低抵抗状態になるように制御される。ただし、書き込み電流は、端子／ｎｗ、ＮＭＯＳトランジスタＭ１、ＮＭＯＳトランジスタＭ２、端子ｎｗを通る第１経路と、端子／ｎｗ、ＮＭＯＳトランジスタＭ６、ＮＭＯＳトランジスタＭ５、端子ｎｗを通る第２経路とを同時に二手に分かれて流れる。また、読み出し電流は、ＰＭＯＳトランジスタＭ３、ＭＴＪ素子Ｊ１、ＭＴＪ素子Ｊ２、端子ｎｓ、ＭＴＪ素子Ｊ３、ＭＴＪ素子Ｊ４、ＮＭＯＳトランジスタＭ４を通る経路に流れる。本構成にすることにより、読み出し電流が流れるＭＴＪ素子が２倍になるので、呼び出し時の信号量、すなわち、端子ｎｓに生じる電圧Ｖｓの変化量を増加させる効果がある。

また、図３Ａにおいて、不揮発レジスタ１４の配置が上下反転、左右反転、又は上下左右反転される場合、書き込みや読み出しでデータが反転関係になってしまう場合には、端子ｎｗと端子／ｎｗとを入れ替えたり、ＮＭＯＳトランジスタＭ３とＰＭＯＳトランジスタＭ４とを入れ替える等の変更も、本発明の範囲内である。

以上のように、本実施の形態によれば、ＦＰＧＡ等の再構成可能な半導体デバイスにおいて、不揮発性シリアルレジスタの記憶素子としてＭＴＪ素子を用いることで、そのコンフィグレーション情報を格納する記憶素子の面積コストを削減することが可能となる。また、ＭＴＪ素子を用いた不揮発性シリアルレジスタの構成を上記のようにすることで、コンフィグレーション情報の外部入力動作を簡単化し、さらに、電源投入時のコンフィグレーション情報呼び出し動作を簡単化し、再構成にかかる時間を短縮化することができる。これにより、高速起動を要求されるアプリケーションへの適用が可能となる。

以上、実施の形態を参照して本発明を説明したが、本発明は上記実施の形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解しうる様々な変更をすることができる。

この出願は、２００９年６月２２日に出願された特許出願番号２００９−１４７２８６号の日本特許出願に基づいており、その出願による優先権の利益を主張し、その出願の開示は、引用することにより、そっくりそのままここに組み込まれている。

Claims (10)

1. 不揮発性レジスタを具備する半導体デバイスであって、
   前記不揮発性レジスタは、
   一方の端子を第１端子に接続された第１磁気抵抗素子と、
   一方の端子を前記第１端子に接続された第２磁気抵抗素子と、
   前記第１磁気抵抗素子の他方の端子と電源線とを接続する第１スイッチ部と、
   前記第２磁気抵抗素子の他方の端子と接地線とを接続する第２スイッチ部と、
   データ入力端子の入力データに応答して、前記第１磁気抵抗素子及び前記第２磁気抵抗素子近傍の電流経路に電流を供給する電流供給部と、
   前記第１端子の電圧に対応する出力データを、データ出力端子から出力するデータ伝送部と
   を備え、
   前記第１スイッチ部及び前記第２スイッチ部をオフとし、前記データ伝送部をオフとし、前記電流供給部が入力データに応じて前記第１磁気抵抗素子及び前記第２磁気抵抗素子の各々が相補の磁化状態を記憶するように前記電流経路に電流を供給する第１動作と、
   前記電流供給部をオフとし、前記第１スイッチ部及び前記第２スイッチ部がオンとし、前記データ伝送部が前記第１端子の電圧に対応する出力データを前記データ出力端子から出力する第２動作と
   を有し、
   前記第１動作及び前記第２動作がクロック信号によって交互に繰り返される
   半導体デバイス。
2. 請求項１に記載の半導体デバイスであって、
   前記電流供給部は、
   前記電流経路に設けられ、前記データ入力端子を入力とする第１インバータと、
   前記電流経路に設けられ、前記第１インバータ出力を入力とする第２インバータと、
   前記電流経路に設けられ、前記第１インバータ出力と前記第１端子とを接続する第３スイッチ部と、
   前記電流経路に設けられ、前記第２インバータ出力と前記第１端子とを接続する第４スイッチ部と
   を含み、
   前記第３スイッチ部及び前記第４スイッチ部はクロック信号によってオン／オフを制御される
   半導体デバイス。
3. 請求項１又は２に記載の半導体デバイスであって、
   前記データ伝送部は、
   前記第１端子を入力とする第３インバータと、
   前記第３インバータと前記データ出力端子とを接続する第５スイッチ部と
   を含み、
   前記第５スイッチ部はクロック信号によってオン／オフを制御される
   半導体デバイス。
4. 請求項３に記載の半導体デバイスであって、
   前記データ伝送部は、
   前記第１端子を入力とし、前記データ出力端子を出力とするクロックトインバータである
   半導体デバイス。
5. 請求項１乃至４のいずれか一項に記載の半導体デバイスであって、
   前記不揮発性レジスタは、
   前記データ出力端子に接続され、前記出力データを一時的に保持するラッチ回路を更に備える
   半導体デバイス。
6. 請求項２に記載の半導体デバイスであって、
   不揮発性レジスタを具備する半導体デバイスであって、
   前記不揮発性レジスタは、
   前記第１磁気抵抗素子の前記一方の端子と前記第１端子との間に接続された第３磁気抵抗素子と、
   前記第２磁気抵抗素子の前記一方の端子と前記第１端子との間に接続された第４磁気抵抗素子と
   を更に備え、
   前記電流供給部は、
   前記第１磁気抵抗素子の前記一方の端子と前記第２インバータ出力とを接続する第５スイッチ部と、
   前記第２磁気抵抗素子の前記一方の端子と前記第１インバータ出力とを接続する第６スイッチ部と
   を更に備え、
   前記第５スイッチ部及び前記第６スイッチ部は前記クロック信号によってオン／オフを制御される
   半導体デバイス。
7. 請求項１乃至６のいずれか一項に記載の半導体デバイスであって、
   前記不揮発性レジスタが複数個シリアルに接続されたシリアルレジスタを形成し、
   前記複数の不揮発性レジスタの各々は、
   前段の不揮発性レジスタの出力データを入力データとし、出力データを後段の不揮発性レジスタの入力データとなるように接続され、
   初段の不揮発性レジスタは外部から外部データを取得し、
   前記第１動作と前記第２動作とを交互に繰り返すことにより前記外部データを順次後段の不揮発性レジスタへ伝送する
   半導体デバイス。
8. 請求項１乃至７のいずれか一項に記載の半導体デバイスであって、
   電源投入直後に、前記第２動作を実行することで不揮発性レジスタの出力データの初期値を決定する
   半導体デバイス。
9. 不揮発性レジスタを具備する半導体デバイスの動作方法であって、
   ここで、前記不揮発性レジスタは、
   一方の端子を第１端子に接続された第１磁気抵抗素子と、
   一方の端子を前記第１端子に接続された第２磁気抵抗素子と、
   前記第１磁気抵抗素子の他方の端子と電源線とを接続する第１スイッチ部と、
   前記第２磁気抵抗素子の他方の端子と接地線とを接続する第２スイッチ部と、
   データ入力端子の入力データに応答して、前記第１磁気抵抗素子及び前記第２磁気抵抗素子近傍の電流経路に電流を供給する電流供給部と、
   前記第１端子の電圧に対応する出力データを、データ出力端子から出力するデータ伝送部と
   を備え、
   前記半導体デバイスの動作方法は、
   第１動作を実行するステップと、
   第２動作を実行するステップと
   前記第１動作及び前記第２動作がクロック信号によって交互に繰り返すステップと
   を具備し、
   前記第１動作は、
   前記第１スイッチ部及び前記第２スイッチ部をオフにするステップと、
   前記データ伝送部をオフにするステップと、
   前記電流供給部で入力データに応じて前記第１磁気抵抗素子及び前記第２磁気抵抗素子の各々が相補の磁化状態を記憶するように前記電流経路に電流を供給するステップと
   を備え、
   前記第２動作は、
   前記電流供給部をオフにするステップと、
   前記第１スイッチ部及び前記第２スイッチ部をオンにするステップと、
   前記データ伝送部で前記第１端子の電圧に対応する出力データを前記データ出力端子から出力するステップと
   を備える
   半導体デバイスの動作方法。
10. 請求項９に記載の半導体デバイスの動作方法であって、
    電源投入直後に、前記第２動作を実行することで不揮発性レジスタの出力データの初期値を決定するステップを更に具備する
    半導体デバイスの動作方法。

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