JPWO2019203019A1 - 不揮発性記憶回路 - Google Patents

Abstract

本技術は、安定した書き込みを維持しつつ、小型化を実現し、消費電力を低く抑えることができるようにする不揮発性記憶回路に関する。不揮発性記憶回路は、情報を記憶する揮発性記憶部と、ストア動作により揮発性記憶部の情報が書き込まれるとともに、リストア動作により、ストア動作時のストア経路とは異なるリストア経路で情報が揮発性記憶部へと読み出される不揮発性記憶部とを備え、ストア経路上に配置された全てのトランジスタがドレイン接続となっている。本技術はNVDFF回路に適用することができる。

Description

本技術は不揮発性記憶回路に関し、特に、安定な書き込みを維持しつつ、小型化を実現し、消費電力を低く抑えることができるようにした不揮発性記憶回路に関する。

従来、リーク電流を削減するための低消費電力技術として、PG（Power Gating）が知られている。

また、PGを利用したNVFF（Non-Volatile Flip-Flop 不揮発性フリップフロップ）として、PG対象のフリップフロップ回路にNVM（Non Volatile Memory）であるMTJ（Magnetic Tunnel Junction）を接続し、電源復帰時にその場で論理復帰できるものが提案されている（例えば特許文献１参照）。このようなMTJを用いたNVFFでは、安定な書き込みを維持しつつ、ある程度消費電力を低く抑えることができる。

国際公開第２０１６／１８５９０３号

しかしながら、上述したNVFFではMTJへの書き込み時、すなわちストア時に十分に大きなストア電流を流すためには、ラッチを形成するトランジスタや、MTJを選択するためのトランジスタを大きくする必要があり、結果としてNVFF全体の回路規模が大きくなってしまう。

例えば上述したNVFFでは２つのMTJが設けられており、それらの各MTJに対して、それぞれストア電流の経路上、すなわちストア経路上に配置されたトランジスタが接続されているが、これらの２つのトランジスタの何れか一方は、必ずトランジスタに対してグランド側にMTJが接続されたソース接続となってしまう。

そうすると、十分な大きさのストア電流を確保するためにトランジスタのゲート幅を大きくする必要がある。また、ストア時のラッチへのディスターブ（ラッチ破壊）を防止するためにもトランジスタのゲート幅を大きくする必要がある。

本技術は、このような状況に鑑みてなされたものであり、安定な書き込みを維持しつつ、小型で消費電力の低い不揮発性記憶回路を得ることができるようにするものである。

本技術の一側面の不揮発性記憶回路は、情報を記憶する揮発性記憶部と、ストア動作により前記揮発性記憶部の前記情報が書き込まれるとともに、リストア動作により、前記ストア動作時のストア経路とは異なるリストア経路で前記情報が前記揮発性記憶部へと読み出される不揮発性記憶部とを備え、前記ストア経路上に配置された全てのトランジスタがドレイン接続となっている。

本技術の一側面においては、不揮発性記憶回路に、情報を記憶する揮発性記憶部と、ストア動作により前記揮発性記憶部の前記情報が書き込まれるとともに、リストア動作により、前記ストア動作時のストア経路とは異なるリストア経路で前記情報が前記揮発性記憶部へと読み出される不揮発性記憶部とが設けられ、前記ストア経路上に配置された全てのトランジスタがドレイン接続とされている。

ヘッダ型のSSR-NVFF回路方式のNVDFF回路の構成例を示す図である。 ストア経路について説明する図である。 リストア経路について説明する図である。 フッタ型のSSR-NVFF回路方式のNVDFF回路の構成例を示す図である。

以下、図面を参照して、本技術を適用した実施の形態について説明する。

〈第１の実施の形態〉
〈NVDFF回路の構成例〉
本技術は、ストア経路上にソース接続のトランジスタが配置されず、ストア経路上のトランジスタが全てドレイン接続となるようにすることで、安定な書き込みを維持しつつ、小型で消費電力の低い不揮発性記憶回路を得ることができるようにするものである。

図１は、本技術を適用した不揮発性記憶回路としてのヘッダ型のSSR-NVFF（Split Store/Restore-Non-Volatile Flip-Flop）回路方式のNVDFF（（Non-Volatile D Flip-Flop）不揮発性フリップフロップ）回路の構成例を示す図である。

図１に示すNVDFF回路１１は、揮発性記憶部２１、ストア用ドライバ２２、トランジスタ２３、ストア用ドライバ２４、トランジスタ２５、トランジスタ２６、トランジスタ２７、不揮発性記憶部２８、制御ドライバ２９、OR回路３０、およびトランジスタ３１を有している。ここでは、トランジスタ２３、トランジスタ２５、トランジスタ２６、トランジスタ２７、およびトランジスタ３１はnMOSトランジスタとなっている。

例えばNVDFF回路１１では、PGにはPS（パワースイッチ）として図示せぬpMOSトランジスタが用いられる。具体的には、例えばPSがオンされると、pMOSトランジスタを介してNVDFF回路１１の各部に電源線から電力が供給され、PSがオフされるとNVDFF回路１１の各部は電源線から電気的に切り離されてPGが実現される。

揮発性記憶部２１は外部から供給された情報である記憶データ、より詳細には記憶データに対応する電圧レベル等の記憶ノードの状態を一時的に保持するフリップフロップ回路からなる。

揮発性記憶部２１はインバータ４１、伝送ゲート４２、マスターラッチ４３、伝送ゲート４４、スレーブラッチ４５、およびインバータ４６を有している。

また、マスターラッチ４３はインバータ５１、インバータ５２、および伝送ゲート５３を有している。

さらに、スレーブラッチ４５はインバータ６１、インバータ６２、伝送ゲート６３、およびトランジスタ６４を有している。また、スレーブラッチ４５は記憶ノードN11および記憶ノードN12を有している。

揮発性記憶部２１においては、伝送ゲート４２および伝送ゲート６３はクロック信号CLKが立ち下がったタイミングでオンし、クロック信号CLKが立ち上がったタイミングでオフする。

これに対して、伝送ゲート５３および伝送ゲート４４はクロック信号CLKが立ち下がったタイミングでオフし、クロック信号CLKが立ち上がったタイミングでオンする。

インバータ４１の入力側が揮発性記憶部２１の入力端子となっており、そのインバータ４１の出力側は伝送ゲート４２を介してインバータ５１の入力側に接続されている。

また、インバータ５１の出力側には、伝送ゲート４４を介してスレーブラッチ４５の記憶ノードN11が接続されているとともに、インバータ５１の出力端はインバータ５２の入力側にも接続されている。

さらに、インバータ５２の出力側は、伝送ゲート５３を介してインバータ５１の入力側に接続されている。すなわち、伝送ゲート５３の出力側は、伝送ゲート５３を介してインバータ５１と伝送ゲート４２との間に接続されている。

スレーブラッチ４５は、入力された記憶データに対応する電圧レベルを一時的に保持する記憶ノードN11および記憶ノードN12を有しており、これらの記憶ノードN11と記憶ノードN12の間にはインバータ６１が設けられている。

また、記憶ノードN12には、インバータ４６、インバータ６２、およびストア用ドライバ２４のそれぞれの入力端子が接続されている。

インバータ４６の出力側は、揮発性記憶部２１の出力端子となっている。

インバータ６２の出力側は、伝送ゲート６３を介して記憶ノードN11に接続されている。また、伝送ゲート６３の両端には、nMOSトランジスタであるトランジスタ６４が接続されている。換言すれば、トランジスタ６４の一方の端は伝送ゲート６３の入力側に接続され、トランジスタ６４の他方の端は伝送ゲート６３の出力側に接続されている。トランジスタ６４のゲートには、所定電圧レベルの制御信号Rが供給される。

記憶ノードN11には、ストア用ドライバ２２の入力端子も接続されている。

ストア用ドライバ２２は、反転素子であるインバータからなる。すなわち、ストア用ドライバ２２はpMOSトランジスタであるトランジスタ７１と、nMOSトランジスタであるトランジスタ７２とを有している。

ストア用ドライバ２２では、トランジスタ７１の一方の端が電源に接続されており、トランジスタ７１の他方の端にはトランジスタ７２が接続されている。

また、トランジスタ７２における、トランジスタ７１が接続されている端とは反対側の端は、トランジスタ２３を介してグランドに接続されている。トランジスタ２３のゲートには制御信号SR2が供給される。

さらにトランジスタ７１およびトランジスタ７２からなるインバータの出力側の端は、ノードN13を介して不揮発性記憶部２８に接続されている。

ストア用ドライバ２４は、反転素子であるインバータからなる。すなわち、ストア用ドライバ２４はpMOSトランジスタであるトランジスタ８１と、nMOSトランジスタであるトランジスタ８２とを有している。

ストア用ドライバ２４では、トランジスタ８１の一方の端が電源に接続されており、トランジスタ８１の他方の端にはトランジスタ８２が接続されている。

また、トランジスタ８２における、トランジスタ８１が接続されている端とは反対側の端は、トランジスタ２５を介してグランドに接続されている。トランジスタ２５のゲートには制御信号SR2が供給される。

さらにトランジスタ８１およびトランジスタ８２からなるインバータの出力側の端は、ノードN14を介して不揮発性記憶部２８に接続されている。

不揮発性記憶部２８は、不揮発性の記憶部であり、ストア（書き込み）時には記憶ノードN11および記憶ノードN12における電圧レベルの状態、すなわち記憶データが不揮発性記憶部２８に書き込まれる。

また、リストア（読み出し）時には不揮発性記憶部２８に保持されている記憶データ、すなわち保持されている電圧レベルの状態が、ストア時の経路とは異なる経路で記憶ノードN11および記憶ノードN12へと読み出される。

不揮発性記憶部２８は、記憶素子９１および記憶素子９２を有している。

記憶素子９１および記憶素子９２は、例えば磁気抵抗素子であるMTJや、抵抗変化型メモリであるReRAM（Resistive Random Access Memory）などの不揮発性の記憶素子からなる。

なお、以下では、記憶素子９１および記憶素子９２がMTJである場合を例として説明を続ける。

MTJは、固定層（p層）およびフリー層（f層）と、それらの固定層およびフリー層の間に形成されたバリア層とからなり、印加される電圧によって抵抗を高抵抗状態または低抵抗状態に変化させることができる不揮発性の記憶素子である。

したがって、例えば高抵抗状態に対してはより高い電圧レベルであるHレベル、換言すれば記憶データとしての「１」を対応させ、低抵抗状態に対してはより低い電圧レベルであるLレベル、換言すれば記憶データとしての「０」を対応させてMTJに情報を記憶させることができる。

この実施の形態では、MTJの低抵抗状態をParallel状態（以下、P状態とも称する）と呼び、高抵抗状態をAnti-Parallel状態（以下、AP状態とも称する）と呼ぶこととする。

不揮発性記憶部２８では、記憶素子９１のフリー層が制御線L11に接続されており、そのフリー層とは反対側、つまり記憶素子９１の固定層がノードN14に接続されている。

ノードN14は、ストア用ドライバ２４の出力側の端に接続されているとともに、トランジスタ２６を介して記憶ノードN11にも接続されている。

同様に、記憶素子９２のフリー層は制御線L11に接続されており、記憶素子９２の固定層はノードN13に接続されている。

ノードN13は、ストア用ドライバ２２の出力側の端に接続されているとともに、トランジスタ２７を介して記憶ノードN12にも接続されている。

トランジスタ２６およびトランジスタ２７のゲートには制御信号SR1が供給される。

また、記憶素子９１および記憶素子９２に接続された制御線L11には、その制御線L11における電圧レベルを制御するための制御ドライバ２９が接続されている。

制御ドライバ２９は、反転素子であるインバータからなる。すなわち、制御ドライバ２９はpMOSトランジスタであるトランジスタ１０１と、nMOSトランジスタであるトランジスタ１０２とを有している。

制御ドライバ２９では、トランジスタ１０１の一方の端が電源に接続されており、トランジスタ１０１の他方の端にはトランジスタ１０２および制御線L11が接続されている。

また、トランジスタ１０２における、トランジスタ１０１および制御線L11が接続されている端とは反対側の端は、トランジスタ３１を介してグランドに接続されている。

制御ドライバ２９の入力側の端、すなわちトランジスタ１０１のゲート、およびトランジスタ１０２のゲートには、制御信号CTRLが供給される。

トランジスタ３１のゲートには、OR回路３０の出力側の端が接続されており、OR回路３０の入力側の端には、制御信号SR1および制御信号SR2が供給される。

なお、例えば１つのNVDFF回路１１がメモリを構成する１つのセルとされ、メモリ内に複数のセルが設けられている場合には、ストアモードおよびリストアモードで各NVDFF回路１１内のトランジスタ３１がオン状態となるようにされる。

このとき、トランジスタ３１をオン状態とするためのOR回路３０として、複数の全てのセル、すなわち複数の全てのNVDFF回路１１で共通の１つのOR回路を設けるようにしてもよい。

〈NVDFF回路の動作について〉
次に、図１に示したNVDFF回路１１の動作について説明する。

NVDFF回路１１では、動作モードとしてアクティブモード、ストアモード、スリープモード、およびリストアモードの４つの動作モードがある。そして、NVDFF回路１１の動作時にはアクティブモードから順番に、ストアモード、スリープモード、およびリストアモードへと動作モードが遷移していく。

まず、アクティブモードでは、図示せぬPSがオンされる。また、制御信号SR1がHレベルとされてトランジスタ２６およびトランジスタ２７がオンされる。すなわち、トランジスタ２６およびトランジスタ２７がオン状態（導通状態）とされる。このとき、制御信号SR2はLレベルとされる。

このような状態で、例えばインバータ４１に記憶データとしてLレベルが入力されると、インバータ４１の出力はHレベルとなる。このHレベルは、クロック信号CLKが立ち下がるタイミング、つまり伝送ゲート４２がオンされたタイミングでインバータ５１に入力される。

そして、次にクロック信号CLKが立ち上がるタイミングでは、伝送ゲート５３および伝送ゲート４４がオンとなるので、インバータ５１およびインバータ５２のループによって、インバータ５１の出力がLレベルとなる。このLレベルが記憶データとして伝送ゲート４４を介して記憶ノードN11に供給される。

これにより、記憶ノードN11に接続されたインバータ６１の出力はHレベルとなり、記憶ノードN12に接続されたインバータ４６の出力はLレベルとなる。

その後、クロック信号CLKが立ち下がるタイミングとなると、伝送ゲート５３および伝送ゲート４４がオフされるとともに、伝送ゲート４２および伝送ゲート６３がオンされる。すると、インバータ６１およびインバータ６２からなるループにより、記憶ノードN11に記憶データを示すLレベルが保持（記憶）されるとともに、記憶ノードN12に、記憶データを反転させたHレベルが保持される。

このようにして入力された記憶データがスレーブラッチ４５にラッチされると、クロック信号CLKのトグルが停止される。

続いて、ストアモードでは、制御信号SR1がLレベルとされてトランジスタ２６およびトランジスタ２７がオフ状態とされるとともに、制御信号SR2がHレベルとされてトランジスタ２３およびトランジスタ２５がオン状態とされる。

このとき、制御信号SR1と制御信号SR2が供給（入力）されるOR回路３０の出力はHレベルとなるので、そのHレベルがゲートに供給されるトランジスタ３１はオン状態となる。

すると、記憶ノードN11の状態はLレベルであるので、その記憶ノードN11に接続されたストア用ドライバ２２では、トランジスタ７１がオン状態となって、ストア用ドライバ２２の出力端、すなわちノードN13はHレベルとなる。

これに対して、記憶ノードN12の状態はHレベルであるので、その記憶ノードN12に接続されたストア用ドライバ２４では、トランジスタ８２がオン状態となって、ストア用ドライバ２４の出力端、すなわちノードN14はLレベルとなる。

さらに、このタイミングで、例えば制御信号CTRLをLレベルとすると、制御ドライバ２９ではトランジスタ１０１がオン状態とされて、制御ドライバ２９の出力端、すなわち制御線L11がHレベルとなる。

このとき、制御線L11はHレベルであり、ノードN14はLレベルであるから、制御ドライバ２９に接続された電源から、制御ドライバ２９、制御線L11、記憶素子９１、ノードN14、トランジスタ８２、およびトランジスタ２５を通ってグランドへとストア電流が流れる。

この場合、記憶素子９１では、制御線L11側に接続されたフリー層から、ノードN14側に接続された固定層へと電流（ストア電流）が流れるので、記憶素子９１は低抵抗状態、すなわちP状態となる。

これにより、記憶ノードN12に保持されている状態「Hレベル」が、ストア用ドライバ２４により反転されて記憶素子９１に保持（記憶）されたことになる。換言すれば、記憶ノードN12に保持されている状態「Hレベル」が反転されて記憶素子９１に書き込まれた（ストアされた）ことになる。

その後、さらに制御信号CTRLがLレベルである状態からHレベルである状態へと切り替えられると、制御ドライバ２９ではトランジスタ１０１がオフされて、トランジスタ１０２がオン状態とされる。その結果、制御ドライバ２９の出力端、すなわち制御線L11がグランドに接続されてLレベルとなる。

すると、制御線L11がLレベルであり、ノードN13はHレベルであるから、ストア用ドライバ２２に接続された電源から、トランジスタ７１、ノードN13、記憶素子９２、制御線L11、トランジスタ１０２、およびトランジスタ３１を通ってグランドへとストア電流が流れる。

この場合、記憶素子９２では、ノードN13側に接続された固定層から、制御線L11側に接続されたフリー層へと電流（ストア電流）が流れるので、記憶素子９２は高抵抗状態、すなわちAP状態となる。

これにより、記憶ノードN11に保持されている状態「Lレベル」が、ストア用ドライバ２２により反転されて記憶素子９２に保持されたことになる。換言すれば、記憶ノードN11に保持されている状態「Lレベル」が反転されて記憶素子９２に書き込まれたことになる。

このようにして記憶ノードN11および記憶ノードN12における電圧レベルの状態が記憶素子９２および記憶素子９１にストアされると、その後、制御信号CTRLがLレベルとされてストア動作が終了する。

以上において説明したストア動作では、例えば図２に示す経路でストア電流が流れる。なお、図２において図１における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。

図２の例では、上述のストア動作時におけるストア電流の経路（以下、ストア経路とも称する）が示されている。

特に、折れ線L21は、制御信号CTRLをLレベルとしたタイミングでの記憶素子９１への情報（状態）のストア時のストア経路を示している。この折れ線L21により示されるストア経路上には、トランジスタ１０１、記憶素子９１、トランジスタ８２、およびトランジスタ２５が配置されている。

これに対して、折れ線L22は、制御信号CTRLをHレベルとしたタイミングでの記憶素子９２への情報（状態）のストア時のストア経路を示している。この折れ線L22により示されるストア経路上には、トランジスタ７１、記憶素子９２、トランジスタ１０２、およびトランジスタ３１が配置されている。

ところで、例えば国際公開第２０１６／１８５９０３号（以下、文献１とも称する）では、ストア経路とリストア経路が互いに異なるNVDFF回路が提案されている。

そのようなNVDFF回路では、NVDFF回路１１におけるトランジスタ２３やトランジスタ２５、トランジスタ３１、OR回路３０は設けられていない。また、そのNVDFF回路では、ストア経路上である、ストア用ドライバ２２と記憶素子９２の間に相当する位置、およびストア用ドライバ２４と記憶素子９１の間に相当する位置にトランジスタが設けられている。

この場合、それらの２つのトランジスタの何れか一方は、必ずトランジスタに対してグランド側にMTJが接続されたソース接続となってしまう。

そのため、ソース接続となっているトランジスタを介してMTJにストア電流が流れるときに、バックバイアス効果によりストア電流が小さくなってしまう。したがって、十分な大きさのストア電流を確保しようとすると、トランジスタのゲート幅を広くしなければならなくなり、回路規模が大きくなってしまう。

これに対して、NVDFF回路１１では、ストア用ドライバ２２、ストア用ドライバ２４、および制御ドライバ２９のそれぞれと、グランドとの間にトランジスタ２３、トランジスタ２５、およびトランジスタ３１のそれぞれが設けられている。

そのため、NVDFF回路１１では、ストア用ドライバ２２と記憶素子９２の間や、ストア用ドライバ２４と記憶素子９１の間にトランジスタを設ける必要がない。

結果として、NVDFF回路１１では、ストア経路にはソース接続のトランジスタが配置されておらず、ストア経路にあるトランジスタは、全てトランジスタに対してグランド側とは反対側に記憶素子が接続されたドレイン接続となっている。

具体的には、例えば折れ線L21により示されるストア経路に配置されたトランジスタ２５は、ドレイン側（電源側）に記憶素子９１が接続されたドレイン接続となっている。

同様に、折れ線L22により示されるストア経路に配置されたトランジスタ３１もドレイン側に記憶素子９２が接続されたドレイン接続となっている。さらに、ストア時においてトランジスタ２３にストア電流が流れる場合には、記憶素子９２からトランジスタ２３を通ってグランドへとストア電流が流れるので、この場合にはトランジスタ２３はドレイン接続となる。

したがって、NVDFF回路１１では、バックバイアス効果によりストア電流が小さくなってしまうことがないので、ゲート幅の狭いトランジスタを用いても十分なストア電流を確保することができ、NVDFF回路１１全体の回路規模も小さく抑えることができる。

しかも、NVDFF回路１１では、ストア時にスレーブラッチ４５の記憶ノードの電圧レベルをストア用ドライバで受けて、その出力を記憶ノードの電圧レベルに影響を与えない経路で記憶素子に書き込む構造となっているため、ラッチ破壊が生じない。つまり、安定した書き込みを行うことができる。

これらのことから、NVDFF回路１１によれば、安定な書き込みを維持しつつ、小型で消費電力の低いNVDFF回路１１が得られることが分かる。

NVDFF回路１１の動作の説明に戻り、ストアモードで記憶素子９１および記憶素子９２に記憶ノードN12および記憶ノードN11の状態がストアされると、その後、適切なタイミングでスリープモードへと遷移する。

スリープモードでは、図示せぬPSがオフされて、NVDFF回路１１へと供給される電源が遮断される。これにより、インバータ４６の出力側の電圧レベルはLレベルとなる。

その後、スリープ状態から復帰する際に、リストアモードでの動作（リストア動作）が行われる。

リストアモードでは、制御信号SR1がHレベルとされてトランジスタ２６およびトランジスタ２７がオン状態とされるとともに、制御信号SR2がLレベルとされてトランジスタ２３およびトランジスタ２５がオフ状態（非導通状態）とされる。

このとき、制御信号SR1がHレベルであり、制御信号SR2がLレベルであるのでOR回路３０の出力はHレベルとなり、トランジスタ３１はオン状態となる。

さらに制御信号CTRLはHレベルとされて制御ドライバ２９のトランジスタ１０２がオン状態とされ、制御線L11がグランドに接続される。すなわち、制御線L11がLレベルとなる。

このような状態からPSがオンされると、電源電圧の供給されたスレーブラッチ４５側から記憶素子９１および記憶素子９２を通って制御線L11へとリストア電流が流れる。

ここでは、上述の例のように記憶素子９１が低抵抗状態、すなわちP状態であり、記憶素子９２が高抵抗状態、すなわちAP状態であるとする。

そのような場合、図３に示すように折れ線L41乃至折れ線L44の４つの経路（以下、リストア経路とも称する）を通ってリストア電流が流れることになる。

図３では、折れ線L41により示されるリストア経路は、電源からトランジスタ８１、ノードN14、記憶素子９１、制御線L11、トランジスタ１０２、およびトランジスタ３１を通ってグランドへとリストア電流が流れる経路である。

折れ線L42により示されるリストア経路は、インバータ６２から伝送ゲート６３、トランジスタ２６、ノードN14、記憶素子９１、制御線L11、トランジスタ１０２、およびトランジスタ３１を通ってグランドへとリストア電流が流れる経路である。

また、折れ線L43により示されるリストア経路は、電源からトランジスタ７１、ノードN13、記憶素子９２、制御線L11、トランジスタ１０２、およびトランジスタ３１を通ってグランドへとリストア電流が流れる経路である。

折れ線L44により示されるリストア経路は、インバータ６１からトランジスタ２７、ノードN13、記憶素子９２、制御線L11、トランジスタ１０２、およびトランジスタ３１を通ってグランドへとリストア電流が流れる経路である。

このようにして各リストア経路でリストア電流が流れると、記憶素子９１と記憶素子９２の電気抵抗の差により、ノードN13の電圧はノードN14の電圧よりも上昇する。

そうすると、トランジスタ２７はトランジスタ２６よりもソース電圧上昇によるコンダクタンス低下が著しく現れることになる。そのため、記憶素子９１と記憶素子９２の抵抗の差以上に、トランジスタ２７を流れる電流はトランジスタ２６を流れる電流よりも小さくなる。

その結果、記憶ノードN12の電圧は記憶ノードN11の電圧よりも上昇し、スレーブラッチ４５内のインバータ６１とインバータ６２からなるループで正帰還がかかって、記憶ノードN12は電源電圧（Hレベル）となり、記憶ノードN11はグランドレベル（Lレベル）となる。すなわち、ストア時における記憶ノードN11および記憶ノードN12の電圧レベルの状態と同じ状態に復帰する。

例えば文献１に記載のNVDFF回路では、NVDFF回路１１におけるトランジスタ２３やトランジスタ２５に相当する素子は設けられていない。これに対してNVDFF回路１１では、トランジスタ２３やトランジスタ２５を設けることで、リストア時に無駄な電力消費をせずに、リストア時間を短縮できるようになっている。

例えば、仮にNVDFF回路１１においてトランジスタ２３が設けられていないとする。そのような場合、リストア時に、図３の折れ線L42により示される経路でリストア電流が流れると、ストア用ドライバ２２の入力端は電源電圧とグランドレベルとの中間の電圧となってしまい、トランジスタ７１およびトランジスタ７２の両方がオン状態となってしまう。

そうすると、ストア用ドライバ２２では、電源からトランジスタ７１およびトランジスタ７２を通ってグランドへと大きな電流が流れることになり、消費電力が増大してしまうことになる。

しかし、実際には、NVDFF回路１１にはトランジスタ２３が設けられており、リストア動作時にはトランジスタ２３はオフ状態とされている。そのため、ストア用ドライバ２２では電源からグランドへと無駄な電流が流れてしまうことはなく、電源からは折れ線L43により示される経路で電流が流れ、その電流はリストア電流となる。

このようなストア用ドライバ２２における場合と同様のことがストア用ドライバ２４でも生じ、ストア用ドライバ２４では折れ線L41により示される経路で流れる電流がリストア電流となる。

したがって、NVDFF回路１１では、従来は折れ線L42および折れ線L44により示される経路でのみリストア電流が流れていたところを、さらにそれらに加えて折れ線L41および折れ線L43により示される経路でもリストア電流が流れるようになる。

その結果、全体としてリストア電流がより大きくなるので、記憶ノードN11および記憶ノードN12の電圧レベルがストア時の状態に復帰するまでの時間をより短くすることができる。換言すれば、リストア時のショートサーキットが記憶ノードの充電に利用されるようになるので、無駄な電力消費を低減させ、かつリストア時間を短縮することができる。

以上のようにしてリストアが完了すると、その後は、以上において説明したアクティブモード、ストアモード、スリープモード、およびリストアモードの各モードの動作が、入力される記憶データに応じて行われる。

以上のように、NVDFF回路１１によれば、安定な書き込みを維持しつつ、小型化を実現し、消費電力を低く抑えることができる。

〈第２の実施の形態〉
〈NVDFF回路の構成例〉
なお、以上においては、本技術をヘッダ型のSSR-NVFF回路方式のNVDFF回路に適用する例について説明したが、本技術はフッタ型のSSR-NVFF回路方式のNVDFF回路にも適用することが可能である。

そのような場合、NVDFF回路は、例えば図４に示すように構成される。なお、図４において図１における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。

図４に示すNVDFF回路２０１は、フッタ型のSSR-NVFF回路方式のNVDFF回路である。

NVDFF回路２０１では、PGにはPSとして図示せぬnMOSトランジスタが用いられる。具体的には、例えばPSがオンされるとNVDFF回路２０１の各部は、nMOSトランジスタを介してグランドに接続され、PSがオフされるとNVDFF回路２０１の各部はグランドから電気的に切り離されてPGが実現される。

NVDFF回路２０１は、揮発性記憶部２１、ストア用ドライバ２２、トランジスタ２３、ストア用ドライバ２４、トランジスタ２５、トランジスタ２１１、トランジスタ２１２、不揮発性記憶部２１３、制御ドライバ２９、XNOR回路２１４、およびトランジスタ３１を有している。

NVDFF回路２０１の回路構成は、NVDFF回路１１におけるトランジスタ２６、トランジスタ２７、不揮発性記憶部２８、およびOR回路３０に代えて、トランジスタ２１１、トランジスタ２１２、不揮発性記憶部２１３、およびXNOR回路２１４を設けた構成となっている。

また、不揮発性記憶部２１３は、MTJやReRAMなどからなる記憶素子２２１および記憶素子２２２を有している。以下では、記憶素子２２１および記憶素子２２２がMTJであるものとして説明を続ける。

NVDFF回路２０１においては、記憶ノードN11とノードN14の間にトランジスタ２１１が設けられており、記憶ノードN12とノードN13の間にトランジスタ２１２が設けられている。これらのトランジスタ２１１およびトランジスタ２１２は、pMOSトランジスタであり、トランジスタ２１１およびトランジスタ２１２のゲートには制御信号SR1が供給される。

また、記憶素子２２１の固定層（p層）は制御線L11に接続されており、記憶素子２２１のフリー層（f層）はノードN14に接続されている。さらに、記憶素子２２２の固定層が制御線L11に接続されており、記憶素子２２２のフリー層はノードN13に接続されている。

NVDFF回路２０１においても、NVDFF回路１１における場合と同様に、ストア経路にあるトランジスタは全てドレイン接続となっている。

すなわち、ストア経路に配置されたトランジスタ２５およびトランジスタ２３はドレイン側に記憶素子２２１および記憶素子２２２が接続されたドレイン接続となっている。同様に、ストア経路に配置されたトランジスタ３１もドレイン側に記憶素子２２１や記憶素子２２２が接続されたドレイン接続となっている。

また、XNOR回路２１４の入力端には制御信号SR1および制御信号SR2が供給され、XNOR回路２１４の出力端はトランジスタ３１に接続されている。

〈NVDFF回路の動作について〉
次に、図４に示したNVDFF回路２０１の動作について説明する。

NVDFF回路２０１では、アクティブモード時には上述したNVDFF回路１１と同様の動作が行われる。

また、ストアモードでは、制御信号SR1がHレベルとされてトランジスタ２１１およびトランジスタ２１２がオフ状態とされるとともに、制御信号SR2がHレベルとされてトランジスタ２３およびトランジスタ２５がオン状態とされる。

このとき、制御信号SR1と制御信号SR2が供給されるXNOR回路２１４の出力はHレベルとなるので、そのHレベルがゲートに供給されるトランジスタ３１はオン状態となる。

さらに、例えば制御信号CTRLがHレベルとされ、その後、制御信号CTRLがLレベルとされて記憶ノードの状態が不揮発性記憶部２１３にストアされる。

すなわち、例えば記憶ノードN11の状態がLレベルであり、記憶ノードN12の状態がHレベルであったとする。

このような状態では、ストア用ドライバ２２のトランジスタ７１がオン状態となってノードN13はHレベルとなり、ストア用ドライバ２４のトランジスタ８２がオン状態となってノードN14はLレベルとなる。

このとき、制御信号CTRLがHレベルとされて制御線L11がLレベルとなると、記憶素子２２２ではノードN13側から制御線L11側へとストア電流が流れて記憶素子２２２が低抵抗状態（P状態）となる。これにより、記憶ノードN11の電圧レベルの状態がストア用ドライバ２２によりそのまま記憶素子２２２に保持（ストア）されたことになる。

また、制御信号CTRLがLレベルとされて制御線L11がHレベルとなると、記憶素子２２１では制御線L11側からノードN14側へとストア電流が流れて記憶素子２２１が高抵抗状態（AP状態）となる。これにより、記憶ノードN12の電圧レベルの状態がストア用ドライバ２４によりそのまま記憶素子２２１に保持（ストア）されたことになる。

NVDFF回路２０１においてもNVDFF回路１１における場合と同様に、ストア経路にはソース接続のトランジスタが配置されておらず、ストア経路にあるトランジスタは、全てドレイン接続となっている。すなわち、トランジスタ２３、トランジスタ２５、およびトランジスタ３１はドレイン接続となっている。

ストアモードでの動作が終了し、スリープモードへと遷移すると図示せぬPSがオフされてPGが実現される。そして、その後、スリープ状態から復帰する際に、リストアモードでの動作が行われる。

リストアモードでは、制御信号SR1がLレベルとされてトランジスタ２１１およびトランジスタ２１２がオン状態とされるとともに、制御信号SR2がLレベルとされてトランジスタ２３およびトランジスタ２５がオフ状態とされる。

このとき、制御信号SR1がLレベルであり、制御信号SR2がLレベルであるのでXNOR回路２１４の出力はHレベルとなり、トランジスタ３１はオン状態となる。

さらに制御信号CTRLはLレベルとされて制御ドライバ２９のトランジスタ１０１がオン状態とされ、制御線L11が電源に接続される。すなわち、制御線L11がHレベルとなる。

このような状態からPSがオンされるとリストア電流が流れる。

ここでは、上述の例のように記憶素子２２１が高抵抗状態（AP状態）であり、記憶素子２２２が低抵抗状態（P状態）であるとする。

スリープ状態では、グランドへの電流経路が遮断されているため、回路内部のノードの電圧はリークによって電源電圧に近い電圧まで上昇しているが、PSをオンすると、スレーブラッチ４５にグランドの電圧が供給される。これにより、制御線L11から記憶素子２２１および記憶素子２２２を通ってスレーブラッチ４５側へと、リストア電流が流れる。

この例では、記憶素子２２１が高抵抗状態であり、記憶素子２２２が低抵抗状態であるので、リストア電流が流れると記憶素子２２１と記憶素子２２２の電気抵抗の差により、ノードN14の電圧はノードN13の電圧よりも低下する。

そのため、トランジスタ２１１はトランジスタ２１２よりもソース電圧低下によるコンダクタンス低下が著しく現れることになる。これにより、記憶素子２２１と記憶素子２２２の抵抗の差以上に、トランジスタ２１１を流れる電流はトランジスタ２１２を流れる電流よりも小さくなる。

その結果、記憶ノードN11の電圧は記憶ノードN12の電圧よりも低下し、スレーブラッチ４５内のインバータ６１とインバータ６２からなるループで正帰還がかかって、記憶ノードN12は電源電圧（Hレベル）となり、記憶ノードN11はグランドレベル（Lレベル）となる。すなわち、ストア時における記憶ノードN11および記憶ノードN12の電圧レベルの状態と同じ状態に復帰する。

この場合、NVDFF回路１１における場合と同様に、トランジスタ２３およびトランジスタ２５はオフ状態とされているので、それらのトランジスタ２３やトランジスタ２５からグランドへとリストア電流が流れることはなく、無駄な電力消費が抑制される。

リストアが完了すると、その後は、アクティブモード、ストアモード、スリープモード、およびリストアモードの各モードの動作が、入力される記憶データに応じて行われる。

以上のようなNVDFF回路２０１においてもNVDFF回路１１における場合と同様に、安定な書き込みを維持しつつ、小型化を実現し、消費電力を低く抑えることができる。

以上のように、本技術によれば、安定な書き込みを維持しつつ、小型で消費電力の低い不揮発性記憶回路を実現することができる。

なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。

さらに、本技術は、以下の構成とすることも可能である。

（１）
情報を記憶する揮発性記憶部と、
ストア動作により前記揮発性記憶部の前記情報が書き込まれるとともに、リストア動作により、前記ストア動作時のストア経路とは異なるリストア経路で前記情報が前記揮発性記憶部へと読み出される不揮発性記憶部と
を備え、
前記ストア経路上に配置された全てのトランジスタがドレイン接続となっている
不揮発性記憶回路。
（２）
前記ストア経路上に配置され、前記情報を前記不揮発性記憶部へと書き込むためのストア用ドライバと、
前記ストア用ドライバとグランドとの間に配置された第１のトランジスタと
をさらに備える（１）に記載の不揮発性記憶回路。
（３）
前記ストア用ドライバは反転素子である
（２）に記載の不揮発性記憶回路。
（４）
前記第１のトランジスタはnMOSトランジスタである
（２）または（３）に記載の不揮発性記憶回路。
（５）
前記ストア経路上に配置され、前記不揮発性記憶部に対して前記ストア用ドライバ側とは反対側に接続された制御線のレベルを制御する制御ドライバをさらに備える
（２）乃至（４）の何れか一項に記載の不揮発性記憶回路。
（６）
前記制御ドライバとグランドとの間に配置された第２のトランジスタをさらに備える
（５）に記載の不揮発性記憶回路。
（７）
前記制御ドライバは反転素子である
（６）に記載の不揮発性記憶回路。
（８）
前記第２のトランジスタはnMOSトランジスタである
（６）または（７）に記載の不揮発性記憶回路。
（９）
前記揮発性記憶部は、第１の記憶ノードおよび第２の記憶ノードを有し、
前記不揮発性記憶部は、第１の記憶素子および第２の記憶素子を有し、
前記第１の記憶ノードと前記第１の記憶素子とが第３のトランジスタを介して接続され、
前記第２の記憶ノードと前記第２の記憶素子とが第４のトランジスタを介して接続されている
（２）乃至（８）の何れか一項に記載の不揮発性記憶回路。
（１０）
前記第１の記憶ノードと前記第２の記憶素子とが前記ストア用ドライバを介して接続され、
前記第２の記憶ノードと前記第１の記憶素子とが他の前記ストア用ドライバを介して接続されている
（９）に記載の不揮発性記憶回路。
（１１）
前記第１の記憶素子および前記第２の記憶素子はMTJである
（９）または（１０）に記載の不揮発性記憶回路。

１１ NVDFF回路， ２１ 揮発性記憶部， ２２ ストア用ドライバ， ２３ トランジスタ， ２４ ストア用ドライバ， ２５ トランジスタ， ２８ 不揮発性記憶部， ２９ 制御ドライバ， ３０ OR回路， ３１ トランジスタ， ９１ 記憶素子， ９２ 記憶素子

Claims (11)

1. 情報を記憶する揮発性記憶部と、
   ストア動作により前記揮発性記憶部の前記情報が書き込まれるとともに、リストア動作により、前記ストア動作時のストア経路とは異なるリストア経路で前記情報が前記揮発性記憶部へと読み出される不揮発性記憶部と
   を備え、
   前記ストア経路上に配置された全てのトランジスタがドレイン接続となっている
   不揮発性記憶回路。
2. 前記ストア経路上に配置され、前記情報を前記不揮発性記憶部へと書き込むためのストア用ドライバと、
   前記ストア用ドライバとグランドとの間に配置された第１のトランジスタと
   をさらに備える請求項１に記載の不揮発性記憶回路。
3. 前記ストア用ドライバは反転素子である
   請求項２に記載の不揮発性記憶回路。
4. 前記第１のトランジスタはnMOSトランジスタである
   請求項２に記載の不揮発性記憶回路。
5. 前記ストア経路上に配置され、前記不揮発性記憶部に対して前記ストア用ドライバ側とは反対側に接続された制御線のレベルを制御する制御ドライバをさらに備える
   請求項２に記載の不揮発性記憶回路。
6. 前記制御ドライバとグランドとの間に配置された第２のトランジスタをさらに備える
   請求項５に記載の不揮発性記憶回路。
7. 前記制御ドライバは反転素子である
   請求項６に記載の不揮発性記憶回路。
8. 前記第２のトランジスタはnMOSトランジスタである
   請求項６に記載の不揮発性記憶回路。
9. 前記揮発性記憶部は、第１の記憶ノードおよび第２の記憶ノードを有し、
   前記不揮発性記憶部は、第１の記憶素子および第２の記憶素子を有し、
   前記第１の記憶ノードと前記第１の記憶素子とが第３のトランジスタを介して接続され、
   前記第２の記憶ノードと前記第２の記憶素子とが第４のトランジスタを介して接続されている
   請求項２に記載の不揮発性記憶回路。
10. 前記第１の記憶ノードと前記第２の記憶素子とが前記ストア用ドライバを介して接続され、
    前記第２の記憶ノードと前記第１の記憶素子とが他の前記ストア用ドライバを介して接続されている
    請求項９に記載の不揮発性記憶回路。
11. 前記第１の記憶素子および前記第２の記憶素子はMTJである
    請求項９に記載の不揮発性記憶回路。

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