JPS60151898A

JPS60151898A - 不揮発性ランダムアクセスメモリセル

Info

Publication number: JPS60151898A
Application number: JP59006606A
Authority: JP
Inventors: Koichiro Okumura; 奥村　孝一郎; Takeshi Watanabe; 毅渡辺
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1984-01-18
Filing date: 1984-01-18
Publication date: 1985-08-09
Also published as: US4635229A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（技術分野）本発明は不揮発性ランダムアクセスメモリセルに関する
。

（従来技術）不揮発性ランダムアクセスメモリとは、通常の動作状態
においては、ランダムアクセスメモリとして動作し、電
源が降下あるいは遮断された場合に、ランダムアクセス
メモリに蓄えられた情報全不揮発性メモリ素子に格納し
、再び電源が回復し定時に不揮発性メモリ素子からラン
ダムアクセスメモリに情報を送ることにより、電源が遮
断される前の情報全再生するものでちる。

従来、この種のメモリセルとして、種々の構成のものが
発表されているが、いずれもメモリセルを構成するに要
する集子数が多いとか、あるいはランダムアクセスメモ
リから不揮発性メモリ素子への情報の格納の過程が複雑
で使いにくいなどの欠点があった。

（発明の目的）本発明の目的は、上記欠点を除去することにより、構成
に要する素子数が少なく％また。ランダムアクセスメモ
リから不揮発性メモリ素子への情報の格納に複雑な過程
を必要とせず、短時間に行なうことのできる不揮発性ラ
ンダムアクセスメモリセルを提供することにある。

（発明の構成）本発明の不揮発性ランダムアクセスメモリセルは、第１
の電源に接続された双安定回路と、該双安定回路の一対
の出力点にそれぞれのソースが接続されゲートがワード
線に接続された一対のアドレス選択用絶縁ゲート電界効
果トランジスタと、前記アドレス選択用絶縁ゲート電界
効果トランジスタのドレインに接続された一対のデジッ
ト線と、前１己双安定回路の一対の出力点の一方にドレ
インが接続され他方にコントロールゲートが接続された
電気的書換え可能な不揮発性メモリ素子と、該不運発性
メモリ素子のソースにソースが接続されゲートにデータ
再生用信号線が接続されドレインが第２の１源に接続さ
れた絶縁ゲート電界効果トランジスタより成ることから
構成される。

（実施例）まず、本発明に関係する不揮発性メモリ素子について説
明する。第１図は本発明に用いられる不揮発性メモリ素
子の一例の断面図である。不揮発性メモリ素子は、ｐ型
のシリコン基板ｌに形成されたＮ型のドレイン領域２と
、同じくＮ型のソース領域３と、シリコン酸化膜４中に
設けたコントロールゲート７と電荷蓄積領域である７０
−ティングゲート８により構成され、シリコン酸化膜４
ハトレイン領域２とフローティングゲート８が重なる部
分において、薄いシリコン酸化膜部分９となっている。

なお、同図で５はドレイン電極、６はソース電極である
。

第２図は第１図に示した不揮発性メモリ素子の特性図で
、横軸はコントロールゲートの電位ＶＣＧ全示し、縦軸
は不揮発性メモリ素子のソースを接地し、ドレインに定
電圧を印加した場合のドレイン−ソース間に流れるドレ
イン電ｍＩｎ５ｅ示している。第１図において、コント
ロールゲート７を接地し、ドレイン電極５に高電圧を印
加したときには、薄いシリコン酸化膜部分９にはドレイ
ン領域２からフローティングゲート８に向かって強い電
界が生じ、正孔がフローティングゲート８に注入される
。その結果、シリコン基板ｌの表面に反転層が出来やす
くなり、第２図の曲線２１に示す如く、コントロールゲ
ート電位ＶＣＧが負においても電流が流れる状態、すな
わちしきい値電圧が負の値となる。これを例えば消去と
称することとする。

それに対して、消去と逆の状態、すなわち書込みは、コ
ントロールゲート７に高電圧を印加し。

ドレイン電極５ｔ−接地することにより実現できる。

すなわち、上記の電位関係をとることにより、薄いシリ
コン酸化膜４中９において、フローティングゲート８か
らドレイン領域２に向かう強い電界が生じ、フローティ
ングゲート８中に電子が注入され、その結果シリコン基
板ｌの表面は反転しにくい状態となり、第２図の曲線２
２に示す如く。

しきい値電圧が正の高い値となる。このようにし５− て、書込みあるいは消去した不揮発性メモリ素子の記憶
された情報ｔ−読出すときには、第２図に示すように、
コントロールゲート７に書込み後のしきい値電圧より低
い正の電圧Ｖｘｆ印加することにより、不揮発性メモリ
素子が消去された状態にあるなら導通レエ１　の電流金
得ることができ、書込まれた状態にあるなら非導通の状
態となる。

以上に述べた不揮発性メモリ素子は、例えば工ｖｙトｏ
　ニクＸ　（Ｅｌｅｃｔｒｏｎｉｃｓ　）誌１９８０年
２月２８日号１１３頁〜１１７頁に、ＥＥＦＲＯＭ（電
気的消去可能プログラマブルリードオンリーメモリ）に
応用した例などがあり、公知となっている。

次に、本発明の実施例について図面を参照して説明する
。

第３図は本発明の第１の実施例の回路図で、Ｎチャンネ
ルの絶縁ゲート電界効果トランジスタ（以下、ＩＧＦＥ
Ｔ　という。）ｔ−用いて実現した場合金示す。また第
５図岐その動作タイミングチャートである。

ディブレジョン型のＩＧＦＢＴ　Ｔａ２とエンハロ　− ンスメント型のＩＧＦＥＴＴ３２はインバータ回路を構
成し、また、ディブレジョン型ＩＧＦＥＴＴ３３とエン
ハンスメント型ＩＧＦＥ’ｒ　’ｒ３４もインバータ回
路全構成し、これら２個のインバータ回路はそれぞれの
入力と出力を交叉接続され、第１の電源である電源ＶＤ
Ｄに１妾続された双安定回路を構成している。また、双
安定回路の２個の出力点すなわちＩＧＦ’ＥＴ　Ｔａ２
のソースおよびＩＧＦＥＴ　Ｔａ２のソースには、アド
レス選択用のエンハンスメント型ＩＧＦＥＴ　Ｔ３５お
よヒＴ３６がそれぞれ接続され、それぞれのゲートはい
ずれもワード線Ｗに接続される。またＩＧＦ’Ｅ’ｒ’
Ｉ”３５！？よびＴ３６のそれぞれのドレインは真補の
関係をなす信号ｔ−転送する２個のデジッ）　＋１ｌｉ
ｌ　ＤおよびＤに接続され、Ｎチャネル不揮発性メモリ
素子Ｍ３１のドレインはＩＧＦＥＴ　Ｔ３３のソースに
、コントロールゲートはＩＧＩ；”ＥＴ　Ｔａ２のソー
スに接続され、ソースはエンハンスメント型ＩＧＦＥＴ
Ｔ３７のソースに接続され、ＩＧＦＥＴ’Ｉ’３７のゲ
ートは情報再生用信号Ｒに接続され、ドレインは第２の
電源である定電圧の電源ｖｃｃ（例えば５Ｖ）に接続さ
れている。

まず、通常のランダムアクセスメモリとして動作させる
ときには、双安定回路の゛電源ＶＤＤ？電源ＶＣＣと同
一電圧にし、情報再生用信号ｔはローレベルにする。ラ
ンダムアクセスメモリとしての書込みを行なうとき１ハ
、ワード＋’ｉｉｊ　Ｗ　金’＼イレベルにし、例えば
ディジット線Ｄ　（ｚ−・イレベル、ディジット線りを
ローレベルにすることにより、双安定回路にはｌｌｉ″
が書込まれ、デイクタ）！Ｄｋ口電圧電圧揮発性メモリ
素子Ｍ３１のドレイン−コントロールゲート間に印加さ
れても、電界が弱いので不揮発性メモリ素子Ｍ３１の書
込みあるいは消去は行なわれな込。ランダムアクセスメ
モリとしての情報の読出しは、ディジット線り、Ｄ金共
にハイレベルにチャージアップした後、ワード線ｗ１０
−レベルからハイレベルに変化させＴＧＦＥＴＴ３５お
よびＴ３６’ｉ導通状態にすることによって行なうこと
ができる。すなわち、ランダムアクセスメモリがすでに
Ｉ＋　１″が書込まれている場合には、ＩＧＦＥＴ　Ｔ
ａ２が非導通であるので、ディジット線りはハイレベル
すなわち１１１１のままとなり　ｌｌ０１が書込まれて
いる場合には、ＩＧＦＥＴ　Ｔａ２が導通であるのでデ
ィジット線りはローレベルに変化し　ｎ　□　ｌ￥ｉ−
読出すことができる。

以上に述べた如く、情報再生用信号比を接地電位とする
ことにより、第３図の回路は通常のランダムアクセスメ
モリセルとして動作させることができる。

次に、不揮発性ランダムアクセスメモリセルとして動作
させる場合の不揮発性メモリ素子Ｍ３１への情報格納と
、情報の再生について述べる。すでに双安定回路内に書
込まれた情報全不揮発性メモリ素子Ｍ３１に格納する場
合には、電源ＶＤＤの電圧を電源ＶＣＣレベルから不揮
発性メモリ素子Ｍ３１の書込みおよび消去が可能な電圧
（例えば２０Ｖ）まで上昇させる。このとき情報再生用
信　９− 号Ｒは接地電位である。これにより、双安定回路が１″
の状態すなわち、ＩＧＦＥＴ　Ｔａ２のソースがハイレ
ベルにあり、ＩＧＦＥＴ　’Ｉ’３３のソースが接地電
位にあるときには、電源ＶＤＤの電圧上昇により、不揮
発性メモリ素子Ｍ３１のドレインは接地電位のままでコ
ントロールゲートには高い電圧が印り口される状態が実
現され、その結果、不揮発性メモリ素子Ｍ３１のしきい
値電圧は正の値となる。それに対して、双安定回路が０
″の状態すなわち、ＩＧＦＥＴ　Ｔａ２のソースが接地
電位にあり、ＩＧＦＥＴ　Ｔａ２のソースがハイレベル
にあるときには、電源ＶＤＤの電圧全上昇させることに
より、不揮発性メモリ素子Ｍ３１のコントロールゲート
が接地レベルでドレインに高い電圧が印加される状態が
実現でき、そのしきい値電圧は負の値へ変化する。以上
に述べ友ように、電源ＶＤＤの電圧を上昇させることに
より、双安定回路に記憶された情報を不揮発性メモリ素
子Ｍ３１のしきい値電圧が正か負かという情報に変換す
ることにより電源遮断時においても情報の保持が可−１
〇− 能となる。

次に、再び、電源が回復した後の情報の再生につｂて述
べる。第３図の不揮発性ランダムアクセスメモリセルに
情報を再生する場合、ワード線Ｗをローレベルに保ち、
ＩＧＦＥＴ　Ｔａ２およびＴ２Ｃを非導通にしたまま、
電源ＶＣＣおよびＶｎｎ’に加え、再生用信号１（’ｉ
−・インペルにする。ＩＧＦＥＴＴ３１とＴ３２で構成
されるインバータの回路しきい値を、ＩＧＦＢＴ　Ｔａ
２と’Ｉ”３４で構成されるインバータの回路しきい値
より高い直にあらかじめ設定しておくことにより、不揮
発性メモリ素子Ｍ３１のしきい値電圧が正の値にあると
きには、不揮発性メモリ素子Ｍ３１が導通しないので双
安定回路はＩＧＦＥＴ　Ｔａ２のソースが／〜イレペル
　ＩＧＦＥＴ　Ｔａ２のソースがローレベルとなり、′
電源ｊ度新前の情報すなわち１″が双安定回路内に再生
される。逆に、不揮発性メモリ素子Ｍ３１のしきｂ値電
圧が負となってｈるときには、ＩＧＦＥＴ　Ｔａ２が導
通し、ＩＧＦＥＴＴ３２のゲートにハイレベルが印加さ
れるため、ＩＧＦＥＴＴ３２は導通し、Ｉ　Ｇ　Ｆ　Ｉ
シＴ　Ｔａ２のソースは強制的にローレベルに落とされ
る。その結果。

電源遮断前の情報すなわち°ｌ□ｎが双安定回路内に再
生される。第５図の動作タイミングチャートは、不揮発
性メモリ素子Ｍ３１への情報の格納電源の遮断、情報の
再生の各時期における電源ＶＣＣ＊ＶＤＤ、７−）’線
Ｗ、清報再生用信号Ｊ　ＩＧＦＥＴＴ３１のソースの電
位変化を示したものである。

情報を再生した後は、情報再生用信号、ａを接地電位と
してやることにより、通常のランダムアクセスメモリと
して動作することができる。

以上に述べた如く、本実施例は１通常のランダムアクセ
スメモリセルとして必要な６１固のＩＧＦＥＴに１個の
不揮発性メモリ素子と１個のＩＧＦＥＴを付加するだけ
で構成されるため、従来の同種のセルに対して占有面積
が小さくて済むという効果がある上に、不揮発性メモリ
素子への情報の格納のために電源ＶＤＤの電圧を上昇さ
せること以外にいかなる過程も必要とせず、また情報の
再生においても、情報再生用信号几を一時的に加えるだ
けで済み、操作が非常に簡単でおるという効果含有して
いる。

第４図は本発明の第２の実施例金示す回路図で、相補型
絶縁ゲート電界効果トランジスタ音用いて実現した場合
を示す。また、第５図はその動作タイミングチャートで
ある。ＰチャンネルのＩＧＦＥＴＴ４１とＮチャンネル
のＩＧＦＥ’Ｉ”Ｉ’４２からなるインバータと、Ｐチ
ャンネルのＩＧＦＥＴ’Ｉ’４３とＮチャンネルのＩＧ
ＦＥＴ　Ｔ４４からなるインバータからなる２１固のイ
ンバータのそれぞれの入力端と出力端は交叉接続されて
双安定回路を構成している。ＩＧＦＥＴ　Ｔ４１のドレ
インはＮチャンネルのＩＧＦＥＴ　Ｔ４５のソースと接
続され、ＩＧＦＥＴ　’Ｉ’４５のドレインはディジッ
ト線りに接続され、ゲートはワード線Ｗに接続されてい
る。まｆｃＩＧＦＥＴ　Ｔ　４３のドレインはＮチャン
ネルのＩＧＦＥＴ　Ｔ４６のソースに接続され。

ＩＧＦ’ＥＴ　’ｒ４５のドレインはディジット線りに
接続され、ゲートはワード線Ｗに接続されている。

Ｎチャンネルの不揮発性メモリ素子Ｍ４１のドレ１３− インはＩＧＦＥＴ　Ｔ４３のドレインに接続され。

コントロールゲートはＩＧＦｇＴ　Ｔ４１のドレインに
接続され、ソースはＮチャンネルのＩＧＦＥＴＴ４７の
ソースに接続され、ＩＧＦ’ＥＴ　’Ｉ’４７のゲート
は情報再生用信号ルに接続され、ドレインは電源■ｃｃ
Ｋ接続されている。ＩＧＦＥＴ　Ｔ４１とＴ４２のイン
バータの回路しきい１直５ＩＧＦＢＴＴ４３と’Ｉ’４
４のインバータの回路しきい値より高く設計しておくの
は第３図の場合と同様である。

すなわち、第４図の＠２の実施例は第３図の第１の実施
例の回路の双安定回路を構成する２個のインバータ金相
補型構成にしたものであり、通常のランダムアクセスメ
モリとしての動作も、１ち不揮発性ランダムアクセスメ
モリとしての情報の不揮発性メモリ素子への格納方法お
よび情報の再生方法も、第３図の第１の実施例で述べた
ものとまったく同一である。

しかし、第４図の第２実施例の場合においては。

高電圧発生回路と結合することにより、情報を不揮発性
メモリ素子に格納するために必要とする高１４　− 電圧ＶＤＤ全外部端子から供給することなしに、同一集
積回路内で発生することが可能となるので、更に不揮発
性ランダムアクセスメモリとしての使用が簡便となると
いう効果が付加される。

第６図は高電圧発生回路の一例を示す回路図、第７図は
その動作タイミングチャートである。この高電圧発生回
路は、第４図の第２の実施例の回路の電源ｖＤＤ端子に
、ランダムアクセスメモリとして動作させるときにはＶ
ＣＣ電圧を、情報全不揮発性メモリ素子に格納するとき
には高電圧全供給するためのものである。

第６図の高電圧発生回路は、ドＶイン全電源ＶＣＣに、
ゲートを第４図の不揮発性ランダムアクセスメモリセル
の不揮発性メモリ素子への情報の格納のときにのみ・１
イレベルとなる制御信号Ａに接続されたＮチャンネルの
ＩＧＦＢＴ　Ｔ６１．！−、ドレインがＩＧＦＢＴ　Ｔ
６１のソースに接続されゲートが制御信号Ａの反転制御
１１１信号Ａに接続されソースが接地されたＮチャンネ
ルのＩＧＦＥＴ　Ｔｅ３と、ゲートとドレインが接続さ
れたＮチャンネルのエン／Ｓソスメント型ＩＧＦ’ＥＴ
　が直列接続され、各接続点に容量全通してタロツク信
号φｌおよびφ２が交互に廣続されている高電圧発生部
６０と、ドレインが電源■ＣＣＫ：ｖｊ、続され、ゲー
トに制御信号人が供給されソースが高畦圧発生部成って
いる。第４図の不揮発性ランダムアクセスメモリセル全
通常のランダムアクセスメモリとして動作させる場合お
よび情報の再生を行なう場合は、制ｆａ１’Ｒ’Ｑｋ′
ｔ−ａ　ｖへｖに、制御１１１１ｉ　号Ａ　Ｔｈ　−イ
ンベルに保つことにより、高電圧発生部６０は動作せず
、また、ＩＧＦＥＴ　Ｔ６３のゲートにｌ飄イレベルが
印加されているため、電源ｖＤＤ端子には電源ＶＣＣの
′電圧が供給される。それに対して、第４図の不揮発性
ランダムアクセスメモリセルの情報の格納時には、１ｌ
ｔＩＩ御信号Ａｔ−ローレベル、制御ｆｌ１４１Ａｔハ
イレベルに保つことにより、ＩＧＦ’ＥＴＴ６１５（導
通し、ＩＧＦ’Ｅ’ｒ　’Ｉ’６２ｕ非導通となり、Ｉ
ＧＦＥＴ　Ｔ６１と’ｒ６２の！４続節点はハイレベル
となり高電圧発生部６０が動作を開始する。クロック信
号φｌが１１イレペルになったとき、クロック信号φ１
から容量を介して節点Ｂｌ。

Ｂ３　・・・Ｂ２ｎ−１の電位が上昇し、ドレインとゲ
ートが接続されたＩＧＦ’ＥＴ　によるダイオードが順
方向の電位となり節点Ｂ２．Ｂ嶋・・・１３１ｎへと正
電荷を転送することにより節点Ｂ２．　Ｂ４．・・・Ｂ
２１１の電位が上昇する。クロック信号φ２が・・イン
ベルになったときにも同様に存置を介して節点Ｂｚ、Ｂ
ａ・・・、　８２ｍの電位が上昇し、ダイオードが順方
向となり、節点Ｂｒ、Ｂａ、・・・、　８２ｍ−１゜と
ＶＤＤへと正電荷金転透すし、Ｂｌ、Ｂ３．・・・。

Ｂ２１１−１とＶＤＤの電位が上昇する。従って、高電
圧発生部６０にクロック信号φ１　φ２　の）（ルスを
交互に加えることによシ、電源ＶＤＤ端子の電圧は電源
ＶＣＣの電圧から更に高い電圧へ第７図吠に示す如く、
階段的に上昇する。このとき、ＩＧＦＥＴＴ６３はゲー
トがローレベルになり、ドレインにはＶＣＣが印加され
るため、ドレインからみて、−ＶＣＣのゲート電圧が印
加された状態にあるため翫１７− 非導通とな抄、電源ｖａｎ端子から電源ＶＣＣへと直流
が流れて電源ＶＤＤ端子の電圧が低下することはない。

第６図−の如き高電圧発生回路は、　ｔｒＡＶｎｎ端子
から電流を流す回路に結合した１易＆、高電圧発生部６
０の電荷供給能力が弱いため、電源ＶＤＤの電圧が低下
し、情報を不揮発性メモリ素子へ格納するに必要な高電
圧を得ることができなくなるが、第４図の不揮発性ラン
ダムアクセスメモＩＪ　ｔ−使用し、情報の格納のとき
に、クロック−周期の電源ＶＤＤ　端子１）　上昇’ｆ
ＬＥΔＶＤＤ　ｆ　Ｉ　Ｇ　Ｆ　ＥＴ　Ｔ　４　ｌある
いはＴ４３のしきい値電圧の絶対値より小さい値に高電
圧発生回路を設計することにより、電源ＶＤＤ端子から
流れる電流をなくすことが可能となり、特別の外部電源
を必要としないＶＣＣ単一電源の不揮発性ランダムアク
セスメモリセルが実現できる。

なお、第３図の第１の実施例においては絶縁ゲート電界
効果トランジスタとしてＮチャネル型を用い＊が、Ｐチ
ャネル型についても同様である。

１８− また、上述の実施例において、不揮発性メモリ素子とし
ては、必ずしも、第１図に示した構造に限定されるもの
ではなく、ドレイン−コントロールゲート間の電界の方
向によりフローティングゲートなどの電荷蓄積領域の荷
電状態を制御し、しきい値電圧を正負の両状態に変化さ
せることができる型式のいわゆる電気的書換え可能な不
揮発性メモリ素子であればよいことは言うまでもない。

（発明の効果）以上詳細に述べた如く１本発明の不揮発性ランダムアク
セスメモリセＭは、上記の構成により、構成に要する素
子数が少ないため、１ビツト当たりの占有面積が小さく
、情報の格納および再生の操作が存易であるという効果
を有している。さらに相補型構成をとることにより、単
−電源化も図ることができるという効果が付加される。

【図面の簡単な説明】

第１図は本発明に用いられる不揮発性メモリ素子の一例
の断面図、第２図はその特性図、第３図は本発明の第１
の実施例の回路図、第４図は本発明の第２の実施例の回
路図、第５図は第３図、第４図の回路の動作タイミング
チャート、第６図は高電圧発生回路の一例の回路図、第
７図はその動作タイミングチャートである。ｌ・・・・・・シリコン基板、２・・・・・・ドレイン
領域、３・・・・・・ソース領域、４・・・・・−シリ
コン酸化膜、５・・・・・・ドレイン電極、６・−・・
・・ソース電極、７・・・・・・コントロールゲート、
８・・・・・・フローティングゲート、９・・・・・・
薄いシリコン酸化膜部分、６０・・・・・・高電圧発生
回路、Ａ、Ａ−・・−制御信号、Ｂ　１　、Ｂ　２　、
Ｂｚｎ−ｘ。８２ｍ・・・・・・節点、　Ｄ、　ｌ）・・・・・・デ
ィジット線、ｌ１ｌｌ１１・・・・・・ドレイン、電流
％Ｍ３１．Ｍ４１・・・・・・Ｎチャネル不揮発性メモ
リ素子、Ｒ・・・・・・情報再生用信号、Ｔａ２、Ｔａ
２．Ｔ６３・旧・・ディプレノンコン型Ｎチャネル絶縁
ゲート電界効果トランジスタ、Ｔａ２゜Ｔａ２．Ｔａ２
．Ｔａ２．Ｔａ２．Ｔ４２．Ｔ４４゜Ｔ４５．　Ｔ４６
．　Ｔ４７．　’丁　６１．　’ｒ６２　・・・・・・
エンハンスメント型Ｎチャネル絶縁ゲート電界効果トラ
ンジスタ、Ｔ４１．Ｔ４３・・・・・・エンハンスメン
ト型Ｐチャネル絶縁ゲート電界効果トランジス’ｓ　ｖ
ＣＣ＋　ｖＤＤ・・・・・・−電源、　ｖｃＧ・・・・
・・コントロールゲ・−ト電位、Ｗ・・・・−・ワード
線、φ１．φ２　・・・・・・クロック信号。２１− ＋青を皮オ各Ｑ内　を原遮餉−・〕嚢亨に杵宅卒ｌ循

Claims

【特許請求の範囲】

第１の電源に接続された双安定回路と、該双安定回路の
一対の出力点にそれぞれのソースが接続されゲートがワ
ード線に接続された一対のアドレス選択用絶縁ゲート電
界効果トランジスタと、前記アドレス選択用絶縁ゲート
電界効果トランジスタのそれぞれのドレインに接続され
た一対のデジット線と、前記双安定回路の一対の出力点
の一方にドレインが接続され、他方にコントロールゲー
トが接続された電気的書換え可能な不揮発性メモリ素子
と、該不揮発性メモリ素子のソースにソースが接続され
ゲートにデータ再生用信号線が接続されドレインが第２
の′電源に接続された絶縁ゲート電界効果トランジスタ
から成ることを特徴とする不揮発性ランダムアクセスメ
モリセル。