JPS6295797A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPS6295797A JPS6295797A JP60235946A JP23594685A JPS6295797A JP S6295797 A JPS6295797 A JP S6295797A JP 60235946 A JP60235946 A JP 60235946A JP 23594685 A JP23594685 A JP 23594685A JP S6295797 A JPS6295797 A JP S6295797A
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- Japan
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- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、絶縁型漂遊ゲートを持つＭＯ８型トランジス
タによって各記憶素子が構成される、電気的に書き換え
可能な不揮発性半導体記憶装置に係るものであり、特に
、消去モードを不要とした不揮発性半導体記憶装置に関
するものである。
タによって各記憶素子が構成される、電気的に書き換え
可能な不揮発性半導体記憶装置に係るものであり、特に
、消去モードを不要とした不揮発性半導体記憶装置に関
するものである。
〈従来の技術〉
浮遊ゲートを有する電気的に書き換え可能な不揮発性半
導体記憶装置は、浮遊ゲートの電荷蓄積状態又は無電荷
状態に対応して記憶素子のオフ状態又はオン状態を作り
出し、記憶作用を持たせている。このような２つの状態
に作るには、すべての記憶素子をオフ状態又はオン状態
にする、所謂「消去」と呼ばれる状態を作り出し、しか
る後、選択的にしかるべき記憶素子の浮遊ゲートの電荷
蓄積状態を変更する「書き込み」と呼ばれる動作が必要
であった。その様子を第４図に基づき説明する。
導体記憶装置は、浮遊ゲートの電荷蓄積状態又は無電荷
状態に対応して記憶素子のオフ状態又はオン状態を作り
出し、記憶作用を持たせている。このような２つの状態
に作るには、すべての記憶素子をオフ状態又はオン状態
にする、所謂「消去」と呼ばれる状態を作り出し、しか
る後、選択的にしかるべき記憶素子の浮遊ゲートの電荷
蓄積状態を変更する「書き込み」と呼ばれる動作が必要
であった。その様子を第４図に基づき説明する。
第４図は浮遊ゲートを持つ２層ポリシリコン構造の記憶
素子配置例を示している。図に於いて、■はワード選択
用トランジスタ列、２は選択ゲート（ワード・ライン）
、（，４，５はビット・うイン、６はメモリ・トランジ
スタ列、７はその制御ゲート、８，９．１０は浮遊ゲー
トである。この様な素子例では、記憶内容の書き換えを
行う場合、書き込みに先立ち、消去を行う必要がある。
素子配置例を示している。図に於いて、■はワード選択
用トランジスタ列、２は選択ゲート（ワード・ライン）
、（，４，５はビット・うイン、６はメモリ・トランジ
スタ列、７はその制御ゲート、８，９．１０は浮遊ゲー
トである。この様な素子例では、記憶内容の書き換えを
行う場合、書き込みに先立ち、消去を行う必要がある。
図示した例では、制御ゲート７に高電圧を印加して基板
力・ら薄い絶縁膜と介して浮遊ゲート８，９．１０に電
子を流し込み、すべての記憶素子を電荷蓄積状態、すな
わち、オフ状態にして、消去を行う。その後、選択ゲー
ト２に高電圧全印加して特定のアドレスを選び、制御ゲ
ート７を低電圧状態にした後、書き込みを必要とするビ
ット・ライン３．４又は５に高電圧を印加して、浮遊ゲ
ート８１．９又は１０７＞、ら基板に電子を放出させ、
書き込みを完了させる。
力・ら薄い絶縁膜と介して浮遊ゲート８，９．１０に電
子を流し込み、すべての記憶素子を電荷蓄積状態、すな
わち、オフ状態にして、消去を行う。その後、選択ゲー
ト２に高電圧全印加して特定のアドレスを選び、制御ゲ
ート７を低電圧状態にした後、書き込みを必要とするビ
ット・ライン３．４又は５に高電圧を印加して、浮遊ゲ
ート８１．９又は１０７＞、ら基板に電子を放出させ、
書き込みを完了させる。
〈発明が解決しようとする問題点〉
以上のように、従来の記憶装置では、記憶内容の書き換
えを行う場合、消去及び書き込みの２つのモードが必要
であり、書き換えに要する時間が長く、且つ、記憶素子
配列部以外の外部回路が複雑になってりた。
えを行う場合、消去及び書き込みの２つのモードが必要
であり、書き換えに要する時間が長く、且つ、記憶素子
配列部以外の外部回路が複雑になってりた。
本発明は上記の点に鑑みてなされたものであり、従来の
記憶装置では不可欠であった消去モードを不必要とする
記憶素子構成を考案することにより、記憶内容書き換え
時間の短縮をは力・す、外部から見た動作を単純化した
不揮発性半導体記憶装置を提供するものである。
記憶装置では不可欠であった消去モードを不必要とする
記憶素子構成を考案することにより、記憶内容書き換え
時間の短縮をは力・す、外部から見た動作を単純化した
不揮発性半導体記憶装置を提供するものである。
く問題点を解決するための手段〉
絶縁型浮遊ゲートを持つ一対のＭＯＳ型トランジスタに
より各記憶素子を構成し、何れのトラシト ジスタの浮遊ゲー太が電荷蓄積状態にあるかを情報ｒｌ
Ｊ、ｒＯＪに対応させると共に、各記憶素子毎に設けら
れる一対のビット・ラインに記憶情報に対応する関係を
有する電圧を印加することにより、上記一対のトランジ
スタの浮遊ゲートに於ける電荷蓄積状態を反転させて、
情報の書き換えを行う構成とする。
より各記憶素子を構成し、何れのトラシト ジスタの浮遊ゲー太が電荷蓄積状態にあるかを情報ｒｌ
Ｊ、ｒＯＪに対応させると共に、各記憶素子毎に設けら
れる一対のビット・ラインに記憶情報に対応する関係を
有する電圧を印加することにより、上記一対のトランジ
スタの浮遊ゲートに於ける電荷蓄積状態を反転させて、
情報の書き換えを行う構成とする。
〈実施例〉
以下、実施例に基づいて本発明の詳細な説明する。
第１図は未発明に係る記憶装置に構成する記憶素子の構
成を示す回路図である。図に於いて、１１．１２は選択
トランジスタ、１（，１４は浮遊ゲート１８１，１４１
を持つメモリ・トランジスタである。選択ゲート（ワー
ド・ライン）１５に電圧が印加された時に記憶素子が動
作する。
成を示す回路図である。図に於いて、１１．１２は選択
トランジスタ、１（，１４は浮遊ゲート１８１，１４１
を持つメモリ・トランジスタである。選択ゲート（ワー
ド・ライン）１５に電圧が印加された時に記憶素子が動
作する。
以下、詳細に説明する。
まず、ｒｌＪ書き込みは、選択ゲート（ワード・ライン
）１５Ｖｃ高電圧を印加し念後、ビット・ライン１６に
高電圧を印加して、ビット・ライン１７を低電圧にする
。この時、メモリ・トランジスタ１４の制御ゲー）１４
２が高電圧になり、浮遊ゲー１−１４１には基板力１ら
電子が流れ込み、メモリ・トランジスタ１４は電荷蓄積
状態になる。
）１５Ｖｃ高電圧を印加し念後、ビット・ライン１６に
高電圧を印加して、ビット・ライン１７を低電圧にする
。この時、メモリ・トランジスタ１４の制御ゲー）１４
２が高電圧になり、浮遊ゲー１−１４１には基板力１ら
電子が流れ込み、メモリ・トランジスタ１４は電荷蓄積
状態になる。
他方のメモリ・トランジスタ１３の制御ゲート１３２は
低電圧となってｂるので、浮遊ゲート１３１の電子は薄
い酸化膜を通して高電圧の印加されているビット・ライ
ン１６へ流れ出し、該メモリ・トランジスタ１３は無電
荷状態となる。
低電圧となってｂるので、浮遊ゲート１３１の電子は薄
い酸化膜を通して高電圧の印加されているビット・ライ
ン１６へ流れ出し、該メモリ・トランジスタ１３は無電
荷状態となる。
この状態の記憶素子の選択ゲート（ワード・ライン）１
５に電圧を印加して、選択トランジスタ１１及び１２を
オン状態にし、読み出しｔ行う場合、メモリ・トランジ
スタ１３は導通状態にあり他方のメモリ・トランジスタ
１４は非導通状態となっているので、ノードＢの電位は
下がり、ノードＡの電位は上昇する。したがって、ノー
ドＢの電位は更に下がり、ノードＡの電位は上昇する。
５に電圧を印加して、選択トランジスタ１１及び１２を
オン状態にし、読み出しｔ行う場合、メモリ・トランジ
スタ１３は導通状態にあり他方のメモリ・トランジスタ
１４は非導通状態となっているので、ノードＢの電位は
下がり、ノードＡの電位は上昇する。したがって、ノー
ドＢの電位は更に下がり、ノードＡの電位は上昇する。
したがって、ビット・ライン１６は低電位になりビット
ライン１７は高電位となシ、その差が記憶内容を示す。
ライン１７は高電位となシ、その差が記憶内容を示す。
次に、「０」書き込みを行う場合は、選択ゲート（ワー
ド・ライン）１５に高電圧を加え、ｒｌＪ書き込みとは
逆に、ビット・ライン１６を低電圧にして、ビット・ラ
イン１７に高電圧を加えると記憶素子の対称性力為ら明
らかな様に、上記とは逆の動作となり、メモリ・トラン
ジスタ１４は無電荷状態となり、メモリ・トランジスタ
１３は電荷蓄積状態となるので、読み出し時には、ビッ
ト・ライン１６とビット・ライン１７の電位関係は逆と
なる。
ド・ライン）１５に高電圧を加え、ｒｌＪ書き込みとは
逆に、ビット・ライン１６を低電圧にして、ビット・ラ
イン１７に高電圧を加えると記憶素子の対称性力為ら明
らかな様に、上記とは逆の動作となり、メモリ・トラン
ジスタ１４は無電荷状態となり、メモリ・トランジスタ
１３は電荷蓄積状態となるので、読み出し時には、ビッ
ト・ライン１６とビット・ライン１７の電位関係は逆と
なる。
上記実施例で示した如く、記憶内容の変更はビット・ラ
イン或すはビット・ラインの何れかに高電圧を加えるだ
けでよく、消去モードを不要とすることができる。
イン或すはビット・ラインの何れかに高電圧を加えるだ
けでよく、消去モードを不要とすることができる。
なお、１８．１９は書き込み時の不要な電流をカット・
オフするためのトランジスタである。
オフするためのトランジスタである。
上記実施例では２層ポリシリコン・ゲート構造を採用し
てｈるが、１層ゲート構造、あるいは３層ゲート構造で
も可能なことは明らかである。
てｈるが、１層ゲート構造、あるいは３層ゲート構造で
も可能なことは明らかである。
１層ゲート構造での実施例を第２図に示す。図に於いて
、２１．２２は選択トランジスタ、２３２６．２７はメ
モリ・トランジスタである。メモリ・トランジスタ２６
．２７の浮遊ゲート２６１．２７１は、それぞれ相対す
るビット・ライン部が構成されている。動作は、第１図
に示した実施例と同等である。
、２１．２２は選択トランジスタ、２３２６．２７はメ
モリ・トランジスタである。メモリ・トランジスタ２６
．２７の浮遊ゲート２６１．２７１は、それぞれ相対す
るビット・ライン部が構成されている。動作は、第１図
に示した実施例と同等である。
次に、３層ゲート構造での実施例を第３図に示す。図に
於いて、３１．３２は選択トランジスタ、３３は選択ゲ
ート（ワード・ライン）、３４及び３５は、それぞれビ
ット・ライン及びビット・ライン、３６゜３７はメモリ
・′トランジスタ、３６１．３７１は浮遊ゲート、３６
２，３７２は制御ゲートである。
於いて、３１．３２は選択トランジスタ、３３は選択ゲ
ート（ワード・ライン）、３４及び３５は、それぞれビ
ット・ライン及びビット・ライン、３６゜３７はメモリ
・′トランジスタ、３６１．３７１は浮遊ゲート、３６
２，３７２は制御ゲートである。
３層ゲート構造で実施した場合、１層ゲート構造あるい
は２層ゲート構造に比べて多くの自由度がある。例えば
第１図に示した２層ゲート構造に類似した第３図の構造
では、２層目ポリシリコンを浮遊ゲートにし、制御ゲー
トを構成する１層目及び８層目ポリシリコンでサンドイ
ッチした構造を持ち、ポリシリコン間の容量を大きくす
ることが可能なため、良好な書き込み・消去特性を得る
ことができる。オた、３層目ポリシリコンを配線に用い
て素子サイズを小さくすることも可能である。
は２層ゲート構造に比べて多くの自由度がある。例えば
第１図に示した２層ゲート構造に類似した第３図の構造
では、２層目ポリシリコンを浮遊ゲートにし、制御ゲー
トを構成する１層目及び８層目ポリシリコンでサンドイ
ッチした構造を持ち、ポリシリコン間の容量を大きくす
ることが可能なため、良好な書き込み・消去特性を得る
ことができる。オた、３層目ポリシリコンを配線に用い
て素子サイズを小さくすることも可能である。
〈発明の効果〉
以上詳細に説明したように、本発明によれば、従来不可
欠であった消去モードを不要とすることができるので、
書き換えに要する時間を短縮することができると共に、
外部から見た動作が単純化されるため、外部回路の簡単
化も達成できるものである。また、対構成の記憶素子自
身が差動型の記憶内容書き換え・読み出し特性をもつの
で、記憶保持特性に優れた不揮発性記憶装置とすること
ができるものである。
欠であった消去モードを不要とすることができるので、
書き換えに要する時間を短縮することができると共に、
外部から見た動作が単純化されるため、外部回路の簡単
化も達成できるものである。また、対構成の記憶素子自
身が差動型の記憶内容書き換え・読み出し特性をもつの
で、記憶保持特性に優れた不揮発性記憶装置とすること
ができるものである。
第１図は本発明の一実施例に於ける記憶素子の構成に示
す回路図、第２図及び第３図は本発明の他の実施例に於
ける記憶素子の構成を示す回路図、り 第４図は従来技術の説明に供する回路である。 八 １１．１２：選択トランジスタ、←合、１４：メモリ・
トランジスタ、１Ｂ１．１４１ ：浮遊ゲート、１３２
，１４２：制御ゲート、１５：選飄才よケ゛−ト（ワー
ド・ライン）、１６二ビツト・ライン、１７二ビツト・
ライン、１８，１９：カットオフ・トランジスタ、２１
．２２：選択トランジスタ、２８二選択ゲート（ワード
・ライン）、２４：ビット・ライン、２５：ビット・ラ
イン、２６゜２７＝メモリ・トランジスタ、２６１．２
７１ ：浮遊ゲート、３１．３２：選択トランジスタ、
３３：選択ゲート（ワード・ライン）、３４：ビット・
ライン、３５：ビット・ライン、３６゜３７＝メモリ・
トランジスタ、３６１．３７１：浮遊ゲート、’ａ６２
，８７２：制御ゲート。 代理人 弁理士 福 士 愛 彦（化２名）本づ勤トト
リづの−り≧鄭うりに♂〆〉（亡ｉるた売害ト８ＩＩＡ
も示す回り図 第１図
す回路図、第２図及び第３図は本発明の他の実施例に於
ける記憶素子の構成を示す回路図、り 第４図は従来技術の説明に供する回路である。 八 １１．１２：選択トランジスタ、←合、１４：メモリ・
トランジスタ、１Ｂ１．１４１ ：浮遊ゲート、１３２
，１４２：制御ゲート、１５：選飄才よケ゛−ト（ワー
ド・ライン）、１６二ビツト・ライン、１７二ビツト・
ライン、１８，１９：カットオフ・トランジスタ、２１
．２２：選択トランジスタ、２８二選択ゲート（ワード
・ライン）、２４：ビット・ライン、２５：ビット・ラ
イン、２６゜２７＝メモリ・トランジスタ、２６１．２
７１ ：浮遊ゲート、３１．３２：選択トランジスタ、
３３：選択ゲート（ワード・ライン）、３４：ビット・
ライン、３５：ビット・ライン、３６゜３７＝メモリ・
トランジスタ、３６１．３７１：浮遊ゲート、’ａ６２
，８７２：制御ゲート。 代理人 弁理士 福 士 愛 彦（化２名）本づ勤トト
リづの−り≧鄭うりに♂〆〉（亡ｉるた売害ト８ＩＩＡ
も示す回り図 第１図
Claims (1)
- １、絶縁型浮遊ゲートを持つＭＯＳ型トランジスタで各
記憶素子が構成される、電気的に書き換え可能な不揮発
性半導体記憶装置に於いて、上記各記憶素子を一対の上
記ＭＯＳ型トランジスタにより構成し、何れのトランジ
スタの浮遊ゲートが電荷蓄積状態であるかを情報「１」
、「０」に対応させると共に、各記憶素子毎に設けられ
る一対のビット・ラインに記憶情報に対応する関係を有
する電圧を印加することによって上記一対のトランジス
タの浮遊ゲートに於ける電荷蓄積状態を反転させて、情
報の書き換えを行う構成としたことを特徴とする不揮発
性半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60235946A JPS6295797A (ja) | 1985-10-21 | 1985-10-21 | 不揮発性半導体記憶装置 |
| US06/896,719 US4803662A (en) | 1985-10-21 | 1986-08-15 | EEPROM cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60235946A JPS6295797A (ja) | 1985-10-21 | 1985-10-21 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6295797A true JPS6295797A (ja) | 1987-05-02 |
Family
ID=16993559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60235946A Pending JPS6295797A (ja) | 1985-10-21 | 1985-10-21 | 不揮発性半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4803662A (ja) |
| JP (1) | JPS6295797A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS648596A (en) * | 1987-06-30 | 1989-01-12 | Sharp Kk | Nonvolatile semiconductor memory device |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01307095A (ja) * | 1988-06-01 | 1989-12-12 | Mitsubishi Electric Corp | 不揮発性ｃａｍ |
| US5051951A (en) * | 1989-11-06 | 1991-09-24 | Carnegie Mellon University | Static RAM memory cell using N-channel MOS transistors |
| FR2663147A1 (fr) * | 1990-06-12 | 1991-12-13 | Sgs Thomson Microelectronics | Memoire programmable a double transistor a grille flottante. |
| US5337280A (en) * | 1990-09-27 | 1994-08-09 | Oki Electric Industry Co., Ltd. | EEPROM circuit |
| JP3171599B2 (ja) * | 1991-03-05 | 2001-05-28 | 沖電気工業株式会社 | 半導体記憶装置 |
| FR2715758B1 (fr) * | 1994-01-31 | 1996-03-22 | Sgs Thomson Microelectronics | Bascule bistable non volatile programmable par la source, notamment pour circuit de redondance de mémoire. |
| DE60041199D1 (de) | 2000-12-29 | 2009-02-05 | St Microelectronics Srl | Programmierverfahren für nichtflüchtigen Speicher |
| US7123517B2 (en) | 2004-10-07 | 2006-10-17 | International Business Machines Corporation | Reprogrammable integrated circuit (IC) with overwritable nonvolatile storage |
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| US8369148B2 (en) | 2007-11-06 | 2013-02-05 | Macronix International Co., Ltd. | Operation methods for memory cell and array thereof immune to punchthrough leakage |
| JP5556873B2 (ja) * | 2012-10-19 | 2014-07-23 | 株式会社フローディア | 不揮発性半導体記憶装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58105486A (ja) * | 1981-12-07 | 1983-06-23 | ヒューズ・エアクラフト・カンパニー | 不揮発性ランダムアクセスメモリ |
| JPS6076098A (ja) * | 1983-09-09 | 1985-04-30 | ローム・コーポレーション | 高速動作法と高速記憶装置 |
| JPS623339A (ja) * | 1985-06-28 | 1987-01-09 | Nec Corp | 中央処理装置の高速化方式に於ける命令先取り方式 |
-
1985
- 1985-10-21 JP JP60235946A patent/JPS6295797A/ja active Pending
-
1986
- 1986-08-15 US US06/896,719 patent/US4803662A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| US4803662A (en) | 1989-02-07 |
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