JP5556873B2 - 不揮発性半導体記憶装置 - Google Patents

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Description

本発明は、不揮発性半導体記憶装置に関し、例えば単層のポリシリコンを用いて製造される不揮発性半導体記憶装置に適用して好適なものである。
一般に、単層ポリシリコンによる不揮発性半導体記憶装置は、ウェルをコントロールゲートとして利用する大面積のキャパシタと、データ読み出し用のＭＯＳ（Metal-Oxide-Semiconductor）トランジスタ（以下、単にリードトランジスタと呼ぶ）とを構成要素として持つことが多い。従来では、さらに消去機能を追加するために、別のキャパシタを付加し、不揮発性半導体記憶装置として使われている。
特表2009-538519号公報（以下、特許文献1と呼ぶ）は、その一例であり、ＰＭＯＳアクセストランジスタがリードトランジスタとして設けられており、データの読み出し動作時、このリードトランジスタに流れる電流を検知し、それによって対応するフローティングゲートにデータが書き込まれているか、或いは消去されているかを判定し得る。また、この特許文献1では、データの消去動作時、このリードトランジスタのゲート絶縁膜の両端間に高い電圧降下を発生させ、当該リードトランジスタのゲート絶縁膜を介してフローティングゲートから電荷を引き抜いてメモリセルからデータを消去し得るようになされている。
さらに、この特許文献1では、他の実施例として、リードトランジスタとしてＮＭＯＳアクセストランジスタを設け、フローティングゲートにデータを書き込む際、このリードトランジスタのチャネルからフローティングゲート内に電荷をトンネルさせ、フローティングゲートにデータを書き込むような構成についても開示されている。
しかしながら、一般に電荷が通過したゲート絶縁膜の領域では、ゲート絶縁膜への印加電界やホットキャリアのストレスによって電荷通過領域にダメージが与えられてしまう。そのため、データの書き込み動作や消去動作時にゲート絶縁膜を電荷が通過する従来のリードトランジスタでは、ゲート絶縁膜にダメージが与えられ、界面準位の生成などにより、このリードトランジスタから得られる読み出し電流が低下してしまい、誤動作が発生する虞があるという問題があった。
また、特許文献1のようにリードトランジスタをデータの書き込みに用いると、例えばリードトランジスタのサイドウォール領域に電荷の一部が注入されてしまうこともある。サイドウォール領域内の電荷は除去することが困難であり、リードトランジスタでは、データの書き込みが繰り返されることにより、閾値電圧（リードトランジスタがオフからオンに切り替わるときの電圧であり、以下、Vthと呼ぶ）がシフトして誤動作が発生してしまう虞があるという問題があった。
このような問題点を解決する構成としては、データの書き込み時および消去時にリードトランジスタを電荷の移動経路に用いないような構成が考えられる。この場合、特開2005-175411号公報（以下、特許文献2と呼ぶ）に示す不揮発性半導体記憶装置のように、書き込みの選択・非選択を決定するための書き込み用のビット線と、読み出し用のビット線とを独立に設け、これらビット線によって、データ書き込み時および消去時にリードトランジスタ領域が電荷の移動経路とならない構成を実現し得る。
特表2009-538519号公報 特開2005-175411号公報
しかしながら、このような構成でなる不揮発性半導体記憶装置では、書き込みの選択・非選択を決定するための書き込み用のビット線に加えて、これとは別に読み出し用のビット線も独立に必要となることから、制御するビット線の本数が2倍となってしまい、セル面積の増大を招く他、メモリマット周辺の制御回路が複雑化し、制御回路の面積増大をも招くという問題があった。
そこで、本発明は以上の点を考慮してなされたもので、ビット線本数を増やすことなく、リードトランジスタの誤作動を確実に防止し得る不揮発性半導体記憶装置を提案することを目的とする。
かかる課題を解決するため本発明の請求項１は、電気的に絶縁された複数のフローティングゲートと、第1ビット線および第2ビット線とを備え、前記フローティングゲート毎にセルを構成した不揮発性半導体記憶装置であって、
各前記セルは、
前記フローティングゲート内の電荷の有無に応じた電圧を読み出すためのリードトランジスタと、前記フローティングゲートに電荷を注入するプログラムトランジスタと、前記フローティングゲートから電荷を引き抜くイレーストランジスタと、前記フローティングゲートの電位を調整するコントロールキャパシタとを備え、前記リードトランジスタ、前記プログラムトランジスタ、前記イレーストランジスタ、および前記コントロールキャパシタの各活性領域上に前記フローティングゲートが延在しており、
一の前記セルは、
データの書き込み動作時に、一の前記プログラムトランジスタで前記フローティングゲートに電荷を注入させない書き込み禁止電圧、または当該一の前記プログラムトランジスタで前記フローティングゲートに電荷を注入させる書き込み電圧が印加される前記第1ビット線に、一端が接続され、他端が一の前記リードトランジスタの一端に接続され、該データの書き込み動作時、オフ動作し、前記第1ビット線から当該一の前記リードトランジスタへの前記書き込み禁止電圧および前記書き込み電圧の供給を遮断する一のスイッチトランジスタを備え、
前記第2ビット線が当該一の前記プログラムトランジスタに直接接続された構成を有しており、
前記一のセルと対をなす他の前記セルは、
前記データの書き込み動作時に、前記書き込み電圧または前記書き込み禁止電圧が印加され、前記一のセルに接続された前記第2ビット線に、一端が接続され、他端が他の前記リードトランジスタの一端に接続され、該データの書き込み動作時、オフ動作し、前記第2ビット線から当該他の前記リードトランジスタへの前記書き込み電圧および前記書き込み禁止電圧の供給を遮断する他のスイッチトランジスタを備え、
前記第1ビット線が他の前記プログラムトランジスタに直接接続された構成を有しており、
データの読み出し動作時には、前記データの書き込み動作時に前記書き込み電圧または前記書き込み禁止電圧が印加される前記第1ビット線および前記第2ビット線に読み出し電圧が印加され、前記フローティングゲートの前記電荷の有無に応じた電圧を読み出すセルの前記スイッチトランジスタがオン動作し、該スイッチトランジスタに接続された前記第1ビット線または前記第2ビット線と、前記リードトランジスタの前記一端とを電気的に接続させる
ことを特徴とする。
本発明によれば、スイッチトランジスタの切り替えによって、一方のセルのプログラムトランジスタに接続されてデータ書き込み用となる第2ビット線が、他方のセルにて読み出し用のビット線を兼ねつつ、データの書き込み時および消去時に電荷移動経路となるプログラムトランジスタおよびイレーストランジスタを設けたことにより、ビット線本数を増やすことなく、データ書き込みや消去に用いられることにより生じてしまうリードトランジスタの誤作動を確実に防止し得る。
メモリユニットの回路構成を示す回路図である。 図１に示したメモリユニットの回路構成のレイアウトを示す概略図である。 データの書き込み時における各部位の電圧値を示す回路図である。 データの消去時における各部位の電圧値を示す回路図である。 データの読み出し時における各部位の電圧値を示す回路図である。 相補型の第1セルおよび第2セルのVthモニターの説明に供する回路図である。 ＳＲＡＭセルを備えたメモリユニットの回路構成を示す回路図である。 図７に示すメモリユニットにおいて、データのプログラム時、消去時、データロード時、書き込み時および読み出し時における各部位の電圧値を示す表である。
以下図面に基づいて本発明の実施の形態を詳述する。
（１）不揮発性半導体記憶装置の回路構成
図１において、UN1は本発明による不揮発性半導体記憶装置を構成するメモリユニットを示す。不揮発性半導体記憶装置は、図３にて後述するように複数のメモリユニットが行列状に配置されるが、先ず初めに1つのメモリユニットUN1に着目して以下この構成について説明する。図１に示すように、メモリユニットUN1は、第1セル2aおよび第2セル2bを備え、第1ビット線BLP1および第2ビット線BLN1が第1セル2aに接続されているとともに、これら第1ビット線BLP1および第2ビット線BLN1が第2セル2bにも接続されている。
また、第1セル2aおよび第2セル2bには、イレースゲート線EG、ソース線SL、リードゲート線RG1、およびコントロールゲート線PG1が接続されており、これらイレースゲート線EG、ソース線SL、リードゲート線RG1、およびコントロールゲート線PGから必要に応じて所定の電圧が印加され得るようになされている。
ここでメモリユニットUN1では、一方の第1セル2aのみに着目すると、この第1セル2aに対して第1ビット線BLP1および第2ビット線BLN1の2本が接続され、ビット線本数がセル当たり2本存在することになる。しかしながら、このメモリユニットUN1では、例えば一方の第1セル2aにて書き込み用となる第2ビット線BLN1が、他方の第2セル2bにて読み出し用のビット線を兼ねるため、全体ではビット線本数とセル数とが同じとなり、実効的なビット線本数がセル当たり1本となる。
この実施の形態の場合、第1セル2aおよび第2セル2bは同一構成を有しており、例えばこれら2セルで1ビットを記憶する相補型セルを構成している。なお、この実施の形態においては、第1セル2aと第2セル2bの2セルで1ビットを記憶する相補型セルを構成する場合について述べるが、本発明はこれに限らず、各セル毎に1ビットを記憶するメモリユニット（すなわち、第1セル2aおよび第2セル2bでそれぞれ1ビットを記憶し、合わせて2ビットを記憶するメモリユニット）としてもよい。
ここで、第1セル2aの構成に着目すると、この第1セル2aは、イレース（消去）ＭＯＳトランジスタ（以下、イレーストランジスタと呼ぶ）3aと、リード（読み出し）ＭＯＳトランジスタ（以下、リードトランジスタと呼ぶ）4aと、プログラム（書き込み）ＭＯＳトランジスタ（以下、プログラムトランジスタと呼ぶ）5aと、コントロールキャパシタ6aと、スイッチＭＯＳトランジスタ（以下、スイッチトランジスタと呼ぶ）SWaとを備えており、イレーストランジスタ3a、リードトランジスタ4a、プログラムトランジスタ5a、およびコントロールキャパシタ6aで1つのフローティングゲートFGaを共有している。
フローティングゲートFGaは、イレーストランジスタ3a、リードトランジスタ4a、プログラムトランジスタ5a、およびコントロールキャパシタ6aの各活性領域に延在しており、イレーストランジスタ3a、リードトランジスタ4aおよびプログラムトランジスタ5aの制御ゲートとして機能し、かつコントロールキャパシタ6aの電極として機能し得る。この場合、フローティングゲートFGaは、イレーストランジスタ3aのゲート絶縁膜GI1と、リードトランジスタ4aのゲート絶縁膜GI2と、プログラムトランジスタ5aのゲート絶縁膜GI3と、コントロールキャパシタ6aの絶縁膜GI4とに接続されている。
ここで、コントロールキャパシタ6aは、一端の拡散層がコントロールゲート線PG1に接続されており、コントロールゲート線PG1の電位をフローティングゲートFGaへ伝え得る。イレーストランジスタ3aは、Ｐ型ＭＯＳであり、一端の拡散層にイレースゲート線EGが接続され、イレースゲート線EGの電位を、ゲート絶縁膜GI1を介してフローティングゲートFGaに伝え得る。なお、イレーストランジスタ3aの他端の拡散層は後述する第1のＮ型ウェルN1と短絡（ショート）している。
また、リードトランジスタ4aは、Ｎ型ＭＯＳであり、ソース線SLが一端の拡散層に接続され、スイッチトランジスタSWaの一端の拡散層が他端の拡散層に接続されている。ここで、スイッチトランジスタSWaは、Ｎ型ＭＯＳであり、第1ビット線BLP1が他端の拡散層に接続された構成を有し、必要に応じてオンオフ動作することで第1ビット線BLP1とリードトランジスタ4aとを電気的に接続させたり、或いは電気的な接続を遮断し得る。
この実施の形態の場合、スイッチトランジスタSWa,SWbに接続されるリードゲート線RG1は、第1セル2aのスイッチトランジスタSWaのゲートに接続される第1リードゲート線RGP1と、第2セル2bのスイッチトランジスタSWbのゲートに接続される第2リードゲート線RGN1とで構成されており、所定の電圧を各スイッチトランジスタSWa,SWbに印加して必要に応じてこれらスイッチトランジスタSWa,SWbをオンオフ動作させ得るようになされている。
一端がスイッチトランジスタSWa,SWbにそれぞれ接続されたリードトランジスタ4a,4bには、他端に共通のソース線SLが接続されており、ソース線SLを介して所定の電圧がこれらリードトランジスタ4a,4b双方に印加され得るようになされている。
かかる構成に加えて、プログラムトランジスタ5a,5bはＮ型ＭＯＳであり、一方の第1セル2aに配置されたプログラムトランジスタ5aにはその一端の拡散層に第2ビット線BLN1が接続され、他方の第2セル2bに配置されたプログラムトランジスタ5bにはその一端の拡散層に第1ビット線BLP1が接続されている。
このように、本発明では、第1ビット線BLP1が、第1セル2aのリードトランジスタ4aにスイッチトランジスタSWaを介して接続されているとともに、第2セル2bのプログラムトランジスタ5bに直接接続されている。また、第2ビット線BLN1も、第1ビット線BLP1と同様に、第2セル2bのリードトランジスタ4bにスイッチトランジスタSWbを介して接続されているとともに、第1セル2aのプログラムトランジスタ5aに直接接続されている。 なお、これらプログラムトランジスタ5a,5bの他端は、隣接する他のプログラムトランジスタの拡散層とは電気的に分離されている。コントロールキャパシタ6a,6bは、その一端の拡散層がコントロールゲート線PG1に接続され、他端の拡散層が後述する第2のＮ型ウェルN2とショートしており、コントロールゲート線PG1の電位を、絶縁膜GI4を介してフローティングゲートFGaに伝え得るようになされている。
なお、図１では、コントロールキャパシタ6aの絶縁膜GI4の面積が、イレーストランジスタ3aのゲート絶縁膜GI1の面積よりも大きく形成されている。このようにこの実施の形態の場合には、コントロールキャパシタ6aの絶縁膜GI4の面積を大きくした分だけ、コントロールゲート線PG1からの電位がフローティングゲートFGaへ伝わり易くなり、データを書き込む際、当該プログラムトランジスタ5aの絶縁膜GI3にて大容量のトンネル電流を発生させ、基板からフローティングゲートFGaへ多くの電荷を注入し得るようになされている。
ここで、図２は、図１に示したメモリユニットUN1の回路構成を実現するレイアウトの一例を示す概略図である。この場合、メモリユニットUN1は、図示しない基板上に第1のＮ型ウェルN1、第1のＰ型ウェルP1、第2のＮ型ウェルN2、および第2のＰ型ウェルP2が順に配置されており、これら第1のＮ型ウェルN1、第1のＰ型ウェルP1、第2のＮ型ウェルN2、および第2のＰ型ウェルP2に亘って第1セル2aおよび第2セル2bが並列に形成されている。実際上、第1のＮ型ウェルN1には、第1セル2aおよび第2セル2bに亘って第1活性領域が形成されており、第1セル2aおよび第2セル2bのイレーストランジスタ3a,3bが第1活性領域に形成されている。
また、第1のＮ型ウェルN1に隣接した第1のＰ型ウェルP1には、第1セル2aおよび第2セル2bに亘って第2活性領域が形成されており、第1セル2aのスイッチトランジスタSWaおよびリードトランジスタ4aと、他方の第2セル2bのプログラムトランジスタ5bとがこの第2活性領域に形成されている。さらに、第1のＮ型ウェルN1と電気的に絶縁された第2のＮ型ウェルN2には、第1セル2aおよび第2セル2bに亘って第4活性領域が形成されており、第1セル2aおよび第2セル2bのコントロールキャパシタ6a,6bがこの第4活性領域に形成されている。
第2のＮ型ウェルN2に隣接した第2のＰ型ウェルP2には、第1セル2aおよび第2セル2bに亘って第3活性領域が形成されており、第1セル2aのプログラムトランジスタ5aと、第2セル2bのスイッチトランジスタSWbおよびリードトランジスタ4bとがこの第3活性領域に形成されている。そして、メモリユニットUN1では、これら第1活性領域、第2活性領域、第4活性領域、および第3活性領域に亘ってフローティングゲートFGa,FGbが並走するように配置され、当該フローティングゲートFGa,FGbが、イレーストランジスタ3a,3a、リードトランジスタ4a,4b、プログラムトランジスタ5a,5b、およびコントロールキャパシタ6a,6bに亘って形成されている。
メモリユニットUN1は、図２に示すような配置構成としたことにより、これらイレーストランジスタ3a,3b、リードトランジスタ4a,4b、プログラムトランジスタ5a,5b、コントロールキャパシタ6a,6b、およびスイッチトランジスタSWa,SWbを効率良く実装し得、全体として小型化を図ることができる。なお、この場合、上述したように例えばプログラムトランジスタ5bは、他のメモリユニットのプログラムトランジスタと隣接するものの、他端の拡散層がこの他のプログラムトランジスタの拡散層と電気的に絶縁されている。このようなプログラムトランジスタ間の絶縁手法としては、例えば素子分離層によって隣接するプログラムトランジスタの拡散層を電気的に絶縁させるか、或いは他端を極性が異なるＰ型ウェルとショートさせる構成とすればよい。
因みに、本発明では、図１に示すメモリユニットUN1の回路構成を実現できれば、図２に示すレイアウトに限らず、その他種々のレイアウトとしても良い。他のレイアウトとしては、例えば上述の第3活性領域を第1のＰ型ウェルP1に形成し、当該第1のＰ型ウェルP1に第2活性領域および第3活性領域を形成するようにしても良い。
（２）データの書き込み動作
図３は、図１に示したメモリユニットUN1を2行2列に配置した不揮発性半導体記憶装置1を示し、これら複数のメモリユニットUN1,UN2,UN3,UN4のうち、1行1列目のメモリユニットUN1の第1セル2a（すなわち、エリアER1）にのみデータを書き込む際の各部位の電圧値を示している。なお、ここでは、第1セル2aまたは第2セル2bのいずれかにデータの書き込みが行われるメモリユニットUN1を選択メモリユニット10と呼び、第1セル2aおよび第2セル2bのいずれにもデータの書き込みを行わないメモリユニットUN2,UN3,UN4を非選択メモリユニット11と呼ぶ。
この場合、不揮発性半導体記憶装置1では、選択メモリユニット10が配置された1列目（以下、選択列と呼ぶ）において、データの書き込みを行う第1セル（以下、選択セルとも呼ぶ）2aのプログラムトランジスタ5aに接続された第2ビット線BLN1を選択ビット線BL1とし、この選択ビット線BL1に0[V]の書き込み電圧が印加され得る。また、この際、選択メモリユニット10に接続されたコントロールゲート線PG1には12[V]の書き込みゲート電圧が印加され得る。これにより、コントロールゲート線PG1に接続されたコントロールキャパシタ6aは、絶縁膜GI4（図１）とフローティングゲートFGaとの容量結合により、フローティングゲートFGaの電圧を上昇させ得る。
不揮発性半導体記憶装置1は、選択ビット線BL1に0[V]の書き込み電圧が印加されることで、選択セル2aのプログラムトランジスタ5aのチャネル電位が選択ビット線BL1と同じ0[V]となり、コントロールゲート線PG1の書き込みゲート電圧（12［V］）によって、フローティングゲートFGaとプログラムトランジスタ5aのチャネルとの間に大きな電圧降下が生じる。
これにより選択メモリユニット10では、フローティングゲートFGaとプログラムトランジスタ5aとの電位差により生じる量子トンネル効果によって、プログラムトランジスタ5aのチャネルにおいて電荷が基板からフローティングゲートFGaに注入され得る。その結果、選択メモリユニット10では、フローティングゲートFGa中に電荷が蓄積して、データが書き込まれた状態となり得る。
このとき、非選択ビット線BL2となる第1ビット線BLP1には6［V］の書き込み禁止電圧が印加される。これにより選択メモリユニット10では、データ書き込みを行わない他方の第2セル（以下、非選択セルとも呼ぶ）2bのプログラムトランジスタ5bの一端に、第1ビット線BLP1から6［V］の書き込み禁止電圧が印加され得る。これにより選択メモリユニット10の非選択セルたる第2セル2bでは、プログラムトランジスタ5bのチャネル電位が第1ビット線BLP1の書き込み禁止電圧と同じ6[V]になることから、コントロールゲート線PG1の書き込みゲート電圧（12［V］）との電位差が小さくなり、その結果、量子トンネル効果が発生することなく、フローティングゲートFGbに電荷が注入され得ない。
なお、このときイレースゲート線EGおよびソース線SLにも6［V］の書き込み禁止電圧が印加されており、選択メモリユニット10の第1セル2aおよび第2セル2bでは、イレースゲート線EGに接続されたイレーストランジスタ3a,3bのゲート絶縁膜GI1（図１）と、ソース線SLに接続されたリードトランジスタ4a,4bのゲート絶縁膜GI2（図１）とにおいてフローティングゲートFGa,FGbとの電位差が小さくなり、その領域で量子トンネル効果が発生することなく、フローティングゲートFGa,FGbに電荷が注入され得ない。
これに加えて、このとき選択メモリユニット10に配置された第1リードゲート線RGP1および第2リードゲート線RGN1には0［V］のオフ電圧が印加されている。これにより選択メモリユニット10において第1選択セル2aのスイッチトランジスタSWaは、第1リードゲート線RGP1からゲートに0［V］のオフ電圧が印加されることでオフ動作し、第1ビット線BLP1の電圧が遮断され、リードトランジスタ4aに第1ビット線BLP1の電圧が印加され得ない。同様に、選択メモリユニット10において第2セル2bのスイッチトランジスタSWbも、第2リードゲート線RGN1からゲートに0［V］のオフ電圧が印加されることでオフ動作し、第2ビット線BLN1の電圧が遮断され、リードトランジスタ4bに第2ビット線BLN1の電圧が印加され得ない。
この場合、イレースゲート線EGは、複数のメモリユニットUN1,UN2,UN3,UN4で共通化されており、各メモリユニットUN1,UN2,UN3,UN4のイレーストランジスタ3a,3bに所定の電圧を一括して印加し得るようになされている。また、ソース線SLも、複数のメモリユニットUN1,UN2,UN3,UN4で共通化されており、各メモリユニットUN1,UN2,UN3,UN4のリードトランジスタ4a,4bに所定の電圧を一括して印加し得るようになされている。
因みに、非選択メモリユニット11となるメモリユニットUN2では、選択メモリユニット10と共有化しているコントロールゲート線PG1に12［V］の書き込みゲート電圧が印加されるものの、非選択ビット線BL2たる第1ビット線BLP2および第2ビット線BLN2に6［V］の書き込み禁止電圧が印加されていることから、フローティングゲートFGa,FGbとプログラムトランジスタ5a,5bとの間の電位差が小さく、その領域で量子トンネル効果が発生することなく、フローティングゲートFGa,FGbに電荷が注入され得ない。
また、非選択メモリユニット11となるメモリユニットUN3でも、選択メモリユニット10と共有化している第2ビット線BLN1に書き込み電圧が印加されるものの、コントロールゲート線PG2に0［V］の書き込み禁止ゲート電圧が印加されていることから、フローティングゲートFGa,FGbとプログラムトランジスタ5a,5bとの間の電位差がなく、その領域で量子トンネル効果が発生することなく、フローティングゲートFGa,FGbに電荷が注入され得ない。
かくして、この不揮発性半導体記憶装置1では、リードトランジスタ4aを電荷移動経路として用いずにプログラムトランジスタ5aのみによって、選択メモリユニット10の第1セル2aに設けたフローティングゲートFGaにだけ電荷を注入し得、選択メモリユニット10の第2セル2bや、他の非選択メモリユニット11の第1セル2aおよび第2セル2bに設けたフローティングゲートFGa,FGbには電荷を注入させることなく、選択メモリユニット10の第1セル2aにのみデータ書き込みを行い得る。
（３）データの消去動作
次に、この不揮発性半導体記憶装置1において、メモリユニットUN1,UN2,UN3,UN4のデータを消去する際の電圧印加について以下説明する。図３との対応部分に同一符号を付して示す図４は、メモリユニットUN1,UN2,UN3,UN4のデータを消去する際の各部位の電圧値を示している。
この場合、不揮発性半導体記憶装置1では、イレースゲート線EGに12［V］のイレース電圧が印加され、ソース線SL、コントロールゲート線PG1,PG2に0［V］が印加され得る。また、この際、不揮発性半導体記憶装置1は、第1リードゲート線RGP1,RGP2および第2リードゲート線RGN1,RGN2に0［V］が印加されることでスイッチトランジスタSWa,SWbがオフ動作し、第1ビット線BLP1およびリードトランジスタ4a間と、第2ビット線BLN1およびリードトランジスタ4b間の電気的な接続を遮断し得る。
不揮発性半導体記憶装置1は、第1ビット線BLP1および第2ビット線BLN1をオープンとすることで、イレースゲート線EGに接続されたイレーストランジスタ3a,3bのゲート絶縁膜GI1にのみ強い電界が印加される。これにより、イレーストランジスタ3a,3bは、チャネルにフローティングゲートFGa,FGb中の電荷を引き抜き、マット一括処理でメモリユニットUN1,UN2,UN3,UN4のデータ消去を行い得る。
かくして、不揮発性半導体記憶装置1では、データ消去時、メモリユニットUN1,UN2,UN3,UN4におけるリードトランジスタ4a,4bの領域を電荷の移動経路として用いることなく、イレーストランジスタ3a,3bの領域のみを用いてフローティングゲートFGa,FGbから電荷を引き抜くことができ、データのマット一括消去を行える。
（４）データの読み出し動作
次に、不揮発性半導体記憶装置1において、データを読み出す際の電圧印加について以下説明する。図３との対応部分に同一符号を付して示す図５は、メモリユニットUN1,UN2,UN3,UN4のうち、メモリユニットUN1のデータを読み出す際の各部位の電圧値を示している。なお、ここでは、メモリユニットUN1,UN2,UN3,UN4のうちメモリユニットUN1の第1セル2aにだけデータが書き込まれ、メモリユニットUN1の第2セル2bにはデータが書き込まれていないものとする。また、ここでは、フローティングゲートFGaに電荷が蓄積された状態を例えば「0」とし、フローティングゲートFGbに電荷が蓄積されてない状態を「1」とする。
この場合、不揮発性半導体記憶装置1は、第1リードゲート線RGP1および第2リードゲート線RGN1に3［V］のオン電圧が印加され、スイッチトランジスタSWa,SWbをいずれもオン動作させる。このとき、ソース線SLには0［V］が印加され、第1ビット線BLP1,BLP2および第2ビット線BLN1,BLN2には読み出し電圧としてVCCが印加され得る。
ここで、フローティングゲートFGaに電荷が蓄積された第1セル2aでは、リードトランジスタ4aのソースに0［V］が印加されると、当該リードトランジスタ4aがオフ動作し、リードトランジスタ4aおよび第1ビット線BLP1間の電気的な接続が遮断され、第1ビット線BLP1での電圧がVCCのままとなる。一方、フローティングゲートFGbに電荷が蓄積されていない他方の第2セル2b（リードトランジスタ4a,4bの閾値電圧Vthはデプリート状態と仮定する）では、リードトランジスタ4bのソースに0［V］が印加されるとオン動作し、リードトランジスタ4bおよび第2ビット線BLN1間が電気的に接続され、第2ビット線BLN1の電圧が変化しVCCよりも低くなる。
不揮発性半導体記憶装置1は、第1ビット線BLP1に比べて第2ビット線BLN1が低電位となり、これら第1ビット線BLP1および第2ビット線BLN1の電位差を、図示しないラッチ回路でラッチすることにより、第1ビット線BLP1がVCCに固定されるとともに、第2ビット線BLN1が0Vに固定され、読み出し情報が確定し得る。
なお、この実施の形態の場合、不揮発性半導体記憶装置1では、イレースゲート線EGおよびコントロールゲート線PG1,PG2に0［V］が印加され、イレーストランジスタ3a,3bおよびコントロールキャパシタ6a,6bによるデータ読み出し時におけるフローティングゲートFGa,FGbでの電荷移動を防止し得るようになされている。
因みに、この実施の形態の場合においては、イレースゲート線EGおよびコントロールゲート線PG1,PG2に0［V］を印加するようにした場合について述べたが、本発明はこれに限らず、イレースゲート線EGまたはコントロールゲート線PG1,PG2に例えば所定電圧のVCCを印加してもよい。この場合、例えばコントロールゲート線PG1,PG2にVCCを印加することで、例えばコントロールキャパシタ6bとフローティングゲートFGbとの容量結合によりフローティングゲートFGbの電位が上昇し、その結果、リードトランジスタ4bから出力されるオン電流が増加することとなり、データをラッチするまでの時間短縮を図ることができる。
因みに、この実施の形態の場合、データ読み出しを行わないメモリユニットUN3,UN4では、第1リードゲート線RGP2および第2リードゲート線RGN2に0［V］のオフ電圧が印加され、スイッチトランジスタSWa,SWbがオフ動作し、フローティングゲートのデータ読み出しが行われず、かくしてメモリユニットUN1のデータのみを読み出すことができる。
（５）動作及び効果
以上の構成において、不揮発性半導体記憶装置1では、フローティングゲートFGa,FGb内の電荷の有無に応じた電圧を読み出すためのリードトランジスタ4a,4bと、フローティングゲートFGa,FGbに電荷を注入するプログラムトランジスタ5a,5bと、フローティングゲートFGa,FGbから電荷を引き抜くイレーストランジスタ3a,3bと、フローティングゲートFGa,FGbの電位を調整するコントロールキャパシタ6a,6bとを備え、これらリードトランジスタ4a（4b）、プログラムトランジスタ5a（5b）、イレーストランジスタ3a（3b）、およびコントロールキャパシタ6a（6b）の各活性領域上にフローティングゲートFGa（FGb）を延在させた。
また、第1セル2aでは、第1ビット線BLP1をスイッチトランジスタSWaを介してリードトランジスタ4aに接続させ、第2ビット線BLN1をプログラムトランジスタ5aに直接接続させた。一方、第1セル2aと対をなす第2セル2bでは、第2ビット線BLN1をスイッチトランジスタSWbを介してリードトランジスタ4bに接続させ、第1ビット線BLP1をプログラムトランジスタ5bに直接接続させた。
これにより、不揮発性半導体記憶装置1では、フローティングゲートFGa,FGbのデータを読み出すためのリードトランジスタ4a,4bが、データの書き込みや消去の際に電荷の移動経路とならず、リードトランジスタ4a,4bのゲート酸化膜への印加電界やホットキャリアのストレスによるダメージを防止でき、かくしてデータの書き込みや消去によって読み出し電流が劣化することもなく誤動作を防止できる。
また、この不揮発性半導体記憶装置1では、リードトランジスタ4a,4bがデータの書き込みや消去の際に電荷の移動経路とならないため、リードトランジスタ4a,4bのサイドウォール領域に電荷の一部が注入されることもなく、データの書き換えを繰り返しても、リードトランジスタ4a,4bのVthもシフトせず誤動作を防止できる。
さらに、この不揮発性半導体記憶装置1では、第1ビット線BLP1および第2ビット線BLN1が設けられビット線本数が2本であるにもかかわらず、一方の第1セル2aにて書き込み用となる第2ビット線BLN1が、他方の第2セル2bにて読み出し用のビット線を兼ねるように構成されているため、全体ではビット線本数とセル数とが同じとなり、実効的なビット線本数がセル当たり1本となることから装置全体として小型化を図ることができる。
以上の構成によれば、不揮発性半導体記憶装置1では、スイッチトランジスタSWa,SWbの切り替えによって、第1セル2aのプログラムトランジスタ5aに接続されてデータ書き込み用となる第2ビット線BLN1が、他方の第2セル2bにて読み出し用のビット線を兼ねつつ、データの書き込み時および消去時に電荷移動経路となるプログラムトランジスタ5a,5bおよびイレーストランジスタ3a,3bを設けたことにより、ビット線本数を増やすことなく、データ書き込みや消去に用いられることにより生じてしまうリードトランジスタ4a,4bの誤作動を確実に防止し得る。
（６）相補型の第1セルおよび第2セルのVthモニターについて
メモリユニットUN1のテストにおいて、上述した実施の形態のような相補型セルではなく、例えば1セル/1ビットとした場合には、単にコントロールゲート線PGに印加する電圧を制御することで、リードトランジスタ4a,4bのVth（閾値電圧）をモニターすることができる。
しかしながら、上述した実施の形態のように、第1セル2aおよび第2セル2bにより、2セル/1ビットの相補型セルを構成する場合には、リードゲート線RG1に接続された各スイッチトランジスタSWa,SWbを双方ともオン動作させると、相補側のセルの状態によって相補側のビット線の電位が変化することから、図示しないラッチ回路によって、例えば、より早く電圧が下がった側の第1ビット線BLP1を「1」とし、これに伴い他方の第2ビット線BLN1側を強制的に「0」としてしまい、正常なモニターを行えないという問題がある。
そこで、本発明では、図６に示すように、相補型セルを構成するメモリユニットUN1において、メモリユニットUN1内にあるリードゲート線RG1を第1リードゲート線RGP1および第2リードゲート線RGN1で構成し、これら第1リードゲート線RGP1および第2リードゲート線RGN1を独立に制御することで、スイッチトランジスタSWa,SWbを個別にオンオフ動作させ、第1セル2aおよび第2セル2bのVthを個別にモニターし得るようになされている。
ここで、図６は、図１に示したメモリユニットUN1において、第1セルのVthをモニターする際の各部位の電圧値を示したものである。この場合、メモリユニットUN1では、イレースゲート線EGおよびソース線SLに0［V］が印加され、Vthをモニターする第1セル2aに接続された第1リードゲート線RGP1に所定電圧のVCCが印加され、Vthをモニターしない第2セル2bに接続された第2リードゲート線RGN1に0［V］が印加され得る。このようにメモリユニットUN1では、第2リードゲート線RGN1に0［V］を印加することでスイッチトランジスタSWbを強制的にオフ動作させ、当該スイッチトランジスタSWbによってフローティングゲートFGbおよび第2ビット線BLN1間の電気的な接続を遮断し、第2ビット線BLN1に第2セル2bの電位状態が関与することなく、第2ビット線BLN1の電圧を一定に維持し得る。
この状態で、メモリユニットUN1では、第２ビット線BLN1に所定の電圧、例えばVCC/2を与え、第1ビット線BLP1にVthを決める基準電流Ibasisを流し、コントロールゲート線PG1にモニター電圧Vmonitorを印加するとともに、当該コントロールゲート線PG1に印加するモニター電圧Vmonit0rの電圧値を変えてゆく。これにより、メモリユニットUN1では、コントロールゲート線PG1に印加するモニター電圧Vmonitorの電圧値に応じて、コントロールキャパシタ6aおよびフローティングゲートFGa間に生じる容量結合によって当該フローティングゲートFGaの電圧が上昇し、リードトランジスタ4aを流れるオン電流が変化し得る。
この際、メモリユニットUN1では、第1セル2aにおいてリードトランジスタ4aから流れるオン電流が基準電流Ibasis以上となれば、第1ビット線BLP1が第2ビット線BLN1より低電位となって0［V］にラッチされ、第1セル2aのVthがモニター電圧Vmonitor以下と判断できる。これに対して、第1セル2aにおいて基準電流Ibasis以下のオン電流しかリードトランジスタ4aから流れない場合には、所定の時間の後に第1ビット線BLP1が第2ビット線BLN1よりも高電位となってVCCにラッチされ、第1セル2aのVthがモニター電圧Vmonitor以上と判断できる。
なお、上述した実施の形態においては、第1セル2aにおけるリードトランジスタ4aのVthをモニターする場合について述べたが、第2セル2bのリードトランジスタ4bについても、上述した実施の形態と同様の原理でVthをモニターすることができる。具体的には、Vthをモニターする第2セル2bに接続された第2リードゲート線RGN1に所定電圧のVCCを印加し、Vthをモニターしない第1セル2aに接続された第1リードゲート線RGP1に0［V］を印加することで、スイッチトランジスタSWaをオフ動作させ、当該スイッチトランジスタSWaによってフローティングゲートFGaおよび第1ビット線BLP1間の電気的な接続を遮断し、第1ビット線BLP1を一定の電圧に維持し得る。
また、この状態で、メモリユニットUN1では、第2ビット線BLN1にVthを決める基準電流Ibasisを流し、コントロールゲート線PG1にモニター電圧Vmonitorを印加するとともに、当該コントロールゲート線PG1に印加するモニター電圧Vmonitorの電圧値を変えてゆき、リードトランジスタ4bから流れるオン電流が基準電流Ibasis以上であるか否かを判断することになる。
（７）他の実施の形態
次にＳＲＡＭ（Static Random Access Memory）セルと組み合わせたメモリユニットについて以下説明する。図１との対応部分に同一符号を付して示す図７は、本発明による不揮発性半導体記憶装置を構成する1つのメモリユニットUN30を示す。なお、この他の実施の形態による不揮発性半導体記憶装置は、複数のメモリユニットが行列状に配置された構成を有するが、ここでは1つのメモリユニットUN30に着目して以下この構成について説明する。図７に示すように、このメモリユニットUN30は、第1セル2aおよび第2セル2bからなる不揮発メモリ部31にＳＲＡＭセル30が接続されている点に特徴を有する。
ここでＳＲＡＭセル30は、Ｎ型ＭＯＳトランジスタからなるアクセストランジスタ21a,21bと、Ｐ型ＭＯＳトランジスタからなるロードトランジスタ22a,22bと、Ｎ型ＭＯＳトランジスタからなるドライブトランジスタ23a,23bとを備え、合計6個のＭＯＳトランジスタで構成されている。ロードトランジスタ22a,22bは、ドレインがドライブトランジスタ23a,23bのドレインに接続され、ソースが電源線Vppに接続されており、さらにゲートがドライブトランジスタ23a,23bのゲートに接続されている。また、ドライブトランジスタ23a,23bはソースがグランド線GNDに接続されている。
アクセストランジスタ21aは、相補型第1ビット線BLTにドレインが接続され、ロードトランジスタ22aおよびドライブトランジスタ23a間のストレージノードCaと、ロードトランジスタ22bおよびドライブトランジスタ23bのゲートとにソースが接続されている。一方、他方のアクセストランジスタ21bも同様に、相補型第2ビット線BLBにドレインが接続され、ロードトランジスタ22bおよびドライブトランジスタ23b間のストレージノードCbと、ロードトランジスタ22aおよびドライブトランジスタ23aのゲートとにソースが接続されている。さらに、これらアクセストランジスタ21a,21bはゲートが共通のワード線WLに接続され、相補型第1ビット線BLTおよび相補型第2ビット線BLB間には、図示しないラッチタイプのセンスアンプが接続されている。
かかる構成に加えてＳＲＡＭセル30には、一方のストレージノードCaに第1セル2aの第1ビット線BLPが接続されているとともに、他方のストレージノードCbに第2セル2bの第2ビット線BLNが接続されている。なお、ここで不揮発メモリ部31は、上述した実施の形態で説明した図１に示すメモリユニットUN1とほぼ同一構成を有するが、ここではリードゲート線RGを1本にし、スイッチトランジスタSWa,SWbを一括してオンオフ制御し得るように構成されている。
このような構成を有するメモリユニットUN30は、外部からのデータの書き込みや読み出しをＳＲＡＭセル30で行うようになされている。ここで、図８は、メモリユニットUN30におけるＳＲＡＭセル30へのデータ書き込み時（図８中、「書き込み」と表記）、ＳＲＡＭセル30からのデータ読み出し時（図８中、「読み出し」と表記）、ＳＲＡＭセル30から不揮発メモリ部31へデータを取り込むプログラム時（図８中、「プログラム」と表記）、不揮発メモリ部31でのデータ消去時（図８中、「消去」と表記）、不揮発メモリ部31からＳＲＡＭセル30へのデータを再び取り込むデータロード時（図８中、「データロード」と表記）の各部位の電圧値を示す。なお、図８中、任意の電圧値に設定できる部位には「Don´t care」と表記している。
（７‐１）ＳＲＡＭへのデータ書き込み
この場合、ＳＲＡＭセル30へのデータ書き込みは、ワード線WLにVccの所定電圧が印加され、ワード線WLに接続されたアクセストランジスタ21a,21bを双方ともオン動作させる。また、この際、電源線VppにもVccの所定電圧が印加され得る。ＳＲＡＭセル30は、例えば一方の相補型第1ビット線BLTに書き込み電圧としてVccが印加されると、他方の相補型第2ビット線BLBに書き込み禁止電圧として0［V］が印加され得る。
これにより、一方のロードトランジスタ22aおよびドライブトランジスタ23aには、他方のアクセストランジスタ21bを介して相補型第2ビット線BLBとゲートが電気的に接続することによりゲートがLowとなり、その結果、ロードトランジスタ22aがオン動作するとともに、ドライブトランジスタ23aがオフ動作する。かくして、これらロードトランジスタ22aおよびドライブトランジスタ23a間のストレージノードCaは、ロードトランジスタ22aを介して電源線Vppと電気的に接続して電圧がHighとなる。
このとき、他方のロードトランジスタ22bおよびドライブトランジスタ23bには、一方のアクセストランジスタ21aを介して相補型第1ビット線BLTとゲートが電気的に接続することによりゲートがHighとなり、その結果、ロードトランジスタ22bがオフ動作するとともに、ドライブトランジスタ23bがオン動作する。かくして、これらロードトランジスタ22bおよびドライブトランジスタ23b間のストレージノードCbは、ドライブトランジスタ23bを介してグランド線GNDと電気的に接続して電圧がLowとなる。以上によりＳＲＡＭセル30はデータが書き込まれた状態となる。
（７‐２）ＳＲＡＭセルからのデータ読み出し
ＳＲＡＭセル30のデータを読み出す際は、ワード線WLにVccの所定電圧が印加され、ワード線WLに接続されたアクセストランジスタ21a,21bを双方ともオン動作する。これによりメモリユニットUN30では、相補型第1ビット線BLTを介して一方のストレージノードCaの電位を読み出すとともに、相補型第2ビット線BLBを介して他方のストレージノードCbの電位を読み出すことで、センスアンプによってストレージノードに記録されたデータの「0」「1」を判定し得る。
（７‐３）不揮発メモリ部へのプログラム
本発明では、上述したＳＲＡＭセルに記録したデータを、上述した「（２）データの書き込み動作」の原理を基に、マット一括処理で不揮発メモリ部31に取り込むことができる。なお、ここでの説明では、ＳＲＡＭセル30において一方のストレージノードCaの電位が高いHigh状態にあり、他方のストレージノードCbの電位が低いLow状態にあるとする。
この場合、不揮発メモリ部31には、イレースゲート線EGに6［V］が印加され、コントロールゲート線PGに12［V］が印加され得る。不揮発メモリ部31は、データが書き込まれた一方のストレージノードCaに、第1ビット線BLPを介して第2セル2bのプログラムトランジスタ5bが電気的に接続されていることから、当該プログラムトランジスタ5bのチャネル電位がストレージノードCaと同じHighの電位になって、コントロールゲート線PGの書き込みゲート電圧（12［V］）との電位差が小さくなり、その結果、量子トンネル効果が発生することなく、フローティングゲートFGbに電荷が注入され得ない。
一方、この不揮発メモリ部31は、データが書き込まれていない他方のストレージノードCbに、第2ビット線BLNを介して第1セル2aのプログラムトランジスタ5aが電気的に接続されていることから、当該プログラムトランジスタ5aのチャネル電位がストレージノードCbと同じLowの電位になって、コントロールゲート線PGの書き込みゲート電圧（12［V］）との電位差が大きくなり、その結果、量子トンネル効果が発生し、フローティングゲートFGaに電荷が注入され得る。メモリユニットUN30では、ＳＲＡＭセル30に記録したデータを、マット一括処理で不揮発メモリ部31に取り込むことができ、かくして周辺回路の制御を簡素化させることもできる。
また、このような不揮発メモリ部31でも、ＳＲＡＭセル30のデータのプログラム時、上述した実施の形態と同様に、イレーストランジスタ3aおよびリードトランジスタ4aを電荷の移動経路とせずに、プログラムトランジスタ5aのみによってフローティングゲートFGaに電荷を注入し得、かくして、電荷移動経路となることにより生じてしまうリードトランジスタ4a,4bの誤作動を確実に防止し得る。
（７‐４）不揮発メモリ部からのデータロード
また、本発明では、上述したように不揮発メモリ部31に一旦取り込んだデータを、上述した「（４）データの読み出し動作」の原理を基に、マット一括処理でＳＲＡＭセル30に再び書き込むことができる。ここでは、不揮発メモリ部31において一方の第1セル2aのフローティングゲートFGaに電荷が蓄積してデータが書き込まれた状態とし、他方の第2セル2bのフローティングゲートFGbに電荷が蓄積されておらずデータが書き込まれていない状態とする。この場合、不揮発メモリ部31には、イレースゲート線EGに0［V］が印加され、コントロールゲート線PGにも0［V］が印加され得る。
また、不揮発メモリ部31では、リードゲート線RGに所定電圧のVccが印加されることにより、第1セル2aおよび第2セル2bの各スイッチトランジスタSWa,SWbがオン動作するとともに、リードトランジスタ4a,4bのソースに0［V］が印加されることにより、リードトランジスタ4a,4bがオン動作する。これにより不揮発メモリ部31は、リードトランジスタ4aおよび第1ビット線BLP間が電気的に接続され、フローティングゲートFGaの高電位に伴ってＳＲＡＭセル30の一方のストレージノードCaを高電位にしてデータが書き込まれた状態に復元し得る。
また、不揮発メモリ部31は、リードトランジスタ4bおよび第2ビット線BLN間も電気的に接続され、フローティングゲートFGbの低電位に伴ってＳＲＡＭセル30の他方のストレージノードCbを低電位にしてデータが書き込まれない状態に復元し得る。さらに、この不揮発メモリ部31では、ＳＲＡＭセル30へのデータロードをマット一括処理で行うことができることから、周辺回路の制御も簡素化させることができる。
（７‐５）不揮発メモリ部におけるデータ消去
さらに、本発明では、上述した「（３）データの消去動作」の原理を基に、不揮発メモリ部31においてデータを消去させることもできる。この場合、不揮発メモリ部31では、イレースゲート線EGに12［V］のイレース電圧が印加され、ソース線SL、コントロールゲート線PGに0［V］が印加され得る。不揮発メモリ部31は、イレースゲート線EGに接続されたイレーストランジスタ3a,3bのゲート絶縁膜にのみ強い電界が印加されることで、イレーストランジスタ3a,3bのチャネル層によってフローティングゲートFGa,FGb中の電荷を引き抜き、マット一括処理で不揮発メモリ部31のデータ消去を行い得る。
なお、本発明は、本実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能であり、例えば図３〜図５、図８において、データ書き込み時や、データ消去時、データ読み出し時等における電圧値をそれぞれ明記しているが、本発明はこれに限らず、種々の電圧値を適用してもよい。
さらに、上述した実施の形態においては、イレーストランジスタ3aをＮ型ウェルに形成し、コンロトールキャパシタ6aを当該Ｎ型ウェルと異なるＮ型ウェルに形成し、さらにリードトランジスタ4a、スイッチトランジスタSWaおよびプログラムトランジスタ5aをＰ型ウェルに形成した場合について述べたが、本発明はこれに限らず、イレーストランジスタ3aをＰ型ウェルに形成し、コンロトールキャパシタ6aを当該Ｐ型ウェルと異なるＰ型ウェルに形成し、さらにリードトランジスタ4a、スイッチトランジスタSWaおよびプログラムトランジスタ5aをＮ型ウェルに形成するようにしてもよい。
1 不揮発性半導体記憶装置
2a 第1セル（セル）
2b 第2セル（セル）
3a,3b イレーストランジスタ
4a,4b リードトランジスタ
5a,5b プログラムトランジスタ
6a,6b コントロールキャパシタ
SWa,SWb スイッチトランジスタ
BLP1,BLP2,BLP 第1ビット線
BLN1,BLN2,BLN 第2ビット線
FGa,FGb フローティングゲート

Claims (5)

  1. 電気的に絶縁された複数のフローティングゲートと、第1ビット線および第2ビット線とを備え、前記フローティングゲート毎にセルを構成した不揮発性半導体記憶装置であって、
    各前記セルは、
    前記フローティングゲート内の電荷の有無に応じた電圧を読み出すためのリードトランジスタと、前記フローティングゲートに電荷を注入するプログラムトランジスタと、前記フローティングゲートから電荷を引き抜くイレーストランジスタと、前記フローティングゲートの電位を調整するコントロールキャパシタとを備え、前記リードトランジスタ、前記プログラムトランジスタ、前記イレーストランジスタ、および前記コントロールキャパシタの各活性領域上に前記フローティングゲートが延在しており、
    一の前記セルは、
    データの書き込み動作時に、一の前記プログラムトランジスタで前記フローティングゲートに電荷を注入させない書き込み禁止電圧、または当該一の前記プログラムトランジスタで前記フローティングゲートに電荷を注入させる書き込み電圧が印加される前記第1ビット線に、一端が接続され、他端が一の前記リードトランジスタの一端に接続され、該データの書き込み動作時、オフ動作し、前記第1ビット線から当該一の前記リードトランジスタへの前記書き込み禁止電圧および前記書き込み電圧の供給を遮断する一のスイッチトランジスタを備え、
    前記第2ビット線が当該一の前記プログラムトランジスタに直接接続された構成を有しており、
    前記一のセルと対をなす他の前記セルは、
    前記データの書き込み動作時に、前記書き込み電圧または前記書き込み禁止電圧が印加され、前記一のセルに接続された前記第2ビット線に、一端が接続され、他端が他の前記リードトランジスタの一端に接続され、該データの書き込み動作時、オフ動作し、前記第2ビット線から当該他の前記リードトランジスタへの前記書き込み電圧および前記書き込み禁止電圧の供給を遮断する他のスイッチトランジスタを備え、
    前記第1ビット線が他の前記プログラムトランジスタに直接接続された構成を有しており、
    データの読み出し動作時には、前記データの書き込み動作時に前記書き込み電圧または前記書き込み禁止電圧が印加される前記第1ビット線および前記第2ビット線に読み出し電圧が印加され、前記フローティングゲートの前記電荷の有無に応じた電圧を読み出すセルの前記スイッチトランジスタがオン動作し、該スイッチトランジスタに接続された前記第1ビット線または前記第2ビット線と、前記リードトランジスタの前記一端とを電気的に接続させる
    ことを特徴とする不揮発性半導体記憶装置。
  2. 各セルは、
    前記イレーストランジスタがＮ型ウェルまたはＰ型ウェルに形成され、前記コントロールキャパシタが該イレーストランジスタと同じ極性で異なるＮ型ウェルまたはＰ型ウェルに形成されており、
    前記リードトランジスタ、前記スイッチトランジスタおよび前記プログラムトランジスタが、前記イレーストランジスタおよび前記コントロールキャパシタと異なる極性のＰ型ウェルまたはＮ型ウェルに形成されている
    ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  3. 前記フローティングゲート毎に設けた前記イレーストランジスタに共通の電圧を一律に印加するイレースゲート線と、
    前記フローティングゲート毎に設けた前記リードトランジスタに共通の電圧を一律に印加するソース線と
    を備えることを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
  4. 前記一のセルと前記他のセルとで1ビットを構成し、
    前記セル毎に設けられた各前記スイッチトランジスタには個別にゲート線が接続されており、各前記スイッチトランジスタが独立にオンオフ制御される
    ことを特徴とする請求項１〜３のうちいずれか１項記載の不揮発性半導体記憶装置。
  5. 前記第1ビット線がＳＲＡＭセルの一のストレージノードに接続され、前記第2ビット線が前記ＳＲＡＭセルの前記一のストレージノードと相補的な他のストレージノードに接続されており、
    前記ＳＲＡＭセルと、前記一のセルおよび前記他のセルの2セルとから1ビットを構成する
    ことを特徴とする請求項１〜４のうちいずれか１項記載の不揮発性半導体記憶装置。
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