JP4215018B2 - 不揮発性半導体記憶装置 - Google Patents

Description

本発明は、不揮発性半導体記憶装置に関する。

不揮発性メモリの基本的な動作原理は、フローティングゲートに対して電荷の注入又は放出を行い、検出用トランジスタの閾値変化などを通して論理“１”又は論理“０”を判定する。書き込みの方法としては、ホットキャリアを利用するものとＦＮ電流を利用するものがある。しかしながら、いずれの方式の場合にもフローティングゲートを用いる以上、フローティングゲート周辺の寄生容量の存在が問題となり、わずかな寄生容量の有無が書き込み特性を大きく変化させてしまう場合が少なくない。

例えば容量比を利用して書き込みを行う場合、フローティングゲートに比較的高い電圧を印加するために、容量比として大きな値を必要とする。容量比を大きくするためには、その分だけレイアウト面積を必要とし、結果として寄生容量も増大してしまう。この寄生容量を無視できるようにするためには、容量本体をさらに大きくする必要があり、悪循環を生じる。

また、寄生容量の大部分は基板とのカップリングであり、容量比を計算する際に、この寄生容量を考慮する必要がある。しかし、複雑な立体形状に含まれる寄生容量を正確に算出することは困難であり、結局は試作による確認が必要となり、開発コストの削減を妨げる。
特開平１１−２３３６５４号公報

本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、書き込み特性を向上させ、安定した書き込み特性を維持する不揮発性半導体記憶装置を提供することにある。

本発明は、その一端がフローティングノードに接続されている第１のキャパシタと、そのゲート電極が前記フローティングノードに接続されている検出トランジスタと、その一端が前記フローティングノードに接続され、その他端が前記検出トランジスタのドレインに接続されている第２のキャパシタと、その一端が前記フローティングノードに接続されている補助キャパシタと、を含み、少なくとも書き込み動作時には、前記第１のキャパシタの他端にコントロールゲート電圧が供給され、前記第２のキャパシタの他端にコントロールドレイン電圧が供給され、前記補助キャパシタの他端に前記フローティングノードの電圧よりも高い容量比補正電圧が供給される不揮発性半導体記憶装置に関する。

これにより、フローティングノードの寄生容量による第１のキャパシタと第２のキャパシタの容量比の変化を補正することができる。即ち、安定した書き込み動作が可能となり、第２のキャパシタの酸化膜の劣化や信頼性の低下を防ぐことが可能となる。

また、本発明では、少なくとも書き込み動作時において、前記容量比補正電圧は、前記第１のキャパシタの一端に供給される電圧と前記第２のキャパシタの他端に供給される電圧のうちのいずれか高い方の電圧と同じ電圧又はそれ以上の電圧に設定されてもよい。

これにより、第１のキャパシタの一端に供給される電圧が、第２のキャパシタの他端に供給される電圧より高い電圧の場合には、フローティングノードの電位は、補助キャパシタの容量と第１のキャパシタの容量との合成容量と、検出トランジスタのゲート容量と第２のキャパシタの容量との合成容量とで構成される容量比に基づく。同様にして、第２のキャパシタの他端に供給される電圧が、第１のキャパシタの一端に供給される電圧より高い電圧の場合には、フローティングノードの電位は、補助キャパシタの容量と第２のキャパシタの容量との合成容量と、検出トランジスタのゲート容量と第１のキャパシタの容量との合成容量とで構成される容量比に基づく。即ち、論理“１”を書き込む書き込み動作と、論理“０”を書き込む書き込み動作とでの、容量比の変化を緩和することができる。

また、本発明では、少なくとも書き込み動作時において、前記容量比補正電圧は、前記コントロールゲート電圧又は前記コントロールドレイン電圧のいずれか高い方の電圧に設定されてもよい。

また、本発明では、書き込み動作時にオン状態に設定される容量比補正スイッチをさらに含み、書き込み動作時には、前記容量比補正スイッチを介して前記補助キャパシタの他端に前記容量比補正電圧が供給されてもよい。

これにより、書き込み動作時に補助キャパシタの他端に容量比補正電圧を供給することができる。

また、本発明では、前記容量比補正スイッチは、第１のトランジスタで構成され、前記第１のトランジスタのドレインは前記補助キャパシタの他端に接続され、前記第１のトランジスタのソースには前記容量比補正電圧が供給され、書き込み動作時には、前記第１のトランジスタをオン状態に設定する電圧が、前記第１のトランジスタのゲート電極に供給されてもよい。

また、本発明では、前記補助キャパシタの容量値は、前記検出トランジスタのゲート容量値と同じ値に設定されてもよい。

これにより、論理“１”を書き込む書き込み動作と、論理“０”を書き込む書き込み動作とでの、容量比の変化を緩和することができる。即ち、論理“１”を書き込む書き込み動作時の第２のキャパシタに印加される電圧と、論理“０”を書き込む書き込み動作時の第２のキャパシタに印加される電圧とのオフセットを緩和することができる。

また、本発明では、読み出し動作時には、前記補助キャパシタの他端はフローティング状態に設定されてもよい。

これにより、読み出し動作時に補助キャパシタによる影響をなくすことができる
また、本発明では、読み出し動作時には、前記補助キャパシタの他端はグランドレベルの電圧に設定されてもよい。

これにより、読み出し動作時に補助キャパシタによる影響をなくすことができる
また、本発明では、書き込み動作時にはオフ状態に設定され、読み出し動作時にはオン状態に設定される接地用スイッチをさらに含み、読み出し動作時には、前記接地用スイッチを介して、前記補助キャパシタの他端に前記グランドレベルの電圧が供給されてもよい。

これにより、読み出し動作時には補助キャパシタの他端をグランドレベルに設定することができる。

また、本発明では、書き込み動作時にはオフ状態に設定され、読み出し動作時にはオン状態に設定される第２のトランジスタをさらに含み、書き込み動作時には、前記第１のトランジスタのゲート電極にアクティブな書き込みイネーブル信号が供給され、前記第１のトランジスタがオン状態に設定され、前記第２のトランジスタのゲート電極に前記アクティブな書き込みイネーブル信号が反転された信号が供給され、前記第２のトランジスタがオフ状態に設定され、オン状態に設定された前記第１のトランジスタを介して前記補助キャパシタの他端に前記容量比補正電圧が供給され、読み出し動作時には、前記第１のトランジスタのゲート電極にノンアクティブな書き込みイネーブル信号が供給され、前記第１のトランジスタがオフ状態に設定され、前記第２のトランジスタのゲート電極に前記ノンアクティブな書き込みイネーブル信号が反転された信号が供給され、前記第２のトランジスタがオン状態に設定され、オン状態に設定された前記第２のトランジスタを介して前記補助キャパシタの他端にグランドレベルの電圧が供給されてもよい。

これにより、補助キャパシタの他端の電位を、読み出し動作時及び書き込み動作時で切り替えることができる。即ち、読み出し動作時には補助キャパシタの他端をグランドレベルに設定することができ、書き込み動作時には補助キャパシタの他端に容量比補正電圧を供給することができる。

また、本発明では、前記コントロールゲート電圧の供給ノードと前記第１のキャパシタの他端との間に設けられた第１の選択トランジスタと、前記コントロールドレイン電圧の供給ノードと前記第２のキャパシタの他端との間に設けられた第２の選択トランジスタと、をさらに含み、書き込み動作時には、前記第１及び第２の選択トランジスタのゲート電極に選択電圧が供給され、前記第１及び第２の選択トランジスタがオン状態に設定され、前記第１のキャパシタの他端には、オン状態に設定された前記第１の選択トランジスタを介して前記コントロールゲート電圧が供給され、前記第２のキャパシタの他端には、オン状態に設定された前記第２の選択トランジスタを介して前記コントロールドレイン電圧が供給されてもよい。

これにより、第１のキャパシタの他端に、コントロールゲート電圧を供給することができ、前記第２のキャパシタの他端に、コントロールドレイン電圧を供給することができる。

また、本発明では、前記補助キャパシタは、前記第１のキャパシタが形成される第１のキャパシタ形成領域の上方の領域に形成されてもよい。

これにより、不揮発性半導体記憶装置のレイアウト面積を無駄に大きくせずに、補助キャパシタを形成することができる。

また、本発明では、前記第２のキャパシタが形成される第２のキャパシタ形成領域は、前記第１のキャパシタ形成領域の第１の方向側に形成され、前記第２のキャパシタ形成領域は、その面積が前記第１のキャパシタ形成領域よりも狭くてもよい。

これにより、第１のキャパシタは、その容量が第２のキャパシタの容量より大きくなるように、その形成領域の面積も大きく形成されているため、補助キャパシタの容量を大きくすることができる。

また、本発明では、前記第１の方向に直交する方向を第２の方向とした場合に、前記検出トランジスタのゲート電極が形成される検出トランジスタ用ゲート電極形成領域は、前記第１のキャパシタ形成領域の前記第１の方向側であり、且つ、前記第２のキャパシタ形成領域の前記第２の方向側に形成されてもよい。

これにより、不揮発性半導体記憶装置のレイアウト面積を小さくすることができる。

また、本発明では、前記第１の選択トランジスタのゲート電極が形成される第１の選択トランジスタ用ゲート電極形成領域は、前記第１のキャパシタ形成領域の前記第２の方向の逆側に形成され、前記第２の選択トランジスタのゲート電極が形成される第２の選択トランジスタ用ゲート電極形成領域は、前記第２のキャパシタ形成領域の前記第２の方向の逆側であり、且つ、前記第１の選択トランジスタ用ゲート電極形成領域の前記第１の方向側に形成されてもよい。

以下、本発明の一実施形態について、図面を参照して説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。なお、以下の図において同符号のものは同様の意味を表す。

１．不揮発性半導体記憶装置
以下に、不揮発性半導体記憶装置の一例として、ＥＥＰＲＯＭ（Electrically-Erasable-Programmable-Read-Only-Memory）１００の構成例を示す。

図１は、本実施形態に係るＥＥＰＲＯＭ（広義には不揮発性半導体記憶装置）１００の一部を示す回路図である。ＥＥＰＲＯＭ１００は、選択トランジスタ２１（広義には第１の選択トランジスタ）、選択トランジスタ２２（広義には第２の選択トランジスタ）と、セル１０と、読み出しトランジスタ２３を含む。セル１０は、第１、第２のキャパシタ３１、３２と、フローティングノード３０と、補助キャパシタ３３と、検出トランジスタ４１を含む。ＥＥＰＲＯＭ１００は、例えば複数のセル１０を含むようにしてもよい。また、セル１０には例えば１ビットのデータを格納することができる。ノードＣＧＮはコントロールゲート電圧ＣＧが供給される供給ノードであり、ノードＣＤＮはコントロールドレイン電圧ＣＤが供給される供給ノードである。

なお、本実施形態において、フローティングノード３０に対する電荷の注入又は放出を行う動作を、書き込み動作と定義する。例えば、書き込み動作において、フローティングノード３０に電荷を注入する動作を論理“１”の書き込み動作とし、フローティングノード３０の電荷を放出する動作を論理“０”の書き込み動作とする。

選択トランジスタ２１、２２は、例えばＮ型トランジスタで構成され、そのゲートはワード線ＷＬに接続されている。選択トランジスタ２１の一端はセル１０の第１のキャパシタ３１に接続されている。選択トランジスタ２１の他端にはコントロールゲート電圧ＣＧが供給される。また、選択トランジスタ２２の一端はセル１０の第２のキャパシタ３２及び検出トランジスタ４１のドレインに接続されている。選択トランジスタ２２の他端にはコントロールドレイン電圧ＣＤが供給される。

例えば、ワード線ＷＬにセル１０を選択するための選択電圧が供給されると、選択トランジスタ２１及び２２がオン状態となる。これにより、セル１０には、コントロールゲート電圧ＣＧ及びコントロールドレイン電圧ＣＤが供給される。なお、この構成例では、１ビット単位からの書き込みが可能になっている。

セル１０の第１のキャパシタ３１の一端は選択トランジスタ２１の一端に接続され、第１のキャパシタ３１の他端はフローティングノード３０に接続されている。第２のキャパシタ３２の一端はフローティングノード３０に接続され、第２のキャパシタ３２の他端は、選択トランジスタ２２の一端に接続されている。

セル１０の補助キャパシタ３３の一端はフローティングノード３０に接続され、補助キャパシタ３３の他端には、少なくとも書き込み動作時に容量比補正電圧ＶＰＰが供給される。例えば、容量比補正電圧ＶＰＰは、コントロールゲート電圧ＣＧ又はコントロールドレイン電圧ＣＤのいずれか高い方の電圧に設定される。書き込み動作時にコントロールゲート電圧ＣＧが例えば１０Ｖに設定され、コントロールドレイン電圧ＣＤが例えば０Ｖに設定される場合には、容量比補正電圧ＶＰＰは１０Ｖに設定される。また、書き込み動作時にコントロールゲート電圧ＣＧが例えば０Ｖに設定され、コントロールドレイン電圧ＣＤが例えば１０Ｖに設定される場合にも、容量比補正電圧ＶＰＰは１０Ｖに設定される。

なお、容量比補正電圧ＶＰＰは、上記の電圧に限定されることはなく、容量比補正電圧ＶＰＰは、例えば書き込み動作時のフローティングノード３０の電圧より高い電圧に設定されてもよい。また、容量比補正電圧ＶＰＰは、書き込み動作時のノードＮＤ１又はＮＤ２の電圧以上の電圧に設定されるようにしてもよい。

また、検出トランジスタ４１のゲート電極がフローティングノード３０に接続され、検出トランジスタ４１のドレインが選択トランジスタ２２の一端に接続されている。検出トランジスタ４１のソースは、読み出しトランジスタ２３のドレインに接続され、読み出しトランジスタ２３のソースには例えばグランドレベルの電圧ＶＳＳが供給される。

ＥＥＰＲＯＭ１００では、第１、第２のキャパシタ３１、３２の容量値で容量比が構成される。書き込み動作時のフローティングノード３０の電位は、およそ、この容量比とコントロールゲート電圧ＣＧ及びコントロールドレイン電圧ＣＤに基づく電位に設定される。そして、コントロールゲート電圧ＣＧ及びコントロールドレイン電圧ＣＤを制御することで、例えば論理“１”又は論理“０”をセル１０に書き込むことができる。

例えば、第２のキャパシタ３２の容量値は、例えば第１のキャパシタ３１の容量値よりも小さく設定されている。また、第２のキャパシタ３２を構成する酸化膜は、電荷の注入、放出を行うために薄い酸化膜（トンネル膜）で形成されている。

なお、上記の容量比は、トンネル膜にかかる電界が例えば１０ＭＶ／ｃｍ以上になるように設計されるが、書き込み時間に余裕がある場合には、この限りではない。薄いトンネル膜の耐圧は低く、トンネル膜にかかる電界を高くしすぎると簡単に破壊されてしまう。また、破壊に至らずとも高電界によるダメージは蓄積され、書き換え回数が急激に減少していく。このため、容量比には上限があり、その上限を超えないように容量比を設定するとよい。

読み出しトランジスタ２３は、例えばデータの読み出し動作時にオン状態に設定される。また、読み出しトランジスタ２３は、セル１０の中に含めるようにしてもよいし、セル１０の外側にレイアウトして、複数のセル１０で共用するようにしてもよい。

また、フローティングノード３０には、検出トランジスタ４１のゲート電極が接続されているため、検出トランジスタ４１のオン・オフ状態をセンスアンプ等で検出することでセル１０に格納されているデータを読み出すことができる。

なお、本実施形態では、フローティングノード３０に対して電荷の注入又は放出を行う動作を書き込み動作と定義しているが、これに限定されない。例えば、フローティングノード３０に電荷を注入する動作を書き込み動作とし、フローティングノード３０の電荷を放出させる動作を消去動作と定義してもよい。また、本実施形態では、書き込み動作として論理“１”又は論理“０”の書き込みを便宜的に示しているが、これに限定されない。例えば、論理“１”の書き込みを書き込み動作とし、論理“０”の書き込みを消去動作として定義してもよいし、その逆もまた可能である。

２．動作
図２は、例えば論理“１”を書き込む動作（以下、ハイ書き込みとも呼ぶ）を示す。

ハイ書き込みでは、コントロールゲート電圧ＣＧが高電圧（例えば１０Ｖ）に設定され、コントロールドレインＣＤ電圧が低電圧（例えば０Ｖ）に設定される。また、ワード線ＷＬには選択電圧が供給されるため、第１のキャパシタ３１の一端には例えば１０Ｖの電圧が供給され、第２のキャパシタ３２の他端には例えば０Ｖの電圧が供給される。

また、補助キャパシタ３３の他端には、容量比補正電圧ＶＰＰ（例えば１０Ｖ）が供給される。なお、このときは書き込み動作であるため、読み出し信号線ＲＤにはノンアクティブに設定された信号が供給され、読み出しトランジスタ２３はオフ状態に設定される。

このとき、フローティングノード３０の電位は、容量比とコントロールゲート電圧ＣＧ及びコントロールドレイン電圧ＣＤに基づいた電位に設定される。ここでの容量比は、厳密には、第１、第２のキャパシタ３１、３２の容量値の他に、検出トランジスタ４１の基板電位に対するゲート容量値及び補助キャパシタ３３の容量値によって構成される。

図３は、ハイ書き込みでのセル１０の容量比を示す図である。

第１のキャパシタ３１の容量値をＣ１、第２のキャパシタ３２の容量値をＣ２、検出トランジスタ４１の基板電位に対するゲート容量値をＣ３、補助キャパシタ３３の容量値をＣ４とする。本実施形態では、補助キャパシタ３３の容量値Ｃ４は、例えば、検出トランジスタ４１のゲート容量値Ｃ３と同じ値に設定されているが、これに限定されない。

図３に示すように、キャパシタ３１の一端には１０Ｖの電圧が供給され、補助キャパシタ３３の他端には容量比補正電圧として１０Ｖが供給されている。即ち、キャパシタ３１と補助キャパシタ３３は並列に接続されていることになる。

また、キャパシタ３２の他端は、０Ｖに設定されている。また、検出トランジスタ４１のゲート容量値Ｃ３は基板電位に対する容量値である。即ち、キャパシタ３２と検出トランジスタ４１のゲート容量は並列に接続されているとみなすことができる。

以上により、その容量値がＣ１＋Ｃ４である合成容量ＣＣ１と、その容量値がＣ２＋Ｃ３である合成容量ＣＣ２が、フローティングノード３０で直列に接続されているとみなすことができる。この直列接続された合成容量ＣＣ１、ＣＣ２の両端には、それぞれ、コントロールゲート電圧ＣＧ（例えば１０Ｖ）及びコントロールドレイン電圧ＣＤ（例えば０Ｖ）が供給されていることになる。

例えば、容量値の比をＣ１：Ｃ２：Ｃ３：Ｃ４＝８：２：１：１とする。すると、合成容量ＣＣ１と合成容量ＣＣ２の容量比は、（８＋１）：（２＋１）＝９：３となる。この場合、キャパシタ３２のトンネル膜には、計算上、１０Ｖの電圧が３：９に容量分割された電圧として７．５Ｖの電圧が印加されることになる。

一方、薄い酸化膜（トンネル膜）に電圧が印加されると、印加された電圧に対数で略比例するトンネル電流が流れる。その電流値は、例えば酸化膜の膜厚に依存する。

ここで、キャパシタ３２のトンネル膜の膜厚が、７．５Ｖ印加時に十分なトンネル電流が流れるように形成された場合を説明する。この場合、キャパシタ３２のトンネル膜には７．５Ｖの電圧が印加されるはずであるが、トンネル電流を流してしまうため、短時間の後には、結果としてキャパシタ３２には例えば６Ｖ程度の電圧しか現れないことになる。

即ち、フローティングノード３０にマイナスの電荷が注入されたことになる。

このようにして、ハイ書き込みが実施される。なお、容量比補正電圧ＶＰＰは、フローティングノード３０の電位よりも高い電位に設定されればよい。前述したようにフローティングノード３０の電位は、各容量値Ｃ１〜Ｃ４から求まる合成容量ＣＣ１、ＣＣ２の容量比と、コントロールゲート電圧ＣＧ、コントロールドレイン電圧ＣＤによって、決定される。また、合成容量ＣＣ１、ＣＣ２の容量比の上限は、キャパシタ３２のトンネル膜の膜厚に基づく。キャパシタ３２のトンネル膜の膜厚や、合成容量ＣＣ１、ＣＣ２の容量比は、ＥＥＰＲＯＭ１００の用途に基づいて設定することができる。

例えば、書き込み動作速度を最優先にする場合には、キャパシタ３２の膜厚を薄くしたり、合成容量ＣＣ１、ＣＣ２の容量比を高く設定すればよい。容量比が高くなると、キャパシタ３２のトンネル膜に印加される電圧が高くなるため、その分、書き込み速度が速くなる。

また、容量比補正電圧ＶＰＰは、少なくともハイ書き込み動作時に、例えば、コントロールゲート電圧ＣＧに供給される高電圧（例えば１０Ｖ）と同じかそれ以上の電圧に設定されてもよい。

図４は、例えば論理“０”を書き込む動作（以下、ロー書き込みとも呼ぶ）を示す。

ロー書き込みでは、コントロールゲート電圧ＣＧが低電圧（例えば０Ｖ）に設定され、コントロールドレインＣＤ電圧が高電圧（例えば１０Ｖ）に設定される。また、ワード線ＷＬには選択電圧が供給されるため、第１のキャパシタ３１の一端には例えば０Ｖの電圧が供給され、第２のキャパシタ３２の他端には例えば１０Ｖの電圧が供給される。

また、補助キャパシタ３３の他端には、容量比補正電圧ＶＰＰ（例えば１０Ｖ）が供給される。なお、このときは書き込み動作であるため、読み出し信号線ＲＤにはノンアクティブに設定された信号が供給され、読み出しトランジスタ２３はオフ状態に設定される。

このとき、フローティングノード３０の電位は、ハイ書き込みのときと同様に、容量比とコントロールゲート電圧ＣＧ及びコントロールドレイン電圧ＣＤに基づいた電位に設定される。

図５（Ａ）、（Ｂ）は、ロー書き込みでのセル１０の容量比を示す図である。なお、図５においても、各容量値Ｃ１〜Ｃ４が図３と同様の容量比である場合を説明する。

図５（Ａ）によると、キャパシタ３１の一端には０Ｖの電圧が供給され、補助キャパシタ３３の他端には容量比補正電圧として１０Ｖが供給されている。また、キャパシタ３２の他端には１０Ｖの電圧が供給されている。即ち、図５（Ｂ）に示すように、キャパシタ３２と補助キャパシタ３３が並列に接続され、キャパシタ３１と検出トランジスタ４１のゲート容量が並列に接続されているとみなすことができる。

従って、その容量値がＣ１＋Ｃ３である合成容量ＣＣ１１と、その容量値がＣ２＋Ｃ４である合成容量ＣＣ１２が、フローティングノード３０で直列に接続されているとみなすことができる。この直列接続された合成容量ＣＣ１１、ＣＣ１２の両端には、それぞれ、コントロールゲート電圧ＣＧ（例えば０Ｖ）及びコントロールドレイン電圧ＣＤ（例えば１０Ｖ）が供給されていることになる。

これにより、合成容量ＣＣ１１と合成容量ＣＣ１２の容量比は、（８＋１）：（２＋１）＝９：３となる。この場合、キャパシタ３２のトンネル膜には、計算上、１０Ｖの電圧が３：９に容量分割された電圧として例えば７．５Ｖの電圧が印加されるはずである。しかしながら、ハイ書き込み動作と同様にロー書き込み動作時においても、キャパシタ３２のトンネル膜にはトンネル電流が流れるため、短時間の後には、６Ｖ程度の電位差に緩和されてしまう。

即ち、フローティングノード３０からマイナスの電荷が放出されたことになる。

このようにして、ロー書き込みが実施される。なお、容量比補正電圧ＶＰＰは、少なくともロー書き込み動作時に、例えば、コントロールドレイン電圧ＣＤに供給される高電圧（例えば１０Ｖ）と同じかそれ以上の電圧に設定されてもよい。

なお、上記の構成では、補助キャパシタ３３の容量値Ｃ４は、一例として検出トランジスタ４１のゲート容量の容量値Ｃ３と同じ値に設定されているが、これに限定されない。例えば、補助キャパシタ３３の容量値Ｃ４は、検出トランジスタ４１のゲート容量の容量値Ｃ３より小さく設定されてもよい。

図６は、読み出し動作及び書き込み動作の各動作で、容量比補正電圧ＶＰＰを切り替える容量比補正スイッチ５１を示す図である。ＥＥＰＲＯＭ１００は、容量比補正スイッチ５１と、Ｎ型トランジスタ５２（広義には接地用スイッチ又は第２のトランジスタ）と、インバータ５３を含むように構成されてもよい。また、ＥＥＰＲＯＭ１００は、Ｎ型トランジスタ５２やインバータ５３を省略して構成されてもよい。

容量比補正スイッチ５１は、例えばＮ型トランジスタ（広義には第１のトランジスタ）で構成され、そのドレインには容量比補正電圧ＶＰＰ（例えば１０Ｖ）が供給される。また、容量比補正スイッチ５１のソースには、補助キャパシタ３３の他端及びＮ型トランジスタ５２のドレインが接続されている。Ｎ型トランジスタ５２のソースは、例えばグランドレベルの電圧に設定される。また、容量比補正スイッチ５１のゲート電極にはライト信号線ＷＲが接続され、Ｎ型トランジスタ５２のゲート電極には、例えばインバータ５３を介してライト信号線ＷＲが接続されている。

例えば、ハイ書き込み及びロー書き込みを含む書き込み動作時には、ライト信号線ＷＲにはアクティブな信号（例えばハイレベルの信号）が供給される。これにより、容量比補正スイッチ５１はオン状態に設定され、Ｎ型トランジスタ５２はオフ状態に設定される。即ち、補助キャパシタ３３の他端には、容量比補正電圧ＶＰＰが供給される。また、読み出し信号線ＲＤには、ノンアクティブな信号（例えばローレベルの信号）が供給され、読み出しトランジスタ２３はオフ状態に設定される。

一方、読み出し動作時には、ライト信号線ＷＲにはノンアクティブな信号（例えばローレベルの信号）が供給される。これにより、容量比補正スイッチ５１はオフ状態に設定され、Ｎ型トランジスタ５２はオン状態に設定され、補助キャパシタ３３の他端は例えばグランドレベルの電圧ＶＳＳに設定される。また、読み出し信号線ＲＤには、アクティブな信号（例えばハイレベルの信号）が供給され、読み出しトランジスタ２３はオン状態に設定される。これにより、例えばセンスアンプ等で検出トランジスタ４１のオン・オフ状態を読み出すことができる。

上記のような構成によって、ＥＥＰＲＯＭ１００では、書き込み動作時に、補助キャパシタ３３の他端に容量比補正電圧ＶＰＰを供給し、読み出し動作時には容量比補正電圧ＶＰＰを供給しないようにすることができる。また、読み出し動作時には、補助キャパシタ３３の他端がグランドレベルの電圧又はフローティング状態に設定することができるため、補助キャパシタ３３は、検出トランジスタ４１のオン・オフ状態を検出する際の邪魔な容量とはならない。

また、容量比補正スイッチ５１の代わりに、図７の容量比補正スイッチ６１を設けるようにしてもよい。具体的には、図７のＥＥＰＲＯＭ１００では、図６の容量比補正スイッチ５１の代わりに、Ｐ型トランジスタ（広義には第１のトランジスタ）で構成された容量比補正スイッチ６１が設けられ、図６のインバータ５３が省略されている。この場合には、書き込み動作時には、ライト信号線ＷＲに、ローアクティブな信号（例えばローレベルの信号）が供給される。これにより、容量比補正スイッチ６１がオン状態となり、Ｎ型トランジスタ５２はオフ状態となる。即ち、書き込み動作時には、補助キャパシタ３３の他端に容量比補正電圧ＶＰＰが供給される。

また、読み出し動作時には、ライト信号線ＷＲにノンアクティブな信号（例えばハイレベルの信号）が供給され、容量比補正スイッチ６１がオフ状態に設定され、Ｎ型トランジスタ５２がオン状態に設定される。これにより、読み出し動作時には、補助キャパシタ３３の他端は、例えばグランドレベルの電圧ＶＳＳに設定される。なお、読み出し信号線ＲＤに関しては、書き込み動作、読み出し動作共に、図６のＥＥＰＲＯＭ１００と同様のオペレーションである。また、Ｎ型トランジスタ５２を省略して、読み出し動作時には補助キャパシタ３３の他端をフローティング状態に設定するようにしてもよい。

また、図６及び図７のＥＥＰＲＯＭ１００では、読み出し信号線ＲＤをノード５４に接続するようにしてもよい。

３．レイアウト
図８は、ＥＥＰＲＯＭ１００のレイアウトを示す図である。

領域９１、９２は、素子分離領域８１によって分離された拡散領域９１、９２を示す。符号ＤＲ１、ＤＲ２は方向を示し、方向ＤＲ２は方向ＤＲ１と直交する方向である。素子分離領域８１は、例えばＬＯＣＯＳ（LOCal-Oxidation-of-Silicon）もしくはＳＴＩ（Shallow-Trench-Isolation）にて形成される。領域３１−２は、高濃度不純物打ち込み領域を示し、第１のキャパシタ３１の下部電極が形成される領域（広義には第１のキャパシタ形成領域）を示す。領域３２−２は、高濃度不純物打ち込み領域を示し、第２のキャパシタ３２の下部電極（広義には第２のキャパシタ形成領域）が形成される領域を示す。

領域３１−１は、例えば第１ポリシリコン層に形成される第１のキャパシタ３１の上部電極が形成される領域（広義には第１のキャパシタ形成領域）を示す。領域３２−１は、第１ポリシリコン層に形成される第２のキャパシタ３２の上部電極が形成される領域（広義には第２のキャパシタ形成領域）を示す。領域３３−１は、補助キャパシタ３３の上部電極が形成される領域を示し、補助キャパシタ３３の上部電極は例えば第１アルミ配線層に形成される。なお、補助キャパシタ３３は、領域３１−１で示されるキャパシタ３１の上部電極を補助キャパシタ３３の下部電極とすることで、第１アルミ配線層に形成される上部電極と対を成して形成される。

なお、補助キャパシタ３３は、第１のキャパシタ３１が形成される領域３１−１及び３１−２（広義には、第１のキャパシタ形成領域）の上方の領域に形成される。

また、図８に示すように、第２のキャパシタ３２が形成される領域３２−１及び３２−２（広義には第２のキャパシタ形成領域）は、第１のキャパシタ３１が形成される領域３１−１及び３１−２の第１の方向ＤＲ１側に形成される。第２のキャパシタ３２が形成される領域３２−１及び３２−２は、その面積が第１のキャパシタ３１が形成される領域３１−１及び３１−２よりも狭い。

選択トランジスタ２１、２２のゲート電極２１−Ｇ、２２−Ｇは、例えば第１ポリシリコン層の上層の第２ポリシリコン層に形成される。また、選択トランジスタ２１のゲート電極２１−Ｇが形成される領域（広義には第１の選択トランジスタ用ゲート電極形成領域）は、第１のキャパシタ３１が形成される領域３１−１及び３１−２の第２の方向ＤＲ２側の逆側に形成されている。選択トランジスタ２２のゲート電極２２−Ｇが形成される領域（広義には第２の選択トランジスタ用ゲート電極形成領域）は、第２のキャパシタ３２が形成される領域３２−１及び３２−２の第２の方向の逆側であり、且つ、選択トランジスタ２２のゲート電極２２−Ｇが形成される領域の第１の方向ＤＲ１側に形成される。

検出トランジスタ４１のゲート電極４１−Ｇは、例えば第１ポリシリコン層に形成され、領域３１−１のキャパシタ３１の上部電極と接続されている。また、検出トランジスタ４１のゲート電極４１−Ｇが形成される検出トランジスタ用ゲート電極形成領域４１−１は、第１のキャパシタ３１が形成される領域３１−１及び３１−２の第１の方向ＤＲ１側であり、且つ、第２のキャパシタ３２が形成される領域３２−１及び３２−２の第２の方向側に形成される。

なお、第１ポリシリコン層に形成されたキャパシタ３１、３２の上部電極及びゲート電極４１−Ｇは、フローティングノード３０でもある。

キャパシタ３２のトンネル膜に例えば１０ＭＶ／ｃｍ以上の電界を加えるためには、キャパシタ３１の容量値Ｃ１は、キャパシタ３２の容量値Ｃ２よりも十分に大きくする必要がある。ところが、キャパシタ３２の酸化膜は、薄いトンネル膜のため、キャパシタ３２の容量値Ｃ２よりもキャパシタ３１の容量値Ｃ１を大きくするためには、キャパシタ３１の電極の面積を大きくする必要がある。領域３２−１で示されるキャパシタ３２の上部電極の面積に比べて、領域３１−１で示されるキャパシタ３１の上部電極の面積は大きいのは、この容量比を稼ぐためである。

図９は、図８のＡ−Ａ断面を示す断面図である。符号ＡＬ１は、補助キャパシタ３３の上部電極を示し、例えば第１アルミ配線層の領域３３−１に形成される。符号ＰＬ１は例えば第１ポリシリコン層に形成される配線を示し、第１ポリシリコン層に形成されたキャパシタ３１、３２の上部電極を含む。図９に示すように、キャパシタ３２の酸化膜８２の膜厚３２−３は、キャパシタ３１の酸化膜８２の膜厚３１−３に比べて薄く加工され、トンネル電流を流す。膜厚３１−３は例えば１００〜２００Åに設定され、膜厚３２−３は例えば７０〜８０Åに設定される。しかしながら、キャパシタ３１の上部電極の形成領域３１−１は、キャパシタ３２の上部電極の形成領域３２−１よりも十分に面積的に大きく確保されているため、上記の容量比を構成することができる。

また、補助キャパシタ３３の酸化膜の膜厚３３−３は、他の膜厚３１−３、３２−３に比べて厚い。しかしながら、本実施形態では、このキャパシタ３１の上部電極の形成領域を利用して、補助キャパシタ３３の形成領域を確保する。これにより、回路のレイアウトの無駄をなくして、補助キャパシタ３３の容量値Ｃ４を稼ぐことができる。

４．比較例と対比
図１０は、本実施形態にかかる比較例のＥＥＰＲＯＭ２００の一部を示す図である。ＥＥＰＲＯＭ２００は、選択トランジスタ２１、２２と、セル１１と、読み出しトランジスタ２３を含む。セル１１は、第１、第２のキャパシタ３１、３２と、フローティングノード３５と、検出トランジスタ４１を含む。ただし、ＥＥＰＲＯＭ２００には、補助キャパシタ３３が設けられていない。

比較例のＥＥＰＲＯＭ２００において、ハイ書き込みを行う場合、コントロールゲート電圧ＣＧは高電圧（例えば１０Ｖ）に設定され、コントロールドレインＣＤ電圧は低電圧（例えば０Ｖ）に設定される。また、ワード線ＷＬには選択電圧が供給されるため、第１のキャパシタ３１の一端には例えば１０Ｖの電圧が供給され、第２のキャパシタ３２の他端には例えば０Ｖの電圧が供給される。なお、このときは書き込み動作であるため、読み出し信号線ＲＤにはノンアクティブに設定された信号が供給され、読み出しトランジスタ２３はオフ状態に設定される。

このとき、フローティングノード３５の電位は、容量比とコントロールゲート電圧ＣＧ及びコントロールドレイン電圧ＣＤに基づいた電位に設定される。ここでの容量比は、厳密には、第１、第２のキャパシタ３１、３２の容量値の他に、検出トランジスタ４１の基板電位に対するゲート容量値によって構成される。

図１１はハイ書き込み動作におけるセル１１の容量比を示す図である。

図３と同様に各キャパシタ３１、３２の容量値をＣ１、Ｃ２、検出トランジスタ４１の基板電位に対するゲート容量値をＣ３とする。このとき、キャパシタ３２の他端は、０Ｖに設定されている。また、検出トランジスタ４１のゲート容量値Ｃ３は基板電位に対する容量値である。即ち、キャパシタ３２と検出トランジスタ４１のゲート容量は並列に接続されているとみなすことができる。

即ち、容量値がＣ１である容量ＣＣ２１と、その容量値がＣ２＋Ｃ３である合成容量ＣＣ２２が、フローティングノード３５で直列に接続されているとみなすことができる。この直列接続された合成容量ＣＣ２１、ＣＣ２２の両端には、それぞれ、コントロールゲート電圧ＣＧ（例えば１０Ｖ）及びコントロールドレイン電圧ＣＤ（例えば０Ｖ）が供給されていることになる。

例えば、容量値の比をＣ１：Ｃ２：Ｃ３＝８：２：１とする。すると、容量ＣＣ１と合成容量ＣＣ２の容量比は、８：（２＋１）＝８：３となる。この場合、キャパシタ３２のトンネル膜には、計算上、１０Ｖの電圧が３：８に容量分割された電圧として約７．３Ｖの電圧が印加されることになる。

この時、キャパシタ３２のトンネル膜にはトンネル電流が流れ、短時間の後には６Ｖ程度の電位差に緩和される。

即ち、フローティングノード３０にマイナスの電荷が注入されたことになる。このようにして、ハイ書き込みが実施される。

一方、ロー書き込みでは、コントロールゲート電圧ＣＧが低電圧（例えば０Ｖ）に設定され、コントロールドレインＣＤ電圧が高電圧（例えば１０Ｖ）に設定される。また、ワード線ＷＬには選択電圧が供給されるため、第１のキャパシタ３１の一端には例えば０Ｖの電圧が供給され、第２のキャパシタ３２の他端には例えば１０Ｖの電圧が供給される。なお、ハイ書き込み動作と同様に、読み出し信号線ＲＤにはノンアクティブに設定された信号が供給され、読み出しトランジスタ２３はオフ状態に設定される。

このとき、フローティングノード３５の電位は、ハイ書き込みのときと同様に、容量比とコントロールゲート電圧ＣＧ及びコントロールドレイン電圧ＣＤに基づいた電位に設定される。

図１２（Ａ）、（Ｂ）は、ロー書き込みでのセル１０の容量比を示す図である。なお、図１２においても、各容量値Ｃ１〜Ｃ３が図１１と同様の容量比である場合を説明する。図１２（Ａ）によると、キャパシタ３１の一端には０Ｖの電圧が供給され、キャパシタ３２の他端には１０Ｖの電圧が供給されている。即ち、図１２（Ｂ）に示すように、キャパシタ３１と検出トランジスタ４１のゲート容量が並列に接続されているとみなすことができる。

従って、その容量値がＣ１＋Ｃ３である合成容量ＣＣ３１と、その容量値がＣ２である容量ＣＣ３２が、フローティングノード３５で直列に接続されているとみなすことができる。この直列接続された合成容量ＣＣ３１、ＣＣ３２の両端には、それぞれ、コントロールゲート電圧ＣＧ（例えば０Ｖ）及びコントロールドレイン電圧ＣＤ（例えば１０Ｖ）が供給されていることになる。

これにより、合成容量ＣＣ３１と容量ＣＣ３２の容量比は、（８＋１）：２＝９：２となる。この場合、キャパシタ３２のトンネル膜には、計算上、１０Ｖの電圧が２：９に容量分割された電圧として例えば約８．２Ｖの電圧が印加されることになる。ハイ書き込み動作と同様にロー書き込み動作時においても、キャパシタ３２のトンネル膜にはトンネル電流が流れ、短時間の後には６Ｖ程度の電位差に緩和される。

即ち、フローティングノード３５からマイナスの電荷が放出されたことになる。

つまり、ハイ書き込みとロー書き込みを比較すると、キャパシタ３２のトンネル膜に印加される電圧は異なる。具体的には、ハイ書き込みではキャパシタ３２のトンネル膜には約７．３Ｖの電圧が印加され、ロー書き込みではキャパシタ３２のトンネル膜には約８．２Ｖの電圧が印加される。即ち、ハイ書き込みとロー書き込みとで、注入・放出される電荷がつりあわないことを意味する。キャパシタ３１、３２の容量比はＣ１：Ｃ２＝８：２であるため、理想的にはキャパシタ３２のトンネル膜には７．５Ｖの電圧が印加される。しかしながら、検出トランジスタ４１のゲート容量を無視することができないため、上記のようにハイ書き込みとロー書き込みとでトンネル膜に印加される電圧にオフセットを生じる。

比較例では、ハイ書き込みのときに理想の７．５Ｖよりも低い約７．３Ｖの電圧がキャパシタ３２のトンネル膜に印加されるため、フローティングノード３５に注入される電子の量は、理想の７．５Ｖが印加された状態よりも少なくなる。即ち、フローティングノード３５の電位が、理想のハイ書き込みのときよりも高くなってしまう。理想のハイ書き込みが行われると、フローティングノード３５の電位は、検出トランジスタ４１の閾値よりも十分に下がるため、検出トランジスタはオフ状態となる。しかしながら、比較例のハイ書き込みでは、フローティングノード３５に電子が十分に注入されないため、検出トランジスタ４１のオフ状態が不安定となり、最悪の場合、オンになってしまう。即ち、十分なハイ書き込みができないことを意味する。

また、比較例では、ロー書き込みのときに理想の７．５Ｖよりも高い約８．２Ｖの電圧がキャパシタ３２のトンネル膜に印加されるため、フローティングノード３５から放出される電子の量は、理想の７．５Ｖが印加された状態よりも多くなる。即ち、フローティングノード３５の電位が、理想のロー書き込みのときよりも低くなってしまう。理想のロー書き込みが行われると、フローティングノード３５の電位は、検出トランジスタ４１の閾値よりも十分に高くため、検出トランジスタはオン状態となる。しかしながら、比較例のロー書き込みでは、フローティングノード３５から過剰に電子が放出されるため、過書き込みが行われてしまうことになる。これは、キャパシタ３２のトンネル膜にダメージを与え、劣化を早めてしまう。

上記のように、比較例のＥＥＰＲＯＭ２００には、ハイ書き込みとロー書き込みとで、フローティングゲート３５に注入又は放出される電子の量にオフセットがあるため、書換え回数が少なくなるという問題点がある。

これに対して、本実施形態では、補助キャパシタ３３の働きによって、上記の問題点を解決することができる。図３及び図５に示すように、本実施形態のＥＥＰＲＯＭ１００では、ハイ書き込み動作時の容量比はＣＣ１：ＣＣ２＝９：３であり、ロー書き込み動作時の容量比はＣＣ１１：ＣＣ１２＝９：３である。即ち、ハイ書き込み動作及びロー書き込み動作共に同じ容量比である。これにより、本実施形態では、ハイ書き込み及びロー書き込みの各動作において、キャパシタ３２のトンネル膜には、同じ電圧が印加されることになり、バランスの取れた書き込み動作を行うことができ、信頼性の維持が可能となる。

また、比較例では、キャパシタ３２のトンネル膜に印加される電圧は、ハイ書き込み動作時よりもロー書き込み動作時のほうが高い。即ち、比較例では、ハイ書き込み動作が遅くなり、ロー書き込み動作が速くなる。このように、ハイ書き込みとロー書き込みに必要な時間のバランスが悪い場合、プログラム時間の設定は遅いほうの特性で決めざるを得ない。このバランスが極端に悪くなると、例えば、ロー書き込み動作は過剰な高電圧が印加される時間が長くなり、素子の寿命（例えばキャパシタ３２のトンネル膜）を短縮する。

これに対して、本実施形態では、ハイ書き込みとロー書き込みに必要な時間のバランスをとることができるため、キャパシタ３２のトンネル膜に与えられるダメージを緩和することができる。即ち、本実施形態のＥＥＰＲＯＭ１００は、ハイ書き込み及びロー書き込みの動作を安定させることができ、信頼性の向上が可能となる。

また、比較例では、低コスト化のためにセル面積を縮小化した場合、同時に寄生容量（例えば検出トランジスタ４１のゲート容量等）が大きく見える結果を招き、ハイ書き込み時間及びロー書き込み時間のバランスを悪化させる。これは上記のような不安定な動作や、素子寿命の短縮等を引き起こすなどの多くの問題を生む。

これに対して、本実施形態では、補助キャパシタ３３によって、寄生容量の影響を補正することができるため、ハイ書き込み時間及びロー書き込み時間のバランスの悪化を抑制しながら、セル面積の縮小化ができる。即ち、セル面積縮小化によるコストダウンを比較例よりも容易に実施できる。

また、本実施形態では、補助キャパシタ３３を例えばキャパシタ３１の形成領域の上方の領域に形成できるため、セル面積を犠牲にしない。例えば、比較例と同様のセル面積で本実施形態のセルを形成することもできるし、それより小さくすることもできる。

なお、例えば図１１等では、検出トランジスタ４１のゲート容量を寄生容量として示したが、これに限定されない。ここでの寄生容量は、基板電位に対する容量のうち、例えばフローティングゲートに寄生される容量をしめす。ハイ書き込み動作時とロー書き込み動作時とで、この寄生容量はセルの容量比を変えてしまう。

本実施形態では、補助キャパシタ３３よって、これらの寄生容量による容量比の変化を補正することができる。例えば補助キャパシタ３３の容量を、これらの寄生容量と検出トランジスタ４１のゲート容量を考慮して設定することで、容量比の変化を補正することができる。

上記のように、本発明の実施例について詳細に説明したが、本発明の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。したがって、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書または図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書または図面のいかなる箇所においても、その異なる用語に置き換えることができる。

本実施形態に係る不揮発性半導体記憶装置の構成例。 本実施形態のハイ書き込み動作を説明する図。 図３（Ａ）、図３（Ｂ）は本実施形態のハイ書き込み動作を説明する他の図。 本実施形態のロー書き込み動作を説明する図。 図５（Ａ）、図５（Ｂ）は本実施形態のロー書き込み動作を説明する他の図。 本実施形態に係る不揮発性半導体記憶装置の他の構成例 本実施形態に係る不揮発性半導体記憶装置の変形例。 本実施形態に係る不揮発性半導体記憶装置のレイアウトを示す図。 図８のＡ−Ａ断面を示す断面図。 本実施形態に係る比較例の構成例。 本実施形態に係る比較例のハイ書き込みを説明する図。 本実施形態に係る比較例のロー書き込みを説明する図。

符号の説明

２１ 第１の選択トランジスタ、２１−Ｇ ゲート電極形成領域、
２２ 第２の選択トランジスタ、２２−Ｇ ゲート電極形成領域、
３０ フローティングノード、３１ 第１のキャパシタ、
３１−１、３１−２ 第１のキャパシタ形成領域、３２ 第２のキャパシタ、
３２−１、３２−２ 第２のキャパシタ形成領域、４１−１ ゲート電極形成領域、
３３ 補助キャパシタ、４１ 検出トランジスタ、５１ 容量比補正スイッチ、
５２ 接地用スイッチ、６１ 容量比補正スイッチ、ＣＧ コントロールゲート電圧、
ＣＧＮ 供給ノード、ＣＤ コントロールドレイン電圧、ＣＤＮ 供給ノード、
ＶＰＰ 容量比補正電圧

Claims (15)

1. その一端がフローティングノードに接続されている第１のキャパシタと、
   そのゲート電極が前記フローティングノードに接続され、第１の領域に形成された検出トランジスタと、
   その一端が前記フローティングノードに接続され、その他端が前記検出トランジスタのドレインに接続され、第２の領域に形成された第２のキャパシタと、
   その一端が前記フローティングノードに接続されている補助キャパシタと、
   を含み、
   前記第１の領域及び前記第２の領域は、異なる領域であって、
   少なくとも書き込み動作時には、
   前記第１のキャパシタの他端にコントロールゲート電圧が供給され、前記第２のキャパシタの他端にコントロールドレイン電圧が供給され、前記補助キャパシタの他端に前記フローティングノードの電圧よりも高い容量比補正電圧が供給されることを特徴とする不揮発性半導体記憶装置。
2. 請求項１において、
   少なくとも書き込み動作時において、
   前記容量比補正電圧は、前記第１のキャパシタの他端に供給される電圧と前記第２のキャパシタの他端に供給される電圧のうちのいずれか高い方の電圧と同じ電圧又はそれより高い電圧に設定されていることを特徴とする不揮発性半導体記憶装置。
3. 請求項１又は２において、
   少なくとも書き込み動作時において、
   前記容量比補正電圧は、前記コントロールゲート電圧又は前記コントロールドレイン電圧のいずれか高い方の電圧に設定されていることを特徴とする不揮発性半導体記憶装置。
4. 請求項１乃至３のいずれかにおいて、
   書き込み動作時にオン状態に設定される容量比補正スイッチをさらに含み、
   書き込み動作時には、前記容量比補正スイッチを介して前記補助キャパシタの他端に前記容量比補正電圧が供給されることを特徴とする不揮発性半導体記憶装置。
5. 請求項４において、
   前記容量比補正スイッチは、第１のトランジスタで構成され、
   前記第１のトランジスタのドレインは前記補助キャパシタの他端に接続され、前記第１のトランジスタのソースには前記容量比補正電圧が供給され、
   書き込み動作時には、前記第１のトランジスタをオン状態に設定する電圧が、前記第１のトランジスタのゲート電極に供給されることを特徴とする不揮発性半導体記憶装置。
6. 請求項１乃至５のいずれかにおいて、
   前記補助キャパシタの容量値は、前記検出トランジスタのゲート容量値と同じ値に設定されていることを特徴とする不揮発性半導体記憶装置。
7. 請求項１乃至６のいずれかにおいて、
   読み出し動作時には、前記補助キャパシタの他端はフローティング状態に設定されることを特徴とする不揮発性半導体記憶装置。
8. 請求項１乃至６のいずれかにおいて、
   読み出し動作時には、前記補助キャパシタの他端はグランドレベルの電圧に設定されることを特徴とする不揮発性半導体記憶装置。
9. 請求項４において、
   書き込み動作時にはオフ状態に設定され、読み出し動作時にはオン状態に設定される接地用スイッチをさらに含み、
   読み出し動作時には、前記接地用スイッチを介して、前記補助キャパシタの他端に前記グランドレベルの電圧が供給されることを特徴とする不揮発性半導体記憶装置。
10. 請求項５において、
    書き込み動作時にはオフ状態に設定され、読み出し動作時にはオン状態に設定される第２のトランジスタをさらに含み、
    書き込み動作時には、
    前記第１のトランジスタのゲート電極にアクティブな書き込みイネーブル信号が供給され、前記第１のトランジスタがオン状態に設定され、
    前記第２のトランジスタのゲート電極に前記アクティブな書き込みイネーブル信号が反転された信号が供給され、前記第２のトランジスタがオフ状態に設定され、
    オン状態に設定された前記第１のトランジスタを介して前記補助キャパシタの他端に前記容量比補正電圧が供給され、
    読み出し動作時には、
    前記第１のトランジスタのゲート電極にノンアクティブな書き込みイネーブル信号が供給され、前記第１のトランジスタがオフ状態に設定され、
    前記第２のトランジスタのゲート電極に前記ノンアクティブな書き込みイネーブル信号が反転された信号が供給され、前記第２のトランジスタがオン状態に設定され、
    オン状態に設定された前記第２のトランジスタを介して前記補助キャパシタの他端にグランドレベルの電圧が供給されることを特徴とする不揮発性半導体記憶装置。
11. 請求項１乃至１０のいずれかにおいて、
    前記コントロールゲート電圧の供給ノードと前記第１のキャパシタの他端との間に設けられた第１の選択トランジスタと、
    前記コントロールドレイン電圧の供給ノードと前記第２のキャパシタの他端との間に設けられた第２の選択トランジスタと、
    をさらに含み、
    書き込み動作時には、
    前記第１及び第２の選択トランジスタのゲート電極に選択電圧が供給され、前記第１及び第２の選択トランジスタがオン状態に設定され、
    前記第１のキャパシタの他端には、オン状態に設定された前記第１の選択トランジスタを介して前記コントロールゲート電圧が供給され、
    前記第２のキャパシタの他端には、オン状態に設定された前記第２の選択トランジスタを介して前記コントロールドレイン電圧が供給されることを特徴とする不揮発性半導体記憶装置。
12. 請求項１乃至１１のいずれかにおいて、
    前記補助キャパシタは、前記第１のキャパシタが形成される第１のキャパシタ形成領域の上方の領域に形成されることを特徴とする不揮発性半導体記憶装置。
13. 請求項１２において、
    前記第２のキャパシタが形成される第２のキャパシタ形成領域は、前記第１のキャパシタ形成領域の第１の方向側に形成され、
    前記第２のキャパシタ形成領域は、その面積が前記第１のキャパシタ形成領域よりも狭いことを特徴とする不揮発性半導体記憶装置。
14. 請求項１３において、
    前記第１の方向に直交する方向を第２の方向とした場合に、
    前記検出トランジスタのゲート電極が形成される検出トランジスタ用ゲート電極形成領域は、前記第１のキャパシタ形成領域の前記第１の方向側であり、且つ、前記第２のキャパシタ形成領域の前記第２の方向側に形成されることを特徴とする不揮発性半導体記憶装置。
15. 請求項１４において、
    前記第１の選択トランジスタのゲート電極が形成される第１の選択トランジスタ用ゲート電極形成領域は、前記第１のキャパシタ形成領域の前記第２の方向の逆側に形成され、
    前記第２の選択トランジスタのゲート電極が形成される第２の選択トランジスタ用ゲート電極形成領域は、前記第２のキャパシタ形成領域の前記第２の方向の逆側であり、且つ、前記第１の選択トランジスタ用ゲート電極形成領域の前記第１の方向側に形成されることを特徴とする不揮発性半導体記憶装置。

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