JP3528575B2 - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
不揮発性半導体記憶装置及びその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
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- Non-Volatile Memory (AREA)
Description
【０００１】
【発明の属する技術分野】この発明は不揮発性半導体記
憶装置に関するものであり、さらに詳しくは、フローテ
ィングゲートとコントロールゲートとを備えた記憶素子
を有する不揮発性半導体記憶装置及びその製造方法に関
するものである。
憶装置に関するものであり、さらに詳しくは、フローテ
ィングゲートとコントロールゲートとを備えた記憶素子
を有する不揮発性半導体記憶装置及びその製造方法に関
するものである。
【０００２】
【背景技術】フラッシュ（一括消去型）ＥＥＰＲＯＭを
はじめとするフローティングゲートとコントロールゲー
トとを備えた記憶素子を有する不揮発性半導体記憶装置
においては、半導体基板上に形成された約１０ｎｍ程度
の膜厚の薄い酸化膜からなるトンネル酸化膜を通してＦ
Ｎ（ＦｏｗｌｅｒーＮｏｒｄｈｅｉｍ）トンネリングも
しくはチャネルホットエレクトロン（ＣＨＥ）によって
フローティングゲートに対する電荷の注入／引き抜きを
行うことによりデータの書き込み／消去を行う。
はじめとするフローティングゲートとコントロールゲー
トとを備えた記憶素子を有する不揮発性半導体記憶装置
においては、半導体基板上に形成された約１０ｎｍ程度
の膜厚の薄い酸化膜からなるトンネル酸化膜を通してＦ
Ｎ（ＦｏｗｌｅｒーＮｏｒｄｈｅｉｍ）トンネリングも
しくはチャネルホットエレクトロン（ＣＨＥ）によって
フローティングゲートに対する電荷の注入／引き抜きを
行うことによりデータの書き込み／消去を行う。
【０００３】このような不揮発性半導体記憶装置におい
て、トンネル酸化膜の寿命はそれを通過する電荷量によ
り左右され、この通過電荷量が一定値を越えるとトンネ
ル酸化膜は破壊に至る。このトンネル酸化膜が破壊に至
る通過電荷量はＱbdで表される。よってこのような不揮
発性半導体記憶装置は、このＱbdの大きさによって可能
な書き込み／消去回数が決まるため、この可能な書き込
み／消去回数を多くするためにはＱbdをより大きくする
ことが望ましい。
て、トンネル酸化膜の寿命はそれを通過する電荷量によ
り左右され、この通過電荷量が一定値を越えるとトンネ
ル酸化膜は破壊に至る。このトンネル酸化膜が破壊に至
る通過電荷量はＱbdで表される。よってこのような不揮
発性半導体記憶装置は、このＱbdの大きさによって可能
な書き込み／消去回数が決まるため、この可能な書き込
み／消去回数を多くするためにはＱbdをより大きくする
ことが望ましい。
【０００４】ところで、一般に、イントリンシックな酸
化膜のＱbd（以下これをＱiと書く）の値はその形成方
法により決定されるが、トンネル酸化膜形成後の製造工
程においてトンネル酸化膜を電荷が通過するような現象
が生じると、Ｑbdは通過した電荷量Ｑpだけイントリン
シック値Ｑiより低下した値となる。このため、トンネ
ル酸化膜形成後の製造工程においては、半導体基板の帯
電を防止し、上記現象を防ぐ必要がある。
化膜のＱbd（以下これをＱiと書く）の値はその形成方
法により決定されるが、トンネル酸化膜形成後の製造工
程においてトンネル酸化膜を電荷が通過するような現象
が生じると、Ｑbdは通過した電荷量Ｑpだけイントリン
シック値Ｑiより低下した値となる。このため、トンネ
ル酸化膜形成後の製造工程においては、半導体基板の帯
電を防止し、上記現象を防ぐ必要がある。
【０００５】しかしながら、実際には、イオン注入工程
やプラズマエッチング工程をはじめとする工程において
様々な帯電現象が発生してしまうことから（例えば、日
経マイクロデバイス、１９８８年１０月号、第１０３
頁）、トンネル酸化膜のＱbd値の低下は避けがたい。こ
の問題の解決策として、半導体装置の製造装置に帯電防
止策を講じる方法があるが、これは結果的に不揮発性半
導体記憶装置の製造コストの増大を招いてしまうという
問題がある。
やプラズマエッチング工程をはじめとする工程において
様々な帯電現象が発生してしまうことから（例えば、日
経マイクロデバイス、１９８８年１０月号、第１０３
頁）、トンネル酸化膜のＱbd値の低下は避けがたい。こ
の問題の解決策として、半導体装置の製造装置に帯電防
止策を講じる方法があるが、これは結果的に不揮発性半
導体記憶装置の製造コストの増大を招いてしまうという
問題がある。
【０００６】これを解決するものとして、特開平７−２
４４９９１号公報に開示された技術がある。図２１は、
特開平７−２４４９９１号公報に開示された不揮発性半
導体記憶装置の断面構造図であり、図２２はその等価回
路図である。
４４９９１号公報に開示された技術がある。図２１は、
特開平７−２４４９９１号公報に開示された不揮発性半
導体記憶装置の断面構造図であり、図２２はその等価回
路図である。
【０００７】図２１に示すように、Ｐ型の半導体基板１
５４の表面にはフィールド酸化膜１５６が間隔を設けて
形成されている。各フィールド酸化膜１５６下には、チ
ャネルストッパ領域１５８が形成されている。この不揮
発性半導体記憶装置は、メモリセル部と保護回路部とか
ら構成されている。メモリセル部を参照して、半導体基
板１５４の主表面上であって、各フィールド酸化膜１５
６で規定される領域にはトンネル酸化膜１６０が形成さ
れている。トンネル酸化膜１６０の上にはフローティン
グゲート１６２が形成され、フローティングゲート１６
２の上には、シリコン酸化膜、シリコン窒化膜、シリコ
ン酸化膜を積層した構造からなるＯＮＯ膜１６４が形成
されている。そしてＯＮＯ膜１６４を覆うようにコント
ロールゲート１６６が形成されている。トンネル酸化膜
１６０、フローティングゲート１６２、ＯＮＯ膜１６４
及びコントロールゲート１６６とでメモリトランジスタ
１７６が構成されている。
５４の表面にはフィールド酸化膜１５６が間隔を設けて
形成されている。各フィールド酸化膜１５６下には、チ
ャネルストッパ領域１５８が形成されている。この不揮
発性半導体記憶装置は、メモリセル部と保護回路部とか
ら構成されている。メモリセル部を参照して、半導体基
板１５４の主表面上であって、各フィールド酸化膜１５
６で規定される領域にはトンネル酸化膜１６０が形成さ
れている。トンネル酸化膜１６０の上にはフローティン
グゲート１６２が形成され、フローティングゲート１６
２の上には、シリコン酸化膜、シリコン窒化膜、シリコ
ン酸化膜を積層した構造からなるＯＮＯ膜１６４が形成
されている。そしてＯＮＯ膜１６４を覆うようにコント
ロールゲート１６６が形成されている。トンネル酸化膜
１６０、フローティングゲート１６２、ＯＮＯ膜１６４
及びコントロールゲート１６６とでメモリトランジスタ
１７６が構成されている。
【０００８】保護回路部を参照して、半導体基板１５４
の表面のうち、フィールド酸化膜１５６で規定される領
域には誘電膜１７１が形成されている。誘電膜１７１下
の半導体基板１５４中には、Ｎ+型拡散層１６８が形成
されている。コントロールゲート１６６は、誘電膜１７
１の上まで延在しており、このコントロールゲート１６
６の延在部分と誘電膜１７１とＮ+型拡散層１６８とで
ＭＯＳキャパシタ１７２が構成されている。そして、Ｎ
+型拡散層１６８と半導体基板１５４とで接合ダイオー
ド１７４が構成されている。
の表面のうち、フィールド酸化膜１５６で規定される領
域には誘電膜１７１が形成されている。誘電膜１７１下
の半導体基板１５４中には、Ｎ+型拡散層１６８が形成
されている。コントロールゲート１６６は、誘電膜１７
１の上まで延在しており、このコントロールゲート１６
６の延在部分と誘電膜１７１とＮ+型拡散層１６８とで
ＭＯＳキャパシタ１７２が構成されている。そして、Ｎ
+型拡散層１６８と半導体基板１５４とで接合ダイオー
ド１７４が構成されている。
【０００９】ＭＯＳキャパシタ１７２と接合ダイオード
１７４とで保護回路を構成し、トンネル酸化膜１６０の
劣化を防止している。すなわち、半導体装置製造工程中
にコントロールゲート１６６が帯電した場合、この保護
回路に電荷を通すことにより、トンネル酸化膜１６０を
帯電現象から保護しているのである。
１７４とで保護回路を構成し、トンネル酸化膜１６０の
劣化を防止している。すなわち、半導体装置製造工程中
にコントロールゲート１６６が帯電した場合、この保護
回路に電荷を通すことにより、トンネル酸化膜１６０を
帯電現象から保護しているのである。
【００１０】
【発明が解決しようとする課題】しかし、ＭＯＳキャパ
シタ１７２の誘電膜１７１は、コントロールゲート１６
６に帯電した電荷が加えられ続けることによりその膜質
が劣化し、これにより保護回路としての機能が低下す
る。さらにこれが続くと、誘電膜１７１が破壊する可能
性もある。この場合は保護回路として機能しなくなる。
シタ１７２の誘電膜１７１は、コントロールゲート１６
６に帯電した電荷が加えられ続けることによりその膜質
が劣化し、これにより保護回路としての機能が低下す
る。さらにこれが続くと、誘電膜１７１が破壊する可能
性もある。この場合は保護回路として機能しなくなる。
【００１１】さらに、この技術によれば、Ｎ+型拡散層
１６８上に誘電膜１７１を形成し、さらにコントロール
ゲート１６６をこの上まで延在させることにより、ＭＯ
Ｓキャパシタ１７２を形成するキャパシタ形成工程が、
通常の製造工程に加えられるので、不揮発性半導体記憶
装置の製造工程が増加することになる。
１６８上に誘電膜１７１を形成し、さらにコントロール
ゲート１６６をこの上まで延在させることにより、ＭＯ
Ｓキャパシタ１７２を形成するキャパシタ形成工程が、
通常の製造工程に加えられるので、不揮発性半導体記憶
装置の製造工程が増加することになる。
【００１２】請求項１の発明の目的は、電荷が加えられ
続けてもその機能が低下せず、かつコントロールゲート
に正負電圧を使って記憶素子を作動させる装置に適用可
能な保護回路を有する不揮発性半導体記憶装置を提供す
ることである。
続けてもその機能が低下せず、かつコントロールゲート
に正負電圧を使って記憶素子を作動させる装置に適用可
能な保護回路を有する不揮発性半導体記憶装置を提供す
ることである。
【００１３】請求項１７及び１８の発明の目的は、電荷
が加えられ続けても、その機能が低下せず、かつコント
ロールゲートに正負電圧を使って記憶素子を作動させる
装置に適用可能な保護回路を有する不揮発性半導体記憶
装置の製造方法を提供することである。
が加えられ続けても、その機能が低下せず、かつコント
ロールゲートに正負電圧を使って記憶素子を作動させる
装置に適用可能な保護回路を有する不揮発性半導体記憶
装置の製造方法を提供することである。
【００１４】
【課題を解決するための手段】請求項１の発明は、半導
体基板上にフローティングゲートとコントロールゲート
とを備えた記憶素子を有する不揮発性半導体記憶装置に
関するものである。第１の接合ダイオードと第２の接合
ダイオードとからなる回路が、トンネル絶縁膜を帯電現
象から保護する保護回路である。この保護回路は、コン
トロールゲートと電気的に接続されている。
体基板上にフローティングゲートとコントロールゲート
とを備えた記憶素子を有する不揮発性半導体記憶装置に
関するものである。第１の接合ダイオードと第２の接合
ダイオードとからなる回路が、トンネル絶縁膜を帯電現
象から保護する保護回路である。この保護回路は、コン
トロールゲートと電気的に接続されている。
【００１５】第１の接合ダイオードは、コントロールゲ
ートに正電圧が印加されたとき、逆方向電圧が印加さ
れ、かつコントロールゲートに印加される書き込み電
圧、読み出し電圧及び消去電圧のいずれよりも大きな正
電圧がコントロールゲートに印加されたとき、逆方向電
流を導通する機能を有する。
ートに正電圧が印加されたとき、逆方向電圧が印加さ
れ、かつコントロールゲートに印加される書き込み電
圧、読み出し電圧及び消去電圧のいずれよりも大きな正
電圧がコントロールゲートに印加されたとき、逆方向電
流を導通する機能を有する。
【００１６】第２の接合ダイオードは、第１の接合ダイ
オードと電気的に接続されており、コントロールゲート
に負電圧が印加されたとき、逆方向電圧が印加され、か
つコントロールゲートに印加される書き込み電圧、読み
出し電圧及び消去電圧のいずれよりも、絶対値が大きな
負電圧がコントロールゲートに印加されたとき、逆方向
電流を導通する機能を有する。したがって、請求項１の
発明によれば、コントロールゲートに正負電圧を使って
記憶素子を作動させる不揮発性半導体記憶装置におい
て、トンネル絶縁膜を帯電現象から有効に保護すること
ができる。
オードと電気的に接続されており、コントロールゲート
に負電圧が印加されたとき、逆方向電圧が印加され、か
つコントロールゲートに印加される書き込み電圧、読み
出し電圧及び消去電圧のいずれよりも、絶対値が大きな
負電圧がコントロールゲートに印加されたとき、逆方向
電流を導通する機能を有する。したがって、請求項１の
発明によれば、コントロールゲートに正負電圧を使って
記憶素子を作動させる不揮発性半導体記憶装置におい
て、トンネル絶縁膜を帯電現象から有効に保護すること
ができる。
【００１７】また、ＭＯＳキャパシタを保護回路として
用いると誘電膜が電荷によって劣化し、保護回路の機能
が低下するが、請求項１の発明は接合ダイオードを用い
ており、接合ダイオードには誘電膜が不要なのでこのよ
うな問題が生じない。
用いると誘電膜が電荷によって劣化し、保護回路の機能
が低下するが、請求項１の発明は接合ダイオードを用い
ており、接合ダイオードには誘電膜が不要なのでこのよ
うな問題が生じない。
【００１８】請求項２の発明は、請求項１記載の不揮発
性半導体記憶装置であって、トンネル絶縁膜を帯電現象
から保護する保護回路が半導体基板中に形成されてい
る。
性半導体記憶装置であって、トンネル絶縁膜を帯電現象
から保護する保護回路が半導体基板中に形成されてい
る。
【００１９】請求項３の発明は、請求項１または２記載
の不揮発性半導体記憶装置であって、第１及び第２の接
合ダイオードは以下に示すように構成されている。すな
わち第１の接合ダイオードは、半導体基板中に形成され
た第１の導電領域と、半導体基板中に形成され、第１の
導電領域と電気的に接合され、第１の導電領域と逆の導
電性を有する第２の導電領域とから構成されている。第
２の接合ダイオードは、第２の導電領域と、半導体基板
中に形成され、第２の導電領域と電気的に接合され、第
１の導電領域と同じ導電性を有する第３の導電領域とか
ら構成されている。
の不揮発性半導体記憶装置であって、第１及び第２の接
合ダイオードは以下に示すように構成されている。すな
わち第１の接合ダイオードは、半導体基板中に形成され
た第１の導電領域と、半導体基板中に形成され、第１の
導電領域と電気的に接合され、第１の導電領域と逆の導
電性を有する第２の導電領域とから構成されている。第
２の接合ダイオードは、第２の導電領域と、半導体基板
中に形成され、第２の導電領域と電気的に接合され、第
１の導電領域と同じ導電性を有する第３の導電領域とか
ら構成されている。
【００２０】請求項４の発明は、請求項１記載の不揮発
性半導体記憶装置であって、第１及び第２の接合ダイオ
ードは以下のように構成されている。第２の接合ダイオ
ードは、半導体基板中に形成された第１のウェルと、第
１のウェル中に形成され、第１のウェルと逆の導電性を
有する第２のウェルとから構成されている。第１の接合
ダイオードは、第２のウェルと、第２のウェル中に形成
され、第１のウェルと同じ導電性を有する第１の導電層
とから構成されている。そして第１の導電層は、コント
ロールゲートと電気的に接続されている。
性半導体記憶装置であって、第１及び第２の接合ダイオ
ードは以下のように構成されている。第２の接合ダイオ
ードは、半導体基板中に形成された第１のウェルと、第
１のウェル中に形成され、第１のウェルと逆の導電性を
有する第２のウェルとから構成されている。第１の接合
ダイオードは、第２のウェルと、第２のウェル中に形成
され、第１のウェルと同じ導電性を有する第１の導電層
とから構成されている。そして第１の導電層は、コント
ロールゲートと電気的に接続されている。
【００２１】請求項５の発明は、請求項３または４記載
の不揮発性半導体記憶装置であって、コントロールゲー
トは第１の導電層上まで延在し、第１の導電層と電気的
に接合している。請求項５の発明によれば、コントロー
ルゲート作製後、直ちにトンネル絶縁膜を帯電現象から
保護することができる。すなわち、コントロールゲート
が第１の導電層上まで延在していない場合、コントロー
ルゲートと第１の導電層との電気的接続がされるまで、
トンネル絶縁膜を帯電現象から保護することができない
からである。
の不揮発性半導体記憶装置であって、コントロールゲー
トは第１の導電層上まで延在し、第１の導電層と電気的
に接合している。請求項５の発明によれば、コントロー
ルゲート作製後、直ちにトンネル絶縁膜を帯電現象から
保護することができる。すなわち、コントロールゲート
が第１の導電層上まで延在していない場合、コントロー
ルゲートと第１の導電層との電気的接続がされるまで、
トンネル絶縁膜を帯電現象から保護することができない
からである。
【００２２】請求項６の発明は、請求項４または５記載
の不揮発性半導体記憶装置であって、第１のウェルはＮ
型であり、第２のウェルはＰ型であり、第１の導電層は
Ｎ+型である。
の不揮発性半導体記憶装置であって、第１のウェルはＮ
型であり、第２のウェルはＰ型であり、第１の導電層は
Ｎ+型である。
【００２３】請求項７の発明は、請求項６記載の不揮発
性半導体記憶装置であって、第１のウェルは不純物濃度
が５．０×１０16〜５．０×１０17／ｃｍ3のＮ型ウェ
ルであり、第２のウェルは不純物濃度が５．０×１０16
〜５．０×１０17／ｃｍ3のＰ型ウェルであり、第１の
導電層は不純物濃度が１．０×１０20〜１．０×１０21
／ｃｍ3のＮ+型である。Ｎ型の不純物としては、リンや
ヒ素を用いることができる。
性半導体記憶装置であって、第１のウェルは不純物濃度
が５．０×１０16〜５．０×１０17／ｃｍ3のＮ型ウェ
ルであり、第２のウェルは不純物濃度が５．０×１０16
〜５．０×１０17／ｃｍ3のＰ型ウェルであり、第１の
導電層は不純物濃度が１．０×１０20〜１．０×１０21
／ｃｍ3のＮ+型である。Ｎ型の不純物としては、リンや
ヒ素を用いることができる。
【００２４】請求項８の発明は、請求項４〜７のいずれ
かに記載の不揮発性半導体記憶装置であって、第２のウ
ェル中に形成された第１のチャネルストッパ領域をさら
に備えている。そして、書き込み電圧、読み出し電圧及
び消去電圧のいずれでも、第１のチャネルストッパ領域
と第１の導電層とが導通しないように、第１のチャネル
ストッパ領域と第１の導電層とが間隔を設けて形成され
ている。請求項８の発明は、第１のチャネルストッパ領
域と第１の導電層とが間隔を設けて形成されている。間
隔を設けない場合、第１のチャネルストッパ領域と第１
の導電層とが接合する。第１のチャネルストッパ領域は
比較的高濃度なので、電流が流れやすい。よって、記憶
素子を作動させるために、コントロールゲートに電圧を
印加したとき、電流が第１の導電層から第１のチャネル
領域を通り、基板にリークし、これによりコントロール
ゲートの電圧が下がり、記憶素子を作動させることがで
きなくなる。第１のチャネルストッパ領域と第１の導電
層との間に間隔を設ければこのようなことを防止するこ
とができる。
かに記載の不揮発性半導体記憶装置であって、第２のウ
ェル中に形成された第１のチャネルストッパ領域をさら
に備えている。そして、書き込み電圧、読み出し電圧及
び消去電圧のいずれでも、第１のチャネルストッパ領域
と第１の導電層とが導通しないように、第１のチャネル
ストッパ領域と第１の導電層とが間隔を設けて形成され
ている。請求項８の発明は、第１のチャネルストッパ領
域と第１の導電層とが間隔を設けて形成されている。間
隔を設けない場合、第１のチャネルストッパ領域と第１
の導電層とが接合する。第１のチャネルストッパ領域は
比較的高濃度なので、電流が流れやすい。よって、記憶
素子を作動させるために、コントロールゲートに電圧を
印加したとき、電流が第１の導電層から第１のチャネル
領域を通り、基板にリークし、これによりコントロール
ゲートの電圧が下がり、記憶素子を作動させることがで
きなくなる。第１のチャネルストッパ領域と第１の導電
層との間に間隔を設ければこのようなことを防止するこ
とができる。
【００２５】請求項９の発明は、請求項８記載の不揮発
性半導体記憶装置であって、第１のチャネルストッパ領
域と第１の導電層との間隔が、０．３〜０．８μｍであ
る。
性半導体記憶装置であって、第１のチャネルストッパ領
域と第１の導電層との間隔が、０．３〜０．８μｍであ
る。
【００２６】請求項１０の発明は、請求項４、６〜９の
いずれかに記載の不揮発性半導体記憶装置であって、以
下に示す層間絶縁膜と配線膜を備えたことを特徴として
いる。層間絶縁膜は、コントロールゲートを露出させる
第１のコンタクトホールと第１の導電層を露出させる第
２のコンタクトホールを有する。配線膜は、層間絶縁膜
上に形成され、コントロールゲートと第１の導電層を、
第１及び第２のコンタクトホールを通して電気的に接続
している。請求項１０の発明によれば、コントロールゲ
ートを露出させる第１のコンタクトホールと第１の導電
層を露出させる第２のコンタクトホールを有する層間絶
縁膜の上に配線膜を形成し、この配線膜によってコント
ロールゲートと第１の導電層とを電気的に接続してい
る。この接続工程は他の配線層の接続工程と同時にでき
るので、コントロールゲートと第１の導電層を接続させ
るためのみの工程が不要となり、不揮発性半導体記憶装
置の製造工程の簡略化が図れる。
いずれかに記載の不揮発性半導体記憶装置であって、以
下に示す層間絶縁膜と配線膜を備えたことを特徴として
いる。層間絶縁膜は、コントロールゲートを露出させる
第１のコンタクトホールと第１の導電層を露出させる第
２のコンタクトホールを有する。配線膜は、層間絶縁膜
上に形成され、コントロールゲートと第１の導電層を、
第１及び第２のコンタクトホールを通して電気的に接続
している。請求項１０の発明によれば、コントロールゲ
ートを露出させる第１のコンタクトホールと第１の導電
層を露出させる第２のコンタクトホールを有する層間絶
縁膜の上に配線膜を形成し、この配線膜によってコント
ロールゲートと第１の導電層とを電気的に接続してい
る。この接続工程は他の配線層の接続工程と同時にでき
るので、コントロールゲートと第１の導電層を接続させ
るためのみの工程が不要となり、不揮発性半導体記憶装
置の製造工程の簡略化が図れる。
【００２７】請求項１１の発明は、請求項１記載の不揮
発性半導体記憶装置であって、記憶素子は複数個あり、
記憶素子を選択作動させる複数の選択トランジスタを備
え、各選択トランジスタは、１個の記憶素子のみを選択
作動させることを特徴としている。請求項１１の発明に
よれば、記憶素子が複数個あり、記憶素子を選択作動さ
せる複数の選択トランジスタを備え、各選択トランジス
タは１個の記憶素子のみを選択作動させる不揮発性半導
体記憶装置に請求項１の発明を適用している。よって、
この構造を有する不揮発性半導体記憶装置において、請
求項１に記載の発明の効果を達成することができる。
発性半導体記憶装置であって、記憶素子は複数個あり、
記憶素子を選択作動させる複数の選択トランジスタを備
え、各選択トランジスタは、１個の記憶素子のみを選択
作動させることを特徴としている。請求項１１の発明に
よれば、記憶素子が複数個あり、記憶素子を選択作動さ
せる複数の選択トランジスタを備え、各選択トランジス
タは１個の記憶素子のみを選択作動させる不揮発性半導
体記憶装置に請求項１の発明を適用している。よって、
この構造を有する不揮発性半導体記憶装置において、請
求項１に記載の発明の効果を達成することができる。
【００２８】請求項１２の発明は、請求項１１記載の不
揮発性半導体記憶装置であって、選択トランジスタのゲ
ート電極が帯電する現象により、選択トランジスタのゲ
ート絶縁膜が劣化するのを防止する回路をさらに備えた
ことを特徴としている。この回路は、第３及び第４の接
合ダイオードとから構成されている。第３の接合ダイオ
ードは、選択トランジスタのゲート電極に正電圧が印加
されたとき逆方向電圧が印加され、かつ記憶素子を選択
作動させるために、ゲート電極に印加される正電圧より
も大きな正電圧がゲート電極に印加されたとき、逆方向
電流を導通する機能を有する。
揮発性半導体記憶装置であって、選択トランジスタのゲ
ート電極が帯電する現象により、選択トランジスタのゲ
ート絶縁膜が劣化するのを防止する回路をさらに備えた
ことを特徴としている。この回路は、第３及び第４の接
合ダイオードとから構成されている。第３の接合ダイオ
ードは、選択トランジスタのゲート電極に正電圧が印加
されたとき逆方向電圧が印加され、かつ記憶素子を選択
作動させるために、ゲート電極に印加される正電圧より
も大きな正電圧がゲート電極に印加されたとき、逆方向
電流を導通する機能を有する。
【００２９】第４の接合ダイオードは、第３の接合ダイ
オードと電気的に接続されており、ゲート電極に負電圧
が印加されたとき、逆方向電圧が印加され、かつ記憶素
子を選択作動させるために、ゲート電極に印加される負
電圧の絶対値よりも絶対値が大きな負電圧がゲート電極
に印加されたとき、逆方向電流を導通する機能を有す
る。
オードと電気的に接続されており、ゲート電極に負電圧
が印加されたとき、逆方向電圧が印加され、かつ記憶素
子を選択作動させるために、ゲート電極に印加される負
電圧の絶対値よりも絶対値が大きな負電圧がゲート電極
に印加されたとき、逆方向電流を導通する機能を有す
る。
【００３０】そして第３及び第４の接合ダイオードとか
らなる回路がゲート電極と電気的に接続されている。請
求項１２の発明によれば、選択トランジスタのゲート電
極に、帯電現象からゲート絶縁膜を保護する保護回路を
接続している。よって、選択トランジスタのゲート絶縁
膜が帯電現象によって劣化する、ことを防止することが
できる。
らなる回路がゲート電極と電気的に接続されている。請
求項１２の発明によれば、選択トランジスタのゲート電
極に、帯電現象からゲート絶縁膜を保護する保護回路を
接続している。よって、選択トランジスタのゲート絶縁
膜が帯電現象によって劣化する、ことを防止することが
できる。
【００３１】請求項１３の発明は、請求項１２に記載の
不揮発性半導体記憶装置であって、第３及び第４の接合
ダイオードが以下のように構成されている。すなわち、
第３の接合ダイオードは、半導体基板中に形成された第
３のウェルと、第３のウェル中に形成され、第３のウェ
ルと逆の導電性を有する第４のウェルとから構成されて
いる。
不揮発性半導体記憶装置であって、第３及び第４の接合
ダイオードが以下のように構成されている。すなわち、
第３の接合ダイオードは、半導体基板中に形成された第
３のウェルと、第３のウェル中に形成され、第３のウェ
ルと逆の導電性を有する第４のウェルとから構成されて
いる。
【００３２】第４の接合ダイオードは、第４のウェル
と、第４のウェル中に形成され、第３のウェルと同じ導
電性を有する第２の導電層とから構成されている。そし
て第２の導電層は、ゲート電極と電気的に接続されてい
る。
と、第４のウェル中に形成され、第３のウェルと同じ導
電性を有する第２の導電層とから構成されている。そし
て第２の導電層は、ゲート電極と電気的に接続されてい
る。
【００３３】請求項１４の発明は、請求項１３記載の不
揮発性半導体記憶装置であって、第４のウェルに形成さ
れた第２のチャネルストッパ領域をさらに備えたことを
特徴としている。この第２のチャネルストッパ領域は、
記憶素子を選択作動させるために、ゲート電極に印加さ
れる電圧で、第２のチャネルストッパ領域と第２の導電
層とが導通しないように、第２のチャネルストッパ領域
と第２の導電層とが間隔を設けて形成されている。
揮発性半導体記憶装置であって、第４のウェルに形成さ
れた第２のチャネルストッパ領域をさらに備えたことを
特徴としている。この第２のチャネルストッパ領域は、
記憶素子を選択作動させるために、ゲート電極に印加さ
れる電圧で、第２のチャネルストッパ領域と第２の導電
層とが導通しないように、第２のチャネルストッパ領域
と第２の導電層とが間隔を設けて形成されている。
【００３４】請求項１５の発明は、請求項１または２記
載の不揮発性半導体記憶装置であって、第２の接合ダイ
オードは、半導体基板と、半導体基板中に形成され、半
導体基板と逆の導電性を有する第１のウェルと、から構
成さる。第１の接合ダイオードは、第１のウェルと、第
１のウェル中に形成され、半導体基板と同じ導電性を有
する第１の導電層と、から構成される。そして第１の導
電層はコントロールゲートと電気的に接続されている請
求項１６の発明は、請求項１５記載の不揮発性半導体記
憶装置であって、半導体基板はＰ型であり、 第１のウ
ェルはＮ型であり、第１の導電層はＰ+型である。
載の不揮発性半導体記憶装置であって、第２の接合ダイ
オードは、半導体基板と、半導体基板中に形成され、半
導体基板と逆の導電性を有する第１のウェルと、から構
成さる。第１の接合ダイオードは、第１のウェルと、第
１のウェル中に形成され、半導体基板と同じ導電性を有
する第１の導電層と、から構成される。そして第１の導
電層はコントロールゲートと電気的に接続されている請
求項１６の発明は、請求項１５記載の不揮発性半導体記
憶装置であって、半導体基板はＰ型であり、 第１のウ
ェルはＮ型であり、第１の導電層はＰ+型である。
【００３５】請求項１７の発明は、半導体基板上にフロ
ーティングゲートとコントロールゲートとを備えた記憶
素子を有する不揮発性半導体記憶装置の製造方法であ
り、以下の工程を有する。
ーティングゲートとコントロールゲートとを備えた記憶
素子を有する不揮発性半導体記憶装置の製造方法であ
り、以下の工程を有する。
【００３６】半導体基板中に第１のウェルを形成する工
程と、第１のウェル中に、第１のウェルと逆の導電性を
有する第２のウェルを形成する工程と、半導体基板上に
トンネル絶縁膜を形成する工程と、トンネル絶縁膜上に
フローティングゲートを形成する工程と、フローティン
グゲートを覆うように、半導体基板上に誘電膜を形成す
る工程とを有する。
程と、第１のウェル中に、第１のウェルと逆の導電性を
有する第２のウェルを形成する工程と、半導体基板上に
トンネル絶縁膜を形成する工程と、トンネル絶縁膜上に
フローティングゲートを形成する工程と、フローティン
グゲートを覆うように、半導体基板上に誘電膜を形成す
る工程とを有する。
【００３７】そしてさらに、誘電膜を選択的に除去し、
第２のウェルを露出させるようにコンタクトホールを形
成する工程と、誘電膜上に、コントロールゲートとなる
導電膜をコンタクトホールを通して第２のウェルと接触
するように形成する工程と、導電膜を熱処理し、導電膜
中の不純物を第２のウェル中に拡散させ、第１の導電層
を形成する工程とを有する。
第２のウェルを露出させるようにコンタクトホールを形
成する工程と、誘電膜上に、コントロールゲートとなる
導電膜をコンタクトホールを通して第２のウェルと接触
するように形成する工程と、導電膜を熱処理し、導電膜
中の不純物を第２のウェル中に拡散させ、第１の導電層
を形成する工程とを有する。
【００３８】請求項１７の発明によれば、誘電体膜上
に、コントロールゲートとなる導電膜を、コンタクトホ
ールを通して第２のウェルと接触するように形成し、導
電膜を熱処理し、導電膜中の不純物を第２のウェル中に
拡散させ。第１の導電層を形成している。よって、請求
項５記載の不揮発性半導体記憶装置を製造することがで
きる。
に、コントロールゲートとなる導電膜を、コンタクトホ
ールを通して第２のウェルと接触するように形成し、導
電膜を熱処理し、導電膜中の不純物を第２のウェル中に
拡散させ。第１の導電層を形成している。よって、請求
項５記載の不揮発性半導体記憶装置を製造することがで
きる。
【００３９】請求項１８の発明は、半導体基板上にフロ
ーティングゲートとコントロールゲートとを備えた記憶
素子を有する不揮発性半導体記憶装置の製造方法であ
り、以下の工程を有する。
ーティングゲートとコントロールゲートとを備えた記憶
素子を有する不揮発性半導体記憶装置の製造方法であ
り、以下の工程を有する。
【００４０】半導体基板中に第１のウェルを形成する工
程と、第１のウェル中に、第１のウェルと逆の導電性を
有する第２のウェルを形成する工程と、半導体基板上に
トンネル絶縁膜を形成する工程と、トンネル絶縁膜上に
フローティングゲート、誘電膜、コントロールゲートを
順に形成する工程と、第２のウェル中に第１の導電層を
形成する工程と、コントロールゲート及び第１の導電層
を覆うように、半導体基板上に層間絶縁膜を形成する工
程と、層間絶縁膜を選択的に除去し、コントロールゲー
トを露出させる第１のコンタクトホール及び第１の導電
層を露出させる第２のコンタクトホールを形成する工程
と、層間絶縁膜上に形成され、コントロールゲートと第
１の導電層とを、第１及び第２のコンタクトホールを通
して電気的に接続する配線膜を形成する工程と、を備え
たことを特徴とする。よって、請求項１０記載の不揮発
性半導体記憶装置を製造することができる。
程と、第１のウェル中に、第１のウェルと逆の導電性を
有する第２のウェルを形成する工程と、半導体基板上に
トンネル絶縁膜を形成する工程と、トンネル絶縁膜上に
フローティングゲート、誘電膜、コントロールゲートを
順に形成する工程と、第２のウェル中に第１の導電層を
形成する工程と、コントロールゲート及び第１の導電層
を覆うように、半導体基板上に層間絶縁膜を形成する工
程と、層間絶縁膜を選択的に除去し、コントロールゲー
トを露出させる第１のコンタクトホール及び第１の導電
層を露出させる第２のコンタクトホールを形成する工程
と、層間絶縁膜上に形成され、コントロールゲートと第
１の導電層とを、第１及び第２のコンタクトホールを通
して電気的に接続する配線膜を形成する工程と、を備え
たことを特徴とする。よって、請求項１０記載の不揮発
性半導体記憶装置を製造することができる。
【００４１】請求項１９の発明は、請求項１７または１
８記載の不揮発性半導体記憶装置の製造方法であって、
以下の特徴を有する。第１のウェルの形成工程は、リン
をイオン注入し、濃度が５．０×１０16〜５．０×１０
17／ｃｍ3の第１のウェルを形成する工程である。第２
のウェルの形成工程は、ボロンをイオン注入し、濃度が
５．０×１０16〜５．０×１０17／ｃｍ3の第２のウェ
ルを形成する工程である。第１の導電層の形成工程は、
導電膜中のリンを第２のウェル中に拡散させ、濃度が
１．０×１０20〜１．０×１０21／ｃｍ3の第１の導電
層を形成する工程である。
８記載の不揮発性半導体記憶装置の製造方法であって、
以下の特徴を有する。第１のウェルの形成工程は、リン
をイオン注入し、濃度が５．０×１０16〜５．０×１０
17／ｃｍ3の第１のウェルを形成する工程である。第２
のウェルの形成工程は、ボロンをイオン注入し、濃度が
５．０×１０16〜５．０×１０17／ｃｍ3の第２のウェ
ルを形成する工程である。第１の導電層の形成工程は、
導電膜中のリンを第２のウェル中に拡散させ、濃度が
１．０×１０20〜１．０×１０21／ｃｍ3の第１の導電
層を形成する工程である。
【００４２】請求項２０の発明は、請求項１７または１
８記載の不揮発性半導体記憶装置の製造方法であって、
第２のウェルを形成する工程とトンネル絶縁膜を形成す
る工程との間に、ボロンをイオン注入し、濃度が１．０
×１０17〜１．０×１０18／ｃｍ3のチャネルストッパ
領域を、第２のウェルに形成するチャネルストッパ形成
工程を含む。そしてチャネルストッパ形成工程は、チャ
ネルストッパ領域と第１の導電層との間隔が０．３〜
０．８μｍになるようにボロンが注入される。
８記載の不揮発性半導体記憶装置の製造方法であって、
第２のウェルを形成する工程とトンネル絶縁膜を形成す
る工程との間に、ボロンをイオン注入し、濃度が１．０
×１０17〜１．０×１０18／ｃｍ3のチャネルストッパ
領域を、第２のウェルに形成するチャネルストッパ形成
工程を含む。そしてチャネルストッパ形成工程は、チャ
ネルストッパ領域と第１の導電層との間隔が０．３〜
０．８μｍになるようにボロンが注入される。
【００４３】なお特許請求の範囲でいう第１、第２及び
第３の導電領域は、拡散やイオン注入等で形成された領
域にある。第１及び第２の導電層も同様の意味である。
記憶素子とは、たとえばメモリトランジスタのことをい
う。
第３の導電領域は、拡散やイオン注入等で形成された領
域にある。第１及び第２の導電層も同様の意味である。
記憶素子とは、たとえばメモリトランジスタのことをい
う。
【００４４】
【発明の実施の形態】（第１の実施例）図１は、この発
明の第１の実施例を説明するための不揮発性半導体記憶
装置の断面構造図であり、図２はその等価回路図であ
る。
明の第１の実施例を説明するための不揮発性半導体記憶
装置の断面構造図であり、図２はその等価回路図であ
る。
【００４５】Ｐ型半導体基板１０中には、Ｎ型ウェル１
２が形成されている。Ｎ型ウェル１２には、Ｐ型ウェル
１４、２６が間隔を隔てて形成されている。そしてＰ型
半導体基板１０の主表面には、フィールド酸化膜３２が
間隔を隔てて形成されている。Ｐ型ウェル２６上であっ
て、フィールド酸化膜３２で規定される領域には、トン
ネル絶縁膜の１例であるトンネル酸化膜２８が形成され
ている。トンネル酸化膜２８上には、フローティングゲ
ート２２が形成されている。フローティングゲート２２
の上には誘電膜として機能する絶縁膜３０が形成されて
いる。そして、絶縁膜３０を覆うように、Ｐ型半導体基
板１０の上にはコントロールゲート２４が形成されてい
る。トンネル酸化膜２８、フローティングゲート２２、
絶縁膜３０及びコントロールゲート２４によって、メモ
リトランジスタ４４が構成される。
２が形成されている。Ｎ型ウェル１２には、Ｐ型ウェル
１４、２６が間隔を隔てて形成されている。そしてＰ型
半導体基板１０の主表面には、フィールド酸化膜３２が
間隔を隔てて形成されている。Ｐ型ウェル２６上であっ
て、フィールド酸化膜３２で規定される領域には、トン
ネル絶縁膜の１例であるトンネル酸化膜２８が形成され
ている。トンネル酸化膜２８上には、フローティングゲ
ート２２が形成されている。フローティングゲート２２
の上には誘電膜として機能する絶縁膜３０が形成されて
いる。そして、絶縁膜３０を覆うように、Ｐ型半導体基
板１０の上にはコントロールゲート２４が形成されてい
る。トンネル酸化膜２８、フローティングゲート２２、
絶縁膜３０及びコントロールゲート２４によって、メモ
リトランジスタ４４が構成される。
【００４６】Ｐ型ウェル１４中には、Ｎ+型拡散層１６
が形成されいる。コントロールゲート２４は、Ｎ+型拡
散層１６の上まで延在しており、この部分がワード線４
０となっている。コントロールゲート２４とＮ+型拡散
層１６とは電気的に接続されている。Ｎ+型拡散層１６
とＰ型ウェル１４とで第１の接合ダイオード１８が構成
されており、Ｐ型ウェル１４とＮ型ウェル１２とで第２
の接合ダイオード２０が構成されている。
が形成されいる。コントロールゲート２４は、Ｎ+型拡
散層１６の上まで延在しており、この部分がワード線４
０となっている。コントロールゲート２４とＮ+型拡散
層１６とは電気的に接続されている。Ｎ+型拡散層１６
とＰ型ウェル１４とで第１の接合ダイオード１８が構成
されており、Ｐ型ウェル１４とＮ型ウェル１２とで第２
の接合ダイオード２０が構成されている。
【００４７】コントロールゲート２４の上には、層間絶
縁膜３４が形成されている。層間絶縁膜３４の上には、
アルミニウムやアルミ合金からなる配線３８が形成され
ており、配線３８とワード線４０とは、層間絶縁膜３４
に形成されたコンタクトホール３６を通して電気的に接
続されている。
縁膜３４が形成されている。層間絶縁膜３４の上には、
アルミニウムやアルミ合金からなる配線３８が形成され
ており、配線３８とワード線４０とは、層間絶縁膜３４
に形成されたコンタクトホール３６を通して電気的に接
続されている。
【００４８】図２に示すように、メモリトランジスタ４
４のドレイン領域には、ビット線４２が電気的に接続さ
れている。メモリトランジスタ４４のコントロールゲー
トにはワード線４０が電気的に接続されており、ワード
線４０は、第１の接合ダイオード１８と第２の接合ダイ
オード２０とからなる回路に電気的に接続されている。
４のドレイン領域には、ビット線４２が電気的に接続さ
れている。メモリトランジスタ４４のコントロールゲー
トにはワード線４０が電気的に接続されており、ワード
線４０は、第１の接合ダイオード１８と第２の接合ダイ
オード２０とからなる回路に電気的に接続されている。
【００４９】コントロールゲートに例えば±８Ｖの電圧
をかけてメモリトランジスタを作動させる場合に、この
回路がどのように機能するかを説明する。図１及び図２
を参照して、正電圧を印加したとき第１の接合ダイオー
ド１８は逆方向電圧が印加される。＋８Ｖ以下のとき
は、第１の接合ダイオード１８に電流を導通しないよう
に、Ｎ+型拡散層１６とＰ型ウェル１４との接合耐圧を
設定する。なぜならコントロールゲート２４に＋８Ｖを
印加させてメモリトランジスタ４４を作動させるので、
このとき第１の接合ダイオード１８に電流が流れれば、
電流は第２の接合ダイオード２０を流れ、アースに到達
し、コントロールゲート２４の電圧が下がり、メモリト
ランジスタ４４を作動させることができないからであ
る。なお接合耐圧は、主としてＮ+型拡散層１６及びＰ
型ウェル１４中の不純物の濃度によって決まる。
をかけてメモリトランジスタを作動させる場合に、この
回路がどのように機能するかを説明する。図１及び図２
を参照して、正電圧を印加したとき第１の接合ダイオー
ド１８は逆方向電圧が印加される。＋８Ｖ以下のとき
は、第１の接合ダイオード１８に電流を導通しないよう
に、Ｎ+型拡散層１６とＰ型ウェル１４との接合耐圧を
設定する。なぜならコントロールゲート２４に＋８Ｖを
印加させてメモリトランジスタ４４を作動させるので、
このとき第１の接合ダイオード１８に電流が流れれば、
電流は第２の接合ダイオード２０を流れ、アースに到達
し、コントロールゲート２４の電圧が下がり、メモリト
ランジスタ４４を作動させることができないからであ
る。なお接合耐圧は、主としてＮ+型拡散層１６及びＰ
型ウェル１４中の不純物の濃度によって決まる。
【００５０】帯電現象により、コントロールゲート２４
に電荷が蓄積し、８Ｖよりも大きな電圧がコントロール
ゲート２４に印加されたとき、電流は、ワード線４０、
第１の接合ダイオード１８及び第２の接合ダイオード２
０からなる回路をＡ方向に流れ、アースに到達する。よ
って、コントロールゲート２４に８Ｖよりも大きな電圧
がかかることにより、トンネル酸化膜２８を電荷が通過
し、トンネル酸化膜２８が劣化する、という現象を防止
できる。
に電荷が蓄積し、８Ｖよりも大きな電圧がコントロール
ゲート２４に印加されたとき、電流は、ワード線４０、
第１の接合ダイオード１８及び第２の接合ダイオード２
０からなる回路をＡ方向に流れ、アースに到達する。よ
って、コントロールゲート２４に８Ｖよりも大きな電圧
がかかることにより、トンネル酸化膜２８を電荷が通過
し、トンネル酸化膜２８が劣化する、という現象を防止
できる。
【００５１】次に負電圧を印加したとき、第２の接合ダ
イオード２０は逆方向電圧が印加される。絶対値が８Ｖ
以下の負電圧のときは、第２の接合ダイオード２０に電
流が流れないように、Ｐ型ウェル１４とＮ型ウェル１２
の接合耐圧を設定する。なぜなら、コントロールゲート
２４に−８Ｖを印加させてメモリトランジスタ４４を作
動させるので、このとき第２の接合ダイオード２０に電
流が流れれば、第２の接合ダイオード２０、第１の接合
ダイオード１８及びワード線４０からなる回路に電流が
Ｂ方向に流れるので、コントロールゲート２４の電圧が
下がり、メモリトランジスタ４４を作動させることがで
きないからである。第２の接合ダイオード２０の接合耐
圧は、主として、Ｐ型ウェル１４及びＮ型ウェル１２の
中の不純物の濃度によって決まる。帯電現象によりコン
トロールゲート２４に電荷が蓄積し、絶対値が８Ｖより
大きな負電圧、例えば−１０Ｖがコントロールゲート２
４に印加されたとき、電流がＢで示す方向にこの回路を
流れるので、コントロールゲート２４の電圧を降下させ
ることができる。よって、コントロールゲート２４に絶
対値が８Ｖよりも大きな負電圧がかかることにより、ト
ンネル酸化膜２８を電荷が通過し、トンネル酸化膜２８
が劣化する、という現象を防止できる。
イオード２０は逆方向電圧が印加される。絶対値が８Ｖ
以下の負電圧のときは、第２の接合ダイオード２０に電
流が流れないように、Ｐ型ウェル１４とＮ型ウェル１２
の接合耐圧を設定する。なぜなら、コントロールゲート
２４に−８Ｖを印加させてメモリトランジスタ４４を作
動させるので、このとき第２の接合ダイオード２０に電
流が流れれば、第２の接合ダイオード２０、第１の接合
ダイオード１８及びワード線４０からなる回路に電流が
Ｂ方向に流れるので、コントロールゲート２４の電圧が
下がり、メモリトランジスタ４４を作動させることがで
きないからである。第２の接合ダイオード２０の接合耐
圧は、主として、Ｐ型ウェル１４及びＮ型ウェル１２の
中の不純物の濃度によって決まる。帯電現象によりコン
トロールゲート２４に電荷が蓄積し、絶対値が８Ｖより
大きな負電圧、例えば−１０Ｖがコントロールゲート２
４に印加されたとき、電流がＢで示す方向にこの回路を
流れるので、コントロールゲート２４の電圧を降下させ
ることができる。よって、コントロールゲート２４に絶
対値が８Ｖよりも大きな負電圧がかかることにより、ト
ンネル酸化膜２８を電荷が通過し、トンネル酸化膜２８
が劣化する、という現象を防止できる。
【００５２】したがって、この第１の実施例によれば、
コントロールゲートに正負電圧を使って記憶素子を作動
させる不揮発性半導体記憶装置において、トンネル絶縁
膜を帯電現象から有効に保護することができる。
コントロールゲートに正負電圧を使って記憶素子を作動
させる不揮発性半導体記憶装置において、トンネル絶縁
膜を帯電現象から有効に保護することができる。
【００５３】また、ＭＯＳキャパシタを保護回路として
用いると誘電膜が電荷によって劣化し、保護回路の機能
が低下するが、この第１の実施例は接合ダイオードを用
いており、接合ダイオードには誘電膜が不要なのでこの
ような問題が生じない。
用いると誘電膜が電荷によって劣化し、保護回路の機能
が低下するが、この第１の実施例は接合ダイオードを用
いており、接合ダイオードには誘電膜が不要なのでこの
ような問題が生じない。
【００５４】（第２の実施例）この発明の第２の実施例
を説明する。図３は、この発明の第２の実施例の不揮発
性半導体記憶装置の断面構造図であり、図４はこの平面
図である。図４のＣ−Ｃ線に沿った断面が図３に示す断
面構造図に相当する。図１に示す構造と同一の部分につ
いては同一の符号を付すことによりその説明を省略す
る。
を説明する。図３は、この発明の第２の実施例の不揮発
性半導体記憶装置の断面構造図であり、図４はこの平面
図である。図４のＣ−Ｃ線に沿った断面が図３に示す断
面構造図に相当する。図１に示す構造と同一の部分につ
いては同一の符号を付すことによりその説明を省略す
る。
【００５５】Ｐ型ウェル１４中には、チャネルストッパ
領域６４、６５が形成されている。チャネルストッパ領
域６４とＮ+型拡散層１６とは間隔Ｌを設けて形成され
ている。間隔Ｌが設けられる理由は、コントロールゲー
ト２４に書き込み電圧、読み出し電圧及び消去電圧が印
加されたとき、チャネルストッパ領域６４とＮ+型拡散
層１６とがブレイクダウンしないようにするためであ
る。間隔Ｌは、０．３〜０．８μｍである。チャネルス
トッパ領域６５とＮ+型拡散層１６とは、同様の理由で
間隔Ｌを設けて形成されている。Ｎ+型拡散層１６の上
にはコンタクトホール８２が形成されている。コントロ
ールゲート２４は、Ｎ+型拡散層１６の上まで延在して
おり、コンタクトホール８２を通して、コントロールゲ
ート２４とＮ+型拡散層１６とは電気的に接合されてい
る。なお図中６７、６９はチャネルストッパ領域を示
す。
領域６４、６５が形成されている。チャネルストッパ領
域６４とＮ+型拡散層１６とは間隔Ｌを設けて形成され
ている。間隔Ｌが設けられる理由は、コントロールゲー
ト２４に書き込み電圧、読み出し電圧及び消去電圧が印
加されたとき、チャネルストッパ領域６４とＮ+型拡散
層１６とがブレイクダウンしないようにするためであ
る。間隔Ｌは、０．３〜０．８μｍである。チャネルス
トッパ領域６５とＮ+型拡散層１６とは、同様の理由で
間隔Ｌを設けて形成されている。Ｎ+型拡散層１６の上
にはコンタクトホール８２が形成されている。コントロ
ールゲート２４は、Ｎ+型拡散層１６の上まで延在して
おり、コンタクトホール８２を通して、コントロールゲ
ート２４とＮ+型拡散層１６とは電気的に接合されてい
る。なお図中６７、６９はチャネルストッパ領域を示
す。
【００５６】図４を参照して、コントロールゲート２４
は横方向に形成されている。コントロールゲート２４の
下にはフローティングゲートが形成されている。９４は
フローティングゲートの端部を示している。フローティ
ングゲートの下には、コントロールゲート２４と交差す
るように縦方向にソース／ドレイン領域９２が形成され
ている。
は横方向に形成されている。コントロールゲート２４の
下にはフローティングゲートが形成されている。９４は
フローティングゲートの端部を示している。フローティ
ングゲートの下には、コントロールゲート２４と交差す
るように縦方向にソース／ドレイン領域９２が形成され
ている。
【００５７】コントロールゲート２４はＮ+型拡散層１
６の上まで延在しており、コンタクトホール８２を通し
て、コントロールゲート２４とＮ+型拡散層１６とは電
気的に接続されている。９６は、図３に示すチャネルス
トッパ領域６４、６５とＰ型ウェル１４との境界を示す
境界線である。
６の上まで延在しており、コンタクトホール８２を通し
て、コントロールゲート２４とＮ+型拡散層１６とは電
気的に接続されている。９６は、図３に示すチャネルス
トッパ領域６４、６５とＰ型ウェル１４との境界を示す
境界線である。
【００５８】次に、図３、図５〜１２を用いてこの発明
の第２の実施例の不揮発性半導体記憶装置の製造方法を
説明する。
の第２の実施例の不揮発性半導体記憶装置の製造方法を
説明する。
【００５９】図５を参照して、Ｐ型半導体基板１０の上
に、フィールド酸化膜３２を間隔を設けて形成する。次
に、加速電圧１．５〜３．０ＭｅＶ、１．０×１０13〜
３．０×１０13／ｃｍ2の条件でリンをＰ型半導体基板
１０に注入する。そして不純物濃度が５．０×１０16〜
５．０×１０17／ｃｍ3、深さが１．５〜３．０μｍの
Ｎ型ウェル１２を形成する。
に、フィールド酸化膜３２を間隔を設けて形成する。次
に、加速電圧１．５〜３．０ＭｅＶ、１．０×１０13〜
３．０×１０13／ｃｍ2の条件でリンをＰ型半導体基板
１０に注入する。そして不純物濃度が５．０×１０16〜
５．０×１０17／ｃｍ3、深さが１．５〜３．０μｍの
Ｎ型ウェル１２を形成する。
【００６０】図６を参照して、Ｐ型半導体基板１０の上
にレジスト５６を形成し所定のパターニングを施す。レ
ジスト５６をマスクとして、Ｎ型ウェル１２中に、加速
電圧０．５〜１．２ＭｅＶ、１．０×１０13〜３．０×
１０13／ｃｍ2でボロンをイオン注入し、不純物濃度が
５．０×１０16〜５．０×１０17／ｃｍ3、深さが１．
０〜２．０μｍのＰ型ウェル１４、２６を形成する。
にレジスト５６を形成し所定のパターニングを施す。レ
ジスト５６をマスクとして、Ｎ型ウェル１２中に、加速
電圧０．５〜１．２ＭｅＶ、１．０×１０13〜３．０×
１０13／ｃｍ2でボロンをイオン注入し、不純物濃度が
５．０×１０16〜５．０×１０17／ｃｍ3、深さが１．
０〜２．０μｍのＰ型ウェル１４、２６を形成する。
【００６１】図７を参照して、Ｐ型半導体基板１０の上
にレジスト６２を形成し、所定のパターニングを施す。
レジスト６２をマスクとして、Ｐ型ウェル１２、２６中
に、加速電圧１００〜２００ＫｅＶ、１．０×１０12〜
１．０×１０13／ｃｍ2でボロンをイオン注入し、不純
物濃度が１．０×１０17〜１．０×１０18／ｃｍ3、深
さが０．２〜０．５μｍのチャネルストッパ領域６４、
６５、６７、６９を形成する。チャネルストッパ領域６
４と図３に示すＮ+型拡散層１６との間隔及びチャネル
ストッパ領域６５とＮ+型拡散層１６との間隔がＬとな
るように、レジスト６２はパターニングされている。
にレジスト６２を形成し、所定のパターニングを施す。
レジスト６２をマスクとして、Ｐ型ウェル１２、２６中
に、加速電圧１００〜２００ＫｅＶ、１．０×１０12〜
１．０×１０13／ｃｍ2でボロンをイオン注入し、不純
物濃度が１．０×１０17〜１．０×１０18／ｃｍ3、深
さが０．２〜０．５μｍのチャネルストッパ領域６４、
６５、６７、６９を形成する。チャネルストッパ領域６
４と図３に示すＮ+型拡散層１６との間隔及びチャネル
ストッパ領域６５とＮ+型拡散層１６との間隔がＬとな
るように、レジスト６２はパターニングされている。
【００６２】図８を参照して、素子形成領域の上の酸化
膜を除去した後、Ｐ型半導体基板１０を熱酸化し、メモ
リセル形成領域６８に所定の厚さを有するシリコン酸化
膜などからなるトンネル酸化膜２８と、接合ダイオード
形成領域７０にシリコン酸化膜などからなる絶縁膜７２
と、を同時に形成する。
膜を除去した後、Ｐ型半導体基板１０を熱酸化し、メモ
リセル形成領域６８に所定の厚さを有するシリコン酸化
膜などからなるトンネル酸化膜２８と、接合ダイオード
形成領域７０にシリコン酸化膜などからなる絶縁膜７２
と、を同時に形成する。
【００６３】次に、Ｐ型半導体基板１０の上に多結晶シ
リコン膜を形成し、リンをドーピングしてこれをＮ型と
する。そして所定のパターニングを施されたレジストを
マスクとして、多結晶シリコン膜をエッチングし、所定
形状のフローティングゲート２２を形成する。そして、
フローティングゲート２２を覆うように、Ｐ型半導体基
板１０の上に、シリコン酸化膜、シリコン窒化膜、シリ
コン酸化膜を順次積層したいわゆるＯＮＯ膜である絶縁
膜３０を形成する。
リコン膜を形成し、リンをドーピングしてこれをＮ型と
する。そして所定のパターニングを施されたレジストを
マスクとして、多結晶シリコン膜をエッチングし、所定
形状のフローティングゲート２２を形成する。そして、
フローティングゲート２２を覆うように、Ｐ型半導体基
板１０の上に、シリコン酸化膜、シリコン窒化膜、シリ
コン酸化膜を順次積層したいわゆるＯＮＯ膜である絶縁
膜３０を形成する。
【００６４】図９を参照して、絶縁膜３０の上に、レジ
スト７１を形成し、フローティングゲート２２上以外の
絶縁膜３０を除去する。
スト７１を形成し、フローティングゲート２２上以外の
絶縁膜３０を除去する。
【００６５】図１０を参照して、Ｐ型半導体基板１０の
上に、レジスト８０を形成し、所定のパターニングを施
す。レジスト８０をマスクとして、絶縁膜７２をエッチ
ング除去し、Ｐ型ウェル１４の一部を露出させるコンタ
クトホール８２を形成する。
上に、レジスト８０を形成し、所定のパターニングを施
す。レジスト８０をマスクとして、絶縁膜７２をエッチ
ング除去し、Ｐ型ウェル１４の一部を露出させるコンタ
クトホール８２を形成する。
【００６６】図１１を参照して、フローティングゲート
２２を覆うように、Ｐ型半導体基板１０の上にコントロ
ールゲート２４となる多結晶シリコン膜を形成する。こ
の多結晶シリコン膜は、コンタクトホール８２を通し
て、Ｐ型ウェル１４と電気的に接続されている。そして
この多結晶シリコン膜に、リンをドーピングしてＮ型と
し、所定のパターニングを施されたレジストマスクとし
てエッチングし、コントロールゲート２４を形成する。
２２を覆うように、Ｐ型半導体基板１０の上にコントロ
ールゲート２４となる多結晶シリコン膜を形成する。こ
の多結晶シリコン膜は、コンタクトホール８２を通し
て、Ｐ型ウェル１４と電気的に接続されている。そして
この多結晶シリコン膜に、リンをドーピングしてＮ型と
し、所定のパターニングを施されたレジストマスクとし
てエッチングし、コントロールゲート２４を形成する。
【００６７】図１２を参照して、Ｐ型半導体基板１０を
熱処理し、コントロールゲート２４中に含まれるリンを
Ｐ型ウェル１４の上部に拡散させて、濃度が１．０×１
０20〜１．０×１０21／ｃｍ3のＮ+型拡散層１６を形成
する。
熱処理し、コントロールゲート２４中に含まれるリンを
Ｐ型ウェル１４の上部に拡散させて、濃度が１．０×１
０20〜１．０×１０21／ｃｍ3のＮ+型拡散層１６を形成
する。
【００６８】図３を参照して、コントロールゲート２４
を覆うように、層間絶縁膜３４を形成する。そして層間
絶縁膜３４の上に、所定のパターニングを施されたアル
ミニウムやアルミ合金からなる配線３８を形成する。
を覆うように、層間絶縁膜３４を形成する。そして層間
絶縁膜３４の上に、所定のパターニングを施されたアル
ミニウムやアルミ合金からなる配線３８を形成する。
【００６９】Ｎ型ウェル１２の濃度を５．０×１０16〜
５．０×１０17／ｃｍ3とし、Ｐ型ウェル１４の濃度を
５．０×１０16〜５．０×１０17／ｃｍ3とし、Ｎ+型拡
散層１６の濃度を１．０×１０20〜１．０×１０21／ｃ
ｍ3としたのは以下の理由からである。
５．０×１０17／ｃｍ3とし、Ｐ型ウェル１４の濃度を
５．０×１０16〜５．０×１０17／ｃｍ3とし、Ｎ+型拡
散層１６の濃度を１．０×１０20〜１．０×１０21／ｃ
ｍ3としたのは以下の理由からである。
【００７０】この実施例では、コントロールゲート２４
に±８Ｖの電圧を印加することにより、メモリトランジ
スタ４４を作動させるものである。Ｎ+型拡散層１６と
Ｐ型ウェル１４とから構成される第１の接合ダイオード
１８は、コントロールゲート２４に＋８Ｖの電圧が印加
されたとき、第１の接合ダイオード１８に電流を導通し
ないように、Ｎ+型拡散層１６とＰ型ウェル１４の接合
耐圧を設定しなければならない。そして接合耐圧は主
に、Ｎ+型拡散層１６及びＰ型ウェル１４中の不純物濃
度によって決まる。よってＮ+型拡散層１６、Ｐ型ウェ
ル１４の濃度を上記のように設定したのである。そして
このように濃度を設定することにより、帯電現象で＋８
Ｖより大きな電圧がコントロールゲート２４に印加され
たとき、第１の接合ダイオード１８に電流が導通し、ト
ンネル酸化膜２８を帯電現象から保護している。
に±８Ｖの電圧を印加することにより、メモリトランジ
スタ４４を作動させるものである。Ｎ+型拡散層１６と
Ｐ型ウェル１４とから構成される第１の接合ダイオード
１８は、コントロールゲート２４に＋８Ｖの電圧が印加
されたとき、第１の接合ダイオード１８に電流を導通し
ないように、Ｎ+型拡散層１６とＰ型ウェル１４の接合
耐圧を設定しなければならない。そして接合耐圧は主
に、Ｎ+型拡散層１６及びＰ型ウェル１４中の不純物濃
度によって決まる。よってＮ+型拡散層１６、Ｐ型ウェ
ル１４の濃度を上記のように設定したのである。そして
このように濃度を設定することにより、帯電現象で＋８
Ｖより大きな電圧がコントロールゲート２４に印加され
たとき、第１の接合ダイオード１８に電流が導通し、ト
ンネル酸化膜２８を帯電現象から保護している。
【００７１】−８Ｖの電圧をコントロールゲート２４に
印加することにより、メモリトランジスタ４４を作動さ
せる場合、Ｐ型ウェル１４とＮ型ウェル１２とから構成
される第２の接合ダイオード２０に電流が導通しないよ
うに、Ｐ型ウェル１４とＮ型ウェル１２の接合耐圧を設
定している。そして上記と同様の理由でＰ型ウェル１４
とＮ型ウェル１２の濃度を設定しているのである。
印加することにより、メモリトランジスタ４４を作動さ
せる場合、Ｐ型ウェル１４とＮ型ウェル１２とから構成
される第２の接合ダイオード２０に電流が導通しないよ
うに、Ｐ型ウェル１４とＮ型ウェル１２の接合耐圧を設
定している。そして上記と同様の理由でＰ型ウェル１４
とＮ型ウェル１２の濃度を設定しているのである。
【００７２】（第３の実施例）この発明の第３の実施例
の不揮発性半導体記憶装置を説明する。図１３は、この
発明の第３の実施例の不揮発性半導体記憶装置の断面構
造図である。図１４はその平面図である。図１４に示す
Ｄ−Ｄ線に沿った断面構造図が図１３である。
の不揮発性半導体記憶装置を説明する。図１３は、この
発明の第３の実施例の不揮発性半導体記憶装置の断面構
造図である。図１４はその平面図である。図１４に示す
Ｄ−Ｄ線に沿った断面構造図が図１３である。
【００７３】図１３及び図１４を用いて、この発明の第
３の実施例の不揮発性半導体記憶装置の構造を説明す
る。なお図１に示すこの発明の第１の実施例の不揮発性
半導体記憶装置の断面構造と同一の部分については同一
の符号を付すことによりその説明を省略する。
３の実施例の不揮発性半導体記憶装置の構造を説明す
る。なお図１に示すこの発明の第１の実施例の不揮発性
半導体記憶装置の断面構造と同一の部分については同一
の符号を付すことによりその説明を省略する。
【００７４】コントロールゲート８４は、Ｎ+型拡散層
１６の上まで延在しておらず、その端部はフィールド酸
化膜３２の上に位置している。層間絶縁膜３４には、コ
ントロールゲート８４を露出させるコンタクトホール９
８、Ｎ+型拡散層１６を露出させるコンタクトホール１
０２が形成されている。そして層間絶縁膜３４の上に
は、アルミニウムやアルミ合金からなる配線１００が形
成されている。配線１００は、コンタクトホール９８を
通して、コントロールゲート８４と電気的に接続されて
おり、コンタクトホール１０２を通して、Ｎ+型拡散層
１６と電気的に接続されている。
１６の上まで延在しておらず、その端部はフィールド酸
化膜３２の上に位置している。層間絶縁膜３４には、コ
ントロールゲート８４を露出させるコンタクトホール９
８、Ｎ+型拡散層１６を露出させるコンタクトホール１
０２が形成されている。そして層間絶縁膜３４の上に
は、アルミニウムやアルミ合金からなる配線１００が形
成されている。配線１００は、コンタクトホール９８を
通して、コントロールゲート８４と電気的に接続されて
おり、コンタクトホール１０２を通して、Ｎ+型拡散層
１６と電気的に接続されている。
【００７５】第３の実施例の構造は、以下のようにし
て、作製することができる。Ｐ型の半導体基板中１０に
Ｎ型ウェル１２を形成し、Ｎ型ウェル１２中に、Ｐ型ウ
ェル１４、２６を形成し、半導体基板１０上にトンネル
酸化膜２８を形成し、トンネル酸化膜２８上にフローテ
ィングゲート２２、絶縁膜３０、コントロールゲート８
４を順に形成する。Ｐ型ウェル１４中にイオン注入等の
方法で、Ｎ+型拡散層１６を形成し、コントロールゲー
ト８４及びＮ+型拡散層１６を覆うように、半導体基板
１０上に層間絶縁膜３４を形成し、層間絶縁膜３４を選
択的に除去し、コントロールゲート８４を露出させる第
１のコンタクトホール９８及びＮ+型拡散層１６を露出
させる第２のコンタクトホール１０２を形成し、層間絶
縁膜３４上に形成され、コントロールゲート８４とＮ+
型拡散層１６とを、第１及び第２のコンタクトホール９
８、１０２を通して電気的に接続する配線１００を形成
する。Ｎ型ウェル１２、Ｐ型ウェル１４、２６ 、Ｎ+型
拡散層１６それぞれの濃度、深さは、 第２の実施例と
同様である。
て、作製することができる。Ｐ型の半導体基板中１０に
Ｎ型ウェル１２を形成し、Ｎ型ウェル１２中に、Ｐ型ウ
ェル１４、２６を形成し、半導体基板１０上にトンネル
酸化膜２８を形成し、トンネル酸化膜２８上にフローテ
ィングゲート２２、絶縁膜３０、コントロールゲート８
４を順に形成する。Ｐ型ウェル１４中にイオン注入等の
方法で、Ｎ+型拡散層１６を形成し、コントロールゲー
ト８４及びＮ+型拡散層１６を覆うように、半導体基板
１０上に層間絶縁膜３４を形成し、層間絶縁膜３４を選
択的に除去し、コントロールゲート８４を露出させる第
１のコンタクトホール９８及びＮ+型拡散層１６を露出
させる第２のコンタクトホール１０２を形成し、層間絶
縁膜３４上に形成され、コントロールゲート８４とＮ+
型拡散層１６とを、第１及び第２のコンタクトホール９
８、１０２を通して電気的に接続する配線１００を形成
する。Ｎ型ウェル１２、Ｐ型ウェル１４、２６ 、Ｎ+型
拡散層１６それぞれの濃度、深さは、 第２の実施例と
同様である。
【００７６】第３の実施例によれば、コントロールゲー
ト８４を露出させる第１のコンタクトホール９８とＮ+
型拡散層１６を露出させる第２のコンタクトホール１０
２を有する層間絶縁膜３４の上にアルミ配線１００を形
成し、このアルミ配線１００によってコントロールゲー
ト８４とＮ+型拡散層１６とを電気的に接続している。
この接続工程は他の配線層の接続工程と同時にできるの
で、コントロールゲート８４とＮ+型拡散層１６を接続
させるためのみの工程が不要となり、不揮発性半導体記
憶装置の製造工程の簡略化が図れる。
ト８４を露出させる第１のコンタクトホール９８とＮ+
型拡散層１６を露出させる第２のコンタクトホール１０
２を有する層間絶縁膜３４の上にアルミ配線１００を形
成し、このアルミ配線１００によってコントロールゲー
ト８４とＮ+型拡散層１６とを電気的に接続している。
この接続工程は他の配線層の接続工程と同時にできるの
で、コントロールゲート８４とＮ+型拡散層１６を接続
させるためのみの工程が不要となり、不揮発性半導体記
憶装置の製造工程の簡略化が図れる。
【００７７】（第４の実施例）この発明の第４の実施例
を説明する。図１５は、この発明の第４の実施例の不揮
発性半導体記憶装置の断面構造図である。図１に示す構
造と同一の部分については同一の符号を付すことにより
その説明を省略する。第４の実施例の特徴は、Ｎ+型拡
散層１６の代わりにＰ+型拡散層１７を設けたことであ
る。Ｐ+型拡散層１７とＮ型ウェル１２とで第１の接合
ダイオード１９が構成され、Ｎ型ウェル１２とＰ型半導
体基板１０で第２の接合ダイオード２１が構成される。
第１の接合ダイオード１９と第２の接合ダイオード２１
とからなる回路の動作原理は、第１の実施例の第１の接
合ダイオード１８と第２の接合ダイオード２０とからな
る回路と同じである。第４の実施例では、第１の実施例
や第２の実施例のように、Ｐ型ウェル１４を必要としな
い。そのため、Ｐ型ウェル２６、１４を分離するための
間隔が不要となり、保護素子の占有面積を低減でき、ひ
いては、素子の高密度化及び高集積化が図られる。
を説明する。図１５は、この発明の第４の実施例の不揮
発性半導体記憶装置の断面構造図である。図１に示す構
造と同一の部分については同一の符号を付すことにより
その説明を省略する。第４の実施例の特徴は、Ｎ+型拡
散層１６の代わりにＰ+型拡散層１７を設けたことであ
る。Ｐ+型拡散層１７とＮ型ウェル１２とで第１の接合
ダイオード１９が構成され、Ｎ型ウェル１２とＰ型半導
体基板１０で第２の接合ダイオード２１が構成される。
第１の接合ダイオード１９と第２の接合ダイオード２１
とからなる回路の動作原理は、第１の実施例の第１の接
合ダイオード１８と第２の接合ダイオード２０とからな
る回路と同じである。第４の実施例では、第１の実施例
や第２の実施例のように、Ｐ型ウェル１４を必要としな
い。そのため、Ｐ型ウェル２６、１４を分離するための
間隔が不要となり、保護素子の占有面積を低減でき、ひ
いては、素子の高密度化及び高集積化が図られる。
【００７８】なお、コントロールゲート２４はＰ+型拡
散層１７の上まで延在しておらず、層間絶縁膜３４の上
に形成されたアルミニウムやアルミ合金からなる配線１
０１によって、コントロールゲート２４とＰ+型拡散層
１７とは電気的に接続されている。
散層１７の上まで延在しておらず、層間絶縁膜３４の上
に形成されたアルミニウムやアルミ合金からなる配線１
０１によって、コントロールゲート２４とＰ+型拡散層
１７とは電気的に接続されている。
【００７９】（第５の実施例）この発明の第５の実施例
は、記憶素子が複数個あり、記憶素子を選択作動させる
複数の選択トランジスタを備え、各選択トランジスタは
１個の記憶素子のみを選択作動させる不揮発性半導体記
憶装置に本発明を適用したものである。図１６は、この
フラッシュメモリのメモリセル４００の概略図である。
メモリセル４００は、選択トランジスタ４０１と記憶素
子であるメモリトランジスタ４０２を有している。選択
トランジスタ４０１は、ゲート４０１Ａを有し、メモリ
トランジスタ４０２はフローティングゲート４０３とコ
ントロールゲート４０４を有している。選択トランジス
タ４０１は、ＮチャネルＭＯＳＦＥＴであり、そのしき
い値電圧は約０．７Ｖである。
は、記憶素子が複数個あり、記憶素子を選択作動させる
複数の選択トランジスタを備え、各選択トランジスタは
１個の記憶素子のみを選択作動させる不揮発性半導体記
憶装置に本発明を適用したものである。図１６は、この
フラッシュメモリのメモリセル４００の概略図である。
メモリセル４００は、選択トランジスタ４０１と記憶素
子であるメモリトランジスタ４０２を有している。選択
トランジスタ４０１は、ゲート４０１Ａを有し、メモリ
トランジスタ４０２はフローティングゲート４０３とコ
ントロールゲート４０４を有している。選択トランジス
タ４０１は、ＮチャネルＭＯＳＦＥＴであり、そのしき
い値電圧は約０．７Ｖである。
【００８０】メモリセル４００をチャネルホットエレク
トロンにより、プログラムするには、正のプログラム高
電圧Ｖpp、例えば５〜１２Ｖを選択トランジスタ４０１
のゲート４０１Ａに、１２Ｖをメモリトランジスタ４０
２のコントロールゲート４０４に印加し、同時にメモリ
トランジスタ４０２のソース４０８を接地電位Ｖssに保
持し、選択トランジスタ４０１のドレイン４０６に、正
のプログラム用パルスを印加することで達成される。例
えば、約５Ｖのプログラム用パルスを、１００マイクロ
秒印加する。図１６において、メモリトランジスタ４０
２のドレイン４０７（選択トランジスタ４０１のソース
でもある）は、基板に高濃度ドーピング５１０をするこ
とによって形成される。このドレインのイオン注入は、
ドレイン４０７に近いチャネル領域５１１の部分の電界
を強化する。これによって電子を加速し、電子が薄いト
ンネル膜を通過しフローティングゲート４０３へと移動
する、電位エネルギー障壁を克服するに十分なほど活発
な、高エネルギー電子の分布を生成する（例えばホット
エレクトロン注入）。このドレイン４０７を高濃度にド
ーピングするイオン注入によって、プログラムの速度は
一桁増加する。メモリトランジスタ４０２の幅が０．２
５〜１．５μｍであるのに比較して、選択トランジスタ
４０１の幅は典型的に、１．０〜５．０μｍであるの
で、選択トランジスタ４０１は、印加されたドレインの
パルス電圧の微小部分を使う。
トロンにより、プログラムするには、正のプログラム高
電圧Ｖpp、例えば５〜１２Ｖを選択トランジスタ４０１
のゲート４０１Ａに、１２Ｖをメモリトランジスタ４０
２のコントロールゲート４０４に印加し、同時にメモリ
トランジスタ４０２のソース４０８を接地電位Ｖssに保
持し、選択トランジスタ４０１のドレイン４０６に、正
のプログラム用パルスを印加することで達成される。例
えば、約５Ｖのプログラム用パルスを、１００マイクロ
秒印加する。図１６において、メモリトランジスタ４０
２のドレイン４０７（選択トランジスタ４０１のソース
でもある）は、基板に高濃度ドーピング５１０をするこ
とによって形成される。このドレインのイオン注入は、
ドレイン４０７に近いチャネル領域５１１の部分の電界
を強化する。これによって電子を加速し、電子が薄いト
ンネル膜を通過しフローティングゲート４０３へと移動
する、電位エネルギー障壁を克服するに十分なほど活発
な、高エネルギー電子の分布を生成する（例えばホット
エレクトロン注入）。このドレイン４０７を高濃度にド
ーピングするイオン注入によって、プログラムの速度は
一桁増加する。メモリトランジスタ４０２の幅が０．２
５〜１．５μｍであるのに比較して、選択トランジスタ
４０１の幅は典型的に、１．０〜５．０μｍであるの
で、選択トランジスタ４０１は、印加されたドレインの
パルス電圧の微小部分を使う。
【００８１】メモリセル４００の消去は、メモリトラン
ジスタ４０２のソース４０８に５Ｖを印加し、その一方
で、コントロールゲート４０４を−７Ｖに保持すること
によって達成される。図１７に示すトンネル酸化膜４０
５に高電界が生じ、それによりフローティングゲート４
０３に集まった電子が電位エネルギー障壁を克服し、ト
ンネル酸化膜４０５を抜けて（例えば、ファウラーノル
ドハイムトンネルによって）メモリトランジスタ４０２
のソース４０８へと移動する。消去中は、ゲート４０１
Ａには５〜１２Ｖの電圧が印加され、ドレイン４０６は
浮遊状態に保たれている。
ジスタ４０２のソース４０８に５Ｖを印加し、その一方
で、コントロールゲート４０４を−７Ｖに保持すること
によって達成される。図１７に示すトンネル酸化膜４０
５に高電界が生じ、それによりフローティングゲート４
０３に集まった電子が電位エネルギー障壁を克服し、ト
ンネル酸化膜４０５を抜けて（例えば、ファウラーノル
ドハイムトンネルによって）メモリトランジスタ４０２
のソース４０８へと移動する。消去中は、ゲート４０１
Ａには５〜１２Ｖの電圧が印加され、ドレイン４０６は
浮遊状態に保たれている。
【００８２】メモリトランジスタ４０２のソース４０８
は、基板を高濃度にドーピング５１２することにより形
成される。この高濃度ドーピングは、ジャンクションの
絶縁破壊を増加させ、これによって消去中にフローティ
ングゲートからの電子の移動を著しく加速する。このよ
うにして、消去動作中にメモリトランジスタ４０２はそ
のしきい値電圧が負となる程度まで消去が進む。このた
め、メモリトランジスタ４０２はコントロールゲート４
０４によってターンオフできない。しかしながら選択ト
ランジスタ４０１は、この過剰消去がセルの作動に影響
を与えることを防止する。具体的にいえば、選択トラン
ジスタ４０１はフローティングゲートの状態によってコ
ントロールされることがないので、選択トランジスタ４
０１のしきい値電圧は約０．７Ｖに維持される。
は、基板を高濃度にドーピング５１２することにより形
成される。この高濃度ドーピングは、ジャンクションの
絶縁破壊を増加させ、これによって消去中にフローティ
ングゲートからの電子の移動を著しく加速する。このよ
うにして、消去動作中にメモリトランジスタ４０２はそ
のしきい値電圧が負となる程度まで消去が進む。このた
め、メモリトランジスタ４０２はコントロールゲート４
０４によってターンオフできない。しかしながら選択ト
ランジスタ４０１は、この過剰消去がセルの作動に影響
を与えることを防止する。具体的にいえば、選択トラン
ジスタ４０１はフローティングゲートの状態によってコ
ントロールされることがないので、選択トランジスタ４
０１のしきい値電圧は約０．７Ｖに維持される。
【００８３】上記のプログラム／消去動作以外にも、動
作条件は様々に設定できる。例えば、プログラム、消去
動作ともファウラーノルドハイムトンネリングによると
きには、以下のような条件でもよい。プログラム時に
は、コントロールゲートを−８Ｖ、ソースを浮遊状態、
ドレインを８Ｖ、選択トランジスタのゲートを８Ｖとす
る。消去時には、コントロールゲートを８Ｖ、ソースを
−８Ｖ、ドレインを浮遊状態、選択トランジスタのゲー
トを８Ｖとする。
作条件は様々に設定できる。例えば、プログラム、消去
動作ともファウラーノルドハイムトンネリングによると
きには、以下のような条件でもよい。プログラム時に
は、コントロールゲートを−８Ｖ、ソースを浮遊状態、
ドレインを８Ｖ、選択トランジスタのゲートを８Ｖとす
る。消去時には、コントロールゲートを８Ｖ、ソースを
−８Ｖ、ドレインを浮遊状態、選択トランジスタのゲー
トを８Ｖとする。
【００８４】図１８は、メモリセル４００Ａ−４００Ｄ
を含むメモリアレイ６００の概略図を示す。それぞれの
メモリセルはメモリセル４００と同一である。セル４０
０Ａ、４００Ｂの選択トランジスタ４０１のドレイン４
０６は金属のドレインビットライン６３１に結合されて
おり、セル４００Ａ、４００Ｂのメモリトランジスタ４
０２のソース４０８は金属ソースビットライン６３０に
結合されている。メモリセル４００Ａとメモリセル４０
０Ｄの選択トランジスタ４０１のゲート４０１Ａは、ワ
ード線５２０に結合されており、メモリセル４００Ａと
メモリセル４００Ｄのコントロールゲート４０４は、コ
ントロールライン５２１に結合されている。
を含むメモリアレイ６００の概略図を示す。それぞれの
メモリセルはメモリセル４００と同一である。セル４０
０Ａ、４００Ｂの選択トランジスタ４０１のドレイン４
０６は金属のドレインビットライン６３１に結合されて
おり、セル４００Ａ、４００Ｂのメモリトランジスタ４
０２のソース４０８は金属ソースビットライン６３０に
結合されている。メモリセル４００Ａとメモリセル４０
０Ｄの選択トランジスタ４０１のゲート４０１Ａは、ワ
ード線５２０に結合されており、メモリセル４００Ａと
メモリセル４００Ｄのコントロールゲート４０４は、コ
ントロールライン５２１に結合されている。
【００８５】図１８において、メモリセル４００、例え
ばメモリセル４００Ａの読み出しを行うには、ワード線
５２０を介してゲート４０１Ａ、コントロールライン５
２１を介してコントロールゲート４０４にそれぞれ標準
電圧Ｖcc（一般的には５Ｖ）を印加し、それと同時にド
レインビットライン６３１につながれた従来のセンスア
ンプ（図示せず）によってメモリセル４００Ａを流れる
読み出し電流を検知することによって達成することがで
きる。もしメモリセル４００Ａが消去された場合（すな
わち、フローティングゲート４０３の電荷が０あるいは
相対的に正となっている場合）、選択トランジスタ４０
１とメモリトランジスタ４０２は両方ともターンオンさ
れ、センスアンプによって検知することのできる電流
が、メモリセル４００Ａ中を流れる。もし、メモリセル
４００Ａがプログラムされる場合（すなわち、フローテ
ィングゲート４０２が相対的に負の電荷を持っている場
合）は、メモリトランジスタ４０２のしきい値電圧が供
給電圧Ｖccを上回るまで上昇し、それによってメモリセ
ル４００Ａ中に電流が流れるのを防ぐ。
ばメモリセル４００Ａの読み出しを行うには、ワード線
５２０を介してゲート４０１Ａ、コントロールライン５
２１を介してコントロールゲート４０４にそれぞれ標準
電圧Ｖcc（一般的には５Ｖ）を印加し、それと同時にド
レインビットライン６３１につながれた従来のセンスア
ンプ（図示せず）によってメモリセル４００Ａを流れる
読み出し電流を検知することによって達成することがで
きる。もしメモリセル４００Ａが消去された場合（すな
わち、フローティングゲート４０３の電荷が０あるいは
相対的に正となっている場合）、選択トランジスタ４０
１とメモリトランジスタ４０２は両方ともターンオンさ
れ、センスアンプによって検知することのできる電流
が、メモリセル４００Ａ中を流れる。もし、メモリセル
４００Ａがプログラムされる場合（すなわち、フローテ
ィングゲート４０２が相対的に負の電荷を持っている場
合）は、メモリトランジスタ４０２のしきい値電圧が供
給電圧Ｖccを上回るまで上昇し、それによってメモリセ
ル４００Ａ中に電流が流れるのを防ぐ。
【００８６】この構成よって、ドレインのビットライン
の電圧を受けるセンスアンプは、ソースのビットライン
６３０へのフィードバック電圧を発生する。それによっ
て、読み取り作動中のソースのビットライン６３０の電
圧を増加させる。このようにして、ドレインのビットラ
イン６３１の電圧降下が減速される。そのため、このメ
モリセルアレイによれば、従来のメモリセルアレイに比
較して、次の論理状態サイクル中に検知が行えるようビ
ットラインが、元の状態に復帰する時間が著しく減少す
る。
の電圧を受けるセンスアンプは、ソースのビットライン
６３０へのフィードバック電圧を発生する。それによっ
て、読み取り作動中のソースのビットライン６３０の電
圧を増加させる。このようにして、ドレインのビットラ
イン６３１の電圧降下が減速される。そのため、このメ
モリセルアレイによれば、従来のメモリセルアレイに比
較して、次の論理状態サイクル中に検知が行えるようビ
ットラインが、元の状態に復帰する時間が著しく減少す
る。
【００８７】メモリトランジスタ４０２をスケーリング
する上で主な制限となるのは、パンチスルーに対する要
求である。ドレイン４０７とフローティングゲート４０
３の容量接合により、メモリトランジスタ４０２は典型
的にドレイン４０７との結合によってターオンする。こ
の容量接合はチャネル長５１１（図１７）のスケーラビ
リティを制限し、それによって５Ｖプログラミング性能
に要するプログラミングスピードが向上しないよう制限
してしまう。具体的には、ドレイン４０７からフローテ
ィングゲート４０３への容量接合は、メモリトランジス
タ４０２のパンチスルーに対する許容度を悪化させ、そ
のためメモリトランジスタ４０２のドレイン電圧を扱う
能力を制限してしまう。フリンジング容量、すなわち平
行面容量以外の容量、の強い効果によって容量接合の効
果はメモリトランジスタ４０２のゲートライン幅には比
例しない。従って、このドレイン接合の効果は構造が小
さくなるほど支配的になり、アクセスゲートのない従来
のＥＥＰＲＯＭやフラッシュメモリにおいては、重大な
スケーリング上の制約となる。ところで、プログラミン
グの速度は、有効チャネル長の逆数に対して指数的に増
大する。
する上で主な制限となるのは、パンチスルーに対する要
求である。ドレイン４０７とフローティングゲート４０
３の容量接合により、メモリトランジスタ４０２は典型
的にドレイン４０７との結合によってターオンする。こ
の容量接合はチャネル長５１１（図１７）のスケーラビ
リティを制限し、それによって５Ｖプログラミング性能
に要するプログラミングスピードが向上しないよう制限
してしまう。具体的には、ドレイン４０７からフローテ
ィングゲート４０３への容量接合は、メモリトランジス
タ４０２のパンチスルーに対する許容度を悪化させ、そ
のためメモリトランジスタ４０２のドレイン電圧を扱う
能力を制限してしまう。フリンジング容量、すなわち平
行面容量以外の容量、の強い効果によって容量接合の効
果はメモリトランジスタ４０２のゲートライン幅には比
例しない。従って、このドレイン接合の効果は構造が小
さくなるほど支配的になり、アクセスゲートのない従来
のＥＥＰＲＯＭやフラッシュメモリにおいては、重大な
スケーリング上の制約となる。ところで、プログラミン
グの速度は、有効チャネル長の逆数に対して指数的に増
大する。
【００８８】このメモリセルは、このスケーリングの問
題を、メモリセル４００中に選択トランジスタ４０１を
挿入することによって解決している。このメモリセルに
よれば、プログラムモードにおけるメモリトランジスタ
４０２のパンチスルーを除去するので、チャネル長５１
１をスケールすることができる。このスケーラビリティ
によって、チャネル長５１１を短くすることができ、こ
れにより、従来に比較して、メモリセルのプログラミン
グ速度を著しく向上することができる。さらに、ドレイ
ン４０７にドープを施すことにより、メモリセル４００
は５Ｖでのプログラム性能を十分に達成することができ
る。
題を、メモリセル４００中に選択トランジスタ４０１を
挿入することによって解決している。このメモリセルに
よれば、プログラムモードにおけるメモリトランジスタ
４０２のパンチスルーを除去するので、チャネル長５１
１をスケールすることができる。このスケーラビリティ
によって、チャネル長５１１を短くすることができ、こ
れにより、従来に比較して、メモリセルのプログラミン
グ速度を著しく向上することができる。さらに、ドレイ
ン４０７にドープを施すことにより、メモリセル４００
は５Ｖでのプログラム性能を十分に達成することができ
る。
【００８９】図１９は、図１６〜図１８で示したメモリ
セルに、本発明を適用した不揮発性半導体記憶装置の断
面構造図である。図２０はその平面図であり、Ｅ−Ｅ線
に沿った断面が、図１９で示す構造である。
セルに、本発明を適用した不揮発性半導体記憶装置の断
面構造図である。図２０はその平面図であり、Ｅ−Ｅ線
に沿った断面が、図１９で示す構造である。
【００９０】図１９，２０を参照しながら、図１９で示
す構造を説明する。Ｐ型半導体基板１０４には、Ｎ型ウ
ェル１０６が形成されている。Ｎ型ウェル１０６中に
は、Ｐ型ウェル１０８、１１０、１１２が間隔を設けて
形成されている。また、Ｐ型半導体基板１０４の主表面
には、フィールド酸化膜１１４、１１６、１１８、１２
０が間隔を設けて形成されている。Ｐ型ウェル１１０中
には、ソース／ドレイン領域１２４が形成されている。
Ｐ型ウェル１１０の上であって、フィールド酸化膜１１
８とソース／ドレイン１２４とで規定される領域には、
トンネル酸化膜１３０が形成されている。そして、トン
ネル酸化膜１３０の上にはフローティングゲート１３２
が形成されている。そしてフローティングゲート１３２
を覆うようにＯＮＯ膜１３６が形成されている。ＯＮＯ
膜１３６の上には、コントロールゲート１３４が形成さ
れており、コントロールゲート１３４は、フィールド酸
化膜１２０の上まで延在している。トンネル酸化膜１３
０、フローティングゲート１３２、ＯＮＯ膜１３６及び
コントロールゲート１３４によって、メモリトランジス
タ１５０が構成されている。
す構造を説明する。Ｐ型半導体基板１０４には、Ｎ型ウ
ェル１０６が形成されている。Ｎ型ウェル１０６中に
は、Ｐ型ウェル１０８、１１０、１１２が間隔を設けて
形成されている。また、Ｐ型半導体基板１０４の主表面
には、フィールド酸化膜１１４、１１６、１１８、１２
０が間隔を設けて形成されている。Ｐ型ウェル１１０中
には、ソース／ドレイン領域１２４が形成されている。
Ｐ型ウェル１１０の上であって、フィールド酸化膜１１
８とソース／ドレイン１２４とで規定される領域には、
トンネル酸化膜１３０が形成されている。そして、トン
ネル酸化膜１３０の上にはフローティングゲート１３２
が形成されている。そしてフローティングゲート１３２
を覆うようにＯＮＯ膜１３６が形成されている。ＯＮＯ
膜１３６の上には、コントロールゲート１３４が形成さ
れており、コントロールゲート１３４は、フィールド酸
化膜１２０の上まで延在している。トンネル酸化膜１３
０、フローティングゲート１３２、ＯＮＯ膜１３６及び
コントロールゲート１３４によって、メモリトランジス
タ１５０が構成されている。
【００９１】Ｐ型ウェル１１０の上であって、ソース／
ドレイン領域１２４とフィールド酸化膜１１６によって
規定される領域には、ゲート酸化膜１３７が形成されい
る。ゲート酸化膜１３７の上には、ゲート電極１３８が
形成されており、ゲート電極１３８は、フィールド酸化
膜１１４の上まで延在している。ゲート電極１３８は、
例えば、コントロールゲート１３４と同一工程で形成す
ることができる、ゲート酸化膜１３７とゲート電極１３
８によって、選択トランジスタ１５２が構成されてい
る。なお図中１２５、１２７はチャネルストッパ領域を
示している。
ドレイン領域１２４とフィールド酸化膜１１６によって
規定される領域には、ゲート酸化膜１３７が形成されい
る。ゲート酸化膜１３７の上には、ゲート電極１３８が
形成されており、ゲート電極１３８は、フィールド酸化
膜１１４の上まで延在している。ゲート電極１３８は、
例えば、コントロールゲート１３４と同一工程で形成す
ることができる、ゲート酸化膜１３７とゲート電極１３
８によって、選択トランジスタ１５２が構成されてい
る。なお図中１２５、１２７はチャネルストッパ領域を
示している。
【００９２】Ｐ型ウェル１１２中には、Ｎ+型拡散層１
２８が形成されている。Ｎ+型拡散層１２８とＰ型ウェ
ル１１２とで第１の接合ダイオード１５１が構成されて
いる。Ｐ型ウェル１１２とＮ型ウェル１０６とで、第２
の接合ダイオード１５３が構成されている。Ｐ型ウェル
１１２中には、チャネルストッパ領域１２９、１３１が
形成されている。チャネルストッパ領域１２９とＮ+型
拡散層１２８との間およびチャネルストッパ領域１３１
とＮ+型拡散層１２８との間には、それぞれＬで示す間
隔が設けられている。Ｌで示す間隔が設けられる理由は
第２の実施例と同様である。コントロールゲート１３４
は、Ｎ+型拡散層１２８の上まで延在しており、コント
ロールゲート１３４とＮ+型拡散層１２８とは電気的に
接続されている。
２８が形成されている。Ｎ+型拡散層１２８とＰ型ウェ
ル１１２とで第１の接合ダイオード１５１が構成されて
いる。Ｐ型ウェル１１２とＮ型ウェル１０６とで、第２
の接合ダイオード１５３が構成されている。Ｐ型ウェル
１１２中には、チャネルストッパ領域１２９、１３１が
形成されている。チャネルストッパ領域１２９とＮ+型
拡散層１２８との間およびチャネルストッパ領域１３１
とＮ+型拡散層１２８との間には、それぞれＬで示す間
隔が設けられている。Ｌで示す間隔が設けられる理由は
第２の実施例と同様である。コントロールゲート１３４
は、Ｎ+型拡散層１２８の上まで延在しており、コント
ロールゲート１３４とＮ+型拡散層１２８とは電気的に
接続されている。
【００９３】Ｐ型ウェル１０８中には、Ｎ+型拡散層１
２６が形成されている。Ｎ+型拡散層１２６とＰ型ウェ
ル１０８とによって第３の接合ダイオード１４６が構成
されている。また、Ｐ型ウェル１０８とＮ型ウェル１０
６とで第４の接合ダイオード１４８が構成されている。
２６が形成されている。Ｎ+型拡散層１２６とＰ型ウェ
ル１０８とによって第３の接合ダイオード１４６が構成
されている。また、Ｐ型ウェル１０８とＮ型ウェル１０
６とで第４の接合ダイオード１４８が構成されている。
【００９４】Ｐ型ウェル１０８中には、チャネルストッ
パ領域１２２、１２３が形成されている。チャネルスト
ッパ領域１２２とＮ+型拡散層１２６との間及びＮ+型拡
散層１２６とチャネルストッパ領域１２３との間には、
それぞれＬで示す間隔が設けられている。ゲート電極１
３８は、Ｎ+型拡散層１２６の上まで延在しており、Ｎ+
型拡散層１２６とゲート電極１３８とは電気的に接続さ
れている。コントロールゲート１３４とゲート電極１３
８を覆うように、Ｐ型半導体基板１０４の上には層間絶
縁膜１４０が形成されている。層間絶縁膜１４０の上に
はアルミ配線１４２、１４４が形成されている。アルミ
配線１４２は、層間絶縁膜１４０に設けられたコンタク
トホールを通して、ゲート電極１３８と電気的に接続さ
れている。アルミ配線１４４は、層間絶縁膜１４０に設
けられたコンタクトホールを通して、コントロールゲー
ト１３４とを電気的に接続されている。Ｎ+型拡散層１
２６、１２８は、第２の実施例と同様の方法で形成でき
る。
パ領域１２２、１２３が形成されている。チャネルスト
ッパ領域１２２とＮ+型拡散層１２６との間及びＮ+型拡
散層１２６とチャネルストッパ領域１２３との間には、
それぞれＬで示す間隔が設けられている。ゲート電極１
３８は、Ｎ+型拡散層１２６の上まで延在しており、Ｎ+
型拡散層１２６とゲート電極１３８とは電気的に接続さ
れている。コントロールゲート１３４とゲート電極１３
８を覆うように、Ｐ型半導体基板１０４の上には層間絶
縁膜１４０が形成されている。層間絶縁膜１４０の上に
はアルミ配線１４２、１４４が形成されている。アルミ
配線１４２は、層間絶縁膜１４０に設けられたコンタク
トホールを通して、ゲート電極１３８と電気的に接続さ
れている。アルミ配線１４４は、層間絶縁膜１４０に設
けられたコンタクトホールを通して、コントロールゲー
ト１３４とを電気的に接続されている。Ｎ+型拡散層１
２６、１２８は、第２の実施例と同様の方法で形成でき
る。
【００９５】この第５の実施例においては、第１の接合
ダイオード１５１と第２の接合ダイオード１５３からな
る回路が、コントロールゲート１３４に接続されること
により、トンネル酸化膜１３０を帯電現象から保護して
いる。また、第３の接合ダイオード１４６と第４の接合
ダイオード１４８からなる回路が、ゲート電極１３８に
接続されることにより、ゲート酸化膜１３７を帯電現象
から保護している。第５の実施例においては、コントロ
ールゲート１３４及びゲート電極１３８に保護回路が接
続されているが、コントロールゲート１３４にのみ保護
回路を設けてもトンネル酸化膜１３０を帯電現象から保
護できる。
ダイオード１５１と第２の接合ダイオード１５３からな
る回路が、コントロールゲート１３４に接続されること
により、トンネル酸化膜１３０を帯電現象から保護して
いる。また、第３の接合ダイオード１４６と第４の接合
ダイオード１４８からなる回路が、ゲート電極１３８に
接続されることにより、ゲート酸化膜１３７を帯電現象
から保護している。第５の実施例においては、コントロ
ールゲート１３４及びゲート電極１３８に保護回路が接
続されているが、コントロールゲート１３４にのみ保護
回路を設けてもトンネル酸化膜１３０を帯電現象から保
護できる。
【００９６】第１の実施例〜第５の実施例においては、
情報を電気的に消去し、再書き込みできる、いわゆるフ
ラッシュメモリを一つの実施の態様として説明したが、
特にフラッシュメモリに限定されることはなく、例え
ば、情報を消すときに紫外線で一挙に情報を消去し、電
気的に再書き込みする、いわゆるＥＰＲＯＭ（ｅｌｅｃ
ｔｒｉｃａｌｌｙ ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａ
ｄ ｍｅｍｏｒｙ）や、さらに、情報を電気的に消去
し、再書き込みできる、いわゆるＥＥＰＲＯＭ（ｅｌｅ
ｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ｒｅａｄ ｏ
ｎｌｙ ｍｅｍｏｒｙ）においてもこの発明を適用する
ことができる。なお、ＥＰＲＯＭの場合には、前記保護
回路は、記憶素子への書き込み電圧及び読み出し電圧よ
り大きな電位差が生じたときに作動するように設定すれ
ばよい。
情報を電気的に消去し、再書き込みできる、いわゆるフ
ラッシュメモリを一つの実施の態様として説明したが、
特にフラッシュメモリに限定されることはなく、例え
ば、情報を消すときに紫外線で一挙に情報を消去し、電
気的に再書き込みする、いわゆるＥＰＲＯＭ（ｅｌｅｃ
ｔｒｉｃａｌｌｙ ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａ
ｄ ｍｅｍｏｒｙ）や、さらに、情報を電気的に消去
し、再書き込みできる、いわゆるＥＥＰＲＯＭ（ｅｌｅ
ｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ｒｅａｄ ｏ
ｎｌｙ ｍｅｍｏｒｙ）においてもこの発明を適用する
ことができる。なお、ＥＰＲＯＭの場合には、前記保護
回路は、記憶素子への書き込み電圧及び読み出し電圧よ
り大きな電位差が生じたときに作動するように設定すれ
ばよい。
【００９７】
【図１】この発明の第１の実施例を説明するための不揮
発性半導体記憶装置の断面構造図である。
発性半導体記憶装置の断面構造図である。
【図２】図１に示す不揮発性半導体記憶装置の等価回路
図である。
図である。
【図３】この発明の第２の実施例の不揮発性半導体記憶
装置の断面構造図である。
装置の断面構造図である。
【図４】図３に示す不揮発性半導体記憶装置の平面図で
ある。
ある。
【図５】この発明の第２の実施例の不揮発性半導体記憶
装置の第１の製造工程を示す断面構造図である。
装置の第１の製造工程を示す断面構造図である。
【図６】この発明の第２の実施例の不揮発性半導体記憶
装置の第２の製造工程を示す断面構造図である。
装置の第２の製造工程を示す断面構造図である。
【図７】この発明の第２の実施例の不揮発性半導体記憶
装置の第３の製造工程を示す断面構造図である。
装置の第３の製造工程を示す断面構造図である。
【図８】この発明の第２の実施例の不揮発性半導体記憶
装置の第４の製造工程を示す断面構造図である。
装置の第４の製造工程を示す断面構造図である。
【図９】この発明の第２の実施例の不揮発性半導体記憶
装置の第５の製造工程を示す断面構造図である。
装置の第５の製造工程を示す断面構造図である。
【図１０】この発明の第２の実施例の不揮発性半導体記
憶装置の第６の製造工程を示す断面構造図である。
憶装置の第６の製造工程を示す断面構造図である。
【図１１】この発明の第２の実施例の不揮発性半導体記
憶装置の第７の製造工程を示す断面構造図である。
憶装置の第７の製造工程を示す断面構造図である。
【図１２】この発明の第２の実施例の不揮発性半導体記
憶装置の第８の製造工程を示す断面構造図である。
憶装置の第８の製造工程を示す断面構造図である。
【図１３】この発明の第３の実施例の不揮発性半導体記
憶装置の断面構造図である。
憶装置の断面構造図である。
【図１４】図１３で示す不揮発性半導体記憶装置の平面
図である。
図である。
【図１５】この発明の第４の実施例の不揮発性半導体記
憶装置の断面構造図である。
憶装置の断面構造図である。
【図１６】この発明の第５の実施例の不揮発性半導体記
憶装置に用いられるメモリセルの概略図である。
憶装置に用いられるメモリセルの概略図である。
【図１７】図１６に示したメモリセルの断面構造図であ
る。
る。
【図１８】図１６で示すメモリセルから構成されるメモ
リセルアレイの概略図である。
リセルアレイの概略図である。
【図１９】図１６〜図１８で示すメモリセルに、この発
明を適用したこの発明の第５の実施例の不揮発性半導体
記憶装置の断面構造図である。
明を適用したこの発明の第５の実施例の不揮発性半導体
記憶装置の断面構造図である。
【図２０】図１９で示す不揮発性半導体記憶装置の平面
図である。
図である。
【図２１】従来の不揮発性半導体記憶装置の一例の断面
構造図である。
構造図である。
【図２２】図２１で示す不揮発性半導体記憶装置の等価
回路図である。
回路図である。
１２ Ｎ型ウェル
１４ Ｐ型ウェル
１６ Ｎ+型拡散層
１８ 第１の接合ダイオード
２０ 第２の接合ダイオード
２２ フローティングゲート
２４ コントロールゲート
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/788
Claims (17)
- 【請求項１】 半導体基板上にフローティングゲートと
コントロールゲートとを備えた記憶素子を有する不揮発
性半導体記憶装置であって、 前記コントロールゲートに正電圧が印加されたとき、逆
方向電圧が印加され、かつ前記コントロールゲートに印
加される書き込み電圧、読み出し電圧及び消去電圧のい
ずれよりも大きな正電圧が前記コントロールゲートに印
加されたとき、逆方向電流を導通する第１の接合ダイオ
ードと、 前記第１の接合ダイオードと電気的に接続され、前記コ
ントロールゲートに負電圧が印加されたとき、逆方向電
圧が印加され、かつ前記コントロールゲートに印加され
る書き込み電圧、読み出し電圧及び消去電圧のいずれよ
りも、絶対値が大きな負電圧が前記コントロールゲート
に印加されたとき、逆方向電流を導通する第２の接合ダ
イオードと、を備え、 前記第１の接合ダイオードと前記第２の接合ダイオード
とからなる回路は、前記コントロールゲートと電気的に
接続されていることを特徴とする不揮発性半導体記憶装
置。 - 【請求項２】 請求項１において、 前記回路が前記半導体基板中に形成されている不揮発性
半導体記憶装置。 - 【請求項３】 請求項１または２において、 前記第１の接合ダイオードは、 前記半導体基板中に形成された第１の導電領域と、 前記半導体基板中に形成され、前記第１の導電領域と電
気的に接合され、前記第１の導電領域と逆の導電性を有
する第２の導電領域と、から構成され、 前記第２の接合ダイオードは、 前記第２の導電領域と、 前記半導体基板中に形成され、前記第２の導電領域と電
気的に接合され、前記第１の導電領域と同じ導電性を有
する第３の導電領域と、から構成されている不揮発性半
導体記憶装置。 - 【請求項４】 請求項１または２において、 前記第２の接合ダイオードは、 前記半導体基板中に形成された第１のウェルと、 前記第１のウェル中に形成され、前記第１のウェルと逆
の導電性を有する第２のウェルと、から構成され、 前記第１の接合ダイオードは、 前記第２のウェルと、 前記第２のウェル中に形成され、前記第１のウェルと同
じ導電性を有する第１の導電層と、から構成され、 前記第１の導電層は前記コントロールゲートと電気的に
接続されている不揮発性半導体記憶装置。 - 【請求項５】 請求項４おいて、 前記コントロールゲートは、前記第１の導電層上まで延
在し、前記第１の導電層と電気的に接合している不揮発
性半導体記憶装置。 - 【請求項６】 請求項４または５において、 前記第１のウェルはＮ型であり、前記第２のウェルはＰ
型であり、前記第１の導電層はＮ＋型である不揮発性半
導体記憶装置。 - 【請求項７】 請求項６おいて、 前記第１のウェルは不純物濃度が５．０×１０１６〜
５．０×１０１７／ｃｍ３のＮ型ウェルであり、前記第
２のウェルは不純物濃度が５．０×１０１６〜５．０×
１０１７／ｃｍ３のＰ型ウェルであり、前記第１の導電
層は不純物濃度が１．０×１０２０〜１．０×１０２１
／ｃｍ３のＮ＋型である不揮発性半導体記憶装置。 - 【請求項８】 請求項４〜７のいずれかにおいて、 前記第２のウェル中に形成された第１のチャネルストッ
パ領域を備え、 前記書き込み電圧、読み出し電圧及び消去電圧のいずれ
でも、前記第１のチャネルストッパ領域と前記第１の導
電層とが導通しないように、前記第１のチャネルストッ
パ領域と前記第１の導電層とが間隔を設けて形成されて
いる不揮発性半導体記憶装置。 - 【請求項９】 請求項８において、 前記間隔は、０．３〜０．８μｍである不揮発性半導体
記憶装置。 - 【請求項１０】 請求項４、６〜９のいずれかにおい
て、 前記コントロールゲート上及び前記第１の導電層上に形
成され、前記コントロールゲートを露出させる第１のコ
ンタクトホールと、前記第１の導電層を露出させる第２
のコンタクトホールとを有する層間絶縁膜と、 前記層間絶縁膜上に形成され、前記コントロールゲート
と前記第１の導電層とを、前記第１及び第２のコンタク
トホールを通して電気的に接続する配線膜と、を備える
不揮発性半導体記憶装置。 - 【請求項１１】 請求項１において、 前記記憶素子は複数個あり、前記記憶素子を選択作動さ
せる複数の選択トランジスタを備え、前記各選択トラン
ジスタは、１個の前記記憶素子のみを選択作動させる不
揮発性半導体記憶装置。 - 【請求項１２】 請求項１１において、 前記選択トランジスタのゲート電極に正電圧が印加され
たとき、逆方向電圧が印加され、かつ前記記憶素子を選
択作動させるために、前記ゲート電極に印加される正電
圧よりも大きな正電圧が前記ゲート電極に印加されたと
き、逆方向電流を導通する第３の接合ダイオードと、 前記第３の接合ダイオードと電気的に接続され、前記ゲ
ート電極に負電圧が印加されたとき、逆方向電圧が印加
され、かつ前記記憶素子を選択作動させるために前記ゲ
ート電極に印加される負電圧の絶対値よりも絶対値が大
きな負電圧が前記ゲート電極に印加されたとき、逆方向
電流を導通する第４の接合ダイオードと、を備え、 前記第３の接合ダイオードと前記第４の接合ダイオード
とからなる回路が、前記ゲート電極と電気的に接続され
ている不揮発性半導体記憶装置。 - 【請求項１３】 請求項１２において、 前記第４の接合ダイオードは、前記半導体基板中に形成
された第３のウェルと、前記第３のウェル中に形成さ
れ、前記第３のウェルと逆と導電性を有する第４のウェ
ルと、から構成され、 前記第３の接合ダイオードは、 前記第４のウェルと、 前記第４のウェル中に形成され、前記第３のウェルと同
じ導電性を有する第２の導電層と、から構成され、 前記第２の導電層は前記ゲート電極と電気的に接続され
ている不揮発性半導体記憶装置。 - 【請求項１４】 請求項１３において前記第４のウェル
中に形成された第２のチャネルストッパ領域を備え、 前記記憶素子を選択作動させるために、前記ゲート電極
に印加される電圧で、前記第２のチャネルストッパ領域
と前記第２の導電層とが導通しないように、前記第２の
チャネルストッパ領域と前記第２の導電層とが間隔を設
けて形成されている不揮発性半導体記憶装置。 - 【請求項１５】 請求項１または２において、 前記第２の接合ダイオードは、 前記半導体基板と、 前記半導体基板中に形成され、前記半導体基板と逆の導
電性を有する第１のウェルと、から構成され、前記第１
の接合ダイオードは、 前記第１のウェルと、 前記第１のウェル中に形成され、前記半導体基板と同じ
導電性を有する第１の導電層と、から構成され、 前記第１の導電層は前記コントロールゲートと電気的に
接続されている不揮発性半導体記憶装置。 - 【請求項１６】 請求項１５において、 前記半導体基板はＰ型であり、前記第１のウェルはＮ型
であり、前記第１の導電層はＰ＋型である不揮発性半導
体記憶装置。 - 【請求項１７】 半導体基板上にフローティングゲート
とコントロールゲートとを備えた記憶素子を有する不揮
発性半導体記憶装置の製造方法であって、 前記半導体基板中に第１のウェルを形成する工程と、 前記第１のウェル中に、前記第１のウェルと逆の導電性
を有する第２のウェルを形成する工程と、 前記半導体基板上にトンネル絶縁膜を形成する工程と、 前記トンネル絶縁膜上にフローティングゲートを形成す
る工程と、 前記フローティングゲートを覆うように、前記半導体基
板上に誘電膜を形成する工程と、 前記誘電膜を選択的に除去し、前記第２のウェルを露出
させるようにコンタクトホールを形成する工程と、 前記誘電膜上に、前記コントロールゲートとなる導電膜
を、前記コンタクトホールを通して前記第２のウェルと
接触するように形成する工程と、 前記導電膜を熱処理し、前記導電膜中の不純物を前記第
２のウェル中に拡散させ、第１の導電層を形成する工程
と、を備えたことを特徴とする不揮発性半導体記憶装置
の製造方法。
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| JP05135898A JP3528575B2 (ja) | 1998-02-17 | 1998-02-17 | 不揮発性半導体記憶装置及びその製造方法 |
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| US09/562,767 US6294427B1 (en) | 1998-02-17 | 2000-05-02 | Non-volatile semiconductor memory device and fabrication method thereof |
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| JP05135898A JP3528575B2 (ja) | 1998-02-17 | 1998-02-17 | 不揮発性半導体記憶装置及びその製造方法 |
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