JP6175171B2 - 不揮発性ｓｒａｍメモリセル、および不揮発性半導体記憶装置 - Google Patents

不揮発性ｓｒａｍメモリセル、および不揮発性半導体記憶装置 Download PDF

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本発明は、不揮発性ＳＲＡＭメモリセル、および不揮発性半導体記憶装置に関する。
近年、スマートフォン等の電気機器の普及に伴い、音声や画像等の大容量の信号を高速に処理するためのＳＲＡＭ（Static Random Access Memory）の重要性が高まっている（例えば、非特許文献1参照）。一般的に、ＳＲＡＭでは、高速化、小面積化、低電力化が重要であり、近年、新規な回路構成の開発も行われている。また、ＳＲＡＭは、揮発性メモリであることから、ストレージノードに書き込まれた外部データを電力供給停止後でも記憶させておくことも望まれており、電力停止後にもデータを保持可能な不揮発メモリ部へＳＲＡＭデータを書き込み、電力の再投入後に不揮発メモリ部からストレージノードにデータを再び読み出すことも望まれている。
「ウィキペディア Static Random Access Memory」、[online]、平成２６年３月２４日検索、インターネット（URL: http://ja.wikipedia.org/wiki/Static_Random_Access_Memory）
ところで、一般的な不揮発メモリ部では、データの書き込み動作時に必要となる電圧値と、データの書き込みを行わない非書き込み動作時に必要となる電圧値との電圧差が大きい。そのため、このような従来の不揮発メモリ部との間でデータをやり取りするＳＲＡＭも、不揮発メモリ部へのデータの書き込み動作や、非書き込み動作に必要な電圧に合わせてＳＲＡＭに印加される電圧も大きくなる。そのため、不揮発メモリ部に設けられるＳＲＡＭは、当該ＳＲＡＭを構成するトランジスタのゲート絶縁膜の膜厚が厚くなってしまい、その分、ＳＲＡＭでの高速動作を実現し難いという問題があった。
そこで、本発明は以上の点を考慮してなされたもので、不揮発メモリ部にデータを書き込み可能なＳＲＡＭの高速動作を実現し得る不揮発性ＳＲＡＭメモリセル、および不揮発性半導体記憶装置を提案することを目的とする。
かかる課題を解決するため本発明の不揮発性ＳＲＡＭメモリセルは、ＳＲＡＭ（Static Random Access Memory）と不揮発メモリ部とにより構成される不揮発性ＳＲＡＭメモリセルであって、前記ＳＲＡＭは、第1アクセストランジスタと、第2アクセストランジスタと、第1ロードトランジスタと、第2ロードトランジスタと、第1ドライブトランジスタと、第2ドライブトランジスタとを備え、前記第1ロードトランジスタの一端と前記第1ドライブトランジスタの一端とが接続され、直列接続された前記第1ロードトランジスタおよび前記第1ドライブトランジスタ間に第1ストレージノードを有し、前記第2ロードトランジスタの一端と前記第2ドライブトランジスタの一端とが接続され、直列接続された前記第2ロードトランジスタおよび前記第2ドライブトランジスタ間に第2ストレージノードを有し、前記第1ロードトランジスタおよび前記第2ロードトランジスタの他端が電源線に接続され、前記第1ドライブトランジスタおよび前記第2ドライブトランジスタの他端が基準電圧線に接続され、前記第1アクセストランジスタは、一端に前記第1ストレージノードと前記第2ロードトランジスタおよび前記第2ドライブトランジスタの各ゲートとが接続され、他端に相補型第1ビット線が接続され、ゲートにワード線が接続されており、前記第2アクセストランジスタは、一端に前記第2ストレージノードと前記第1ロードトランジスタおよび前記第1ドライブトランジスタの各ゲートとが接続され、他端に相補型第2ビット線が接続され、ゲートに前記ワード線が接続されており、前記ＳＲＡＭにおいて、前記第1アクセストランジスタ、前記第2アクセストランジスタ、前記第1ロードトランジスタ、前記第2ロードトランジスタ、前記第1ドライブトランジスタ、および前記第2ドライブトランジスタの各ゲート絶縁膜の膜厚は4［nm］以下であり、前記不揮発メモリ部は、第1メモリセルと第2メモリセルとを備え、前記第1メモリセルは、前記第1ストレージノードが接続された第1ドレイン領域と、ソース線が接続された第1ソース領域と、前記第1ドレイン領域および前記第1ソース領域間に配置され、第1下部メモリゲート絶縁膜、第1電荷蓄積層、第1上部メモリゲート絶縁膜および第1メモリゲート電極の順で積層された第1メモリゲート構造体と、前記第1ドレイン領域および前記第1メモリゲート構造体間に第1ドレイン側ゲート絶縁膜および第1ドレイン側選択ゲート電極が積層され、前記第1メモリゲート構造体の一の側壁に一の第1側壁スペーサを介して隣接した第1ドレイン側選択ゲート構造体と、前記第1ソース領域および前記第1メモリゲート構造体間に第1ソース側ゲート絶縁膜および第1ソース側選択ゲート電極が積層され、前記第1メモリゲート構造体の他の側壁に他の第1側壁スペーサを介して隣接した第1ソース側選択ゲート構造体とを備え、前記第2メモリセルは、前記第2ストレージノードが接続された第2ドレイン領域と、前記ソース線が接続された第2ソース領域と、前記第2ドレイン領域および前記第2ソース領域間に配置され、第2下部メモリゲート絶縁膜、第2電荷蓄積層、第2上部メモリゲート絶縁膜および第2メモリゲート電極の順で積層された第2メモリゲート構造体と、前記第2ドレイン領域および前記第2メモリゲート構造体間に第2ドレイン側ゲート絶縁膜および第2ドレイン側選択ゲート電極が積層され、前記第2メモリゲート構造体の一の側壁に一の第2側壁スペーサを介して隣接した第2ドレイン側選択ゲート構造体と、前記第2ソース領域および前記第2メモリゲート構造体間に第2ソース側ゲート絶縁膜および第2ソース側選択ゲート電極が積層され、前記第2メモリゲート構造体の他の側壁に他の第2側壁スペーサを介して隣接した第2ソース側選択ゲート構造体とを備え、前記一の第1側壁スペーサ、前記他の第1側壁スペーサ、前記一の第2側壁スペーサおよび前記他の第2側壁スペーサの幅は5[nm]以上であり、前記第1ドレイン側ゲート絶縁膜、前記第1ソース側ゲート絶縁膜、前記第2ドレイン側ゲート絶縁膜および前記第2ソース側ゲート絶縁膜の膜厚は4［nm］以下であることを特徴とする。
また、本発明の不揮発性半導体記憶装置は、上記不揮発性ＳＲＡＭメモリセルが複数行列状に配置された不揮発性半導体記憶装置であって、前記ソース線、ドレイン側選択ゲート線、ソース側選択ゲート線は、前記行列状に配置された複数の前記不揮発性ＳＲＡＭメモリセルで共有されることを特徴とする。
本発明によれば、ＳＲＡＭから不揮発メモリ部にデータを書き込む際、第1ソース側選択トランジスタおよび第2ソース側選択トランジスタをオフ動作させるとともに、第1ストレージノードおよび第2ストレージノードの電圧の違いを基に第1ドレイン側選択トランジスタまたは第2ドレイン側選択トランジスタのいずれか一方をオフ動作させることができる。
これにより、不揮発性ＳＲＡＭメモリセルでは、オフ動作した第1ドレイン側選択トランジスタまたは第2ドレイン側選択トランジスタと接続した第1メモリトランジスタまたは第2メモリトランジスタにて、電荷蓄積ゲート電圧に基づいてメモリウェルの電位を上昇させ、メモリゲート電極とメモリウェル表面との電圧差を小さくして電荷蓄積層内への電荷注入を阻止し得、一方、オン動作した第2ドレイン側選択トランジスタまたは第1ドレイン側選択トランジスタを基に第2ストレージノードまたは第1ストレージノードの電圧を第2メモリトランジスタまたは第1メモリトランジスタに印加し、メモリゲート電極とメモリウェル表面との電圧差を大きくして量子トンネル効果により電荷蓄積層に電荷を注入できる。
このように、不揮発性ＳＲＡＭメモリセルでは、第1ドレイン側選択トランジスタや、第1ソース側選択トランジスタ、第2ドレイン側選択トランジスタ、第2ソース側選択トランジスタをオンオフ動作させるだけで、電荷蓄積ゲート電圧に拘束されることなく、第1ストレージノードおよび第2ストレージノードの電圧を基にＳＲＡＭから不揮発メモリ部にデータを書き込むことができる。
かくして、不揮発性ＳＲＡＭメモリセルでは、各部位の電圧値を下げることができるので、これら電圧低減に合わせて、不揮発メモリ部と接続させたＳＲＡＭを構成する第1アクセストランジスタ、第2アクセストランジスタ、第1ロードトランジスタ、第2ロードトランジスタ、第1ドライブトランジスタ、および第2ドライブトランジスタの各ゲート絶縁膜の膜厚を4［nm］以下に形成でき、その分、ＳＲＡＭを低い電源電圧によって高速動作させることができ、不揮発メモリ部にデータを書き込み可能なＳＲＡＭでの高速動作を実現し得る。
本発明の不揮発性半導体記憶装置の回路構成を示す概略図である。 不揮発性ＳＲＡＭメモリセルの回路構成を示す概略図である。 図２に示した不揮発性ＳＲＡＭメモリセルの回路構成のレイアウトパターンを示す概略図である。 第1メモリセルまたは第2メモリセルの側断面構成を示す断面図である。 ＳＲＡＭのＳＲＡＭデータを不揮発メモリ部に書き込むプログラム動作時、不揮発メモリ部でのメモリデータ消去動作時、外部からＳＲＡＭへ外部データを書き込む書き込み動作時、およびＳＲＡＭのＳＲＡＭデータを外部に読み出す読み出し動作時における各部位の電圧値を示す表である。 図６Ａは、チャネル層を形成せずに電荷蓄積層への電荷注入を阻止するときの説明に供する断面図であり、図６Ｂは、チャネル層を形成して電荷蓄積層への電荷注入を阻止するときの説明に供する断面図である。
以下、本発明を実施するための形態について説明する。なお、説明は以下に示す順序とする。
＜１．不揮発性半導体記憶装置の全体構成＞
＜２．不揮発性ＳＲＡＭメモリセルの構成＞
＜３．ＳＲＡＭへ外部データを書き込む外部データ書き込み動作＞
＜４．ＳＲＡＭからＳＲＡＭデータを読み出す読み出し動作＞
＜５．ＳＲＡＭのＳＲＡＭデータを不揮発メモリ部に書き込むプログラム動作＞
５−１．チャネル層を形成せずに電荷蓄積層への電荷注入を阻止する場合
５−１−１．プログラム動作前に行われるキャリア排除動作について
５−１−２．キャリア排除動作後におけるプログラム動作について
５−２．チャネル層を形成して電荷蓄積層への電荷注入を阻止する場合
＜６．不揮発メモリ部におけるメモリデータの消去動作
＜７．不揮発メモリ部のメモリデータをＳＲＡＭに書き込むメモリデータ書き込み動作＞
＜８．作用および効果＞
＜９．他の実施の形態＞
（１）不揮発性半導体記憶装置の全体構成
図１において、1は本発明の不揮発性半導体記憶装置を示し、複数の不揮発性ＳＲＡＭメモリセル2が行列状に配置された構成を有している。不揮発性半導体記憶装置1には、アドレス入力と制御信号とが入出力インターフェース回路3に入力され得るとともに、当該入出力インターフェース回路3と外部回路（図示せず）との間でデータ入出力が行われ得る。入出力インターフェース回路3は、これらアドレス入力や、データ入力、制御信号に基づいて所定の動作信号を生成し、ビット情報反転回路4や、行デコーダ6、列デコーダ7、ＳＲＡＭ電源制御回路8、入出力制御回路10、メモリゲート電圧制御回路11、選択ゲート電圧・ソース電圧制御回路12に当該動作信号を適宜送出し得る。これによりビット情報反転回路4、行デコーダ6、列デコーダ7、ＳＲＡＭ電源制御回路8、入出力制御回路10、メモリゲート電圧制御回路11、および選択ゲート電圧・ソース電圧制御回路12は、入出力インターフェース回路3からの動作信号により制御され、所定の動作を実行し得る。
実際上、行デコーダ6には、複数のワード線WL0,WL1,WL2,WL3が設けられており、各ワード線WL0,WL1,WL2,WL3毎に複数の不揮発性ＳＲＡＭメモリセル2が接続されている。これにより、行デコーダ6は、動作信号に含まれる行アドレスに基づいて、ワード線WL0,WL1,WL2,WL3単位で不揮発性ＳＲＡＭメモリセル2に対し所定の電圧を印加し得るようになされている。列デコーダ7は、配線YG0,YG1を介して入出力制御回路10と接続されており、入出力制御回路10に設けられたトランジスタ9aをオンオフ動作させ得るようになされている。
入出力制御回路10は、不揮発性ＳＲＡＭメモリセル2の列毎に設けられた対のトランジスタ9aがオンオフ動作されることにより、行列状に配置された不揮発性ＳＲＡＭメモリセル2のうち、所定の不揮発性ＳＲＡＭメモリセル2からの読み出しビット電圧を、センスアンプ・データ入力回路9bにより検知し得る。センスアンプ・データ入力回路9bは、例えば対の相補型第1ビット線BLT1および相補型第2ビット線BLB1に接続された対のトランジスタ9aがオン動作すると、これら相補型第1ビット線BLT1および相補型第2ビット線BLB1の電圧差を検知し、電圧が高い一方の相補型第1ビット線BLT1（または相補型第2ビット線BLB1）をHighレベルの電圧と判断し、電圧が低い他方の相補型第2ビット線BLB1（または相補型第1ビット線BLT1）をLowレベルの電圧と判断し得る。
ビット情報反転回路4には、対でなる相補型第1ビット線BLT0（BLT1,BLT2,BLT3）および相補型第2ビット線BLB0（BLB1,BLB2,BLB3）が接続されており、これら相補型第1ビット線BLT0（BLT1,BLT2,BLT3）および相補型第2ビット線BLB0（BLB1,BLB2,BLB3）により列単位で不揮発性ＳＲＡＭメモリセル2に対して所定の電圧を印加し得るようになされている。
また、ビット情報反転回路4は、不揮発性ＳＲＡＭメモリセル2を構成するＳＲＡＭ（図２において後述する）のHighレベルおよびLowレベルを読み出し、論理反転処理により論理を反転させ、HighレベルをLowレベルとし、LowレベルをHighレベルとし、これを反転データとしてＳＲＡＭに書き込ませる。
因みに、この実施の形態の場合においては、ビット情報反転回路4と、センスアンプ・データ入力回路9bとを別々に設けた場合について述べたが、本発明はこれに限らず、例えばビット情報反転回路4を、センスアンプ・データ入力回路9bの中に配置して、不揮発性ＳＲＡＭメモリセル2のHighレベルおよびLowレベルの情報をセンスアンプで読み出した後に、論理を反転し、これを反転データとしてＳＲＡＭに再度書き込む方式でも良い。
一方、ＳＲＡＭ電源制御回路8には、複数の電源線VSp0,VSp1,VSp2,VSp3と、複数の基準電圧線VSn0,VSn1,VSn2,VSn3とが接続されており、一の電源線VSp0（VSp1,VSp2,VSp3）と、一の基準電圧線VSn0（VSn1,VSn2,VSn3）とを対とし、電源線VSp0（VSp1,VSp2,VSp3）および基準電圧線VSn0（VSn1,VSn2,VSn3）に沿って複数の不揮発性ＳＲＡＭメモリセル2が接続されている。これによりＳＲＡＭ電源制御回路8は、各電源線VSp0,VSp1,VSp2,VSp3にそれぞれ電源電圧VDDを印加することにより、当該電源線VSp0,VSp1,VSp2,VSp3単位で複数の不揮発性ＳＲＡＭメモリセル2に対し電源電圧VDDを一律に印加し得るようになされている。また、基準電圧線VSn0,VSn1,VSn2,VSn3は、基準電圧線VSn0,VSn1,VSn2,VSn3単位で、複数の不揮発性ＳＲＡＭメモリセル2に対し0［V］の電圧を一律に印加し得るようになされている。
この実施の形態の場合、メモリゲート電圧制御回路11は、全ての不揮発性ＳＲＡＭメモリセル2で共有しているメモリゲート線MGLが接続された構成を有しており、当該メモリゲート線MGLによって全ての不揮発性ＳＲＡＭメモリセル2に所定電圧を一律に印加し得る。また、この実施の形態の場合、不揮発性半導体記憶装置1は、1本のドレイン側選択ゲート線DGLと、1本のソース側選択ゲート線SGLと、1本のソース線SLとを全ての不揮発性ＳＲＡＭメモリセル2で共有しており、これらドレイン側選択ゲート線DGL、ソース側選択ゲート線SGL、およびソース線SLが選択ゲート電圧・ソース電圧制御回路12に接続されている。選択ゲート電圧・ソース電圧制御回路12は、各ドレイン側選択ゲート線DGL、ソース側選択ゲート線SGL、およびソース線SL毎に所定の電圧を全ての不揮発性ＳＲＡＭメモリセル2に対し一律に印加し得る。
（２）不揮発性ＳＲＡＭメモリセルの構成
次に、不揮発性半導体記憶装置1に設けられた不揮発性ＳＲＡＭメモリセル2について説明する。なお、行列状に配置された不揮発性ＳＲＡＭメモリセル2は全て同一構成でなることから、例えば2行2列目（2列目の相補型第1ビット線BLT1および相補型第2ビット線BLB1と、2行目のワード線WL1との交差箇所）の不揮発性ＳＲＡＭメモリセル2にだけ着目して以下説明する。図２に示すように、不揮発性ＳＲＡＭメモリセル2は、ＳＲＡＭ15と、不揮発メモリ部16とにより構成されており、ＳＲＡＭ15の第1ストレージノードSNTおよび第2ストレージノードSNBに不揮発メモリ部16が接続された構成を有する。
ＳＲＡＭ15は、Ｎ型ＭＯＳ（Metal-Oxide-Semiconductor)トランジスタからなる第1アクセストランジスタ21aおよび第2アクセストランジスタ21bと、Ｐ型ＭＯＳトランジスタからなる第1ロードトランジスタ22aおよび第2ロードトランジスタ22bと、Ｎ型ＭＯＳトランジスタからなる第1ドライブトランジスタ23aおよび第2ドライブトランジスタ23bとを備え、合計6個のＭＯＳトランジスタで構成されている。
この場合、ＳＲＡＭ15は、一方の第1ロードトランジスタ22aの一端と、第1ドライブトランジスタ23aの一端とが接続された構成を有し、直列接続された第1ロードトランジスタ22aおよび第1ドライブトランジスタ23a間に第1ストレージノードSNTを有している。また、ＳＲＡＭ15は、他方の第2ロードトランジスタ22bの一端と、第2ドライブトランジスタ23bの一端とが接続された構成を有し、直列接続された第2ロードトランジスタ22bおよび第2ドライブトランジスタ23b間に第2ストレージノードSNBを有している。そして、第1ロードトランジスタ22aおよび第2ロードトランジスタ22bの他端は電源線VSp1に接続され、第1ドライブトランジスタ23aおよび第2ドライブトランジスタ23bの他端は基準電圧線VSn1に接続されている。
第1アクセストランジスタ21aは、一方の第1ストレージノードSNTと、他方の第2ロードトランジスタ22bおよび第2ドライブトランジスタ23bの各ゲートとに一端が接続されているとともに、他端が相補型第1ビット線BLT1に接続されている。また、第2アクセストランジスタ21bは、他方の第2ストレージノードSNBと、一方の第1ロードトランジスタ22aおよび第1ドライブトランジスタ23aの各ゲートとに一端が接続されているとともに、他端が相補型第2ビット線BLB1に接続されている。
第1アクセストランジスタ21aおよび第2アクセストランジスタ21bは、各ゲートが共通のワード線WL1に接続されている。第1アクセストランジスタ21aは、相補型第1ビット線BLT1とワード線WL1との電圧差や、第1ストレージノードSNTとワード線WL1との電圧差によりオンオフ動作し得るようになされている。また、第2アクセストランジスタ21bは、相補型第2ビット線BLB1とワード線WL1との電圧差や、第2ストレージノードSNBとワード線WL1との電圧差によりオンオフ動作し得るようになされている。
このような構成でなるＳＲＡＭ15には、後述する外部データ書き込み動作によって、外部データをHighレベルおよびLowレベルの電圧として第1ストレージノードSNTおよび第2ストレージノードSNBに印加することにより、外部データを書き込むことができ、当該外部データをＳＲＡＭデータとして第1ストレージノードSNTおよび第2ストレージノードSNBに保持し得る。
ＳＲＡＭ15に接続された不揮発メモリ部16は、第1メモリセル17aと第2メモリセル17bとを有し、これら第1メモリセル17aおよび第2メモリセル17bにより、2セル/1ビットの相補型セルを構成している。実際上、不揮発メモリ部16には、ＳＲＡＭ15の一方の第1ストレージノードSNTが、第1メモリセル17aにおける第1ドレイン側選択トランジスタ18aの一端に接続されているとともに、ＳＲＡＭ15の他方の第2ストレージノードSNBが、第2メモリセル17bにおける第2ドレイン側選択トランジスタ18bの一端に接続されている。
ここで、この実施の形態の場合、第1メモリセル17aは、Ｎ型ＭＯＳトランジスタでなる第1ドレイン側選択トランジスタ18aと、Ｎ型ＭＯＳトランジスタでなる第1ソース側選択トランジスタ20aと、これら第1ドレイン側選択トランジスタ18aの他端および第1ソース側選択トランジスタ20aの他端に直列接続されたＮ型のトランジスタでなる第1メモリトランジスタ19aとを有しており、絶縁部材に囲まれた電荷蓄積層が当該第1メモリトランジスタ19aに設けられた構成を有する。
また、第2メモリセル17bも、同じくＮ型ＭＯＳトランジスタでなる第2ドレイン側選択トランジスタ18bと、Ｎ型ＭＯＳトランジスタでなる第2ソース側選択トランジスタ20bと、これら第2ドレイン側選択トランジスタ18bの他端および第2ソース側選択トランジスタ20bの他端に直列接続されたＮ型のトランジスタでなる第2メモリトランジスタ19bとを有しており、絶縁部材に囲まれた電荷蓄積層が当該第2メモリトランジスタ19bに設けられた構成を有する。
そして、この不揮発メモリ部16は、第1ドレイン側選択トランジスタ18aのゲートと、第2ドレイン側選択トランジスタ18bのゲートとに共通のドレイン側選択ゲート線DGLが接続されている。これにより、不揮発メモリ部16は、ドレイン側選択ゲート線DGLから、第1ドレイン側選択トランジスタ18aおよび第2ドレイン側選択トランジスタ18bの各ゲートに同じゲート電圧を印加し得、ゲートと一端との電圧差により第1ドレイン側選択トランジスタ18aおよび第2ドレイン側選択トランジスタ18bをそれぞれオンオフ動作し得るように構成されている。
第1ドレイン側選択トランジスタ18aは、オン動作することにより、一端に接続されたＳＲＡＭ15の第1ストレージノードSNTと、他端に接続された第1メモリトランジスタ19aの一端とを電気的に接続し得る。一方、第1ドレイン側選択トランジスタ18aは、オフ動作することにより、第1ストレージノードSNTと、第1メモリトランジスタ19aとの電気的な接続を遮断し得る。
また、第2ドレイン側選択トランジスタ18bも同様に、オン動作することにより、一端に接続されたＳＲＡＭ15の第2ストレージノードSNBと、他端に接続された第2メモリトランジスタ19bの一端とを電気的に接続し得、一方、オフ動作することにより、当該第2ストレージノードSNBと、当該第2メモリトランジスタ19bとの電気的な接続を遮断し得る。
このような不揮発性ＳＲＡＭメモリセル2は、ＳＲＡＭ15と不揮発メモリ部16との電気的な接続状態を、第1ドレイン側選択トランジスタ18aおよび第2ドレイン側選択トランジスタ18bにより遮断できるため、外部からＳＲＡＭ15への外部データの書き込み動作時や、ＳＲＡＭ15に保持されたＳＲＡＭデータの読み出し動作時に、第1ドレイン側選択トランジスタ18aおよび第2ドレイン側選択トランジスタ18bをオフ動作させることで、不揮発メモリ部16をＳＲＡＭ15から電気的に切り離し、一般的なＳＲＡＭ15として使用することができる。
第1ソース側選択トランジスタ20aおよび第2ソース側選択トランジスタ20bには、各ゲートに共通のソース側選択ゲート線SGLが接続されており、当該ソース側選択ゲート線SGLから各ゲートに同じゲート電圧が印加され得る。また、第1ソース側選択トランジスタ20aおよび第2ソース側選択トランジスタ20bには、一端に共通のソース線SLが接続されており、当該ソース線SLから各一端に同じソース電圧が印加され得る。
このような第1ソース側選択トランジスタ20aは、オン動作することにより、一端に接続されたソース線SLと、他端に接続された第1メモリトランジスタ19aの他端とを電気的に接続し得る。一方、第1ソース側選択トランジスタ20aは、オフ動作することにより、ソース線SLと第1メモリトランジスタ19aとの電気的な接続を遮断し得る。
また、第2ソース側選択トランジスタ20bも同様に、オン動作することにより、一端に接続されたソース線SLと、他端に接続された第2メモリトランジスタ19bの他端とを電気的に接続し得、一方、オフ動作することにより、当該ソース線SLと、当該第2メモリトランジスタ19bとの電気的な接続を遮断し得る。
第1メモリトランジスタ19aおよび第2メモリトランジスタ19bには、メモリゲート電極にメモリゲート線MGLが接続されており、当該メモリゲート線MGLから各メモリゲート電極に同じメモリゲート電圧が一律に印加され得る。これら第1メモリトランジスタ19aおよび第2メモリトランジスタ19bでは、メモリゲート電極と、当該メモリゲート電極と対向したメモリウェルとに大きな電圧差が生じることで量子トンネル効果が発生し、メモリウェル内の電荷を電荷蓄積層に注入し得るようになされている。
ここで、図３は、図２に示した不揮発性ＳＲＡＭメモリセル2の回路構成を実現するレイアウトパターンの一例を示す概略図である。この場合、不揮発性ＳＲＡＭメモリセル2は、例えばＮ型のウェルNW（図３中、「n‐well」とも表記）に、ＳＲＡＭ15の第1ロードトランジスタ22aおよび第2ロードトランジスタ22bが形成されている。また、不揮発性ＳＲＡＭメモリセル2は、ウェルNWと異なる導電型でなる、例えばＰ型のメモリウェルMPW（図３中、「p‐well」とも表記）に、不揮発メモリ部16を構成する各トランジスタ（すなわち、第1ドレイン側選択トランジスタ18a、第2ドレイン側選択トランジスタ18b、第1メモリトランジスタ19a、第2メモリトランジスタ19b、第1ソース側選択トランジスタ20a、第2ソース側選択トランジスタ20b（図示せず））が形成されている。
また、このメモリウェルMPWには、不揮発メモリ部16に加えて、ＳＲＡＭ15の第1ドライブトランジスタ23aおよび第2ドライブトランジスタ23bと、第1アクセストランジスタ21aおよび第2アクセストランジスタ21bも形成されている。このように不揮発性ＳＲＡＭメモリセル2は、ＳＲＡＭ15を構成するトランジスタのうち、不揮発メモリ部16と同じ導電型でなる第1ドライブトランジスタ23aおよび第2ドライブトランジスタ23bと、第1アクセストランジスタ21aおよび第2アクセストランジスタ21bとが、不揮発メモリ部16が形成されたメモリウェルMPWに形成されている。このため、不揮発性ＳＲＡＭメモリセル2は、ＳＲＡＭ15を形成する際に、不揮発メモリ部16を形成するメモリウェルMPWを流用し、別途、ＳＲＡＭ15専用の半導体領域を形成する必要がない分、全体として小型化を実現し得る。
実際上、ウェルNWには、ＳＲＡＭ15の第1ロードトランジスタ22aおよび第2ロードトランジスタ22bが一方向に並んで形成されており、メモリウェルMPWが、これら第1ロードトランジスタ22aおよび第2ロードトランジスタ22bと隣接するように配置されている。メモリウェルMPWには、ウェルNWと隣接した領域にＳＲＡＭ15の第1ドライブトランジスタ23aおよび第2ドライブトランジスタ23bが一方向に並んで形成されており、さらに、ＳＲＡＭ15の第1アクセストランジスタ21aおよび第2アクセストランジスタ21bと、不揮発メモリ部16とが、ウェルNWと離れる他方向（この場合、第1ドライブトランジスタ23aおよび第2ドライブトランジスタ23bが並んだ一方向と直交する他方向）に向け、ＳＲＡＭ15の他方の第2アクセストランジスタ21b、不揮発メモリ部16、およびＳＲＡＭ15の一方の第1アクセストランジスタ21aの順に形成されている。
因みに、図３において、28のドット領域はメタル層を示し、29aの斜線領域は第1層ポリシリコンを示し、29bの逆斜線領域は第2層ポリシリコンを示し、31の枠はＭＯＳトランジスタおよび拡散層が形成される活性領域を示し、32の四角領域はコンタクトを示す。この実施の形態の場合、ウェルNWの第1ロードトランジスタ22aおよび第2ロードトランジスタ22bにはメタル層28が電源線VSp1として接続されている。第1ロードトランジスタ22aに接続された他のメタル層28は、メモリウェルMPWに向かって延びており、当該メモリウェルMPWに形成された第1ドライブトランジスタ23a、不揮発メモリ部16、および第1アクセストランジスタ21aの順に接続され、その一部が第1ストレージノードSNTとして機能し得る。また、第2ロードトランジスタ22bに接続された他のメタル層28は、同じくメモリウェルMPWに向かって延びており、メモリウェルMPWに形成された第2ドライブトランジスタ23b、第2アクセストランジスタ21b、および不揮発メモリ部16の順に接続され、その一部が第2ストレージノードSNBとして機能し得る。
メモリウェルMPWには、ウェルNWから遠ざかる方向に向けて、第2アクセストランジスタ21b、不揮発メモリ部16、および第1アクセストランジスタ21aの配置順に合わせて、相補型第2ビット線BLB1、ワード線WL1、ドレイン側選択ゲート線DGL、メモリゲート線MGL、ソース側選択ゲート線SGL、メモリゲート線MGL、ドレイン側選択ゲート線DGL、ワード線WL1、および相補型第1ビット線BLT1が順に配置されている。また、メモリウェルMPWには、メモリゲート線MGL間に2本のソース側選択ゲート線SGLがあり、これら2本のソース側選択ゲート線SGL間にソース線SLが配置され得る。不揮発性ＳＲＡＭメモリセル2は、このような配置構成とすることにより、ＳＲＡＭ15および不揮発メモリ部16を最少面積で効率良く配置形成し得る。
次に、不揮発メモリ部16を構成する第1メモリセル17aおよび第2メモリセル17bの側断面構成について以下説明する。なお、ここでは、第1メモリセル17aおよび第2メモリセル17bが同一構成であることから、そのうち主として第2メモリセル17bに着目して以下説明する。この実施の形態の場合、図４に示すように、第2メモリセル17bは、半導体基板SS上にＮ型のディープウェルDNWを介してＰ型のメモリウェルMPWが形成されており、Ｎ型のトランジスタ構造でなる第2メモリトランジスタ19bと、Ｎ型のＭＯＳトランジスタ構造でなる第2ドレイン側選択トランジスタ18bと、同じくＮ型のＭＯＳトランジスタ構造でなる第2ソース側選択トランジスタ20bとが当該メモリウェルMPWに形成されている。
実際上、メモリウェルMPWの表面には、第2ドレイン側選択トランジスタ18bの一端にあるドレイン領域31と、第2ソース側選択トランジスタ20bの一端にあるソース領域34とが所定距離を空けて形成されており、ドレイン領域31にＳＲＡＭ15の第2ストレージノードSNBが接続されているとともに、ソース領域34にソース線SLが接続されている。なお、この実施の形態の場合、ドレイン領域31およびソース領域34は、不純物濃度が1.0E20/cm3以上に選定されており、一方、メモリウェルMPWは、チャネル層が形成される表面領域（例えば、表面から50［nm］までの領域）の不純物濃度が1.0E19/cm3以下、好ましくは3.0E18/cm3以下に選定されている。
第2メモリトランジスタ19bは、ドレイン領域31およびソース領域34間のメモリウェルMPW上に、SiO2等の絶縁部材からなる下部ゲート絶縁膜24aを介して、例えば窒化シリコン（Si3N4）や、酸窒化シリコン(SiON)、アルミナ(Al2O3)等でなる電荷蓄積層ECを有しており、さらに、この電荷蓄積層EC上に、同じく絶縁部材でなる上部ゲート絶縁膜24bを介してメモリゲート電極MGを有している。これにより第2メモリトランジスタ19bは、下部ゲート絶縁膜24aおよび上部ゲート絶縁膜24bによって、電荷蓄積層ECがメモリウェルMPWおよびメモリゲート電極MGから絶縁された構成を有する。
第2メモリトランジスタ19bには、下部ゲート絶縁膜24a、電荷蓄積層EC、上部ゲート絶縁膜24b、およびメモリゲート電極MGでメモリゲート構造体44を構成しており、当該メモリゲート構造体44の一方の側壁に沿って、絶縁部材でなる側壁スペーサ28aが形成され、当該側壁スペーサ28aを介して第2ドレイン側選択トランジスタ18bのドレイン側選択ゲート構造体45が隣接されている。このようなメモリゲート構造体44とドレイン側選択ゲート構造体45との間に形成された側壁スペーサ28aは、所定の膜厚により形成されており、メモリゲート構造体44と、ドレイン側選択ゲート構造体45とを絶縁し得るようになされている。
ここで、メモリゲート構造体44およびドレイン側選択ゲート構造体45間が5[nm]未満のときには、メモリゲート電極MGや、ドレイン側選択ゲート構造体45のドレイン側選択ゲート電極DGに所定電圧が印加された際に側壁スペーサ28aに耐圧不良が生じる虞があり、一方、メモリゲート構造体44およびドレイン側選択ゲート構造体45間が40[nm]を超えたときには、メモリゲート電極MGおよびドレイン側選択ゲート電極DG間でメモリウェルMPWでの抵抗が上がり、後述するデータ読み出し時に、メモリゲート構造体44およびドレイン側選択ゲート構造体45間で読み出し電流が生じ難くなる。よって、この実施の形態の場合、メモリゲート構造体44およびドレイン側選択ゲート構造体45間の側壁スペーサ28aは、5[nm]以上40[nm]以下の幅に選定されていることが望ましい。
なお、ドレイン側選択ゲート構造体45は、側壁スペーサ28aとドレイン領域31間のメモリウェルMPW上に、膜厚が9［nm］以下、好ましくは4［nm］以下で絶縁部材からなる選択ゲート絶縁膜30が形成されており、ドレイン側選択ゲート線DGLが接続されたドレイン側選択ゲート電極DGが、当該選択ゲート絶縁膜30上に形成されている。
一方、メモリゲート構造体44の他の側壁にも、絶縁部材でなる側壁スペーサ28bが形成されており、当該側壁スペーサ28bを介して第2ソース側選択トランジスタ20bのソース側選択ゲート構造体46が隣接されている。このようなメモリゲート構造体44と、ソース側選択ゲート構造体46との間に形成された側壁スペーサ28bも、一方の側壁スペーサ28aと同じ膜厚に形成されており、メモリゲート構造体44と、ソース側選択ゲート構造体46とを絶縁し得るようになされている。
ここで、メモリゲート構造体44とソース側選択ゲート構造体46との間が5[nm]未満のときには、メモリゲート電極MGや、ソース側選択ゲート構造体46のソース側選択ゲート電極SGに所定電圧が印加された際に側壁スペーサ28bに耐圧不良が生じる虞があり、一方、メモリゲート構造体44およびソース側選択ゲート構造体46間が40[nm]を超えたときには、メモリゲート電極MGおよびソース側選択ゲート電極SG間でメモリウェルMPWでの抵抗が上がり、後述するデータ読み出し時に、メモリゲート構造体44およびソース側選択ゲート構造体46間で読み出し電流が生じ難くなる。よって、この実施の形態の場合、メモリゲート構造体44およびソース側選択ゲート構造体46間の側壁スペーサ28aも、5[nm]以上40[nm]以下の幅に選定されていることが望ましい。
なお、ソース側選択ゲート構造体46も、側壁スペーサ28bとソース領域34間のメモリウェルMPW上に、膜厚が9［nm］以下、好ましくは4［nm］以下で絶縁部材からなる選択ゲート絶縁膜33が形成されており、ソース側選択ゲート線SGLが接続されたソース側選択ゲート電極SGが、当該選択ゲート絶縁膜33上に形成されている。
因みに、この実施の形態の場合、側壁スペーサ28a,28bを介してメモリゲート電極MGの側壁に沿って形成されたドレイン側選択ゲート電極DGおよびソース側選択ゲート電極SGは、それぞれメモリゲート電極MGから離れるに従って頂上部がメモリウェルMPWに向けて下降してゆくようなサイドウォール状に形成されている。
ここで、図５は、不揮発性ＳＲＡＭメモリセル2において、ＳＲＡＭ15のＳＲＡＭデータを不揮発メモリ部16に書き込むプログラム動作時（図５中、「Program(sram to flash)」と表記）と、不揮発メモリ部16のデータ消去動作時（図５中、「Erase(reset data in flash)」と表記）と、外部からＳＲＡＭ15に外部データを書き込む外部データ書き込み動作時（図５中、「Write(external data to sram)」と表記）と、ＳＲＡＭ15からＳＲＡＭデータを読み出す読み出し動作時（図５中、「Read(output sram data)」と表記）における各部位での電圧値の一例をそれぞれ示している。なお、図５中、任意の電圧値に設定できる部位には「Don´t care」と表記している。以下、これら外部データ書き込み動作、読み出し動作、プログラム動作、データ消去動作について説明し、さらに不揮発メモリ部16に保持したメモリデータをＳＲＡＭ15に書き込むメモリデータ書き込み動作についても順に説明する。
（３）ＳＲＡＭへ外部データを書き込む外部データ書き込み動作
先ず始めに、図２に示したＳＲＡＭ15における外部データ書き込み動作について以下説明する。外部からＳＲＡＭ15への外部データの書き込みは、ワード線WL1に所定の電源電圧VDD（例えば、1.5[V]以下）が印加され、ワード線WL1に接続された第1アクセストランジスタ21aおよび第2アクセストランジスタ21bを双方ともオン動作させる。また、この際、電源線VSp1にも電源電圧VDDが印加され、基準電圧線VSn1はグランドに接続される。ここで、図２に示すＳＲＡＭ15では、例えば一方の相補型第1ビット線BLT1に電源電圧VDDが印加されると、他方の相補型第2ビット線BLB1に0［V］が印加され得る。
これにより、一方の第1ロードトランジスタ22aおよび第1ドライブトランジスタ23aでは、他方の第2アクセストランジスタ21bを介して、相補型第2ビット線BLB1と各ゲートとが電気的に接続することにより、各ゲートに相補型第2ビット線BLB1の0[V]が印加される。その結果、第1ロードトランジスタ22aはオン動作し、第1ドライブトランジスタ23aはオフ動作する。かくして、これら第1ロードトランジスタ22aおよび第1ドライブトランジスタ23a間の第1ストレージノードSNTは、第1ロードトランジスタ22aを介して電源線VSp1と電気的に接続し、電源線VSp1に流れる電源電圧VDDによって電圧がHigh（「1」）レベルとなる。
このとき、他方の第2ロードトランジスタ22bおよび第2ドライブトランジスタ23bでは、一方の第1アクセストランジスタ21aを介して、相補型第1ビット線BLT1と各ゲートとが電気的に接続することにより、各ゲートに電圧（VDD-Vt（Vtは、第1アクセストランジスタ21aの閾値電圧））が印加される。このとき、第1ストレージノードSNTの電位は前述の如く電源電圧VDDになるから、最終的にアクセストランジスタ21aはオフ動作となる。その結果、第2ロードトランジスタ22bはオフ動作し、第2ドライブトランジスタ23bはオン動作する。かくして、これら第2ロードトランジスタ22bおよび第2ドライブトランジスタ23b間の第2ストレージノードSNBは、第2ドライブトランジスタ23bを介して基準電圧線VSn1と電気的に接続して、基準電圧線VSn1によって電圧がLow（「0」）レベルとなる。
以上によりＳＲＡＭ15は、第1ストレージノードSNTおよび第2ストレージノードSNBに外部データが書き込まれ、当該外部データをＳＲＡＭデータとして第1ストレージノードSNTおよび第2ストレージノードSNBに保持した状態となる。なお、この際、不揮発メモリ部16は、第1ドレイン側選択トランジスタ18aおよび第2ドレイン側選択トランジスタ18bがオフ動作しておおり、ＳＲＡＭ15の第1ストレージノードSNTおよび第2ストレージノードSNBと電気的な接続が遮断され、ＳＲＡＭ15のみを動作させ得る。
因みに、ＳＲＡＭ15へ外部データを書き込まない場合には、ワード線WL1に0［V］が印加され、第1アクセストランジスタ21aおよび第2アクセストランジスタ21bをオフ動作させる。これにより、ＳＲＡＭ15は、相補型第1ビット線BLT1および相補型第2ビット線BLB1と電気的な接続が遮断され、ＳＲＡＭ15への外部データの書き込みを防止し得る。
（４）ＳＲＡＭからＳＲＡＭデータを読み出す読み出し動作
次にＳＲＡＭ15に保持されているＳＲＡＭデータを読み出す読み出し動作について以下説明する。ＳＲＡＭ15のＳＲＡＭデータを読み出す際は、ワード線WL1に電源電圧VDDが印加され、ワード線WL1に接続された第1アクセストランジスタ21aおよび第2アクセストランジスタ21bを双方ともオン動作させる。これにより不揮発性ＳＲＡＭメモリセル2では、相補型第1ビット線BLT1を介して一方の第1ストレージノードSNTの電圧を読み出すとともに、相補型第2ビット線BLB1を介して他方の第2ストレージノードSNBの電圧を読み出すことで、相補型第1ビット線BLT1および相補型第2ビット線BLB1に接続したセンスアンプ・データ入力回路9b（図１）によって、第1ストレージノードSNTおよび第2ストレージノードSNBに保持されたＳＲＡＭデータをLow（「0」）レベル、High（「1」）レベルの電圧として判定し得る。
因みに、ＳＲＡＭ15に保持されたＳＲＡＭデータを読み出さない場合には、ワード線WL1に0［V］を印加し、第1アクセストランジスタ21aおよび第2アクセストランジスタ21bをオフ動作させる。これにより、ＳＲＡＭ15は、相補型第1ビット線BLT1および相補型第2ビット線BLB1と電気的な接続が遮断され、ＳＲＡＭデータの読み出しを防止し得る。
（５）ＳＲＡＭのＳＲＡＭデータを不揮発メモリ部に書き込むプログラム動作
本発明では、上述したＳＲＡＭ15に保持されているＳＲＡＭデータを、量子トンネル効果の原理を利用して、不揮発メモリ部16に書き込むことができる。なお、この実施の形態の場合、不揮発性半導体記憶装置1は、各不揮発性ＳＲＡＭメモリセル2にて同じメモリゲート線MGLを共有しており、当該メモリゲート線MGLを介して同じ電荷蓄積ゲート電圧が全ての不揮発性ＳＲＡＭメモリセル2に一括に印加されることから、全ての不揮発性ＳＲＡＭメモリセル2でＳＲＡＭ15のＳＲＡＭデータを対応する不揮発メモリ部16に一括して書き込み得るようになされている。
この際、本発明の不揮発性ＳＲＡＭメモリセル2では、ＳＲＡＭ15の第1ストレージノードSNTおよび第2ストレージノードSNBにおけるLow（「0」）レベルまたはHigh（「1」）レベルの電圧状態に応じて、不揮発メモリ部16の第1メモリセル17aおよび第2メモリセル17bのうち、いずれか一方の電荷蓄積層ECに電荷を注入し得るとともに、残り他方の電荷蓄積層ECへの電荷注入を阻止することで、ＳＲＡＭデータをメモリデータとして不揮発的に保持し得るようになされている。
この場合、本発明の不揮発性ＳＲＡＭメモリセル2では、不揮発メモリ部16の第1メモリセル17aまたは第2メモリセル17bにおいて電荷蓄積層ECへの電荷注入を阻止する手法として、後述する「（５−１）チャネル層を形成せずに電荷蓄積層への電荷注入を阻止する場合」と、「（５−２）チャネル層を形成して電荷蓄積層への電荷注入を阻止する場合」との2パターンの手法がある。そこで、これら「（５−１）チャネル層を形成せずに電荷蓄積層への電荷注入を阻止する場合」と、「（５−２）チャネル層を形成して電荷蓄積層への電荷注入を阻止する場合」とについて、以下順番に説明する。
なお、「（５−１）チャネル層を形成せずに電荷蓄積層への電荷注入を阻止する場合」と、「（５−２）チャネル層を形成して電荷蓄積層への電荷注入を阻止する場合」とに従ってプログラム動作を実行する際には、既に不揮発メモリ部16に書き込まれているメモリデータを、後述する「（６）不揮発メモリ部におけるメモリデータの消去動作」に従って消去することが望ましい。
（５−１）チャネル層を形成せずに電荷蓄積層への電荷注入を阻止する場合
（５−１−１）プログラム動作前に行われるキャリア排除動作について
この場合、不揮発性ＳＲＡＭメモリセル2は、ＳＲＡＭ15に保持されているＳＲＡＭデータを、量子トンネル効果の原理を利用して、不揮発メモリ部16に書き込むプログラム動作を実行するのに先立って、キャリア排除動作を実行し得るようになされている。キャリア排除動作として、本発明の不揮発性ＳＲＡＭメモリセル2は、第1メモリセル17aおよび第2メモリセル17bにおいて、各メモリゲート電極MGと対向するメモリウェルMPWにチャネル層を形成するキャリアが存在している領域（以下、チャネル層形成キャリア領域と呼ぶ）から、当該キャリアを予め排除しておくようになされている。
これにより、第1メモリセル17aおよび第2メモリセル17bのうち、電荷蓄積層ECへの電荷注入が阻止される側の第1メモリセル17aまたは第2メモリセル17bでは、後述するプログラム動作時、メモリゲート電極MGと対向する領域のメモリウェルMPWにチャネル層を形成させることなく空乏層（後述する）を形成させ得るようになされている。
図２および図５に示すように、不揮発性ＳＲＡＭメモリセル2では、ドレイン側選択ゲート線DGLに0[V]が印加され、第1メモリセル17aの第1ドレイン側選択トランジスタ18aと、第2メモリセル17bの第2ドレイン側選択トランジスタ18bとの各ドレイン側選択ゲート電極DGに、当該ドレイン側選択ゲート線DGLを介して0[V]のオフ電圧が印加され得る。これにより、不揮発メモリ部16は、第1メモリセル17aの第1ドレイン側選択トランジスタ18aがオフ動作するとともに、第2メモリセル17bの第2ドレイン側選択トランジスタ18bもオフ動作し、第1ドレイン側選択トランジスタ18aによってＳＲＡＭ15の第1ストレージノードSNTおよび第1メモリセル17aの電気的な接続が遮断され、かつ第2ドレイン側選択トランジスタ18bによってＳＲＡＭ15の第2ストレージノードSNBおよび第2メモリセル17bの電気的な接続も遮断され得る。
また、この際、不揮発性SRAMメモリセル2では、ソース側選択ゲート線SGLに電源電圧VDDのオン電圧が印加されるとともに、ソース線SLに0[V]が印加され得る。これにより、第1ソース側選択トランジスタ20aおよび第2ソース側選択トランジスタ20bは、ソース側選択ゲート線SGLと接続されたソース側選択ゲート電極SGと、ソース線SLに接続された一端との電圧差によってオン動作し得る。
かくして、第1メモリセル17aおよび第2メモリセル17bでは、第1ソース側選択トランジスタ20aおよび第2ソース側選択トランジスタ20bにおいて、各ソース側選択ゲート電極DGと対向したメモリウェルMPW表面が導通状態となり、ソース線SLが接続されたソース領域34と、メモリゲート構造体44と対向したメモリウェルMPWのチャネル層形成キャリア領域とが電気的に接続し得る。
これに加えて、この際、第1メモリセル17aおよび第2メモリセル17bでは、メモリウェルMPWにソース線SLと同じ0[V]の基板電圧が印加されるとともに、メモリゲート線MGLから第1メモリトランジスタ19aおよび第2メモリトランジスタ19bの各メモリゲート電極MGに-2[V]のキャリア排除電圧が印加され得る。ここで、メモリゲート電極MGに印加されるキャリア排除電圧は、第1メモリトランジスタ19aおよび第2メモリトランジスタ19bにおいて各メモリゲート電極MGと対向したメモリウェルMPWでチャネル層が形成される閾値電圧（Vth）を基準に規定されており、当該閾値電圧よりも低い電圧値に選定されている。
これにより、第1メモリセル17aおよび第2メモリセル17bでは、各メモリゲート電極MGに印加されたキャリア排除電圧によって、チャネル層形成キャリア領域に誘起されているキャリア（この場合、電子）を、当該チャネル層形成キャリア領域からソース領域34へと導き、当該チャネル層形成キャリア領域からキャリアを排除し得るようになされている。
なお、この実施の形態の場合、第1メモリセル17aおよび第2メモリセル17bは、メモリゲート構造体44がＰ型のメモリウェルMPW上に形成され、Ｎ型のＭＯＳトランジスタ構造を形成していることから、チャネル層形成キャリア領域からキャリアを追い出すキャリア排除電圧は、例えば-2.0[V]に選定されている。これにより、第1メモリセル17aおよび第2メモリセル17bは、第1メモリトランジスタ19aおよび第2メモリトランジスタ19bにおける各閾値電圧が仮に-1.5[V]になっていても、メモリゲート電極MGから印加されるキャリア排除電圧によって、チャネル層形成キャリア領域内のキャリアを、当該チャネル層形成キャリア領域と導通接続されたソース領域34へと導き、チャネル層形成キャリア領域からキャリアを追い出し、チャネル層が形成されない状態にさせることができる。
なお、メモリゲート構造体44における閾値電圧は、電荷蓄積層ECに電荷が蓄積しているときと、電荷蓄積層ECに電荷が蓄積されていないときとで異なる。この場合、キャリア排除電圧は、キャリア排除動作を実行する前に、不揮発性ＳＲＡＭメモリセル2における不揮発メモリ部16のメモリデータを予め消去する消去動作が実行されていることから、消去動作後の閾値電圧を基準に、当該閾値電圧よりも低く選定することが望ましい。
かくして、第1メモリセル17aおよび第2メモリセル17bでは、第1メモリトランジスタ19aおよび第2メモリトランジスタ19bの閾値電圧よりも小さなキャリア排除電圧が、第1メモリトランジスタ19aおよび第2メモリトランジスタ19bの各メモリゲート電極MGに印加されることにより、第1メモリトランジスタ19aまたは第2メモリトランジスタ19bがディプリート状態であったとしても、メモリゲート構造体44直下のメモリウェルMPWのチャネル層形成キャリア領域に誘起されているキャリアを、当該チャネル層形成キャリア領域から排除して、チャネル層が形成されず、キャリアが存在しない空乏層が形成された状態とし得る。
（５−１−２）キャリア排除動作後におけるプログラム動作について
不揮発性ＳＲＡＭメモリセル2は、上述したキャリア排除動作によって、第1メモリセル17aおよび第2メモリセル17bにおいて各メモリゲート構造体44直下にあるメモリウェルMPWのチャネル層形成キャリア領域内からキャリアを排除させた後、ＳＲＡＭ15の第1ストレージノードSNTおよび第2ストレージノードSNBにおけるLow（「0」）レベルまたはHigh（「1」）レベルの電圧状態に応じて、不揮発メモリ部16の第1メモリセル17aおよび第2メモリセル17bのいずれか一方の電荷蓄積層ECにだけ電荷を注入し、他方の電荷蓄積層ECへの電荷注入を阻止することで、ＳＲＡＭ15のＳＲＡＭデータを不揮発メモリ部16に書き込み得る。
なお、ここでは、例えばＳＲＡＭ15において一方の第1ストレージノードSNTが電圧の高いHighレベル（電源電圧VDD）の状態にあり、他方の第2ストレージノードSNBが電圧の低いLowレベル（0[V]）の状態にあるとして、以下説明する。
この場合、不揮発性ＳＲＡＭメモリセル2では、図５の「Program(sram to flash)」の欄のように、ワード線WL1に0[V]が印加されることで、ＳＲＡＭ15の第1アクセストランジスタ21aおよび第2アクセストランジスタ21bがオフ動作し、相補型第1ビット線BLT1およびＳＲＡＭ15の電気的な接続と、相補型第2ビット線BLB1およびＳＲＡＭ15の電気的な接続とが遮断され得る。
また、この際、不揮発性ＳＲＡＭメモリセル2では、例えばメモリゲート線MGLに12[V]の電荷蓄積ゲート電圧が印加され、ドレイン側選択ゲート線DGLに電源電圧VDDの電圧が印加され、ソース側選択ゲート線SGLおよびソース線SLにそれぞれ0[V]の電圧が印加され得る。これにより、不揮発メモリ部16の第1ソース側選択トランジスタ20aおよび第2ソース側選択トランジスタ20bは、ソース側選択ゲート線SGLから各ゲートに0[V]が印加され、ソース線SLから一端に0[V]が印加されることから、ゲートと一端との電圧差によりオフ動作し得る。かくして、不揮発メモリ部16では、第1ソース側選択トランジスタ20aによって第1メモリトランジスタ19aとソース線SLとの電気的な接続を遮断し、かつ第2ソース側選択トランジスタ20bによって第2メモリトランジスタ19bとソース線SLとの電気的な接続を遮断し得る。
また、この際、不揮発メモリ部16では、電圧が低いLowレベル（0[V]）の状態（この場合、データが書き込まれていない状態）にある他方の第2ストレージノードSNBに、他方の第2メモリセル17bにおける第2ドレイン側選択トランジスタ18bの一端が電気的に接続されていることから、第2ドレイン側選択トランジスタ18bの一端が第2ストレージノードSNBと同じLowレベルの電圧になる。
これにより、第2ドレイン側選択トランジスタ18bは、ゲートと一端との電圧差によりオン動作し得る。かくして、第2メモリトランジスタ19bでは、メモリゲート電極MGと対向したメモリウェルMPWが第2ドレイン側選択トランジスタ18bを介して第2ストレージノードSNBと同じLowレベルの電圧になるため、12[V]の電荷蓄積ゲート電圧が印加されたメモリゲート電極MGと、当該メモリウェルMPWとの電圧差が大きくなり、その結果、量子トンネル効果が発生して電荷蓄積層ECに電荷が注入され得る。
また、この際、不揮発メモリ部16は、電圧が高いHighレベル（電源電圧VDD）の状態（この場合、データが書き込まれた状態）にある一方の第1ストレージノードSNTに、一方の第1メモリセル17aにおける第1ドレイン側選択トランジスタ18aの一端が接続されていることから、第1ドレイン側選択トランジスタ18aの一端が第1ストレージノードSNTと同じHighレベル（電源電圧VDD）の電圧になる。これにより、第1ドレイン側選択トランジスタ18aは、ドレイン側選択ゲート線DGLからゲートに電源電圧VDDが印加されていることから、第1メモリトランジスタ19a側に接続された他端が、電圧（VDD-Vta（Vtaは、第1ドレイン側選択トランジスタ18aの閾値電圧））までは充電され得るものの、第1ソース側選択トランジスタ20aがオフ動作しているため、仮に充電動作が起きたとしても、その後はオフ動作となる。そのため、この場合、第1ドレイン側選択トランジスタ18aは実質的にオフ動作しているものと考えて良い。
この際、第1メモリセル17aでは、キャリア排除動作によって第1メモリトランジスタ19aにおけるメモリウェルMPWのチャネル層形成キャリア領域内に予めキャリアが存在していない状態となっており、この状態で第1ドレイン側選択トランジスタ18aおよび第1ソース側選択トランジスタ20aがオフ動作することから、図６Ａに示すように、メモリゲート構造体44直下のメモリウェルMPWに、チャネル層が形成されずに、電荷が存在しない空乏層Dが形成され得る。
ここで、第1メモリセル17aにおけるメモリゲート電極MGと、メモリウェルMPW表面との電圧差Vonoは、下記の式から求めることができる。なお、qは素電荷量、NaはメモリウェルMPWのアクセプタ濃度、Conoは、上部ゲート絶縁膜24b、電荷蓄積層EC、および下部ゲート絶縁膜24aの3層での容量（以下、メモリゲート容量とも呼ぶ）を示す。また、ε1はメモリウェルMPWを形成する部材（この実施の形態ではシリコン）の比誘電率、ε0は真空の誘電率、Vfbはフラットバンド電圧を示す。
Figure 0006175171
この実施の形態の場合、メモリゲート電極MGとメモリウェルMPW表面との電圧差Vonoは、Vfbが0[V]、Vgが12[V]、Naが2.0E17[cm-3]、上部ゲート絶縁膜24bの膜厚が2[nm]、電荷蓄積層ECの膜厚が12[nm]、下部ゲート絶縁膜24aの膜厚が2[nm]とした場合、約3.5[V]となる。
これにより、第1メモリセル17aにおけるメモリゲート構造体44では、メモリゲート電極MGに12[V]の電荷蓄積ゲート電圧が印加されても、メモリゲート電極MGとメモリウェルMPW表面との電圧差Vonoが約2[V]となり、メモリゲート電極MGとメモリウェルMPW表面とに量子トンネル効果が発生するのに必要な大きな電圧差が生じず、電荷蓄積層ECへの電荷注入を阻止し得る。
これに加えて、第1メモリセル17aでは、メモリゲート構造体44と、ドレイン側選択ゲート構造体45との間のメモリウェルMPWの領域に、不純物濃度が高い不純物拡散領域が形成されていないことから、メモリゲート構造体44およびドレイン側選択ゲート構造体45間のメモリウェルMPWに空乏層Dを確実に形成し得、当該空乏層Dによって、メモリゲート構造体44直下のメモリウェルMPW表面における電位が選択ゲート絶縁膜30へ到達することを阻止し得る。
これにより、ドレイン側選択ゲート構造体45では、ＳＲＡＭ15からドレイン領域31に印加される低電圧の電圧値に合せて、選択ゲート絶縁膜30の膜厚を薄く形成しても、メモリゲート構造体44直下のメモリウェルMPW表面の電位が空乏層Dで遮断されることから、当該メモリウェルMPW表面の電位による選択ゲート絶縁膜30の絶縁破壊を防止し得る。
また、これに加えて、メモリゲート構造体44とソース側選択ゲート構造体46との間のメモリウェルMPWの領域にも、不純物濃度が高い不純物拡散領域が形成されていないことから、メモリゲート構造体44およびソース側選択ゲート構造体46間のメモリウェルMPWに空乏層Dを確実に形成し得、当該空乏層Dによって、メモリゲート構造体44直下のメモリウェルMPW表面の電位が選択ゲート絶縁膜33へ到達することを阻止し得る。
これにより、ソース側選択ゲート構造体46でも、ソース線SLからソース領域34に印加される低電圧のソース電圧に合せて、選択ゲート絶縁膜33の膜厚を薄くしても、メモリゲート構造体44直下のメモリウェルMPW表面の電位が空乏層Dで遮断されることから、当該メモリウェルMPW表面の電位による選択ゲート絶縁膜33の絶縁破壊を防止し得る。
かくして、不揮発性ＳＲＡＭメモリセル2では、ＳＲＡＭ15の第1ストレージノードSNTおよび第2ストレージノードSNBにおけるLow（「0」）レベルまたはHigh（「1」）レベルの電圧状態に応じて、不揮発メモリ部16の第1メモリセル17aまたは第2メモリセル17bのうちいずれか一方の電荷蓄積層ECにだけ電荷を注入し得、他方の電荷蓄積層ECへの電荷注入が阻止され、ＳＲＡＭ15に保持されたＳＲＡＭデータを不揮発メモリ部16に書き込むことができ、かくして、当該ＳＲＡＭデータをメモリデータとして不揮発的に保持し得る。
（５−２）チャネル層を形成して電荷蓄積層への電荷注入を阻止する場合
次に、上述した「（５−１）チャネル層を形成せずに電荷蓄積層への電荷注入を阻止する場合」とは異なる他の実施の形態によるプログラム動作について以下説明する。この実施の形態の場合、不揮発性ＳＲＡＭメモリセル2では、第1メモリセル17aおよび第2メモリセル17bにおいてプログラム動作を開始する時点で、メモリゲート構造体44直下のメモリウェルMPWにおける電位が、第1メモリトランジスタ19aおよび第2メモリトランジスタ19bの各電荷蓄積層ECにおける電荷の蓄積状態によって変化する虞がある。そのため、ここでは、プログラム動作の前に、例えばソース線SLに0[V]のソース電圧を印加し、ソース側選択ゲート線SGLおよびメモリゲート線MGLにそれぞれ電源電圧VDDを印加し、第1メモリトランジスタ19aおよび第2メモリトランジスタ19bのチャネル電位をソース線SLの電位に揃えるチャネル電位調整動作を実行することが望ましい。
不揮発性ＳＲＡＭメモリセル2では、第1メモリトランジスタ19aおよび第2メモリトランジスタ19bのチャネル電位をソース線SLの電位に揃えた後、第1ソース側選択トランジスタ20aおよび第2ソース側選択トランジスタ20bの各ソース側選択ゲート電極SGを0［V］のゲートオフ電圧に戻してからプログラム動作に移行する。なお、このように第1メモリトランジスタ19aおよび第2メモリトランジスタ19bのチャネル電位をソース線SLの電位に揃えた場合には、これら第1メモリトランジスタ19aおよび第2メモリトランジスタ19bが形成されたメモリウェルMPWのチャネル層形成キャリア領域内にキャリアが存在している状態となる。
次に、例えばＳＲＡＭ15において一方の第1ストレージノードSNTが電圧の高いHighレベル（電源電圧VDD）の状態にあり、他方の第2ストレージノードSNBが電圧の低いLowレベル（0[V]）の状態にあるとして、ＳＲＡＭ15のＳＲＡＭデータを不揮発メモリ部16に書き込むプログラム動作について以下説明する。
この場合、不揮発性ＳＲＡＭメモリセル2では、図５の「Program(sram to flash)」の欄のように、ワード線WL1に0[V]が印加されることで、ＳＲＡＭ15の第1アクセストランジスタ21aおよび第2アクセストランジスタ21bがオフ動作し、相補型第1ビット線BLT1およびＳＲＡＭ15の電気的な接続と、相補型第2ビット線BLB1およびＳＲＡＭ15の電気的な接続とが遮断され得る。
また、この際、不揮発性ＳＲＡＭメモリセル2では、例えばメモリゲート線MGLに12[V]の電荷蓄積ゲート電圧が印加され、ドレイン側選択ゲート線DGLに電源電圧VDDの電圧が印加され、ソース側選択ゲート線SGLおよびソース線SLにそれぞれ0[V]の電圧が印加され得る。これにより、不揮発メモリ部16の第1ソース側選択トランジスタ20aおよび第2ソース側選択トランジスタ20bは、ソース側選択ゲート線SGLから各ゲートに0[V]が印加され、ソース線SLから一端に0[V]が印加されることから、ゲートと一端との電圧差によりオフ動作し得る。かくして、不揮発メモリ部16では、第1ソース側選択トランジスタ20aによって第1メモリトランジスタ19aとソース線SLとの電気的な接続を遮断し、かつ第2ソース側選択トランジスタ20bによって第2メモリトランジスタ19bとソース線SLとの電気的な接続を遮断し得る。
また、この際、不揮発メモリ部16では、電圧が低いLowレベル（0[V]）の状態（この場合、データが書き込まれていない状態）にある他方の第2ストレージノードSNBに、他方の第2メモリセル17bにおける第2ドレイン側選択トランジスタ18bの一端が電気的に接続されていることから、第2ドレイン側選択トランジスタ18bの一端が第2ストレージノードSNBと同じLowレベルの電圧になる。
これにより、第2ドレイン側選択トランジスタ18bは、ゲートと一端との電圧差によりオン動作し得る。かくして、第2メモリトランジスタ19bでは、メモリゲート電極MGと対向したメモリウェルMPWが第2ドレイン側選択トランジスタ18bを介して第2ストレージノードSNBと同じLowレベルの電圧になるため、12[V]の電荷蓄積ゲート電圧が印加されたメモリゲート電極MGと、当該メモリウェルMPWとで電圧差が大きくなり、その結果、量子トンネル効果が発生して電荷蓄積層ECに電荷が注入され得る。
また、この際、不揮発メモリ部16は、電圧が高いHighレベル（電源電圧VDD）の状態（この場合、データが書き込まれた状態）にある一方の第1ストレージノードSNTに、一方の第1メモリセル17aにおける第1ドレイン側選択トランジスタ18aの一端が接続されていることから、第1ドレイン側選択トランジスタ18aの一端が第1ストレージノードSNTと同じHighレベル（電源電圧VDD）の電圧になる。これにより、第1ドレイン側選択トランジスタ18aは、ドレイン側選択ゲート線DGLからゲートに12[V]の電源電圧VDDが印加されていることから、第1メモリトランジスタ19a側に接続された他端が、電圧（VDD-Vta（Vtaは、第1ドレイン側選択トランジスタ18aの閾値電圧））までは充電され得るものの、第1ソース側選択トランジスタ20aがオフ動作しているため、仮に充電動作が起きたとしても、その後はオフ動作となる。そのため、この場合、第1ドレイン側選択トランジスタ18aは実質的にオフ動作しているものと考えて良い。
この際、第1メモリセル17aでは、チャネル電位調整動作によって第1メモリトランジスタ19aにおけるメモリウェルMPWのチャネル層形成キャリア領域内にキャリアが存在している状態となっていることから、この状態で両側の第1ドレイン側選択トランジスタ18aおよび第1ソース側選択トランジスタ20aがオフ動作すると、図６Ｂに示すように、メモリゲート電極MGに印加された電荷蓄積ゲート電圧よってメモリウェルMPW表面に形成されたチャネル層CHが、ドレイン領域31およびソース領域34との電気的な接続が遮断された状態となり、当該チャネル層CHの周辺に空乏層Dが形成され得る。
ここで、上部ゲート絶縁膜24b、電荷蓄積層EC、および下部ゲート絶縁膜24aの3層の構成により得られる容量（以下、ゲート絶縁膜容量と呼ぶ）C2と、メモリウェルMPW内に形成され、かつチャネル層CHを囲う空乏層Dの容量（以下、空乏層容量と呼ぶ）C1とについては、ゲート絶縁膜容量C2と、空乏層容量C1とが直列接続された構成と見なすことができ、例えばゲート絶縁膜容量C2が空乏層容量C1の3倍の容量であると仮定すると、メモリウェルMPW表面に形成されたチャネル層CHのチャネル電位Vchは、下記の式から求めることができる。
Figure 0006175171
従って、この実施の形態の場合、メモリウェルMPWの基板電圧CVが0[V]であり、メモリゲート電極MGのメモリゲート電圧MVが12[V]であることから、チャネル電位Vchは9[V]となる。
これにより、第1メモリトランジスタ19aのメモリゲート構造体44では、メモリゲート電極MGに12[V]の電荷蓄積ゲート電圧が印加されても、メモリウェルMPWで空乏層Dに囲まれたチャネル層CHのチャネル電位Vchが9[V]となることから、メモリゲート電極MGとチャネル層CHとの電圧差が3［V］と小さくなり、その結果、量子トンネル効果が発生することなく、電荷蓄積層ECへの電荷注入を阻止し得る。
これに加えて、第1メモリセル17aでは、メモリゲート構造体44と、ドレイン側選択ゲート構造体45との間のメモリウェルMPWの領域に、不純物濃度が高い不純物拡散領域が形成されていないことから、メモリウェルMPW表面周辺に形成されたチャネル層CHの周辺に空乏層Dを確実に形成し得、当該空乏層Dによってチャネル層CHからドレイン側選択ゲート構造体45の選択ゲート絶縁膜30へのチャネル電位Vchの到達を阻止し得る。
これにより、ドレイン側選択ゲート構造体45では、ＳＲＡＭ15からドレイン領域31に印加される低電圧の電圧に合せて、選択ゲート絶縁膜30の膜厚を薄く形成しても、チャネル層CHのチャネル電位Vchが空乏層Dで遮断されることから、チャネル電位Vchによる選択ゲート絶縁膜30の絶縁破壊を防止し得る。
また、これに加えて、メモリゲート構造体44とソース側選択ゲート構造体46との間のメモリウェルMPWの領域にも、不純物濃度が高い不純物拡散領域が形成されていないことから、メモリウェルMPW表面周辺に形成されたチャネル層CHの周辺に空乏層Dを確実に形成し得、当該空乏層Dによってチャネル層CHからソース側選択ゲート構造体46の選択ゲート絶縁膜33へのチャネル電位Vchの到達を阻止し得る。
これにより、ソース側選択ゲート構造体46でも、ソース線SLからソース領域34に印加される低電圧のソース電圧に合せて、選択ゲート絶縁膜33の膜厚を薄くしても、チャネル層CHのチャネル電位Vchが空乏層Dで遮断されることから、チャネル電位Vchによる選択ゲート絶縁膜33の絶縁破壊を防止し得る。
かくして、不揮発性ＳＲＡＭメモリセル2では、ＳＲＡＭ15の第1ストレージノードSNTおよび第2ストレージノードSNBにおけるLow（「0」）レベルまたはHigh（「1」）レベルの電圧状態に応じて、不揮発メモリ部16の第1メモリセル17aおよび第2メモリセル17bのうちいずれか一方の電荷蓄積層ECにだけ電荷を注入し得、他方の電荷蓄積層ECへの電荷注入が阻止され、ＳＲＡＭ15に保持されたＳＲＡＭデータを不揮発メモリ部16に書き込むことができ、かくして、当該ＳＲＡＭデータをメモリデータとして不揮発的に保持し得る。
（６）不揮発メモリ部におけるメモリデータの消去動作
次に、不揮発メモリ部16に保持したメモリデータを消去するデータ消去動作について以下説明する。不揮発メモリ部16におけるメモリデータの消去動作は、種々考えられるが、例えば量子トンネル効果を利用して、第1メモリトランジスタ19aおよび第2メモリトランジスタ19bの電荷蓄積層EC内から電荷を引き抜くことで行うことができる。
図５の「Erase(reset data in flash)」に示した電圧値は、量子トンネル効果により電荷蓄積層ECから電荷を引き抜くときの各部位の電圧値を示す。この場合、不揮発性ＳＲＡＭメモリセル2では、ワード線WL1に0[V]が印加され、ＳＲＡＭ15における第1アクセストランジスタ21aおよび第2アクセストランジスタ21bをオフ動作させて、第1アクセストランジスタ21aによって相補型第1ビット線BLT1とＳＲＡＭ15との電気的な接続を遮断するとともに、第2アクセストランジスタ21bによって相補型第2ビット線BLB1とＳＲＡＭ15との電気的な接続を遮断する。
また、不揮発性ＳＲＡＭメモリセル2では、ドレイン側選択ゲート線DGLに0[V]が印加され、第1ドレイン側選択トランジスタ18aおよび第2ドレイン側選択トランジスタ18bがオフ動作し、第1ドレイン側選択トランジスタ18aによってＳＲＡＭ15の第1ストレージノードSNTおよび第1メモリセル17aの電気的な接続が遮断され、かつ第2ドレイン側選択トランジスタ18bによってＳＲＡＭ15の第2ストレージノードSNBおよび第2メモリセル17bの電気的な接続が遮断され得る。
また、この際、不揮発性ＳＲＡＭメモリセル2では、ソース線SLおよびソース側選択ゲート線SGLにそれぞれ0[V]が印加され、第1ソース側選択トランジスタ20aおよび第2ソース側選択トランジスタ20bがオフ動作し得る。さらに、この際、不揮発性ＳＲＡＭメモリセル2では、メモリゲート線MGLから、第1メモリトランジスタ19aおよび第2メモリトランジスタ19bの各メモリゲート電極MGに-12［V］のメモリゲート電圧が印加され得る。かくして、不揮発メモリ部16では、第1メモリトランジスタ19aおよび第2メモリトランジスタ19bの各電荷蓄積層ECから0［V］のメモリウェルMPWに向けて電荷蓄積層EC内の電荷が引き抜かれてデータが消去され得る。
（７）不揮発メモリ部のメモリデータをＳＲＡＭに書き込むメモリデータ書き込み動作
次に不揮発メモリ部16に保持されたメモリデータをＳＲＡＭ15に書き込むメモリデータ書き込み動作について以下説明する。ここで、例えば初めにＳＲＡＭ15の第1ストレージノードSNTにLowレベルの電圧が印加され、第2ストレージノードSNBにHighレベルの電圧が印加されていた場合、このＳＲＡＭデータを不揮発メモリ部16へ書き込んだ後、再び当該不揮発メモリ部16からＳＲＡＭ15へメモリデータをそのまま書き込むと、ＳＲＡＭ15の第1ストレージノードSNTには、初めの状態とは異なるHighレベルの電圧が印加されてしまい、第2ストレージノードSNBにも、初めの状態とは異なるLowレベルの電圧が印加されてしまう。従って、この状態のままでは、初期のＳＲＡＭデータと逆のHighレベルおよびLowレベルの電圧でなるデータがＳＲＡＭ15に保持されてしまう。
そこで、不揮発性ＳＲＡＭメモリセル2におけるメモリデータ書き込み動作では、不揮発メモリ部16のメモリデータをＳＲＡＭ15に書き込んだ後、当該メモリデータの書き込みによりＳＲＡＭ15に保持されたＳＲＡＭデータを、相補型第1ビット線BLT1および相補型第2ビット線BLB1を介してビット情報反転回路4（図１）で読み出し、当該ビット情報反転回路4によってＳＲＡＭデータを論理反転させた反転データを、ＳＲＡＭ15に書き込ませる。これにより、ＳＲＡＭ15には、初期状態のときと同じように、第1ストレージノードSNTにLowレベルの電圧を印加し得、第2ストレージノードSNBにHighレベルの電圧を印加し得る。
実際上、このような処理として、先ず始めにワード線WL1に0[V]を印加することにより、ＳＲＡＭ15の第1アクセストランジスタ21aおよび第2アクセストランジスタ21bをオフ動作させ、相補型第1ビット線BLT1とＳＲＡＭ15との電気的な接続を遮断するとともに、相補型第2ビット線BLB1とＳＲＡＭ15との電気的な接続を遮断する。また、不揮発性SRAMメモリセル2では、電源線Vsp1を0[V]にすることで、第1ストレージノードSNTおよび第2ストレージノードSNBの電位を予め0[V]付近の電位に押さえて、その後のラッチ動作がし易い状態にしておく。
この状態で不揮発性SRAMメモリセル2には、例えばドレイン側選択ゲート線DGLとソース側選択ゲート線SGLとメモリゲート線MGLとに電源電圧VDDがそれぞれ印加され、ソース線SLに0[V]が印加され得る。これにより、ＳＲＡＭ15は、第2ストレージノードSNBが、例えば非書き込み側（閾値電圧Vth＜0［V］側）である第2メモリセル17bを介してソース線SLと接続し、第2ストレージノードSNBが0[V]のソース線SLによってLowレベル（0[V]：データ＝0）になる。その後、電源線VSp1を電源電圧VDDとし、ＳＲＡＭ15をラッチすることにより、第1ストレージノードSNTがHighレベルの電圧となり、第2ストレージノードSNBがLowレベルの電圧となり得る。
これにより、ＳＲＡＭ15の第1ストレージノードSNTには、不揮発メモリ部16へＳＲＡＭデータを書き込む前、Lowレベルの電圧（0[V]：データ＝0）が印加されていたが、不揮発メモリ部16に保持されているメモリデータをＳＲＡＭ15に書き込むことで、データが反転してHighレベルの電圧（VDD：データ＝1）が印加され得る。一方、ＳＲＡＭ15の第2ストレージノードSNBには、不揮発メモリ部16へＳＲＡＭデータを書き込む前、Highレベルの電圧（電源電圧VDD：データ＝1）が印加されていたが、不揮発メモリ部16に保持されているメモリデータをＳＲＡＭ15に書き込むことで、データが反転してLowレベルの電圧（0[V]：データ＝0）が印加され得る。
そこで、不揮発性ＳＲＡＭメモリセル2は、第1ドレイン側選択トランジスタ18aおよび第2ドレイン側選択トランジスタ18bによってＳＲＡＭ15と不揮発メモリ部16との電気的な接続を遮断させた状態で、ＳＲＡＭ15の第1アクセストランジスタ21aおよび第2アクセストランジスタ21bをオン動作させ、ＳＲＡＭ15の第1ストレージノードSNTおよび第2ストレージノードSNBの電圧を相補型第1ビット線BLT1および相補型第2ビット線BLB1を介してビット情報反転回路4（図１）に送出する。
これにより、ビット情報反転回路4は、メモリデータの書き込みによりＳＲＡＭ15に保持されたＳＲＡＭデータを論理反転させた反転データ（Highレベルの電圧およびLowレベルの電圧）を生成し、これを相補型第1ビット線BLT1および相補型第2ビット線BLB1を介してＳＲＡＭ15に印加し得る。かくして、ＳＲＡＭ15には、第1ストレージノードSNTにLowレベルの電圧が印加されるとともに、第2ストレージノードSNBにHighレベルの電圧が印加され、不揮発メモリ部16へＳＲＡＭデータを書き込む前と同じ状態となり得る。
なお、上述した実施の形態においては、不揮発メモリ部16のメモリデータをＳＲＡＭ15に書き込んだ後に、ＳＲＡＭ15に保持させたＳＲＡＭデータの電圧状態を論理反転させ、ＳＲＡＭ15の第1ストレージノードSNTおよび第2ストレージノードSNBの電圧状態が、不揮発メモリ部16へＳＲＡＭデータを書き込む前と同じになるようにした場合について述べたが、本発明はこれに限らず、例えば不揮発メモリ部16へＳＲＡＭデータを書き込む前に、ＳＲＡＭ15のＳＲＡＭデータの電圧状態を反転させ、反転させた反転ＳＲＡＭデータを不揮発メモリ部16に書き込むようにしてもよい。
この場合、ビット情報反転回路4は、ＳＲＡＭ15のＳＲＡＭデータを不揮発メモリ部16に書き込むプログラム動作時、相補型第1ビット線BLT1および相補型第2ビット線BLB1を介して第1ストレージノードSNTおよび第2ストレージノードSNBの電圧を検知した後、Highレベルの電圧が印加されている一方の第1ストレージノードSNTまたは前記第2ストレージノードSNBに、論理反転させたLowレベルの電圧を印加させるとともに、Lowレベルの電圧が印加されている他方の第2ストレージノードSNBまたは第1ストレージノードSNTに、論理反転させたHighレベルの電圧を印加させ、予め反転させた反転ＳＲＡＭデータをＳＲＡＭ15に保持させておく。
そして、不揮発性ＳＲＡＭメモリセル2では、ＳＲＡＭ15の反転ＳＲＡＭデータを不揮発メモリ部16に書き込むことにより、反転ＳＲＡＭデータをメモリデータとして不揮発メモリ部16に保持させ、その後、不揮発メモリ部16のメモリデータをＳＲＡＭ15に書き込む。
これにより、例えば、反転ＳＲＡＭデータが書き込まれる前、Lowレベルの電圧（0[V]：データ＝0）が印加されていたＳＲＡＭ15の第1ストレージノードSNTには、不揮発メモリ部16に保持されているメモリデータをＳＲＡＭ15に書き込むことで、反転ＳＲＡＭデータが書き込まれる前と同じLowレベルの電圧（0[V]：データ＝0）が印加される。一方、反転ＳＲＡＭデータが書き込まれる前、Highレベルの電圧（電源電圧VDD：データ＝1）が印加されていたＳＲＡＭ15の第2ストレージノードSNBには、不揮発メモリ部16に保持されているメモリデータをＳＲＡＭ15に書き込むことで、反転ＳＲＡＭデータが書き込まれる前と同じHighレベルの電圧（電源電圧VDD：データ＝1）が印加され得る。
このようにして、不揮発性ＳＲＡＭメモリセル2は、不揮発メモリ部16に保持されているメモリデータを単にＳＲＡＭ15に書き込むことで、反転ＳＲＡＭデータが書き込まれる前にＳＲＡＭ15で保持していたＳＲＡＭデータと同じHighレベルおよびLowレベルの電圧を第1ストレージノードSNTおよび第2ストレージノードSNBにそれぞれ印加できる。
（８）作用および効果
以上の構成において、本発明の不揮発性半導体記憶装置1では、ＳＲＡＭ15と不揮発メモリ部16とが接続された不揮発性ＳＲＡＭメモリセル2を設けるようにした。ＳＲＡＭ15は、一端同士が接続した一方の第1ロードトランジスタ22aおよび第1ドライブトランジスタ23a間に第1ストレージノードSNTを有するとともに、一端同士が接続した他方の第2ロードトランジスタ22bおよび第2ドライブトランジスタ23b間に第2ストレージノードSNBを有し、第1ロードトランジスタ22aおよび第2ロードトランジスタ22bの他端が電源線VSp1に接続され、第1ドライブトランジスタ23aおよび第2ドライブトランジスタ23bの他端が基準電圧線VSn1に接続されている。
また、ＳＲＡＭ15は、他方の第2ロードトランジスタ22bおよび第2ドライブトランジスタ23bのゲートと、一方の第1ストレージノードSNTとに一端が接続されているとともに、他端が相補型第1ビット線BLT1に接続され、ゲートがワード線WL1に接続された第1アクセストランジスタ21aを有している。さらに、ＳＲＡＭ１５は、一方の第1ロードトランジスタ22aおよび第1ドライブトランジスタ23aのゲートと、他方の第2ストレージノードSNBとに一端が接続されているとともに、他端が相補型第2ビット線BLB1に接続され、ゲートがワード線WL1に接続された第2アクセストランジスタ21bを有している。
一方、不揮発メモリ部16は、第1ドレイン側選択トランジスタ18aおよび第1ソース側選択トランジスタ20a間に直列接続された第1メモリトランジスタ19aを有し、当該第1ドレイン側選択トランジスタ18aの一端に第1ストレージノードSNTが接続された第1メモリセル17aと、第2ドレイン側選択トランジスタ18bおよび第2ソース側選択トランジスタ20b間に直列接続された第2メモリトランジスタ19bを有し、当該第2ドレイン側選択トランジスタ18bの一端に第2ストレージノードSNBが接続された第2メモリセル17bとを備えている。
この場合、第1メモリセル17aおよび第2メモリセル17bは、ドレイン領域31およびソース領域34間のメモリウェルMPW上に、下部ゲート絶縁膜24a、電荷蓄積層EC、上部ゲート絶縁膜24bおよびメモリゲート電極MGの順で積層形成されたメモリゲート構造体44を備え、メモリゲート構造体44の一の側壁に側壁スペーサ28aを介してドレイン側選択ゲート構造体45を有し、当該メモリゲート構造体44の他の側壁に側壁スペーサ28bを介してソース側選択ゲート構造体46を有する。
このような構成を有した不揮発性ＳＲＡＭメモリセル2では、ＳＲＡＭ15の第1ストレージノードSNTおよび第2ストレージノードSNBでの電圧の違いにより表されたＳＲＡＭデータを不揮発メモリ部16に書き込むプログラム動作時、第1ストレージノードSNTおよび第2ストレージノードSNBでの電圧の違いにより、第1ドレイン側選択トランジスタ18aまたは第2ドレイン側選択トランジスタ18bのいずれか一方だけをオン動作させる。
実際上、不揮発メモリ部16では、プログラム動作時、第1ストレージノードSNTおよび第2ストレージノードSNBのうち、例えば第1ストレージノードSNTの電圧が低いLowレベルにあるとき、低電圧の第1ストレージノードSNTに一端が接続され、かつゲートに電源電圧VDDが印加された第1ドレイン側選択トランジスタ18aがオン動作する。これにより、不揮発メモリ部16では、高電圧の電荷蓄積ゲート電圧がゲートに印加された第1メモリトランジスタ19aのチャネル層に、第1ストレージノードSNTのLowレベルの低電圧が第1ドレイン側選択トランジスタ18aを介して印加され、当該第1メモリトランジスタ19aにおいてゲートとチャネル層との電圧差によって生じる量子トンネル効果により電荷蓄積層ECに電荷を注入できる。
この際、不揮発メモリ部16では、ゲートに電源電圧VDDが印加された第2ドレイン側選択トランジスタ18bの一端に、第2ストレージノードSNTのHighレベルの高い電圧が印加されることから、当該第2ドレイン側選択トランジスタ18bがオフ動作する。ここで、不揮発メモリ部16は、第1ソース側選択トランジスタ20aおよび第2ソース側選択トランジスタ20bがいずれもオフ動作しており、ソース線SLから第1メモリトランジスタ19aおよび第2メモリトランジスタ19bへの電圧印加が遮断されている。
これにより、第2メモリセル17bでは、第2メモリトランジスタ19bの両側に配置された第2ドレイン側選択トランジスタ18bおよび第2ソース側選択トランジスタ20bがいずれもオフ動作することにより、ゲートに電荷蓄積ゲート電圧が印加された第2メモリトランジスタ19bにおいてメモリゲート電極MGと対向したメモリウェルMPWに空乏層Dが形成される。かくして、第2メモリセル17bでは、メモリゲート電極MGと対向し、かつ少なくとも空乏層Dに囲まれたメモリウェルMPW表面の電位が、当該メモリゲート電極MGに印加された電荷蓄積ゲート電圧により上昇して、メモリゲート電極MGとメモリウェルMPWとの電圧差が小さくなり、その結果、量子トンネル効果が発生することなく電荷蓄積層ECへの電荷注入を阻止できる。このようにして不揮発性ＳＲＡＭメモリセル2では、ＳＲＡＭ15に保持されたＳＲＡＭデータを不揮発メモリ部16に書き込むことができる。
不揮発性ＳＲＡＭメモリセル2では、ＳＲＡＭ15に保持されたＳＲＡＭデータを不揮発メモリ部16に書き込むプログラム動作時、第1メモリトランジスタ19aおよび第2メモリトランジスタ19bの各ゲートに、例えば高電圧となる12[V]の電荷蓄積ゲート電圧が印加されるものの、第1メモリセル17aの第1ドレイン側選択トランジスタ18aおよび第1ソース側選択トランジスタ20aや、第2メモリセル17bの第2ドレイン側選択トランジスタ18bおよび第2ソース側選択トランジスタ20bへ印加する最大電圧値を電源電圧VDDに留めることができ、その分、プログラム動作時に不揮発メモリ部16において必要となる電圧を下げることができる。
特に、不揮発性ＳＲＡＭメモリセル2では、プログラム動作時、ＳＲＡＭ15の第1ストレージノードSNTまたは第2ストレージノードSNBと接続する、不揮発メモリ部16の第1ドレイン側選択トランジスタ18aおよび第2ドレイン側選択トランジスタ18bに印加する電圧値を下げられる分、これら第1ストレージノードSNTおよび第2ストレージノードSNBに印加する電圧も下げることができる。
かくして、不揮発性ＳＲＡＭメモリセル2では、不揮発メモリ部16と接続させるＳＲＡＭ15を構成する第1アクセストランジスタ21a、第2アクセストランジスタ21b、第1ロードトランジスタ22a、第2ロードトランジスタ22b、第1ドライブトランジスタ23a、および第2ドライブトランジスタ23bに印加する最大電圧を電源電圧VDD以下まで下げるので、その分、各ゲート絶縁膜の膜厚を4［nm］以下に形成できる。
従って、不揮発性ＳＲＡＭメモリセル2を備えた不揮発性半導体記憶装置1では、ＳＲＡＭ15を構成する第1アクセストランジスタ21a、第2アクセストランジスタ21b、第1ロードトランジスタ22a、第2ロードトランジスタ22b、第1ドライブトランジスタ23a、および第2ドライブトランジスタ23bの各ゲート絶縁膜の膜厚を4［nm］以下に形成できた分、ＳＲＡＭ15を低い電源電圧によって高速動作させることができる。かくして不揮発性半導体記憶装置1では、ＳＲＡＭ15のＳＲＡＭデータを不揮発メモリ部16に書き込めるとともに、当該ＳＲＡＭ15での高速動作を実現し得る。
さらに、不揮発メモリ部16でのプログラム動作時において、第1ストレージノードSNTおよび第2ストレージノードSNBの電位が0[V]または電源電圧VDDであるため、第1ドレイン側選択トランジスタ18aおよび第2ドレイン側選択トランジスタ18bのオンオフ動作に必要なゲート電圧は、電源電圧VDD以下であれば良く、その結果、当該電源電圧VDDより高い電圧印加が不要となることから、第1ドレイン側選択トランジスタ18aおよび第2ドレイン側選択トランジスタ18bの選択ゲート絶縁膜30も4［nm］以下に形成できる。
さらに、不揮発メモリ部16では、プログラム動作時、第1ソース側選択トランジスタ20aおよび第2ソース側選択トランジスタ20bをオフ動作させるのに必要なゲート電圧が、電源電圧VDD以下であれば良く、その結果、当該電源電圧VDDより高い電圧印加が不要となることから、第1ソース側選択トランジスタ20aおよび第2ソース側選択トランジスタ20bの選択ゲート絶縁膜33も4［nm］以下に形成できる。
このように、不揮発性ＳＲＡＭメモリセル2では、第1ドレイン側選択トランジスタ18aや、第2ドレイン側選択トランジスタ18b、第1ソース側選択トランジスタ20a、第2ソース側選択トランジスタ20bの各選択ゲート絶縁膜30,33を4［nm］以下に形成できる分、これら第1ドレイン側選択トランジスタ18aや、第2ドレイン側選択トランジスタ18b、第1ソース側選択トランジスタ20a、第2ソース側選択トランジスタ20bの性能が向上するとともに、ゲート長を縮小することができる。かくして、不揮発メモリ部16では、不揮発メモリ部16のメモリデータをＳＲＡＭ15へ書き込むプログラム動作の高速化や、不揮発メモリ部16のセルサイズの縮小化を実現し得る。
以上の構成によれば、不揮発性半導体記憶装置1では、ＳＲＡＭ15のＳＲＡＭデータを不揮発メモリ部16に書き込むプログラム動作に必要な電圧を下げることができるので、当該不揮発メモリ部16と接続させるＳＲＡＭ15を構成する第1アクセストランジスタ21a、第2アクセストランジスタ21b、第1ロードトランジスタ22a、第2ロードトランジスタ22b、第1ドライブトランジスタ23a、および第2ドライブトランジスタ23bの各ゲート絶縁膜の膜厚を4［nm］以下に形成でき、その分、ＳＲＡＭ15を低い電源電圧によって高速動作させることができ、かくして、ＳＲＡＭ15のＳＲＡＭデータを不揮発メモリ部16に書き込めるとともに、当該ＳＲＡＭ15での高速動作を実現し得る。
（９）他の実施の形態
なお、上述した実施の形態においては、第1メモリセル17aと第2メモリセル17bとで同じメモリゲート線MGLを用い、また、第1メモリセル17aと第2メモリセル17bとで同じドレイン側選択ゲート線DGLを用い、さらに、第1メモリセル17aと第2メモリセル17bとで同じソース側選択ゲート線SGLを用いた場合について述べたが、本発明はこれに限らず、第1メモリセル17aと第2メモリセル17bとでそれぞれ異なるメモリゲート線を用いても良く、また、第1メモリセル17aと第2メモリセル17bとでそれぞれ異なるドレイン側選択ゲート線を用いても良く、さらに、第1メモリセル17aと第2メモリセル17bとでそれぞれ異なるソース側選択ゲート線を用いても良い。
因みに、不揮発性半導体記憶装置1は、例えば行方向に並ぶ複数の不揮発性ＳＲＡＭメモリセル2毎に同じメモリゲート線MGLを共有させ、行方向に並ぶ複数の不揮発性ＳＲＡＭメモリセル2毎に異なるメモリゲート電圧を印加し得るようにすることで、同じメモリゲート線MGLに接続された行方向に並ぶ複数の不揮発性ＳＲＡＭメモリセル2毎に、ＳＲＡＭ15のＳＲＡＭデータを対応する不揮発メモリ部16に書き込むことができる。
また、上述した実施の形態においては、図３に示したように、不揮発メモリ部16を構成する第1ドレイン側選択トランジスタ18a、第1メモリトランジスタ19a、第1ソース側選択トランジスタ20a、第2ドレイン側選択トランジスタ18b、第2メモリトランジスタ19b、および第2ソース側選択トランジスタ20bを、Ｐ型の導電型でなるメモリウェルMPWに形成し、ＳＲＡＭ15を構成するトランジスタのうち第1アクセストランジスタ21a、第2アクセストランジスタ21b、第1ドライブトランジスタ23a、および第2ドライブトランジスタ23bを同じＰ型のメモリウェルMPWに形成した場合について述べたが、本発明はこれに限らず、不揮発メモリ部16を構成する第1ドレイン側選択トランジスタ18a、第1メモリトランジスタ19a、第1ソース側選択トランジスタ20a、第2ドレイン側選択トランジスタ18b、第2メモリトランジスタ19b、および第2ソース側選択トランジスタ20bをＮ型の導電型でなるメモリウェル（例えば、図３中、ウェルNW）に形成するようにしてもよい。
また、本発明の不揮発性半導体記憶装置1は、上述した図５に示す電圧値に限定されるものではなく、例えば、ＳＲＡＭ15のＳＲＡＭデータを不揮発メモリ部16に書き込むプログラム動作時に、量子トンネル効果によって第1メモリトランジスタ17aや第2メモリトランジスタ17bで電荷蓄積層ECに電荷を注入したり、或いは、空乏層Dの形成によって当該電荷蓄積層ECへの電荷注入を阻止できれば、その他種々の電圧値を用いてもよい。さらに、ＳＲＡＭ15に外部データを書き込む外部データ書き込み動作時や、ＳＲＡＭ15からのＳＲＡＭデータの読み出し動作時、不揮発メモリ部16におけるメモリデータの消去動作時、不揮発メモリ部16のメモリデータをＳＲＡＭ15に書き込むメモリデータ書き込み動作時における各部位の電圧値についても、各動作を実行できれば、その他種々の電圧値を用いてもよい。
1 不揮発性半導体記憶装置
2 不揮発性ＳＲＡＭメモリセル
15 ＳＲＡＭ
16 不揮発メモリ部
17a 第1メモリセル
17b 第2メモリセル
18a 第1ドレイン側選択トランジスタ
18b 第2ドレイン側選択トランジスタ
19a 第1メモリトランジスタ
19b 第2メモリトランジスタ
20a 第1ソース側選択トランジスタ
20b 第2ソース側選択トランジスタ
BLT0,BLT1,BLT2,BLT3 相補型第1ビット線
BLB0,BLB1,BLB2,BLB3 相補型第2ビット線
21a 第1アクセストランジスタ
21b 第2アクセストランジスタ
22a 第1ロードトランジスタ
22b 第2ロードトランジスタ
23a 第1ドライブトランジスタ
23b 第2ドライブトランジスタ
EC 電荷蓄積層
VSp0,VSp1,VSp2,VSp3 電源線
VSn0,VSn1,VSn2,VSn3 基準電圧線

Claims (5)

  1. ＳＲＡＭ（Static Random Access Memory）と不揮発メモリ部とにより構成される不揮発性ＳＲＡＭメモリセルであって、
    前記ＳＲＡＭは、
    第1アクセストランジスタと、第2アクセストランジスタと、第1ロードトランジスタと、第2ロードトランジスタと、第1ドライブトランジスタと、第2ドライブトランジスタとを備え、
    前記第1ロードトランジスタの一端と前記第1ドライブトランジスタの一端とが接続され、直列接続された前記第1ロードトランジスタおよび前記第1ドライブトランジスタ間に第1ストレージノードを有し、前記第2ロードトランジスタの一端と前記第2ドライブトランジスタの一端とが接続され、直列接続された前記第2ロードトランジスタおよび前記第2ドライブトランジスタ間に第2ストレージノードを有し、前記第1ロードトランジスタおよび前記第2ロードトランジスタの他端が電源線に接続され、前記第1ドライブトランジスタおよび前記第2ドライブトランジスタの他端が基準電圧線に接続され、
    前記第1アクセストランジスタは、一端に前記第1ストレージノードと前記第2ロードトランジスタおよび前記第2ドライブトランジスタの各ゲートとが接続され、他端に相補型第1ビット線が接続され、ゲートにワード線が接続されており、前記第2アクセストランジスタは、一端に前記第2ストレージノードと前記第1ロードトランジスタおよび前記第1ドライブトランジスタの各ゲートとが接続され、他端に相補型第2ビット線が接続され、ゲートに前記ワード線が接続されており、
    前記ＳＲＡＭにおいて、前記第1アクセストランジスタ、前記第2アクセストランジスタ、前記第1ロードトランジスタ、前記第2ロードトランジスタ、前記第1ドライブトランジスタ、および前記第2ドライブトランジスタの各ゲート絶縁膜の膜厚は4［nm］以下であり、
    前記不揮発メモリ部は、
    第1メモリセルと第2メモリセルとを備え、
    前記第1メモリセルは、前記第1ストレージノードが接続された第1ドレイン領域と、ソース線が接続された第1ソース領域と、前記第1ドレイン領域および前記第1ソース領域間に配置され、第1下部メモリゲート絶縁膜、第1電荷蓄積層、第1上部メモリゲート絶縁膜および第1メモリゲート電極の順で積層された第1メモリゲート構造体と、前記第1ドレイン領域および前記第1メモリゲート構造体間に第1ドレイン側ゲート絶縁膜および第1ドレイン側選択ゲート電極が積層され、前記第1メモリゲート構造体の一の側壁に一の第1側壁スペーサを介して隣接した第1ドレイン側選択ゲート構造体と、前記第1ソース領域および前記第1メモリゲート構造体間に第1ソース側ゲート絶縁膜および第1ソース側選択ゲート電極が積層され、前記第1メモリゲート構造体の他の側壁に他の第1側壁スペーサを介して隣接した第1ソース側選択ゲート構造体とを備え、
    前記第2メモリセルは、前記第2ストレージノードが接続された第2ドレイン領域と、前記ソース線が接続された第2ソース領域と、前記第2ドレイン領域および前記第2ソース領域間に配置され、第2下部メモリゲート絶縁膜、第2電荷蓄積層、第2上部メモリゲート絶縁膜および第2メモリゲート電極の順で積層された第2メモリゲート構造体と、前記第2ドレイン領域および前記第2メモリゲート構造体間に第2ドレイン側ゲート絶縁膜および第2ドレイン側選択ゲート電極が積層され、前記第2メモリゲート構造体の一の側壁に一の第2側壁スペーサを介して隣接した第2ドレイン側選択ゲート構造体と、前記第2ソース領域および前記第2メモリゲート構造体間に第2ソース側ゲート絶縁膜および第2ソース側選択ゲート電極が積層され、前記第2メモリゲート構造体の他の側壁に他の第2側壁スペーサを介して隣接した第2ソース側選択ゲート構造体とを備え、
    前記一の第1側壁スペーサ、前記他の第1側壁スペーサ、前記一の第2側壁スペーサおよび前記他の第2側壁スペーサの幅は5[nm]以上であり、前記第1ドレイン側ゲート絶縁膜、前記第1ソース側ゲート絶縁膜、前記第2ドレイン側ゲート絶縁膜および前記第2ソース側ゲート絶縁膜の膜厚は4［nm］以下である
    ことを特徴とする不揮発性ＳＲＡＭメモリセル。
  2. 前記一の第1側壁スペーサと、前記他の第1側壁スペーサとには、前記第1電荷蓄積層が非形成であり、前記一の第2側壁スペーサと、前記他の第2側壁スペーサとには、前記第2電荷蓄積層が非形成である
    ことを特徴とする請求項１記載の不揮発性ＳＲＡＭメモリセル。
  3. 前記第1ロードトランジスタおよび前記第2ロードトランジスタは一のＮ型ウェルに設けられており、前記第1アクセストランジスタ、前記第2アクセストランジスタ、前記第1ドライブトランジスタ、前記第2ドライブトランジスタ、および前記不揮発メモリ部は、前記一のＮ型ウェルに隣接する一のＰ型ウェルに設けられている
    ことを特徴とする請求項１または２記載の不揮発性ＳＲＡＭメモリセル。
  4. 前記第1ドレイン側選択ゲート電極および前記第2ドレイン側選択ゲート電極に接続されたドレイン側選択ゲート線と、
    前記第1ソース側選択ゲート電極および前記第2ソース側選択ゲート電極に接続されたソース側選択ゲート線と、
    前記第1メモリゲート電極および前記第2メモリゲート電極に接続されたメモリゲート線とを備える
    ことを特徴とする請求項１〜３のうちいずれか１項記載の不揮発性ＳＲＡＭメモリセル。
  5. 請求項４記載の不揮発性ＳＲＡＭメモリセルが複数行列状に配置された不揮発性半導体記憶装置であって、
    前記ソース線、前記ドレイン側選択ゲート線、前記ソース側選択ゲート線は、前記行列状に配置された複数の前記不揮発性ＳＲＡＭメモリセルで共有される
    ことを特徴とする不揮発性半導体記憶装置。
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JP2005142354A (ja) * 2003-11-06 2005-06-02 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置及びその駆動方法及びその製造方法
US7164608B2 (en) * 2004-07-28 2007-01-16 Aplus Flash Technology, Inc. NVRAM memory cell architecture that integrates conventional SRAM and flash cells
JP2010278314A (ja) * 2009-05-29 2010-12-09 Renesas Electronics Corp 半導体装置およびその製造方法
JP2011129816A (ja) * 2009-12-21 2011-06-30 Renesas Electronics Corp 半導体装置
KR101979299B1 (ko) * 2012-12-26 2019-09-03 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조방법

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