JP5993479B1 - 不揮発性sramメモリセル、および不揮発性半導体記憶装置 - Google Patents
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Abstract
Description
<1.不揮発性半導体記憶装置の全体構成>
<2.不揮発性SRAMメモリセルの構成>
<3.SRAMへ外部データを書き込む外部データ書き込み動作>
<4.SRAMからSRAMデータを読み出す読み出し動作>
<5.SRAMのSRAMデータを不揮発メモリ部に書き込むプログラム動作>
5−1.チャネル層を形成せずに電荷蓄積層への電荷注入を阻止する場合
5−1−1.プログラム動作前に行われるキャリア排除動作について
5−1−2.キャリア排除動作後におけるプログラム動作について
5−2.チャネル層を形成して電荷蓄積層への電荷注入を阻止する場合
<6.不揮発メモリ部におけるメモリデータの消去動作
<7.不揮発メモリ部のメモリデータをSRAMに書き込むメモリデータ書き込み動作>
<8.作用および効果>
<9.他の実施の形態>
図1において、1は本発明の不揮発性半導体記憶装置を示し、複数の不揮発性SRAMメモリセル2が行列状に配置された構成を有している。不揮発性半導体記憶装置1には、アドレス入力と制御信号とが入出力インターフェース回路3に入力され得るとともに、当該入出力インターフェース回路3と外部回路(図示せず)との間でデータ入出力が行われ得る。入出力インターフェース回路3は、これらアドレス入力や、データ入力、制御信号に基づいて所定の動作信号を生成し、ビット情報反転回路4や、行デコーダ6、列デコーダ7、SRAM電源制御回路8、入出力制御回路10、メモリゲート電圧制御回路11、選択ゲート電圧・ソース電圧制御回路12に当該動作信号を適宜送出し得る。これによりビット情報反転回路4、行デコーダ6、列デコーダ7、SRAM電源制御回路8、入出力制御回路10、メモリゲート電圧制御回路11、および選択ゲート電圧・ソース電圧制御回路12は、入出力インターフェース回路3からの動作信号により制御され、所定の動作を実行し得る。
次に、不揮発性半導体記憶装置1に設けられた不揮発性SRAMメモリセル2について説明する。なお、行列状に配置された不揮発性SRAMメモリセル2は全て同一構成でなることから、例えば2行2列目(2列目の相補型第1ビット線BLT1および相補型第2ビット線BLB1と、2行目のワード線WL1との交差箇所)の不揮発性SRAMメモリセル2にだけ着目して以下説明する。図2に示すように、不揮発性SRAMメモリセル2は、SRAM15と、不揮発メモリ部16とにより構成されており、SRAM15の第1ストレージノードSNTおよび第2ストレージノードSNBに不揮発メモリ部16が接続された構成を有する。
先ず始めに、図2に示したSRAM15における外部データ書き込み動作について以下説明する。外部からSRAM15への外部データの書き込みは、ワード線WL1に所定の電源電圧VDD(例えば、1.5[V]以下)が印加され、ワード線WL1に接続された第1アクセストランジスタ21aおよび第2アクセストランジスタ21bを双方ともオン動作させる。また、この際、電源線VSp1にも電源電圧VDDが印加され、基準電圧線VSn1はグランドに接続される。ここで、図2に示すSRAM15では、例えば一方の相補型第1ビット線BLT1に電源電圧VDDが印加されると、他方の相補型第2ビット線BLB1に0[V]が印加され得る。
次にSRAM15に保持されているSRAMデータを読み出す読み出し動作について以下説明する。SRAM15のSRAMデータを読み出す際は、ワード線WL1に電源電圧VDDが印加され、ワード線WL1に接続された第1アクセストランジスタ21aおよび第2アクセストランジスタ21bを双方ともオン動作させる。これにより不揮発性SRAMメモリセル2では、相補型第1ビット線BLT1を介して一方の第1ストレージノードSNTの電圧を読み出すとともに、相補型第2ビット線BLB1を介して他方の第2ストレージノードSNBの電圧を読み出すことで、相補型第1ビット線BLT1および相補型第2ビット線BLB1に接続したセンスアンプ・データ入力回路9b(図1)によって、第1ストレージノードSNTおよび第2ストレージノードSNBに保持されたSRAMデータをLow(「0」)レベル、High(「1」)レベルの電圧として判定し得る。
本発明では、上述したSRAM15に保持されているSRAMデータを、量子トンネル効果の原理を利用して、不揮発メモリ部16に書き込むことができる。なお、この実施の形態の場合、不揮発性半導体記憶装置1は、各不揮発性SRAMメモリセル2にて同じメモリゲート線MGLを共有しており、当該メモリゲート線MGLを介して同じ電荷蓄積ゲート電圧が全ての不揮発性SRAMメモリセル2に一括に印加されることから、全ての不揮発性SRAMメモリセル2でSRAM15のSRAMデータを対応する不揮発メモリ部16に一括して書き込み得るようになされている。
(5−1−1)プログラム動作前に行われるキャリア排除動作について
この場合、不揮発性SRAMメモリセル2は、SRAM15に保持されているSRAMデータを、量子トンネル効果の原理を利用して、不揮発メモリ部16に書き込むプログラム動作を実行するのに先立って、キャリア排除動作を実行し得るようになされている。キャリア排除動作として、本発明の不揮発性SRAMメモリセル2は、第1メモリセル17aおよび第2メモリセル17bにおいて、各メモリゲート電極MGと対向するメモリウェルMPWにチャネル層を形成するキャリアが存在している領域(以下、チャネル層形成キャリア領域と呼ぶ)から、当該キャリアを予め排除しておくようになされている。
不揮発性SRAMメモリセル2は、上述したキャリア排除動作によって、第1メモリセル17aおよび第2メモリセル17bにおいて各メモリゲート構造体44直下にあるメモリウェルMPWのチャネル層形成キャリア領域内からキャリアを排除させた後、SRAM15の第1ストレージノードSNTおよび第2ストレージノードSNBにおけるLow(「0」)レベルまたはHigh(「1」)レベルの電圧状態に応じて、不揮発メモリ部16の第1メモリセル17aおよび第2メモリセル17bのいずれか一方の電荷蓄積層ECにだけ電荷を注入し、他方の電荷蓄積層ECへの電荷注入を阻止することで、SRAM15のSRAMデータを不揮発メモリ部16に書き込み得る。
次に、上述した「(5−1)チャネル層を形成せずに電荷蓄積層への電荷注入を阻止する場合」とは異なる他の実施の形態によるプログラム動作について以下説明する。この実施の形態の場合、不揮発性SRAMメモリセル2では、第1メモリセル17aおよび第2メモリセル17bにおいてプログラム動作を開始する時点で、メモリゲート構造体44直下のメモリウェルMPWにおける電位が、第1メモリトランジスタ19aおよび第2メモリトランジスタ19bの各電荷蓄積層ECにおける電荷の蓄積状態によって変化する虞がある。そのため、ここでは、プログラム動作の前に、例えばソース線SLに0[V]のソース電圧を印加し、ソース側選択ゲート線SGLおよびメモリゲート線MGLにそれぞれ電源電圧VDDを印加し、第1メモリトランジスタ19aおよび第2メモリトランジスタ19bのチャネル電位をソース線SLの電位に揃えるチャネル電位調整動作を実行することが望ましい。
次に、不揮発メモリ部16に保持したメモリデータを消去するデータ消去動作について以下説明する。不揮発メモリ部16におけるメモリデータの消去動作は、種々考えられるが、例えば量子トンネル効果を利用して、第1メモリトランジスタ19aおよび第2メモリトランジスタ19bの電荷蓄積層EC内から電荷を引き抜くことで行うことができる。
次に不揮発メモリ部16に保持されたメモリデータをSRAM15に書き込むメモリデータ書き込み動作について以下説明する。ここで、例えば初めにSRAM15の第1ストレージノードSNTにLowレベルの電圧が印加され、第2ストレージノードSNBにHighレベルの電圧が印加されていた場合、このSRAMデータを不揮発メモリ部16へ書き込んだ後、再び当該不揮発メモリ部16からSRAM15へメモリデータをそのまま書き込むと、SRAM15の第1ストレージノードSNTには、初めの状態とは異なるHighレベルの電圧が印加されてしまい、第2ストレージノードSNBにも、初めの状態とは異なるLowレベルの電圧が印加されてしまう。従って、この状態のままでは、初期のSRAMデータと逆のHighレベルおよびLowレベルの電圧でなるデータがSRAM15に保持されてしまう。
以上の構成において、本発明の不揮発性半導体記憶装置1では、SRAM15と不揮発メモリ部16とが接続された不揮発性SRAMメモリセル2を設けるようにした。SRAM15は、一端同士が接続した一方の第1ロードトランジスタ22aおよび第1ドライブトランジスタ23a間に第1ストレージノードSNTを有するとともに、一端同士が接続した他方の第2ロードトランジスタ22bおよび第2ドライブトランジスタ23b間に第2ストレージノードSNBを有し、第1ロードトランジスタ22aおよび第2ロードトランジスタ22bの他端が電源線VSp1に接続され、第1ドライブトランジスタ23aおよび第2ドライブトランジスタ23bの他端が基準電圧線VSn1に接続されている。
なお、上述した実施の形態においては、第1メモリセル17aと第2メモリセル17bとで同じメモリゲート線MGLを用い、また、第1メモリセル17aと第2メモリセル17bとで同じドレイン側選択ゲート線DGLを用い、さらに、第1メモリセル17aと第2メモリセル17bとで同じソース側選択ゲート線SGLを用いた場合について述べたが、本発明はこれに限らず、第1メモリセル17aと第2メモリセル17bとでそれぞれ異なるメモリゲート線を用いても良く、また、第1メモリセル17aと第2メモリセル17bとでそれぞれ異なるドレイン側選択ゲート線を用いても良く、さらに、第1メモリセル17aと第2メモリセル17bとでそれぞれ異なるソース側選択ゲート線を用いても良い。
2 不揮発性SRAMメモリセル
15 SRAM
16 不揮発メモリ部
17a 第1メモリセル
17b 第2メモリセル
18a 第1ドレイン側選択トランジスタ
18b 第2ドレイン側選択トランジスタ
19a 第1メモリトランジスタ
19b 第2メモリトランジスタ
20a 第1ソース側選択トランジスタ
20b 第2ソース側選択トランジスタ
BLT0,BLT1,BLT2,BLT3 相補型第1ビット線
BLB0,BLB1,BLB2,BLB3 相補型第2ビット線
21a 第1アクセストランジスタ
21b 第2アクセストランジスタ
22a 第1ロードトランジスタ
22b 第2ロードトランジスタ
23a 第1ドライブトランジスタ
23b 第2ドライブトランジスタ
EC 電荷蓄積層
VSp0,VSp1,VSp2,VSp3 電源線
VSn0,VSn1,VSn2,VSn3 基準電圧線
Claims (10)
- SRAM(Static Random Access Memory)と不揮発メモリ部とにより構成される不揮発性SRAMメモリセルであって、
前記SRAMは、
第1アクセストランジスタと、第2アクセストランジスタと、第1ロードトランジスタと、第2ロードトランジスタと、第1ドライブトランジスタと、第2ドライブトランジスタとを備え、
前記第1ロードトランジスタの一端と前記第1ドライブトランジスタの一端とが接続され、直列接続された前記第1ロードトランジスタおよび前記第1ドライブトランジスタ間に第1ストレージノードを有し、前記第2ロードトランジスタの一端と前記第2ドライブトランジスタの一端とが接続され、直列接続された前記第2ロードトランジスタおよび前記第2ドライブトランジスタ間に第2ストレージノードを有し、前記第1ロードトランジスタおよび前記第2ロードトランジスタの他端が電源線に接続され、前記第1ドライブトランジスタおよび前記第2ドライブトランジスタの他端が基準電圧線に接続され、
前記第1アクセストランジスタは、一端に前記第1ストレージノードと前記第2ロードトランジスタおよび前記第2ドライブトランジスタの各ゲートとが接続され、他端に相補型第1ビット線が接続され、ゲートにワード線が接続されており、前記第2アクセストランジスタは、一端に前記第2ストレージノードと前記第1ロードトランジスタおよび前記第1ドライブトランジスタの各ゲートとが接続され、他端に相補型第2ビット線が接続され、ゲートに前記ワード線が接続されており、
前記不揮発メモリ部は、
第1メモリセルと第2メモリセルとを備え、
前記第1メモリセルは、第1ドレイン側選択トランジスタおよび第1ソース側選択トランジスタ間に第1メモリトランジスタが直列接続され、前記第1ドレイン側選択トランジスタの一端に前記第1ストレージノードが接続され、前記第2メモリセルは、第2ドレイン側選択トランジスタおよび第2ソース側選択トランジスタ間に第2メモリトランジスタが直列接続され、前記第2ドレイン側選択トランジスタの一端に前記第2ストレージノードが接続され、前記第1ソース側選択トランジスタおよび前記第2ソース側選択トランジスタの各一端がソース線に接続され、
前記第1メモリトランジスタおよび前記第2メモリトランジスタには、メモリゲート電極に印加される電荷蓄積ゲート電圧を基に生じる量子トンネル効果により電荷を注入可能な電荷蓄積層が設けられており、
前記SRAMにおいて、前記第1アクセストランジスタ、前記第2アクセストランジスタ、前記第1ロードトランジスタ、前記第2ロードトランジスタ、前記第1ドライブトランジスタ、および前記第2ドライブトランジスタの各ゲート絶縁膜の膜厚が4[nm]以下に形成されており、
前記不揮発性メモリ部において、前記第1ドレイン側選択トランジスタと前記第1メモリトランジスタとの間にはドレイン領域およびソース領域のいずれも形成されておらず、前記第1ソース側選択トランジスタと前記第1メモリトランジスタとの間にはドレイン領域およびソース領域のいずれも形成されておらず、前記第2ドレイン側選択トランジスタと前記第2メモリトランジスタとの間にはドレイン領域およびソース領域のいずれも形成されておらず、前記第2ソース側選択トランジスタと前記第2メモリトランジスタとの間にはドレイン領域およびソース領域のいずれも形成されておらず、
前記第1メモリトランジスタまたは前記第2メモリトランジスタのいずれか一方の前記電荷蓄積層に電荷を注入する際には、
前記ソース線に0[V]の電圧を印加し、前記第1ソース側選択トランジスタのゲートおよび前記第2ソース側選択トランジスタのゲートに0[V]の電圧を印加し、前記第1ソース側選択トランジスタおよび前記第2ソース側選択トランジスタをオフ動作させるとともに、前記第1ドレイン側選択トランジスタのゲートおよび前記第2ドレイン側選択トランジスタのゲートに、1.5[V]以下の電圧である電源電圧VDDを印加し、前記第1ストレージノードおよび前記第2ストレージノードの電圧の違いにより、前記第1ドレイン側選択トランジスタまたは前記第2ドレイン側選択トランジスタのいずれか一方をオン動作させ、前記第1ストレージノードまたは前記第2ストレージノードの電圧を、前記第1ドレイン側選択トランジスタまたは前記第2ドレイン側選択トランジスタのいずれか一方を介して前記第1メモリトランジスタまたは前記第2メモリトランジスタに印加し、前記第1メモリトランジスタまたは前記第2メモリトランジスタの一方で量子トンネル効果により電荷蓄積層に電荷を注入させるとともに、前記第2メモリトランジスタまたは前記第1メモリトランジスタの他方で前記電荷蓄積層への電荷注入が阻止される
ことを特徴とする不揮発性SRAMメモリセル。 - 前記第1メモリトランジスタまたは前記第2メモリトランジスタのいずれか一方で前記電荷蓄積層に電荷を注入する際に、前記第2メモリトランジスタまたは前記第1メモリトランジスタの他方で前記電荷蓄積層への電荷注入を阻止するときには、
前記ソース線に0[V]の電圧を印加し、前記第1ソース側選択トランジスタのゲートおよび前記第2ソース側選択トランジスタのゲートに0[V]の電圧を印加し、前記第1ソース側選択トランジスタおよび前記第2ソース側選択トランジスタをオフ動作させるとともに、前記第1ドレイン側選択トランジスタのゲートおよび前記第2ドレイン側選択トランジスタのゲートに、1.5[V]以下の電圧である電源電圧VDDを印加し、前記第1ストレージノードおよび前記第2ストレージノードの電圧の違いにより、前記電荷蓄積層への電荷注入を阻止する側の前記第1ドレイン側選択トランジスタまたは前記第2ドレイン側選択トランジスタをオフ動作させることにより、前記第2メモリトランジスタまたは前記第1メモリトランジスタで、メモリゲート電極と対向したメモリウェルに空乏層を形成しつつ、前記メモリゲート電極に印加された電荷蓄積ゲート電圧に基づいて少なくとも該メモリウェル表面の電位を上昇させ、前記メモリゲート電極と前記メモリウェル表面との電圧差を小さくして前記電荷蓄積層内への電荷注入を阻止する
ことを特徴とする請求項1記載の不揮発性SRAMメモリセル。 - 前記第1メモリセルおよび前記第2メモリセルのうち、前記第1メモリセルに前記空乏層が形成された場合には、
前記第1ドレイン側選択トランジスタおよび前記第1ソース側選択トランジスタの各選択ゲート絶縁膜に、前記第1メモリトランジスタにおける前記メモリウェルの電位が到達することを、該空乏層によって阻止し、
一方、前記第1メモリセルおよび前記第2メモリセルのうち、前記第2メモリセルに前記空乏層が形成された場合には、
前記第2ドレイン側選択トランジスタおよび前記第2ソース側選択トランジスタの各選択ゲート絶縁膜に、前記第2メモリトランジスタにおける前記メモリウェルの電位が到達することを、該空乏層によって阻止する
ことを特徴とする請求項2記載の不揮発性SRAMメモリセル。 - 前記電荷蓄積層への電荷注入が阻止される前記第2メモリトランジスタまたは前記第1メモリトランジスタでは、
前記メモリゲート電極と対向した前記メモリウェル内のチャネル層形成キャリア領域から、チャネル層を形成するキャリアが排除された状態で、前記電荷蓄積ゲート電圧が前記メモリゲート電極に印加され、前記メモリゲート電極と対向した前記メモリウェルに、前記チャネル層を形成させずに空乏層を形成する
ことを特徴とする請求項2または3記載の不揮発性SRAMメモリセル。 - 前記電荷蓄積層への電荷注入が阻止される前記第2メモリトランジスタまたは前記第1メモリトランジスタでは、
前記メモリゲート電極が対向した前記メモリウェルに、前記空乏層に囲まれたチャネル層が形成され、該チャネル層の電位を前記電荷蓄積ゲート電圧に基づいて上昇させ、前記メモリゲート電極と前記チャネル層との電圧差を小さくして前記電荷蓄積層内への電荷注入を阻止する
ことを特徴とする請求項2または3記載の不揮発性SRAMメモリセル。 - 前記不揮発メモリ部は、
前記第1メモリセルの前記第1ドレイン側選択トランジスタおよび第1ソース側選択トランジスタの各選択ゲート絶縁膜の膜厚と、前記第2メモリセルの前記第2ドレイン側選択トランジスタおよび前記第2ソース側選択トランジスタの各選択ゲート絶縁膜の膜厚とが、それぞれ4[nm]以下に形成されている
ことを特徴とする請求項1〜5のうちいずれか1項記載の不揮発性SRAMメモリセル。 - 前記不揮発メモリ部に保持されたメモリデータを前記SRAMに書き込む際、前記不揮発メモリ部における前記第1メモリトランジスタおよび前記第2メモリトランジスタの電荷蓄積層での電荷注入の有無に基づいて、LowレベルおよびHighレベルの電圧が、前記第1ストレージノードおよび前記第2ストレージノードに印加された後に、論理反転された前記Highレベルおよび前記Lowレベルの電圧を前記第1ストレージノードおよび前記第2ストレージノードに印加する
ことを特徴とする請求項1〜6のうちいずれか1項記載の不揮発性SRAMメモリセル。 - 前記第1ストレージノードおよび前記第2ストレージノードのLowレベルまたはHighレベルの電圧で表したSRAMデータを、前記不揮発メモリ部に書き込む際、論理反転させた前記Lowレベルおよび前記Highレベルの電圧を前記不揮発メモリ部に印加し、前記第1メモリトランジスタまたは前記第2メモリトランジスタのいずれかの電荷蓄積層に電荷を注入させる
ことを特徴とする請求項1〜6のうちいずれか1項記載の不揮発性SRAMメモリセル。 - 請求項1〜8のうちいずれか1項記載の不揮発性SRAMメモリセルが行列状に配置されている
ことを特徴とする不揮発性半導体記憶装置。 - 前記不揮発性SRAMメモリセルには、
前記第1ドレイン側選択トランジスタおよび前記第2ドレイン側選択トランジスタの各ゲートに同じドレイン側選択ゲート線が接続され、
前記第1ソース側選択トランジスタおよび前記第2ソース側選択トランジスタの各ゲートに同じソース側選択ゲート線が接続され、
前記第1メモリトランジスタおよび前記第2メモリトランジスタの各ゲートに同じメモリゲート線が接続され、
前記第1ソース側選択トランジスタおよび前記第2ソース側選択トランジスタの各一端に同じソース線が接続されている
ことを特徴とする請求項9記載の不揮発性半導体記憶装置。
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