JP6368848B1 - 不揮発性ｓｒａｍメモリセル及び不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】ＳＲＡＭ部に付加される容量成分を小さくすることができる不揮発性ＳＲＡＭメモリセル及び不揮発性半導体記憶装置を提供する。
【解決手段】メモリセル領域４０は、その中央にＮウェルＮＷが配置され、ＮウェルＮＷを挟むようにメモリセル領域４０の両側にＰウェルＰＷａ、ＰＷｂが配置されている。ＮウェルＮＷに第１、第２ロードトランジスタ２１ａ、２１ｂが形成される。ＰウェルＰＷａに第１アクセストランジスタ１７、第１ドライブトランジスタ２２ａ及び第１不揮発性記憶素子２８ａが形成され、ＰウェルＰＷｂに第２アクセストランジスタ１８、第２ドライブトランジスタ２２ｂ及び第２不揮発性記憶素子２８ｂが形成され、ＳＲＡＭ部の両側の一方に第１不揮発性記憶素子２８ａが配置され、他方に第２不揮発性記憶素子２８ｂが配置されている。
【選択図】図３

Description

本発明は、不揮発性ＳＲＡＭメモリセル及び不揮発性半導体記憶装置に関する。

近年、高速動作が可能なＳＲＡＭ（Static Random Access Memory）に不揮発性記憶素子を組み合わせた不揮発性半導体記憶装置（以下、不揮発性ＳＲＡＭという）が知られている（例えば、特許文献１を参照）。このような不揮発性ＳＲＡＭでは、電源供給中は、ＳＲＡＭ部に対してデータの書き込み、読み出しを行うとともに、ＳＲＡＭ部にデータを保持し、電源遮断の前にＳＲＡＭ部に保持したデータを不揮発性記憶素子に書き込み、電源の復帰の際に不揮発性記憶素子に保持したデータをＳＲＡＭ部に書き込んで復元する。

例えば、特許文献１に記載された不揮発性ＳＲＡＭでは、ＳＲＡＭ部の一対のストレージノードに不揮発性記憶素子がそれぞれ接続されている。各不揮発性記憶素子は、ストレージノードの電位に応じて状態を変化させてＳＲＡＭ部のデータを保持するとともに、その状態に応じたデータをＳＲＡＭ部に復元するようにしている。

特許第５９９３４７９号公報

ところで、不揮発性ＳＲＡＭでは、上記のようにＳＲＡＭ部と不揮発性記憶素子とを接続する必要がある。このため、ＳＲＡＭ部と不揮発性記憶素子とを接続する配線容量等の寄生容量によってＳＲＡＭ部のストレージノードの信号レベルの変化が遅くなり、結果としてＳＲＡＭとしての書き込みサイクル時間が増大するといった問題があった。

本発明は、上記事情を鑑みてなされたものであり、ＳＲＡＭ部に付加される容量成分を小さくすることができる不揮発性ＳＲＡＭメモリセル及び不揮発性半導体記憶装置を提供することを目的とする。

本発明の不揮発性ＳＲＡＭメモリセルは、クロスカップルされた第１インバータと第２インバータと、第１アクセストランジスタと、第２アクセストランジスタを有するＳＲＡＭ部と、第１インバータが出力するデータを不揮発的に保持する第１不揮発性記憶素子と、第２インバータが出力するデータを不揮発的に保持する第２不揮発性記憶素子と、を備える不揮発性ＳＲＡＭメモリセルであって、平面レイアウトにおけるメモリセル領域内で、ＳＲＡＭ部の両側の一方に第１不揮発性記憶素子が配置され、他方に第２不揮発性記憶素子が配置されているものである。

本発明の不揮発性半導体記憶装置は、上記不揮発性ＳＲＡＭメモリセルを複数備えるものである。

本発明の不揮発性半導体記憶装置は、第１の離隔領域が、第１の隣接領域から第１の方向に突出し、第２の離隔領域が、第２の隣接領域から第１の離隔領域と反対方向に突出している不揮発性ＳＲＡＭメモリセルが第１の方向に複数配置され、第１の方向に隣接した一対のメモリセル領域は、一方のメモリセル領域の第１の離隔領域と他方のメモリセル領域の第２の離隔領域とが第２の方向に重なった状態に配置されるものである。

本発明によれば、ＳＲＡＭ部の両側の一方に第１不揮発性記憶素子を配置し、他方に第２不揮発性記憶素子を配置した構成としたので、不揮発性記憶素子をＳＲＡＭ部に接続するための配線を短くすることができＳＲＡＭ部に付加される容量成分を小さくすることができる。

本発明を実施した不揮発性半導体記憶装置の不揮発性ＳＲＡＭメモリセルの構成を示す回路図である。 第１不揮発性記憶素子の構成を示す断面図である。 メモリセルの活性領域、ゲート配線及びコンタクトの配置を示す概略図である。 活性領域、ゲート配線、コンタクトとともに第１メタル層のメタル配線の配置を示す概略図である。 第１メタル層と第２メタル層のメタル配線とスルーホールの配置を示す概略図である。 ＳＲＡＭ部へのデータの入出力を行う通常動作時の各信号の変化を示すタイミングチャートである。 第２実施形態の不揮発性半導体記憶装置における不揮発性ＳＲＡＭメモリセルの配列を示す説明図である。 メモリセルの活性領域、ゲート配線及びコンタクトの配置を示す概略図である。 図８のメモリセルの活性領域、ゲート配線、コンタクトとともに第１メタル層のメタル配線の配置を示す概略図である。 図８とは異なるメモリセルの活性領域、ゲート配線及びコンタクトの配置を示す概略図である。 図１０のメモリセルの活性領域、ゲート配線、コンタクトとともに第１メタル層のメタル配線の配置を示す概略図である。 ２行２列で２種類のレイアウトのメモリセルを配置した状態でのメモリセルの活性領域、コンタクト及び第１メタル層のメタル配線の配置を示す概略図である。 ＳＲＡＭ部と第１不揮発性記憶素子とを第１及び第２メタル層の各メタル配線で接続した例を示す概略図である。 図１３とは異なるレイアウトにおけるＳＲＡＭ部と第１不揮発性記憶素子とを第１及び第２メタル層の各のメタル配線で接続した例を示す概略図である。

［第１実施形態］
図１において、不揮発性半導体記憶装置１０は、不揮発性ＳＲＡＭメモリセル（以下、単にメモリセルという）１１を備えている。不揮発性半導体記憶装置１０は、複数のメモリセル１１が行列状に配置されたメモリアレイを有するが、図１では１つのメモリセル１１のみを描いてある。メモリセル１１は、ＳＲＡＭ部１４と不揮発性メモリ部１５とで構成されている。

ＳＲＡＭ部１４は、第１、第２インバータＩＮＶ１、ＩＮＶ２と、第１、第２アクセストランジスタ１７、１８とを有している。第１インバータＩＮＶ１と第２インバータＩＮＶ２とは、互いに入力端と出力端とが接続されてクロスカップルされており、入力されるデータを保持するフリップフロップ回路を構成している。

第１インバータＩＮＶ１は、直列に接続された第１ロードトランジスタ２１ａと第１ドライブトランジスタ２２ａとから構成され、第２インバータＩＮＶ２は、直列に接続された第２ロードトランジスタ２１ｂと第２ドライブトランジスタ２２ｂとから構成されている。第１、第２ロードトランジスタ２１ａ、２１ｂは、Ｐ型ＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）であり、第１、第２アクセストランジスタ１７、１８、第１、第２ドライブトランジスタ２２ａ、２２ｂは、Ｎ型ＭＯＳＦＥＴである。

第１ロードトランジスタ２１ａと第１ドライブトランジスタ２２ａのドレイン同士の接続点が第１ストレージノードＮＴであり、第２ロードトランジスタ２１ｂと第２ドライブトランジスタ２２ｂのドレイン同士の接続点が第２ストレージノードＮＢである。第１ストレージノードＮＴが第２ロードトランジスタ２１ｂと第２ドライブトランジスタ２２ｂの各ゲートに接続されて、第１インバータＩＮＶ１は、その出力端が第２インバータＩＮＶ２の入力端に接続される。また、第２ストレージノードＮＢが第１ロードトランジスタ２１ａと第１ドライブトランジスタ２２ａの各ゲートに接続されて、第２インバータＩＮＶ２は、その出力端が第１インバータＩＮＶ１の入力端に接続される。

第１、第２ロードトランジスタ２１ａ、２１ｂのソースは、電源線ＶＤＬに接続される。また、第１、第２ドライブトランジスタ２２ａ、２２ｂのソースは、基準電圧線ＶＳＬに接続されてグランドされる。

第１アクセストランジスタ１７は、一方の端子、例えばソースが第１ストレージノードＮＴに接続され、ドレインが第１ビット線ＢＬＴに接続されている。同様に、第２アクセストランジスタ１８は、ソースが第２ストレージノードＮＢに接続され、ドレインが第２ビット線ＢＬＢに接続されている。第１、第２アクセストランジスタ１７、１８は、それらのゲートがそれぞれワード線ＷＬに接続されている。

なお、以下では、第１ストレージノードＮＴがＨ（High）レベルかつ第２ストレージノードＮＢがＬ（Low）レベルである場合にＳＲＡＭ部１４がデータ「１」を保持し、第１ストレージノードＮＴがＬレベルかつ第２ストレージノードＮＢがＨレベルである場合にＳＲＡＭ部１４がデータ「０」を保持しているものとする。

不揮発性メモリ部１５は、不揮発性のメモリセルとしての第１不揮発性記憶素子２８ａ及び第２不揮発性記憶素子２８ｂとが、それぞれ第１ストレージノードＮＴと第２ストレージノードＮＢとに対応して設けられている。第１不揮発性記憶素子２８ａは、詳細な構造は後述するが、ドレイン２５ａとソース２６ａとの間に、ドレイン側選択トランジスタＤＳＴａとメモリトランジスタＭＴａとソース側選択トランジスタＳＳＴａとを直列に接続した構造を有するものである。ドレイン側選択トランジスタＤＳＴａは、ドレイン側選択ゲート電極ＤＧａを、メモリトランジスタＭＴａはメモリゲート電極ＭＧａ及び電荷蓄積層２７ａを、ソース側選択トランジスタＳＳＴａはソース側選択ゲート電極ＳＧａをそれぞれ有する。この第１不揮発性記憶素子２８ａは、電荷蓄積層２７ａの電荷の蓄積の有無によってデータを不揮発的に記憶する。

第１不揮発性記憶素子２８ａは、メモリゲート電極ＭＧａがメモリゲート線ＭＧＬａに、ドレイン側選択ゲート電極ＤＧａがドレイン側選択ゲート線ＤＧＬａに、ソース側選択ゲート電極ＳＧａがソース側選択ゲート線ＳＧＬａにそれぞれ接続されている。また、ドレイン２５ａは、第１ストレージノードＮＴに接続され、ソース２６ａは、ソース線ＳＬａに接続されている。

第２不揮発性記憶素子２８ｂは、第１不揮発性記憶素子２８ａと同様な構造であり、ドレイン２５ｂとソース２６ｂとの間に、ドレイン側選択トランジスタＤＳＴｂとメモリトランジスタＭＴｂとソース側選択トランジスタＳＳＴｂとを直列に接続した構造を有する。ドレイン側選択トランジスタＤＳＴｂは、ドレイン側選択ゲート電極ＤＧｂを、メモリトランジスタＭＴｂはメモリゲート電極ＭＧｂ及び電荷蓄積層２７ｂを、ソース側選択トランジスタＳＳＴｂはソース側選択ゲート電極ＳＧｂをそれぞれ有する。第２不揮発性記憶素子２８ｂは、電荷蓄積層２７ｂの電荷の蓄積の有無によってデータを不揮発的に記憶する。この第２不揮発性記憶素子２８ｂは、メモリゲート電極ＭＧｂがメモリゲート線ＭＧＬｂに、ドレイン側選択ゲート電極ＤＧｂがドレイン側選択ゲート線ＤＧＬｂに、ソース側選択ゲート電極ＳＧｂがソース側選択ゲート線ＳＧＬｂにそれぞれ接続されている。また、ドレイン２５ｂは、第２ストレージノードＮＢに接続され、ソース２６ｂは、ソース線ＳＬｂに接続されている。

この例では、第１不揮発性記憶素子２８ａのドレイン側選択トランジスタＤＳＴａ、メモリトランジスタＭＴａ、ソース側選択トランジスタＳＳＴａが第１ドレイン側選択トランジスタ、第１メモリトランジスタ、第１ソース側選択トランジスタである。また、第２不揮発性記憶素子２８ｂのドレイン側選択トランジスタＤＳＴｂ、メモリトランジスタＭＴｂ、ソース側選択トランジスタＳＳＴｂが第２ドレイン側選択トランジスタ、第２メモリトランジスタ、第２ソース側選択トランジスタである。

ワード線ＷＬ、第１、第２ビット線ＢＬＴ、ＢＬＢ、メモリゲート線ＭＧＬａ、ＭＧＬｂ、ドレイン側選択ゲート線ＤＧＬａ、ＤＧＬｂ、ソース側選択ゲート線ＳＧＬａ、ＳＧＬｂ、ソース線ＳＬａ、ＳＬｂ、電源線ＶＤＬ、基準電圧線ＶＳＬ（以下、これらを総称するときには接続線という）は、制御回路（図示省略）に接続されており、制御回路は、各接続線に対する電圧供給や信号レベルの制御、第１、第２ビット線ＢＬＴ、ＢＬＢからの信号レベルの読み取り等を行う。

ワード線ＷＬは、複数のメモリセル１１が行列状に配列されたメモリアレイの行ごとに設けられており、１本のワード線ＷＬには、対応する１行の各メモリセル１１が接続されている。また、第１及び第２ビット線ＢＬＴ、ＢＬＢは、メモリアレイの列ごとに設けられており、一対の第１及び第２ビット線ＢＬＴ、ＢＬＢには、対応する１列の各メモリセル１１が接続されている。

メモリゲート線ＭＧＬａとメモリゲート線ＭＧＬｂは、メモリゲート電極ＭＧａ、ＭＧｂにメモリゲート電圧を印加するものである。これらメモリゲート線ＭＧＬａとメモリゲート線ＭＧＬｂとは、メモリアレイの各メモリセル１１にそれぞれ接続されている。また、メモリゲート線ＭＧＬａとメモリゲート線ＭＧＬｂとは、電気的に接続されている。したがって、メモリゲート線ＭＧＬａとメモリゲート線ＭＧＬｂを介して、メモリゲート電圧を、メモリアレイの全てのメモリセル１１のメモリゲート電極ＭＧａ、ＭＧｂに同時に印加することができる。

ドレイン側選択ゲート線ＤＧＬａ、ＤＧＬｂは、ドレイン側選択ゲート電極ＤＧａ、ＤＧｂにドレイン側選択ゲート電圧を印加するものであり、互いに電気的に接続されるとともに、メモリアレイの各メモリセル１１にそれぞれ接続されている。同様に、ソース側選択ゲート線ＳＧＬａ、ＳＧＬｂは、ソース側選択ゲート電極ＳＧａ、ＳＧｂにソース側選択ゲート電圧を印加するものであり、互いに電気的に接続されるとともに、メモリアレイの各メモリセル１１にそれぞれ接続されている。ソース線ＳＬａ、ＳＬｂは、ソース２６ａ、２６ｂにソース電圧を印加するものである。ソース線ＳＬａ、ＳＬｂは、互いに電気的に接続されるとともに、メモリアレイの各メモリセル１１にそれぞれ接続されている。

次に、不揮発性記憶素子の断面構成について説明する。なお、第１不揮発性記憶素子２８ａと第２不揮発性記憶素子２８ｂとは同じ構造であるから、以下では第１不揮発性記憶素子２８ａを例に説明する。

図２に示すように、第１不揮発性記憶素子２８ａは、半導体基板３０に設けられたＮ型ディープウェル層ＤＮＷ上に形成されたＰウェルＰＷａ上に形成されている。Ｎ型ＭＯＳＦＥＴであるメモリトランジスタＭＴａと、Ｎ型ＭＯＳＦＥＴであるドレイン側選択トランジスタＤＳＴａ、Ｎ型ＭＯＳＦＥＴであるソース側選択トランジスタＳＳＴａとが、ＰウェルＰＷａ上に設けられている。

第１不揮発性記憶素子２８ａのドレイン２５ａとソース２６ａとは、ＰウェルＰＷａの表面に、いずれもｎ型半導体領域として所定の間隔をあけて形成されている。ＰウェルＰＷａ上には、ドレイン２５ａとソース２６ａとの間にメモリゲート構造体３３が配置され、このメモリゲート構造体３３とドレイン２５ａとの間にドレイン側選択ゲート構造体３４が、メモリゲート構造体３３とソース２６ａとの間にソース側選択ゲート構造体３５がそれぞれ配置されている。メモリゲート構造体３３とドレイン側選択ゲート構造体３４との間、及びメモリゲート構造体３３とソース側選択ゲート構造体３５との間には、絶縁材で形成された側壁スペーサ３６がそれぞれ配置されている。

メモリゲート構造体３３は、ＰウェルＰＷａ側から順番に、下部メモリゲート絶縁膜３３ａ、上述の電荷蓄積層２７ａ、上部メモリゲート絶縁膜３３ｂ、及び上述のメモリゲート電極ＭＧａが積層されている。電荷蓄積層２７ａは、例えば窒化シリコン（Ｓｉ_３Ｎ_４）や、酸窒化シリコン（ＳｉＯＮ）、アルミナ（Ａｌ_２Ｏ_３）等で形成されている。

ドレイン側選択ゲート構造体３４は、ＰウェルＰＷａ側から順番にドレイン側選択ゲート絶縁膜３４ａとドレイン側選択ゲート電極ＤＧａとが積層されている。ソース側選択ゲート構造体３５は、ＰウェルＰＷａ側から順番に、ソース側選択ゲート絶縁膜３５ａとソース側選択ゲート電極ＳＧａとが積層されている。

なお、ドレイン２５ａは、第１不揮発性記憶素子２８ａのドレインであると同時にドレイン側選択トランジスタＤＳＴａのドレインであり、ソース２６ａは第１不揮発性記憶素子２８ａのソースであると同時にソース側選択トランジスタＳＳＴａのソースでもある。また、ドレイン側選択トランジスタＤＳＴａとメモリトランジスタＭＴａとの間、ソース側選択トランジスタＳＳＴａとメモリトランジスタＭＴａとの間のＰウェルＰＷａの各部分には、各トランジスタＤＳＴａ、ＭＴａ、ＳＳＴａのソースないしドレインとなる領域は形成されていない。

第１不揮発性記憶素子２８ａのメモリゲート電極ＭＧａは、詳細は後述するが、図面の紙面垂直方向に延在し、メモリゲート線ＭＧＬａを構成する。ドレイン側選択ゲート電極ＤＧａ、ソース側選択ゲート電極ＳＧａも、詳細は後述するが、図面の紙面垂直方向に延在し、ドレイン側選択ゲート線ＤＧＬａ、ソース側選択ゲート線ＳＧＬａを構成する。ソース２６ａには、ソース線ＳＬａが接続される。また、ドレイン２５ａには、第１ストレージノードＮＴが接続される。

この不揮発性半導体記憶装置１０では、通常動作、プログラム動作、イレース動作、リカバリ動作が行われる。通常動作は、メモリセル１１に入力されるデータのＳＲＡＭ部１４への書き込みと、ＳＲＡＭ部１４からのデータの読み出しを行う動作である。プログラム動作は、ＳＲＡＭ部１４に保持しているデータを不揮発性メモリ部１５に不揮発的に記憶させる動作である。イレース動作は、不揮発性メモリ部１５を初期化する動作であり、通常はプログラム動作に先立って行われる。リカバリ動作は、不揮発性メモリ部１５からＳＲＡＭ部１４にデータを復元する動作である。

通常動作における、ＳＲＡＭ部１４に対するデータの書き込み及び読み出しは、これまでのＳＲＡＭと同じである。ＳＲＡＭ部１４にデータを書き込む場合には、ワード線ＷＬに所定の電源電圧ＶＤＤ（例えば、１．５Ｖ以下）が印加され、第１、第２アクセストランジスタ１７、１８をオン状態とする。この際、電源線ＶＤＬにも電源電圧ＶＤＤが印加され、基準電圧線ＶＳＬはグランドに接続される。

例えば、ＳＲＡＭ部１４にデータ「１」を書き込む場合には、第１ビット線ＢＬＴに電源電圧ＶＤＤを印加し、第１ビット線ＢＬＴに対し相補的な第２ビット線ＢＬＢに０Ｖを印加する。これにより、第１ストレージノードＮＴがＨレベル（電源電圧ＶＤＤ）となり、第２ストレージノードＮＢがＬレベル（０Ｖ）となる。そして、第２ロードトランジスタ２１ｂがオフ状態となり、第２ドライブトランジスタ２２ｂがオン状態となり、第１ロードトランジスタ２１ａがオン状態となり、第１ドライブトランジスタ２２ａがオフ状態となり、第１ストレージノードＮＴのＨレベル、第２ストレージノードＮＢのＬレベルが保持される。ＳＲＡＭ部１４にデータ「０」を書き込む場合には、第１ビット線ＢＬＴに０Ｖを印加し、第２ビット線ＢＬＢに電源電圧ＶＤＤを印加する。これにより、データ「１」の場合とは逆に、第１ストレージノードＮＴがＬレベルとなり、第２ストレージノードＮＢがＨレベルとなり、第１ストレージノードＮＴのＬレベル、第２ストレージノードＮＢのＨレベルが保持される。

ＳＲＡＭ部１４のデータを読み出す場合には、ワード線ＷＬに電源電圧ＶＤＤを印加し、第１、第２アクセストランジスタ１７、１８をオン状態とし、第１ストレージノードＮＴ、第２ストレージノードＮＢの信号レベルを第１、第２ビット線ＢＬＴ、ＢＬＢを介して読み取る。

プログラム動作では、ＳＲＡＭ部１４に保持されたデータを、量子トンネル効果を利用して不揮発性メモリ部１５に書き込む。前述のように、メモリゲート線ＭＧＬａ、ＭＧＬｂを介して、メモリアレイの全てのメモリセル１１のメモリゲート電極ＭＧａ、ＭＧｂに、メモリゲート電圧が一括に印加されるので、メモリアレイの全てのメモリセルにおいて、ＳＲＡＭ部１４に保持されたデータを不揮発性メモリ部１５に一括して書き込むことができる。

プログラム動作の際には、ワード線ＷＬに０Ｖが印加され、第１、第２アクセストランジスタ１７、１８をオフ状態とする。メモリゲート線ＭＧＬａ、ＭＧＬｂには書込電圧（例えば、１２Ｖ）が印加され、ドレイン側選択ゲート線ＤＧＬａ、ＤＧＬｂには電源電圧ＶＤＤが印加され、ソース側選択ゲート線ＳＧＬａ、ＳＧＬｂ及びソース線ＳＬａ、ＳＬｂには０Ｖが印加される。ＰウェルＰＷａとＰウェルＰＷｂ（図３参照）は、基準電圧線ＶＳＬと等電位にされており、その電位は０Ｖである。ソース側選択トランジスタＳＳＴａ、ＳＳＴｂは、ソース側選択ゲート線ＳＧＬａ、ＳＧＬｂ及びソース線ＳＬａ、ＳＬｂに０Ｖが印加されるので、オフ状態となる。

ここで、例えばＳＲＡＭ部１４がデータ「０」を記憶している場合は、第１ストレージノードＮＴがＬレベルであるので、第１不揮発性記憶素子２８ａのドレイン２５ａがＬレベル（０Ｖ）となる。ドレイン側選択ゲート電極ＤＧａにはドレイン側選択ゲート線ＤＧＬａから電源電圧ＶＤＤが印加されるため、ドレイン側選択トランジスタＤＳＴａはオン状態となる。これにより、メモリゲート構造体３３下方のＰウェルＰＷａが０Ｖとなる。この結果、メモリゲート電極ＭＧａとＰウェルＰＷａとの間に、大きな電圧差（この例では１２Ｖ）が生じ、量子トンネル効果により、電荷蓄積層２７ａに電荷が注入される。

一方、第２ストレージノードＮＢがＨレベルであるので、第２不揮発性記憶素子２８ｂのドレイン２５ｂがＨレベル（電源電圧ＶＤＤ）となる。ドレイン側選択ゲート電極ＤＧｂにはドレイン側選択ゲート線ＤＧＬｂから電源電圧ＶＤＤが印加されるため、ドレイン側選択ゲート電極ＤＧｂとドレイン２５ｂの電圧差が０Ｖとなり、ドレイン側選択トランジスタＤＳＴｂはオフ状態となる。このように第２不揮発性記憶素子２８ｂでは、ソース側選択トランジスタＳＳＴｂ、ドレイン側選択トランジスタＤＳＴｂがともにオフ状態となるため、メモリゲート電極ＭＧｂに対するメモリゲート電圧の印加にともなってメモリゲート構造体３３下方のＰウェルＰＷｂの内部に形成される空乏層と、メモリゲート構造体３３との容量結合により、メモリゲート構造体３３下方の表面の電位が上昇する。これにより、メモリゲート電極ＭＧｂとＰウェルＰＷｂとの間の電圧差が小さくなる。この結果、量子トンネル効果による電荷蓄積層２７ｂへの電荷の注入は起こらない。

ＳＲＡＭ部１４がデータ「１」を記憶している場合は、第１ストレージノードＮＴがＨレベルであるので、第１不揮発性記憶素子２８ａのドレイン２５ａがＨレベル（電源電圧ＶＤＤ）となり、第２ストレージノードＮＢがＬレベルであるので、第２不揮発性記憶素子２８ｂのドレイン２５ｂがＬレベル（０Ｖ）となる。第１不揮発性記憶素子２８ａのドレイン側選択トランジスタＤＳＴａはオフ状態となり、量子トンネル効果による電荷蓄積層２７ａへの電荷の注入は起こらない。第２不揮発性記憶素子２８ｂのドレイン側選択トランジスタＤＳＴｂはオン状態となり、量子トンネル効果により、電荷蓄積層２７ｂに電荷が注入される。

以上のように、プログラム動作では、ＳＲＡＭ部１４のストレージノードの電圧状態に応じて、不揮発性メモリ部１５の第１不揮発性記憶素子２８ａ、第２不揮発性記憶素子２８ｂのいずれか一方の電荷蓄積層に電荷を注入し、ＳＲＡＭデータを不揮発的に保持する。

イレース動作では、不揮発性メモリ部１５に保持されたデータを消去する。例えば、量子トンネル効果を利用して、電荷蓄積層２７ａ、２７ｂから電荷を引き抜くことにより行われる。イレース動作の際には、ワード線ＷＬに０Ｖが印加され、第１、第２アクセストランジスタ１７、１８をオフ状態とする。ドレイン側選択ゲート線ＤＧＬａ、ＤＧＬｂ、ソース側選択ゲート線ＳＧＬａ、ＳＧＬｂに０Ｖが印加され、ドレイン側選択トランジスタＤＳＴａ、ＤＳＴｂ、ソース側選択トランジスタＳＳＴａ、ＳＳＴｂをオフ状態とする。メモリゲート線ＭＧＬａ、ＭＧＬｂに消去電圧（例えば、−１２Ｖ）が印加される。メモリゲート電極ＭＧａ、ＭＧｂと、０ＶのＰウェルＰＷａ、ＰＷｂとの電位差により、電荷蓄積層２７ａ、２７ｂからＰウェルＰＷａ、ＰＷｂに向けて電荷が引き抜かれてデータが消去される。

リカバリ動作では、不揮発性メモリ部１５に保持されたデータをＳＲＡＭ部１４に書き込む。リカバリ動作の際には、ワード線ＷＬに０Ｖを印加し、第１、第２アクセストランジスタ１７、１８をオフ状態とし、第１ビット線ＢＬＴと第１ストレージノードＮＴとを電気的に切り離した状態にするとともに、第２ビット線ＢＬＢと第２ストレージノードＮＢとを電気的に切り離した状態にする。また、電源線ＶＤＬを０Ｖにすることで、第１、第２ストレージノードＮＴ、ＮＢの電位を予め０Ｖ付近にしておき、フリップフロップ回路でのラッチ動作がし易い状態にしておく。

この状態で、第１不揮発性記憶素子２８ａのドレイン側選択ゲート電極ＤＧａとソース側選択ゲート電極ＳＧａとメモリゲート電極ＭＧａとに電源電圧ＶＤＤをそれぞれ印加し、ソース線ＳＬａを介してソース２６ａに電圧ＶＤＤ／２を印加する。第２不揮発性記憶素子２８ｂについても同様に、ドレイン側選択ゲート電極ＤＧｂとソース側選択ゲート電極ＳＧｂとメモリゲート電極ＭＧｂとに電源電圧ＶＤＤをそれぞれ印加し、ソース線ＳＬｂを介してソース２６ｂに電圧ＶＤＤ／２を印加する。これにより、第１不揮発性記憶素子２８ａのドレイン側選択トランジスタＤＳＴａとソース側選択トランジスタＳＳＴａがともにオン状態となる。また、第２不揮発性記憶素子２８ｂのドレイン側選択トランジスタＤＳＴｂとソース側選択トランジスタＳＳＴｂがともにオン状態となる。

例えば、第１不揮発性記憶素子２８ａの電荷蓄積層２７ａに電荷が蓄積されており、第２不揮発性記憶素子２８ｂの電荷蓄積層２７ｂに電荷が蓄積されていない場合、第１不揮発性記憶素子２８ａのメモリトランジスタＭＴａは、その閾値電圧が高くなっているため、メモリゲート電極ＭＧａに電源電圧ＶＤＤを印加してもオフ状態を維持する。一方で、第２不揮発性記憶素子２８ｂのメモリトランジスタＭＴｂは、その閾値電圧が低い状態であるのでオン状態になる。この結果、各トランジスタＤＳＴｂ、ＭＴｂａ、ＳＳＴｂがオン状態になった第２不揮発性記憶素子２８ｂを通して、第２ストレージノードＮＢが電位ＶＤＤ／２になり、第１ストレージノードＮＴよりも高電位になる。この後、電源線ＶＤＬから電源電圧ＶＤＤを供給することによって、第１ストレージノードＮＴよりも第２ストレージノードＮＢの電位が高い状態がフリップフロップ回路にラッチされ、この結果、第１ストレージノードＮＴがＬレベル、第２ストレージノードＮＢがＨレベル（＝ＶＤＤ）を保持した状態になる。これにより、プログラム動作前の状態のデータをＳＲＡＭ部１４が保持した状態になる。

第１不揮発性記憶素子２８ａの電荷蓄積層２７ａに電荷が蓄積されておらず、第２不揮発性記憶素子２８ｂの電荷蓄積層２７ｂに電荷が蓄積されている場合についても、同様な手順で、プログラム動作前の状態のデータをＳＲＡＭ部１４が保持した状態になる。

次に、メモリセル１１の平面レイアウトを図３ないし図５を参照して説明する。図３は、半導体基板３０に設けられたウェル、各トランジスタのドレイン、ソース及びチャネル領域が形成される活性領域、ゲート配線、及び活性領域上又はゲート配線上に設けられたコンタクトの配置を示している。また、図４は、活性領域、ゲート配線、コンタクトとともに、コンタクトの上層の第１メタル層のメタル配線の配置を示し、図５は、第１メタル層よりも上層の第２メタル層のメタル配線と第１メタル層と第２メタル層とを接続するスルーホールの配置を示している。

図３において、１個のメモリセル１１が形成されたメモリセル領域４０は、Ｐ型ＭＯＳＦＥＴが形成されるＮウェルＮＷと、Ｎ型ＭＯＳＦＥＴが形成される一対のＰウェルＰＷａ、ＰＷｂとを有している。ＮウェルＮＷは、メモリセル領域４０の中央に配置され、ＰウェルＰＷａ、ＰＷｂは、ＮウェルＮＷを挟むようにメモリセル領域４０の両側に配置されている。以下、半導体基板３０の表面上でＰウェルＰＷｂ、ＮウェルＮＷ、ＰウェルＰＷａが並ぶ方向をＸ方向、このＸ方向に直交する方向をＹ方向として説明する。なお、この例では、Ｘ方向が第１の方向であり、Ｙ方向が第２の方向である。また、ＮウェルＮＷがＮウェル領域であり、ＰウェルＰＷａ、ＰＷｂが一対のＰウェル領域である。

Ｘ方向に隣接するメモリセル１１は、Ｙ方向に延びるメモリセル領域４０の短辺に対して線対称に配置され、Ｙ方向に隣接するメモリセル１１は、Ｘ方向に延びるメモリセル領域４０の長辺に対して線対称に配置され、メモリアレイが構成される。メモリアレイにおいて、Ｙ方向に帯状に延びるＮウェル領域とＰウェル領域とがＸ方向に交互に配置される。

ＮウェルＮＷには、活性領域Ａ１ａ、Ａ１ｂが形成されている。ＰウェルＰＷａには、活性領域Ａ２ａ、Ａ３ａが形成され、ＰウェルＰＷｂには、活性領域Ａ２ｂ、Ａ３ｂが形成されている。ＳＲＡＭ部１４の６個のトランジスタ１７、１８、２１ａ、２１ｂ、２２ａ、２２ｂは、活性領域Ａ１ａ、Ａ１ｂ、Ａ２ａ、Ａ２ｂに形成される。第１ロードトランジスタ２１ａは、活性領域Ａ１ａ上に形成され、第２ロードトランジスタ２１ｂは、活性領域Ａ１ｂ上に形成される。また、第１アクセストランジスタ１７と第１ドライブトランジスタ２２ａは、活性領域Ａ２ａ上に形成され、第２アクセストランジスタ１８と第２ドライブトランジスタ２２ｂは、活性領域Ａ２ｂ上に形成される。第１不揮発性記憶素子２８ａは、活性領域Ａ３ａ上に形成され、第２不揮発性記憶素子２８ｂは、活性領域Ａ３ｂ上に形成される。

したがって、ＮウェルＮＷに第１、第２ロードトランジスタ２１ａ、２１ｂが形成される。また、ＰウェルＰＷａに第１アクセストランジスタ１７、第１ドライブトランジスタ２２ａ及び第１不揮発性記憶素子２８ａが形成され、ＰウェルＰＷｂに第２アクセストランジスタ１８、第２ドライブトランジスタ２２ｂ及び第２不揮発性記憶素子２８ｂが形成される。

また、上記のように各素子を形成することで、第１、第２ロードトランジスタ２１ａ、２１ｂ、第１、第２アクセストランジスタ１７、１８、第１、第２ドライブトランジスタ２２ａ、２２ｂからなるＳＲＡＭ部１４の両側の一方に第１不揮発性記憶素子２８ａが配置され、他方に第２不揮発性記憶素子２８ｂが配置される。

第１ロードトランジスタ２１ａ、第１ドライブトランジスタ２２ａ、第１アクセストランジスタ１７及び第１不揮発性記憶素子２８ａと、第２ロードトランジスタ２１ｂ、第２ドライブトランジスタ２２ｂ、第２アクセストランジスタ１８及び第２不揮発性記憶素子２８ｂとは、メモリセル領域４０の中心Ｅを対称中心（対称点）として点対称に配置されている。すなわち、メモリセル１１を構成する各素子を構成する活性領域、ゲート配線、コンタクト、スルーホール、第１及び第２メタル配線層の各配線は、中心Ｅを対称中心にして点対称に配置されている。

活性領域Ａ１ａ、Ａ１ｂは、いずれもＹ方向に長い長方形状に形成されている。活性領域Ａ１ａは、ＮウェルＮＷ内でＰウェルＰＷａに寄った位置に配置され、活性領域Ａ１ｂは、ＮウェルＮＷ内でＰウェルＰＷｂに寄った位置に配置されている。Ｙ方向において、互いにチャネル領域となる部分が重ならないように、活性領域Ａ１ａ、Ａ１ｂは互いに反対方向にずらして配置されている。この例では、活性領域Ａ１ａは、図中上方向にずらされ、活性領域Ａ１ｂは、図中下方向にずらされている。活性領域Ａ１ａは図中上方向に隣接するメモリセル１１の活性領域Ａ１ａと一体化されており、活性領域Ａ１ｂは図中下方向に隣接するメモリセルの活性領域Ａ１ｂと一体化されている。

活性領域Ａ２ａは、Ｙ方向に長く形成されており、活性領域Ａ１ａの側方に形成された幅広な矩形部分とそれよりも幅狭な矩形部分とを有している。この活性領域Ａ２ａは、ＰウェルＰＷａ内のＮウェルＮＷ側の領域に配置されている。メモリアレイにおいて、活性領域Ａ２ａは、Ｙ方向に帯状に延びるように配置される。

第１ロードトランジスタ２１ａと第１ドライブトランジスタ２２ａのゲート電極となるゲート配線４５ａは、Ｘ方向に延びる長方形状のパターンであり、活性領域Ａ１ａと活性領域Ａ２ａの幅広な矩形部分のそれぞれ中央（ドレインとソースの間）をＸ方向に横断するように設けられている。第１アクセストランジスタ１７のゲート電極となるゲート配線４６ａは、Ｘ方向に延びる長方形状のパターンであり、活性領域Ａ２ａの幅狭な矩形部分の中央をＸ方向に横断するように設けられている。

活性領域Ａ３ａは、Ｘ方向に長い長方形状に形成され、ＰウェルＰＷａ内のＮウェルＮＷとは反対側の領域に配置されている。ＰウェルＰＷａ内のＮウェルＮＷとは反対側の領域とは、ＰウェルＰＷａ内で前述のＮウェルＮＷ側の領域よりもＮウェルＮＷから遠い領域である。活性領域Ａ３ａは、図中右方向に隣接するメモリセル１１の活性領域Ａ３ａと一体化されている。

メモリゲート線ＭＧＬａ、ドレイン側選択ゲート線ＤＧＬａ、ソース側選択ゲート線ＳＧＬａは、いずれもＹ方向に延在しており、活性領域Ａ３ａの中央をＹ方向に横断するように配置されている。これらはＮウェルＮＷ側からドレイン側選択ゲート線ＤＧＬａ、メモリゲート線ＭＧＬａ、ソース側選択ゲート線ＳＧＬａの順番で配置されている。メモリゲート線ＭＧＬａ、ドレイン側選択ゲート線ＤＧＬａ、ソース側選択ゲート線ＳＧＬａは、活性領域Ａ３ａ上の部分がメモリトランジスタＭＴａのメモリゲート電極ＭＧａ、ドレイン側選択トランジスタＤＳＴａのドレイン側選択ゲート電極ＤＧａ、ソース側選択トランジスタＳＳＴａのソース側選択ゲート電極ＳＧａとなる。メモリアレイにおいて、メモリゲート線ＭＧＬａ、ドレイン側選択ゲート線ＤＧＬａ、ソース側選択ゲート線ＳＧＬａは、Ｙ方向に配置されたメモリセル１１で共有され、Ｙ方向に延在する配線である。

したがって、ＰウェルＰＷａでは、ＮウェルＮＷ側の領域、すなわちＮウェルＮＷに隣接した隣接領域に第１アクセストランジスタ１７と第１ドライブトランジスタ２２ａとが設けられ、ＮウェルＮＷとは反対側の領域、すなわちＮウェルＮＷとの間に隣接領域を挟みＮウェルＮＷから離れた離隔領域に第１不揮発性記憶素子２８ａが設けられる。後述するＰウェルＰＷｂについても同様である。なお、ＰウェルＰＷａ内の隣接領域、離隔領域が第１の隣接領域、第１の離隔領域であり、ＰウェルＰＷｂ内の隣接領域、離隔領域が第２の隣接領域、第２の離隔領域である。

活性領域Ａ２ｂ、Ａ３ｂは、活性領域Ａ２ａ、Ａ３ａの形状と同じであり、前述のように活性領域Ａ２ａ、Ａ３ａと点対称な配置である。ゲート配線４５ｂは、活性領域Ａ１ｂと活性領域Ａ２ｂの幅広な矩形部分のそれぞれ中央をＸ方向に横断するように設けられており、第２ロードトランジスタ２１ｂと第２ドライブトランジスタ２２ｂのゲート電極として用いられる。また、ゲート配線４６ｂは、活性領域Ａ２ｂの幅狭な矩形部分の中央をＸ方向に横断するように設けられており、第２アクセストランジスタ１８のゲート電極として用いられる。

メモリゲート線ＭＧＬｂ、ドレイン側選択ゲート線ＤＧＬｂ、ソース側選択ゲート線ＳＧＬｂは、活性領域Ａ３ｂの中央をＹ方向に横断するように配置されており、活性領域Ａ３ｂ上の部分がメモリトランジスタＭＴｂのメモリゲート電極ＭＧｂ、ドレイン側選択トランジスタＤＳＴｂのドレイン側選択ゲート電極ＤＧｂ、ソース側選択トランジスタＳＳＴｂのソース側選択ゲート電極ＳＧｂとなる。メモリアレイにおいて、メモリゲート線ＭＧＬｂ、ドレイン側選択ゲート線ＤＧＬｂ、ソース側選択ゲート線ＳＧＬｂは、Ｙ方向に配置されたメモリセル１１で共有され、Ｙ方向に延在する配線である。

なお、ゲート配線４５ｂ、４６ｂ、メモリゲート線ＭＧＬｂ、ドレイン側選択ゲート線ＤＧＬｂ、ソース側選択ゲート線ＳＧＬｂは、その形状はゲート配線４５ａ、４６ａ、メモリゲート線ＭＧＬａ、ドレイン側選択ゲート線ＤＧＬａ、ソース側選択ゲート線ＳＧＬａと同じであり、それらの配置はゲート配線４５ａ、４６ａ、メモリゲート線ＭＧＬａ、ドレイン側選択ゲート線ＤＧＬａ、ソース側選択ゲート線ＳＧＬａと点対称である。

この例では、メモリゲート線ＭＧＬａ、ＭＧＬｂが第１層ポリシリコン層で形成され、ドレイン側選択ゲート線ＤＧＬａ、ＤＧＬｂ、ソース側選択ゲート線ＳＧＬａ、ＳＧＬｂ、ゲート配線４５ａ、４５ｂ及びゲート配線４６ａ、４６ｂが第２層ポリシリコン層で形成される。メモリゲート線ＭＧＬａ、ＭＧＬｂ、ドレイン側選択ゲート線ＤＧＬａ、ＤＧＬｂ、ソース側選択ゲート線ＳＧＬａ、ＳＧＬｂ、ゲート配線４５ａ、４５ｂ及びゲート配線４６ａ、４６ｂを同層のメタル層で形成してもよい。

活性領域Ａ１ａ内の第１ロードトランジスタ２１ａのドレインは、活性領域Ａ１ａの近傍にまで延びたゲート配線４５ｂの一端にコンタクトＣ１ａによって電気的に接続されている。また、活性領域Ａ１ｂにおける第２ロードトランジスタ２１ｂのドレインは、活性領域Ａ１ｂの近傍にまで延びたゲート配線４５ａの一端にコンタクトＣ１ｂによって電気的に接続されている。活性領域Ａ１ａ、Ａ１ｂ内の第１、第２ロードトランジスタ２１ａ、２１ｂのソースには、それぞれコンタクトＣ２ａ、Ｃ２ｂが設けられている。コンタクトＣ２ａは、図中上方向に隣接するメモリセル１１と共有される。コンタクトＣ２ｂは、図中下方向に隣接するメモリセル１１と共有される。

ＰウェルＰＷａの活性領域Ａ２ａ内の第１ドライブトランジスタ２２ａのソース及びドレイン（第１アクセストランジスタ１７のソース）と第１アクセストランジスタ１７のドレインには、コンタクトＣ３ａ、Ｃ４ａ、Ｃ５ａが設けられている。コンタクトＣ３ａ、Ｃ５ａは、図中上下方向に隣接するメモリセル１１と共有される。また、ゲート配線４６ａの活性領域Ａ３ａ側の一端にコンタクトＣ６ａが設けられている。さらに、活性領域Ａ３ａ内の第１不揮発性記憶素子２８ａのドレイン及びソースにコンタクトＣ７ａ、Ｃ８ａが設けられている。コンタクトＣ８ａは、図中右方向に隣接するメモリセル１１と共有される。

同様に、ＰウェルＰＷｂの活性領域Ａ２ｂ内の第２ドライブトランジスタ２２ｂのソース及びドレイン（第２アクセストランジスタ１８のソース）と第２アクセストランジスタ１８のドレインには、コンタクトＣ３ｂ、Ｃ４ｂ、Ｃ５ｂが設けられている。コンタクトＣ３ｂ、Ｃ５ｂは、図中上下方向に隣接するメモリセル１１と共有される。また、ゲート配線４６ｂの活性領域Ａ３ｂ側の一端にコンタクトＣ６ｂが設けられている。さらに、活性領域Ａ３ｂ内の第２不揮発性記憶素子２８ｂのドレイン及びソースにコンタクトＣ７ｂ、Ｃ８ｂが設けられている。コンタクトＣ８ｂは、図中左方向に隣接するメモリセル１１と共有される。

図４において、コンタクトＣ１ａ、Ｃ４ａ、Ｃ７ａは、メタル配線Ｍ１１ａによって相互に接続されている。すなわち、メタル配線Ｍ１１ａによって、第１ロードトランジスタ２１ａのドレインと、第１ドライブトランジスタ２２ａのドレイン（第１アクセストランジスタ１７のソース）と、第１不揮発性記憶素子２８ａのドレインとが電気的に接続される。同様に、コンタクトＣ１ｂ、Ｃ４ｂ、Ｃ７ｂは、メタル配線Ｍ１１ｂによって相互に接続され、第２ロードトランジスタ２１ｂのドレインと、第２ドライブトランジスタ２２ｂのドレイン（第２アクセストランジスタ１８のソース）と、第２不揮発性記憶素子２８ｂのドレインとがメタル配線Ｍ１１ｂによって相互に接続される。メタル配線Ｍ１１ａは、第１ストレージノードＮＴに相当し、メタル配線Ｍ１１ｂは、第２ストレージノードＮＢに相当する。

上記のように、第１、第２ロードトランジスタ２１ａ、２１ｂ、第１、第２アクセストランジスタ１７、１８、第１、第２ドライブトランジスタ２２ａ、２２ｂからなるＳＲＡＭ部１４の両側の一方に第１不揮発性記憶素子２８ａが配置され、他方に第２不揮発性記憶素子２８ｂが配置される構成によって、ＳＲＡＭ部１４と第１不揮発性記憶素子２８ａとの間、ＳＲＡＭ部１４と第２不揮発性記憶素子２８ｂとの間の距離を短くすることができる。この結果、第１ストレージノードＮＴに相当するメタル配線Ｍ１１ａ及び第２ストレージノードＮＢに相当するメタル配線Ｍ１１ｂは、いずれも短くなるため、ＳＲＡＭ部１４と第１、第２不揮発性記憶素子２８ａ、２８ｂとを接続する配線の配線容量等の寄生容量が小さくなり、第１、第２ストレージノードＮＴ、ＮＢに付加される容量成分が小さくなる。

第１メタル層のメタル配線Ｍ１２ａは、コンタクトＣ２ａとスルーホールＴ１ａ（図５参照）とを接続するための島状の配線パターンである。第１ロードトランジスタ２１ａのソースは、コンタクトＣ２ａ、メタル配線Ｍ１２ａ、スルーホールＴ１ａを介し、第２メタル層の電源線ＶＤＬ（図５参照）に接続される。第１メタル層のメタル配線Ｍ１２ｂは、コンタクトＣ２ｂとスルーホールＴ１ｂ（図５参照）とを接続するための島状の配線パターンである。第２ロードトランジスタ２１ｂのソースは、コンタクトＣ２ｂ、メタル配線Ｍ１２ｂ、スルーホールＴ１ｂを介し、電源線ＶＤＬに接続される。このメタル配線Ｍ１２ａ、Ｍ１２ｂは、スルーホールＴ１ａ、Ｔ１ｂがＹ方向に延びる直線上に配置され、１本の電源線ＶＤＬに接続できるように、いずれもＸ方向に長い長方形状に形成されている。メタル配線Ｍ１２ａ、Ｍ１２ｂは、中心Ｅを対称中心にして互いに点対称に配置されている。メタル配線Ｍ１２ａ、Ｍ１２ｂは、図中上方向に隣接するメモリセル１１、図中下方向に隣接するメモリセル１１と共有される。

第１メタル層のメタル配線Ｍ１３ａは、コンタクトＣ３ａとスルーホールＴ３ａ（図５参照）とを接続するための島状の配線パターンである。第１ドライブトランジスタ２２ａのソースは、コンタクトＣ３ａ、メタル配線Ｍ１３ａ、スルーホールＴ３ａを介し、第２メタル層の基準電圧線ＶＳＬａ（図５参照）に接続される。第１メタル層のメタル配線Ｍ１３ｂは、コンタクトＣ３ｂとスルーホールＴ３ｂ（図５参照）とを接続するための島状の配線パターンである。第２ドライブトランジスタ２２ｂのソースは、コンタクトＣ３ｂ、メタル配線Ｍ１３ｂ、スルーホールＴ３ｂを介し、第２メタル層の基準電圧線ＶＳＬｂ（図５参照）に接続される。このメタル配線Ｍ１３ａ、Ｍ１３ｂは、スルーホールＴ３ａ、Ｔ３ｂの位置を、コンタクトＣ３ａ、Ｃ３ｂの位置に対して、メモリセル領域４０のＸ方向外側にずらすように、いずれもＸ方向に長い長方形状に形成されている。メタル配線Ｍ１３ａ、Ｍ１３ｂは、中心Ｅを対称中心にして互いに点対称に配置されている。メタル配線Ｍ１３ａ、Ｍ１３ｂは、図中上方向に隣接するメモリセル１１、図中下方向に隣接するメモリセル１１と共有される。

第１メタル層のメタル配線Ｍ１４ａは、コンタクトＣ５ａとスルーホールＴ２ａ（図５参照）とを接続するための島状の配線パターンである。第１アクセストランジスタ１７のドレインは、コンタクトＣ５ａ、メタル配線Ｍ１４ａ、スルーホールＴ２ａを介し、第２メタル層の第１ビット線ＢＬＴ（図５参照）に接続される。第１メタル層のメタル配線Ｍ１４ｂは、コンタクトＣ５ｂとスルーホールＴ２ｂ（図５参照）とを接続するための島状の配線パターンである。第２アクセストランジスタ１８のドレインは、コンタクトＣ５ｂ、メタル配線Ｍ１４ｂ、スルーホールＴ２ｂを介し、第２メタル層の第２ビット線ＢＬＢ（図５参照）に接続される。このメタル配線Ｍ１４ａ、Ｍ１４ｂは、スルーホールＴ２ａ、Ｔ２ｂの位置を、コンタクトＣ５ａ、Ｃ５ｂの位置に対して、メモリセル領域４０のＸ方向内側にずらすように、いずれもＸ方向に長い長方形状に形成されている。メタル配線Ｍ１４ａ、Ｍ１４ｂは、中心Ｅを対称中心にして互いに点対称に配置されている。メタル配線Ｍ１４ａ、Ｍ１４ｂは、図中下方向に隣接するメモリセル１１、図中上方向に隣接するメモリセル１１と共有される。

第１メタル層のメタル配線Ｍ１５ａは、コンタクトＣ６ａとスルーホールＴ４ａ（図５参照）とを接続するためのＬ字形状の配線パターンである。第１アクセストランジスタ１７のゲート（ゲート配線４６ａ）は、コンタクトＣ６ａ、メタル配線Ｍ１５ａ、スルーホールＴ４ａを介し、第２メタル層のワード線接続配線ＷＬａ（図５参照）に接続される。第１メタル層のメタル配線Ｍ１５ｂは、コンタクトＣ６ｂとスルーホールＴ４ｂ（図５参照）とを接続するためのＬ字形状の配線パターンである。第２アクセストランジスタ１８のゲート（ゲート配線４６ｂ）は、コンタクトＣ６ｂ、メタル配線Ｍ１５ｂ、スルーホールＴ４ｂを介し、第２メタル層のワード線接続配線ＷＬｂ（図５参照）に接続される。このメタル配線Ｍ１５ａ、Ｍ１５ｂは、スルーホールＴ４ａ、Ｔ４ｂの位置を、コンタクトＣ６ａ、Ｃ６ｂの位置に対して、メモリセル領域４０のＸ方向外側、Ｙ方向内側にずらすように、Ｌ字形状に形成されている。メタル配線Ｍ１５ａ、Ｍ１５ｂは、中心Ｅを対称中心にして互いに点対称に配置されている。この例では、メタル配線Ｍ１５ａ、Ｍ１５ｂが第１、第２のメタル配線であり、コンタクトＣ６ａ、Ｃ６ｂが第１、第２のコンタクトである。

この例では、メタル配線Ｍ１５ａ、Ｍ１５ｂは、ＳＲＡＭ部１４の両側の、第１不揮発性記憶素子２８ａ、第２不揮発性記憶素子２８ｂが配置された領域にまでＸ方向に延び、メモリゲート線ＭＧＬａ、ＭＧＬｂの上でＹ方向に屈曲したＬ字形状になっている。前述のように、第１不揮発性記憶素子２８ａ、第２不揮発性記憶素子２８ｂでは、メモリゲート電極ＭＧａ、ＭＧｂがＹ方向に延在してメモリゲート線ＭＧＬａ、ＭＧＬｂを構成する。同様に、ドレイン側選択ゲート電極ＤＧａ、ＤＧｂがＹ方向に延在してドレイン側選択ゲート線ＤＧＬａ、ＤＧＬｂを構成し、ソース側選択ゲート電極ＳＧａ、ＳＧｂがＹ方向に延在してソース側選択ゲート線ＳＧＬａ、ＳＧＬｂを構成する。このため、メモリゲート線ＭＧＬａ、ＭＧＬｂ、ドレイン側選択ゲート線ＤＧＬａ、ＤＧＬｂ、ソース側選択ゲート線ＳＧＬａ、ＳＧＬｂとしてメタル層の配線を必要としない。したがって、ＳＲＡＭ部１４のワード線接続配線ＷＬａ、ＷＬｂを、第１不揮発性記憶素子２８ａ、第２不揮発性記憶素子２８ｂが配置された領域の上層に、ＳＲＡＭ部のメタル層の配線として配置することができる。

第１メタル層のメタル配線Ｍ１６ａは、コンタクトＣ８ａとスルーホールＴ５ａ（図５参照）とを接続するためのＹ方向に延在する配線パターンである。第１不揮発性記憶素子２８ａのソースは、コンタクトＣ８ａ、メタル配線Ｍ１６ａ、スルーホールＴ５ａを介し、第２メタル層のソース線ＳＬａ（図５参照）に接続される。第１メタル層のメタル配線Ｍ１６ｂは、コンタクトＣ８ｂとスルーホールＴ５ｂ（図５参照）とを接続するためのＹ方向に延在する配線パターンである。第２不揮発性記憶素子２８ｂのソースは、コンタクトＣ８ｂ、メタル配線Ｍ１６ｂ、スルーホールＴ５ｂを介し、第２メタル層のソース線ＳＬｂ（図５参照）に接続される。メタル配線Ｍ１６ａ、Ｍ１６ｂは、Ｙ方向に配置されたメモリセル１１で共有され、Ｙ方向に延在する配線である。これらメタル配線Ｍ１６ａは、Ｍ１６ｂは、第２メタル層のソース線ＳＬａ、ソース線ＳＬｂの裏打ち配線としての機能も有する。

図５において、第２メタル層では、メタル配線であるソース線ＳＬａ、ＳＬｂ、ワード線接続配線ＷＬａ、ＷＬｂ、第１、第２ビット線ＢＬＴ、ＢＬＢ、電源線ＶＤＬ、第１、第２基準電圧線としての基準電圧線ＶＳＬａ、ＶＳＬｂが設けられている。第１、第２ソース線であるソース線ＳＬａ、ＳＬｂ、第１、第２ビット線ＢＬＴ、ＢＬＢ、電源線ＶＤＬ、基準電圧線ＶＳＬａ、ＶＳＬｂは、Ｙ方向に延びている。メモリアレイにおいて、ソース線ＳＬａ、ＳＬｂ、第１、第２ビット線ＢＬＴ、ＢＬＢ、電源線ＶＤＬ、基準電圧線ＶＳＬａ、ＶＳＬｂは、Ｙ方向に配置されたメモリセル１１で共有され、Ｙ方向に延在する配線である。

ワード線接続配線ＷＬａは、スルーホールＴ４ａと、ワード線接続配線ＷＬａ上に設けられたスルーホール（図示省略）とを接続するための島状の配線パターンである。第１アクセストランジスタ１７のゲート（ゲート配線４６ａ）は、コンタクトＣ６ａ、メタル配線Ｍ１５ａ、スルーホールＴ４ａ、ワード線接続配線ＷＬａ、このワード線接続配線ＷＬａ上のスルーホールを介し、第３メタル層のワード線ＷＬ（図示省略）に接続される。

ワード線接続配線ＷＬｂは、スルーホールＴ４ｂと、ワード線接続配線ＷＬｂ上に設けられたスルーホール（図示省略）とを接続するための島状の配線パターンである。第２アクセストランジスタ１８のゲート（ゲート配線４６ｂ）は、コンタクトＣ６ｂ、メタル配線Ｍ１５ｂ、スルーホールＴ４ｂ、ワード線接続配線ＷＬｂ、このワード線接続配線ＷＬｂのスルーホールを介し、第３メタル層のワード線ＷＬに接続される。第１、第２ワード線接続配線としてのワード線接続配線ＷＬａ、ＷＬｂは、いずれもＹ方向に長い長方形状に形成されている。ワード線接続配線ＷＬａ、ＷＬｂは、中心Ｅを対称中心にして互いに点対称に配置されている。

ワード線接続配線ＷＬａ上に設けられたスルーホールと、ワード線接続配線ＷＬｂ上に設けられたスルーホールは、Ｘ方向に延びる直線状に配置され、Ｘ方向に延びる１本の第３メタル層のワード線ＷＬに接続される。メモリアレイにおいて、ワード線ＷＬは、Ｘ方向に配置されたメモリセル１１で共有され、Ｘ方向に延在する配線である。

第２メタル層では、メモリセル領域４０において、図中左から順番に、Ｙ方向に延びるメタル配線である、ソース線ＳＬｂ、ワード線接続配線ＷＬｂ、基準電圧線ＶＳＬｂ、第２ビット線ＢＬＢ、電源線ＶＤＬ、第１ビット線ＢＬＴ、基準電圧線ＶＳＬａ、ワード線接続配線ＷＬａ、ソース線ＳＬａが配置されている。

前述のように、第１不揮発性記憶素子２８ａ、第２不揮発性記憶素子２８ｂでは、メモリゲート電極ＭＧａ、ＭＧｂ、ドレイン側選択ゲート電極ＤＧａ、ＤＧｂ、ソース側選択ゲート電極ＳＧａ、ＳＧｂがＹ方向に延在する配線を構成し、メタル層の配線を必要としない。これにより、Ｙ方向に延びるメタル配線である、ソース線ＳＬｂ、ワード線接続配線ＷＬｂ、基準電圧線ＶＳＬｂ、第２ビット線ＢＬＢ、電源線ＶＤＬ、第１ビット線ＢＬＴ、基準電圧線ＶＳＬａ、ワード線接続配線ＷＬａ、ソース線ＳＬａを、メモリセル領域４０内において、Ｘ方向に等ピッチで配置することができる。上記の配置により、第２メタル層が均一なレイアウトとなり、加工容易性が向上する。

図６に、ＳＲＡＭ部１４へのデータの書き込みと、ＳＲＡＭ部１４からのデータの読み出しを行う通常動作時の、ワード線ＷＬ、第１ビット線ＢＬＴ、第２ビット線ＢＬＢ、第１ストレージノードＮＴ、第２ストレージノードＮＢの信号レベルの変化を示す。ＳＲＡＭ部１４にデータ「１」を書き込む場合には、ワード線ＷＬをＨレベルにするとともに、第１ビット線ＢＬＴをＨレベルに、第２ビット線ＢＬＢをＬレベルにする。これにより、オン状態となった第１アクセストランジスタ１７を通して第１ビット線ＢＬＴと第１ストレージノードＮＴとが接続され、オン状態となった第２アクセストランジスタ１８を通して第２ビット線ＢＬＢと第２ストレージノードＮＢとが接続される。この結果、第１ストレージノードＮＴの電位が第１ビット線ＢＬＴの電位であるＨレベルにまで上昇し、第２ストレージノードＮＢの電位が第２ビット線ＢＬＢの電位であるＬレベルまで低下する。

一方、ＳＲＡＭ部１４にデータ「０」を書き込む場合には、ワード線ＷＬをＨレベルとするとともに、第１ビット線ＢＬＴをＬレベルに、第２ビット線ＢＬＢをＨレベルにする。これにより、オン状態となった第１、第２アクセストランジスタ１７、１８を通して、第１ストレージノードＮＴの電位が第１ビット線ＢＬＴの電位であるＬレベルにまで低下し、第２ストレージノードＮＢの電位が第２ビット線ＢＬＢの電位であるＨレベルまで上昇する。

所定時間の経過後に、ワード線ＷＬをＬレベルとすることで、第１、第２アクセストランジスタ１７、１８がオフ状態になる。第１ストレージノードＮＴ、第２ストレージノードＮＢは、クロスカップルされた第１インバータＩＮＶ１と第２インバータＩＮＶ２の入力端と出力端との各接続点であるから、第１、第２アクセストランジスタ１７、１８がオフ状態になった後にも、第１ストレージノードＮＴの電位、第２ストレージノードＮＢの電位は維持される。

ところで、第１、第２アクセストランジスタ１７、１８がオンとなったときの第１、第２ストレージノードＮＴ、ＮＢの電位変化は、第１、第２ストレージノードＮＴ、ＮＢの寄生容量に依存する。このため、図６に二点鎖線で示すように、第１、第２ストレージノードＮＴ、ＮＢの寄生容量が大きい場合には、第１、第２ストレージノードＮＴ、ＮＢの電位の変化が遅くなり、ＨレベルまたはＬレベルに達するまでの時間が長くなる。この結果、ＳＲＡＭ部１４に対する書き込みサイクル時間が増大してしまう。

しかしながら、上記のように構成されたメモリセル１１は、ＳＲＡＭ部１４の両側の一方に、第１不揮発性記憶素子２８ａを配置し、他方に第２不揮発性記憶素子２８ｂを配置しているので、ＳＲＡＭ部１４の第１、第２ストレージノードＮＴ、ＮＢと第１、第２不揮発性記憶素子２８ａ、２８ｂとの間の距離が短くなり、第１、第２ストレージノードＮＴ、ＮＢに付加される配線容量等の寄生容量が小さくなる。この結果、第１、第２ストレージノードＮＴ、ＮＢの電位の変化が遅くなることはなく、メモリセル１１の書き込みサイクル時間を、メモリセル１１を構成するＳＲＡＭ部１４の書き込みサイクル時間と同等にすることができる。

［第２実施形態］
第２実施形態は、行方向に隣接するメモリセルの、第１、第２不揮発性記憶素子が配置される領域を、列方向に重ねて配置することにより、メモリセル面積の縮小を図るものである。個々のメモリセルにおける平面レイアウトは、第１実施形態と同様に点対称である。行方向に互いに隣接するメモリセルは、第１、第２不揮発性記憶素子が配置される領域の平面レイアウトが異なり、これら平面レイアウトが異なる２種類のメモリセルで不揮発性半導体記憶装置を構成したものである。なお、以下に説明する他は、第１実施形態と同じであり、実質的に同じ構成部材には同一の符号を付してその詳細な説明を省略する。

この例では、図７に示すように、平面レイアウトが互いに異なる２種類のメモリセル１１Ａ、１１Ｂが用いられている。不揮発性半導体記憶装置１０のメモリアレイには、メモリセル１１Ａ、１１Ｂが行列状に配置されている。このメモリアレイは、Ｘ方向（行方向）に、メモリセル１１Ａとメモリセル１１Ｂとが交互に配置されている。Ｘ方向に直交するＹ方向（列方向）には、同じメモリセル（メモリセル１１Ａまたはメモリセル１１Ｂ）が並べて配置されているが、Ｙ方向に隣接するメモリセル同士は、Ｘ方向に対して線対称な平面レイアウトになっている。メモリアレイにおいて、Ｙ方向に帯状に延びるＮウェル領域とＰウェル領域とがＸ方向に交互に配置されている。

メモリセル１１Ａの平面レイアウトを図８及び図９を参照して説明する。また、メモリセル１１Ｂの平面レイアウトを図１０及び図１１を参照して説明する。

図８は、メモリセル１１Ａのメモリセル領域６１Ａにおける、ウェル、各トランジスタのドレイン、ソース及びチャネル領域が形成される活性領域、ゲート配線、及び活性領域上又はゲート配線上に設けられたコンタクトの配置を示している。メモリセル領域６１Ａは、ＮウェルＮＷと一対のＰウェルＰＷａ、ＰＷｂとを有している。

このメモリセル領域６１Ａは、Ｘ方向及びＹ方向にそれぞれ沿った辺を有する矩形状の中央部ＣＡの両端からそれぞれＸ方向に突出部ＳＡａ、ＳＡｂが突出した形状であり、その形状はメモリセル領域６１Ａの中心Ｅ（中央部ＣＡの中心）を対称中心（対称点）として点対称な形状である。突出部ＳＡａ、ＳＡｂは、Ｘ方向に延びた矩形状であり、Ｙ方向の長さが中央部ＣＡのＹ方向の長さの１／２になっている。突出部ＳＡａは、中央部ＣＡと図中の上辺が一致するように、中央部ＣＡの右側の短辺の上半分の位置から右方向に突出し、また突出部ＳＡｂは、中央部ＣＡと図中の下辺が一致するように、中央部ＣＡの左側の短辺の下半分の位置から突出部ＳＡａとは反対方向（左方向）に突出している。

メモリセル領域６１Ａの中央、すなわち中央部ＣＡの中央にＮウェルＮＷが配置され、ＮウェルＮＷを挟むようにＰウェルＰＷａ、ＰＷｂがメモリセル領域６１Ａの両側に配置されている。したがって、中央部ＣＡは、ＮウェルＮＷとＰウェルＰＷａ、ＰＷｂの一部とを含む領域として設けられ、突出部ＳＡａ、ＳＡｂは、中央部ＣＡの外側のＰウェルＰＷａ、ＰＷｂの領域である。

上記中央部ＣＡにＳＲＡＭ部１４が設けられている。すなわち中央部ＣＡには、各トランジスタ１７、１８、２１ａ、２１ｂ、２２ａ、２２ｂを構成する活性領域Ａ１ａ、Ａ１ｂ、Ａ２ａ、Ａ２ｂ及びゲート配線４５ａ、４５ｂ、４６ａ、４６ｂと、コンタクトＣ１ａ〜Ｃ６ａ、Ｃ１ｂ〜Ｃ６ｂとが形成されている。これらの配置、接続等は、図３、図４の平面レイアウトのものと同じである。

メモリセル領域６１Ａの第１ドライブトランジスタ２２ａ側（図中右側）に設けた突出部ＳＡａには、第１不揮発性記憶素子２８ａが配置されている。第１不揮発性記憶素子２８ａを構成する活性領域Ａ１３ａは、Ｙ方向に延在した活性領域ＡＹ１の突出部ＳＡａ内の部分と、活性領域ＡＹ１からＸ方に延びた矩形状の活性領域ＡＸ１ａとで構成される。活性領域ＡＹ１は、突出部ＳＡａの端部側（中央部ＣＡから離れた側）に配置されている。活性領域ＡＸ１ａは、一端が活性領域ＡＹ１につながり、他端が中央部ＣＡに向う方向に延びている。

活性領域ＡＸ１ａの中央をＹ方向に横断するように、ドレイン側選択ゲート線ＤＧＬ１、メモリゲート線ＭＧＬ１、ソース側選択ゲート線ＳＧＬ１が、中央部ＣＡ側からこの順番で配置されている。ドレイン側選択ゲート線ＤＧＬ１、メモリゲート線ＭＧＬ１、ソース側選択ゲート線ＳＧＬ１は、それぞれＹ方向に延在し、活性領域ＡＸ１ａ上の部分がドレイン側選択トランジスタＤＳＴａのドレイン側選択ゲート電極ＤＧａ、メモリトランジスタＭＴａのメモリゲート電極ＭＧａ、ソース側選択トランジスタＳＳＴａのソース側選択ゲート電極ＳＧａとなる。これら第１不揮発性記憶素子２８ａのドレイン側選択ゲート電極ＤＧａ、メモリゲート電極ＭＧａ、ソース側選択ゲート電極ＳＧａにより第１のゲート電極セットが構成される。活性領域Ａ１３ａ内の第１不揮発性記憶素子２８ａのドレイン及びソースにコンタクトＣ１７ａ、Ｃ１８ａが設けられている。コンタクトＣ１８ａは、活性領域ＡＹ１上に設けられ、図中上方向に隣接するメモリセル１１Ａと共有される。

活性領域ＡＹ１、ドレイン側選択ゲート線ＤＧＬ１、メモリゲート線ＭＧＬ１、ソース側選択ゲート線ＳＧＬ１は、メモリセル１１Ａと同じ列の他のメモリセル１１Ａと、当該メモリセル１１Ａの列の突出部ＳＡａ側に隣接した列（図中右側に配置された列）のメモリセル１１Ｂとで共有される。

メモリセル領域６１Ａの第２ドライブトランジスタ２２ｂ側（図中左側）に設けた突出部ＳＡｂには、第２不揮発性記憶素子２８ｂが配置されている。第２不揮発性記憶素子２８ｂを構成する活性領域Ａ１３ｂは、Ｙ方向に延在した活性領域ＡＹ２の突出部ＳＡｂ内の部分と、活性領域ＡＹ２からＸ方向に延びた矩形状の活性領域ＡＸ１ｂとで構成される。活性領域ＡＹ２は、突出部ＳＡｂの端部側（中央部ＣＡから離れた側）に配置されている。活性領域ＡＸ１ｂは、一端が活性領域ＡＹ２につながり、他端が中央部ＣＡに向う方向に延びている。

活性領域ＡＸ１ｂの中央をＹ方向に横断するように、ドレイン側選択ゲート線ＤＧＬ２、メモリゲート線ＭＧＬ２、ソース側選択ゲート線ＳＧＬ２が、中央部ＣＡ側からこの順番で配置されている。ドレイン側選択ゲート線ＤＧＬ２、メモリゲート線ＭＧＬ２、ソース側選択ゲート線ＳＧＬ２は、それぞれＹ方向に延在し、活性領域ＡＸ１ｂ上の部分がドレイン側選択トランジスタＤＳＴｂのドレイン側選択ゲート電極ＤＧｂ、メモリトランジスタＭＴｂのメモリゲート電極ＭＧｂ、ソース側選択トランジスタＳＳＴｂのソース側選択ゲート電極ＳＧｂとなる。これら第２不揮発性記憶素子２８ｂのドレイン側選択ゲート電極ＤＧｂ、メモリゲート電極ＭＧｂ、ソース側選択ゲート電極ＳＧｂにより第２のゲート電極セットが構成される。活性領域Ａ１３ｂ内の第２不揮発性記憶素子２８ｂのドレイン及びソースにコンタクトＣ１７ｂ、Ｃ１８ｂが設けられている。コンタクトＣ１８ｂは、活性領域ＡＹ２上に設けられ、図中下方向に隣接するメモリセル１１Ａと共有される。

活性領域ＡＹ２、ドレイン側選択ゲート線ＤＧＬ２、メモリゲート線ＭＧＬ２、ソース側選択ゲート線ＳＧＬ２は、メモリセル１１Ａと同じ列の他のメモリセル１１Ａと、当該メモリセルの列の突出部ＳＡｂ側に隣接した列（図中左側に配置された列）のメモリセル１１Ｂとで共有される。

この例では、１組のドレイン側選択ゲート線、メモリゲート線、ソース側選択ゲート線は、隣接した一対のメモリセルの一方の第１不揮発性記憶素子２８ａと他方の第２不揮発性記憶素子２８ｂで共有される。

図９は、メモリセル１１Ａの活性領域、ゲート配線、コンタクトとともに、コンタクトの上層の第１メタル層のメタル配線の配置を示している。なお、メタル配線Ｍ１２ａ〜Ｍ１４ａ、Ｍ１２ｂ〜Ｍ１４ｂは、図４に示すものと同じである。

コンタクトＣ１ａ、Ｃ４ａ、Ｃ１７ａは、第１ストレージノードＮＴに相当するメタル配線Ｍ２１ａによって相互に接続されている。これにより、ＳＲＡＭ部１４と第１不揮発性記憶素子２８ａとが接続される。また、コンタクトＣ１ｂ、Ｃ４ｂ、Ｃ１７ｂは、第２ストレージノードＮＢに相当するメタル配線Ｍ２１ｂによって相互に接続されている。これにより、ＳＲＡＭ部１４と第２不揮発性記憶素子２８ｂとが接続される。

メタル配線Ｍ２５ａは、コンタクトＣ６ａとスルーホール（図示省略）とを接続するための島状の配線パターンである。第１アクセストランジスタ１７のゲートは、コンタクトＣ６ａ、メタル配線Ｍ２５ａ、スルーホールを介し、第２メタル層のワード線接続配線（図示省略）に接続される。メタル配線Ｍ２５ｂは、コンタクトＣ６ｂとスルーホール（図示省略）とを接続するための島状の配線パターンである。第２アクセストランジスタ１８のゲートは、コンタクトＣ６ｂ、メタル配線Ｍ２５ｂ、スルーホールを介し、第２メタル層の上記のものとは別の位置に配置されたワード線接続配線（図示省略）に接続される。

メタル配線Ｍ２６ａは、コンタクトＣ１８ａとスルーホール（図示省略）とを接続するための島状の配線パターンである。第１不揮発性記憶素子２８ａのソースは、コンタクトＣ１８ａ、メタル配線Ｍ２６ａ、スルーホールを介し、第２メタル層のソース線ＳＬａ（図１参照）に接続される。メタル配線Ｍ２６ｂは、コンタクトＣ１８ｂとスルーホール（図示省略）とを接続するための島状の配線パターンである。第２不揮発性記憶素子２８ｂのソースは、コンタクトＣ１８ｂ、メタル配線Ｍ２６ｂ、スルーホールを介し、第２メタル層のソース線ＳＬｂ（図１参照）に接続される。

上記のメモリセル１１Ａの平面レイアウトは、メモリセル領域６１Ａの中心Ｅを対称中心（対称点）として点対称である。

図１０は、メモリセル１１Ｂのメモリセル領域６１Ｂにおける、ウェル、各トランジスタのドレイン、ソース及びチャネル領域が形成される活性領域、ゲート配線、及び活性領域上又はゲート配線上に設けられたコンタクトの配置を示している。

メモリセル領域６１Ｂは、ＳＲＡＭ部１４が形成される中央部ＣＢと第１及び第２不揮発性記憶素子２８ａ、２８ｂが配置された突出部ＳＢａ、ＳＢｂとを有する。突出部ＳＢａ、ＳＢｂを含むメモリセル領域６１Ｂの形状及び面積は、メモリセル領域６１Ａと同じであり、ＮウェルＮＷ、ＰウェルＰＷａ、ＰＷｂの配置についてもメモリセル領域６１Ａと同じである。メモリセル領域６１ＢのＰウェルＰＷｂは、図中左方向に隣接したメモリセル領域６１ＡのＰウェルＰＷａと一体であり、メモリセル領域６１ＢのＰウェルＰＷａは、図中右方向に隣接したメモリセル領域６１ＡのＰウェルＰＷｂと一体である。

中央部ＣＢにおけるＳＲＡＭ部１４を構成する各トランジスタ１７、１８、２１ａ、２１ｂ、２２ａ、２２ｂの活性領域Ａ１ａ、Ａ１ｂ、Ａ２ａ、Ａ２ｂ及びゲート配線４５ａ、４５ｂ、４６ａ、４６ｂと、コンタクトＣ１ａ〜Ｃ６ａ、Ｃ１ｂ〜Ｃ６ｂの形状、配置は、メモリセル領域６１Ａの中央部ＣＡのものと同じである。

メモリセル領域６１Ｂの第１ドライブトランジスタ２２ａ側（図中右側）に設けた突出部ＳＢａに第１不揮発性記憶素子２８ａが配置され、第２ドライブトランジスタ２２ｂ側（図中左側）に設けた突出部ＳＢｂに第２不揮発性記憶素子２８ｂが配置されている。

メモリセル領域６１Ｂの突出部ＳＢａは、当該メモリセル領域６１Ｂの図中右方向に隣接したメモリセル領域６１Ａの突出部ＳＡｂに対して、Ｘ方向については同じ位置に配置され、Ｙ方向については中央部ＣＢ（ＣＡ）のＹ方向の長さの１／２だけ図中上方向にずらされた位置に配置される。すなわち、メモリセル領域６１Ｂと図中右側に隣接するメモリセル領域６１Ａの、第２アクセストランジスタ１８等を設けた第２の隣接領域から第２不揮発性記憶素子２８ｂを設けた第２の離隔領域である突出部ＳＡｂが左方向に突出することによって形成される段差と、当該メモリセル領域６１Ｂの、第１アクセストランジスタ１７等を設けた第１の隣接領域から第１不揮発性記憶素子２８ａを設けた第１の離隔領域である突出部ＳＢａが右方向に突出することによって形成される段差とが噛み合い、Ｙ方向に突出部ＳＡｂ、ＳＢａが重なった状態に配置される。このように、メモリセル領域６１Ａの突出部ＳＡｂとメモリセル領域６１Ｂの突出部ＳＢａとが配置されることにより、メモリセル領域６１Ｂの突出部ＳＢａには、図中右方向に隣接したメモリセル領域６１Ａの突出部ＳＡｂにも配置されるとともに、Ｙ方向に延在する活性領域ＡＹ２、ソース側選択ゲート線ＳＧＬ２、メモリゲート線ＭＧＬ２及びドレイン側選択ゲート線ＤＧＬ２が配置される。

また、メモリセル領域６１Ｂの突出部ＳＢｂは、当該メモリセル領域６１Ｂの図中左方向に隣接したメモリセル領域６１Ａの突出部ＳＡａに対して、Ｘ方向については同じ位置に配置され、Ｙ方向については中央部ＣＢ（ＣＡ）のＹ方向の長さの１／２だけ図中下方向にずらされた位置に配置される。この場合には、メモリセル領域６１Ｂと図中左側に隣接するメモリセル領域６１Ａの、第１アクセストランジスタ１７等を設けた第１の隣接領域から第１不揮発性記憶素子２８ａを設けた第１の離隔領域である突出部ＳＡａが右方向に突出することによって形成される段差と、当該メモリセル領域６１Ｂの、第２アクセストランジスタ１８等を設けた第２の隣接領域から第２不揮発性記憶素子２８ｂを設けた第２の離隔領域である突出部ＳＢｂが左方向に突出することによって形成される段差とが噛み合い、Ｙ方向に突出部ＳＡａ、ＳＢｂが重なった状態に配置される。このように、メモリセル領域６１Ａの突出部ＳＡａとメモリセル領域６１Ｂの突出部ＳＢｂとが配置されることにより、メモリセル領域６１Ｂの突出部ＳＢｂには、図中左方向に隣接したメモリセル領域６１Ａの突出部ＳＡａにも配置されるとともに、Ｙ方向に延在する活性領域ＡＹ１、ソース側選択ゲート線ＳＧＬ１、メモリゲート線ＭＧＬ１及びドレイン側選択ゲート線ＤＧＬ１が配置される。

メモリセル領域６１Ｂの突出部ＳＢａ、ＳＢｂにおけるＹ方向に延在する活性領域、ソース側選択ゲート線、メモリゲート線及びドレイン側選択ゲート線の配置は、メモリセル領域６１Ａの突出部ＳＡａ、ＳＡｂの配置とは逆になる。すなわち、メモリセル領域６１Ｂの突出部ＳＢａでは、Ｘ方向について中央部ＣＢから外側に向って、活性領域ＡＹ２、ソース側選択ゲート線ＳＧＬ２、メモリゲート線ＭＧＬ２、ドレイン側選択ゲート線ＤＧＬ２が、この順番で配置される。また、メモリセル領域６１Ｂの突出部ＳＢｂには、Ｘ方向について中央部ＣＢから外側に向って、活性領域ＡＹ１、ソース側選択ゲート線ＳＧＬ１、メモリゲート線ＭＧＬ１、ドレイン側選択ゲート線ＤＧＬ１の順番で配置される。

突出部ＳＢａには、第１不揮発性記憶素子２８ａを構成する活性領域Ａ１４ａが配置されている。活性領域Ａ１４ａは、活性領域ＡＹ２の突出部ＳＢａ内の部分と、活性領域ＡＹ２からＸ方向に延びた矩形状の活性領域ＡＸ２ａとで構成される。活性領域ＡＹ２は、突出部ＳＢａの中央部ＣＢに寄った位置に配置されている。活性領域ＡＸ２ａは、一端が活性領域ＡＹ２につながり、他端が外側に向って（中央部ＣＢから離れる方向）延びている。

活性領域ＡＸ２ａの中央をＹ方向に横断するように、ドレイン側選択ゲート線ＤＧＬ２、メモリゲート線ＭＧＬ２、ソース側選択ゲート線ＳＧＬ２が配置されている。ドレイン側選択ゲート線ＤＧＬ２、メモリゲート線ＭＧＬ２、ソース側選択ゲート線ＳＧＬ２は、それぞれ活性領域ＡＸ２ａ上の部分がドレイン側選択トランジスタＤＳＴａのドレイン側選択ゲート電極ＤＧａ、メモリトランジスタＭＴａのメモリゲート電極ＭＧａ、ソース側選択トランジスタＳＳＴａのソース側選択ゲート電極ＳＧａとなる。メモリセル１１Ｂにおいても、第１不揮発性記憶素子２８ａのドレイン側選択ゲート電極ＤＧａ、メモリゲート電極ＭＧａ、ソース側選択ゲート電極ＳＧａから第１のゲート電極セットが構成されるが、これらは上述のようにドレイン側選択ゲート線ＤＧＬ２、メモリゲート線ＭＧＬ２、ソース側選択ゲート線ＳＧＬ２の一部であり、メモリセル１１Ａの第１のゲート電極セットとは異なる。活性領域Ａ１４ａ内の第１不揮発性記憶素子２８ａのドレイン及びソースにコンタクトＣ１７ａ、Ｃ１８ａが設けられている。コンタクトＣ１８ａは、活性領域ＡＹ２上に設けられ、図中上方向に隣接するメモリセル１１Ｂと共有される。

突出部ＳＢｂには、第２不揮発性記憶素子２８ｂを構成する活性領域Ａ１４ｂが配置されている。活性領域Ａ１４ｂは、活性領域ＡＹ１の突出部ＳＢｂ内の部分と、活性領域ＡＹ１からＸ方向に延びた矩形状の活性領域ＡＸ２ｂとで構成される。活性領域ＡＹ１は、突出部ＳＢｂの中央部ＣＢに寄った位置に配置されている。活性領域ＡＸ２ｂは、一端が活性領域ＡＹ１につながり、他端が外側に向って（中央部ＣＢから離れる方向）延びている。

活性領域ＡＸ２ｂの中央をＹ方向に横断するように、ドレイン側選択ゲート線ＤＧＬ１、メモリゲート線ＭＧＬ１、ソース側選択ゲート線ＳＧＬ１が配置されている。ドレイン側選択ゲート線ＤＧＬ１、メモリゲート線ＭＧＬ１、ソース側選択ゲート線ＳＧＬ１は、それぞれ活性領域ＡＸ２ｂ上の部分がドレイン側選択トランジスタＤＳＴｂのドレイン側選択ゲート電極ＤＧｂ、メモリトランジスタＭＴａのメモリゲート電極ＭＧｂ、ソース側選択トランジスタＳＳＴｂのソース側選択ゲート電極ＳＧｂとなる。メモリセル１１Ｂでは、第２不揮発性記憶素子２８ｂについても、ドレイン側選択ゲート電極ＤＧｂ、メモリゲート電極ＭＧｂ、ソース側選択ゲート電極ＳＧｂから第２のゲート電極セットが構成されるが、これらは上述のようにドレイン側選択ゲート線ＤＧＬ１、メモリゲート線ＭＧＬ１、ソース側選択ゲート線ＳＧＬ１の一部であり、メモリセル１１Ａの第２のゲート電極セットとは異なる。活性領域Ａ１４ｂ内の第２不揮発性記憶素子２８ｂのドレイン及びソースにコンタクトＣ１７ｂ、Ｃ１８ｂが設けられている。コンタクトＣ１８ｂは、活性領域ＡＹ１上に設けられ、図中下方向に隣接するメモリセル１１Ｂと共有される。

図１１は、メモリセル１１Ｂの活性領域、ゲート配線、コンタクトとともに、コンタクトの上層の第１メタル層のメタル配線の配置を示している。メモリセル１１Ｂにおけるメタル配線は、コンタクトＣ１ａ、Ｃ４ａ、Ｃ１７ａを相互に接続するメタル配線及びコンタクトＣ１ｂ、Ｃ４ｂ、Ｃ１７ｂを相互に接続するメタル配線と、コンタクトＣ１８ａ、Ｃ１８ｂにそれぞれ接続される島状のメタル配線以外は、図９に示すメモリセル１１Ａのものと同じである。

コンタクトＣ１ａ、Ｃ４ａ、Ｃ１７ａは、第１ストレージノードＮＴに相当するメタル配線Ｍ３１ａによって相互に接続され、コンタクトＣ１ｂ、Ｃ４ｂ、Ｃ１７ｂは、第２ストレージノードＮＢに相当するメタル配線Ｍ３１ｂによって相互に接続されている。これにより、ＳＲＡＭ部１４と第１不揮発性記憶素子２８ａとが接続され、ＳＲＡＭ部１４と第２不揮発性記憶素子２８ｂとが接続される。

メモリセル１１Ｂでは、コンタクトＣ４ａとコンタクトＣ１７ａとの間に活性領域ＡＹ２、ドレイン側選択ゲート線ＤＧＬ２、メモリゲート線ＭＧＬ２、ソース側選択ゲート線ＳＧＬ２が配置されている。このため、メタル配線Ｍ３１ａは、コンタクトＣ４ａとコンタクトＣ１７ａとの間の長さがメモリセル１１Ａのメタル配線Ｍ２１ａよりも長い。同様に、メモリセル１１Ｂのメタル配線Ｍ３１ｂは、コンタクトＣ４ｂとコンタクトＣ１７ｂとの間の長さがメモリセル１１Ａのメタル配線Ｍ２１ｂよりも長い。

メモリセル１１Ｂのメタル配線Ｍ２６ａは、コンタクトＣ１８ａとスルーホール（図示省略）とを接続するための島状の配線パターンである。また、メタル配線Ｍ２６ｂは、コンタクトＣ１８ｂとスルーホール（図示省略）とを接続するための島状の配線パターンである。メモリセル１１Ｂでは、第１不揮発性記憶素子２８ａのソースは、コンタクトＣ１８ａ、メタル配線Ｍ２６ａ、スルーホールを介して第２メタル層のソース線ＳＬｂに接続され、第２不揮発性記憶素子２８ｂのソースは、コンタクトＣ１８ｂ、メタル配線Ｍ２６ｂ、スルーホールを介し、第２メタル層のソース線ＳＬａに接続される。

メモリセル１１Ａとメモリセル１１Ｂとでは、メタル配線Ｍ２６ａ、Ｍ２６ｂが、接続されたコンタクトＣ１８ａ、Ｃ１８ｂから延びる方向が逆向きになっている。すなわち、メモリセル１１Ａのメタル配線Ｍ２６ａ、Ｍ２６ｂは、コンタクトＣ１８ａ、Ｃ１８ｂから中央に向って（中央部ＣＡに向う方向）延びた形状であるのに対し、メモリセル１１Ｂのメタル配線Ｍ２６ａ、Ｍ２６ｂは、コンタクトＣ１８ａ、Ｃ１８ｂから外方向（中央部ＣＢから離れる方向）に延びた形状である。

上記のメモリセル１１Ｂの平面レイアウトは、メモリセル領域６１Ｂの中心Ｅを対称中心（対称点）として点対称であるが、メモリセル１１Ａとの関係では対称性がない。

図１２は、メモリセル１１Ａ、１１Ｂを２行２列で配置した状態における各メモリセル領域６１Ａ、６１Ｂ内のレイアウトを示している。なお、図１２では、図面が煩雑になることを避けるため、活性領域、コンタクト及び第１メタル層のメタル配線だけを描いており、各トランジスタのゲート配線の図示を省略してある。

上述のように活性領域ＡＹ１は、Ｙ方向に延在し、これにＸ方向に延びた活性領域ＡＸ１ａ、ＡＸ２ｂが一体に形成されている。同様に、活性領域ＡＹ２は、Ｙ方向に延在し、これにＸ方向に延びた活性領域ＡＸ１ｂ、ＡＸ２ａが一体に形成されている。活性領域ＡＹ１及び活性領域ＡＸ１ａ、ＡＸ２ｂが形成する活性領域の形状と、活性領域ＡＹ２及び活性領域ＡＸ１ｂ、ＡＸ２ａが形成する活性領域の形状とは、いずれも櫛状であるが、これらの形状はＹ方向について線対称である。

ストレージノードＮＴ、ＮＢに相当するメモリセル１１Ａのメタル配線Ｍ２１ａ、Ｍ２１ｂ及びメモリセル１１Ｂのメタル配線Ｍ３１ａ、Ｍ３１ｂは、いずれもＹ方向に延びている。メモリセル１１Ａのメタル配線Ｍ２１ａとメタル配線Ｍ２１ｂとは長さが等しい。また、メモリセル１１Ｂのメタル配線Ｍ３１ａとメタル配線Ｍ３１ｂとは長さが等しいが、これらはメタル配線Ｍ２１ａ、Ｍ２１ｂよりも長い。

活性領域ＡＹ１上には、メモリセル１１ＡのコンタクトＣ１８ａとメモリセル１１ＢのコンタクトＣ１８ｂとがＹ方向に交互に並ぶ。また、活性領域ＡＹ２上には、メモリセル１１ＡのコンタクトＣ１８ｂとメモリセル１１ＢのコンタクトＣ１８ａとがＹ方向に交互に並ぶ。上述のように、メモリセル１１Ａのメタル配線Ｍ２６ａ、Ｍ２６ｂとメモリセル１１Ｂのメタル配線Ｍ２６ａ、Ｍ２６ｂとは、それらが延びる向きが逆である。これにより、活性領域ＡＹ１上のコンタクトＣ１８ａ、Ｃ１８ｂに接続されたメタル配線Ｍ２６ａ、Ｍ２６ｂは、同じ向き（図中左方向）に延び、スルーホールを介して、Ｙ方向に延在したソース線ＳＬａに接続される。同様に、活性領域ＡＹ２上のコンタクトＣ１８ａ、Ｃ１８ｂに接続されたメタル配線Ｍ２６ａ、Ｍ２６ｂは、メタル配線Ｍ２６ａ、Ｍ２６ｂとは逆向き（図中右方向）に延び、スルーホールを介して、Ｙ方向に延在したソース線ＳＬｂに接続される。

上記の説明からわかるように、ソース線ＳＬａとソース線ＳＬｂとは、Ｙ方向に等間隔で交互に配置されている。このように配置されることで、各々のソース線ＳＬａは、Ｙ方向に隣接した右側のメモリセル１１Ａと左側のメモリセル１１Ｂで共有され、各々のソース線ＳＬｂは、Ｙ方向に隣接した右側のメモリセル１１Ｂと左側のメモリセル１１Ａで共有される。

上記のように構成されたメモリセル１１Ａ、１１Ｂは、第１実施形態のメモリセル１１と同様に、ＳＲＡＭ部１４の両側の一方に第１不揮発性記憶素子２８ａを配置し、他方に第２不揮発性記憶素子２８ｂを配置しているので、第１、第２ストレージノードＮＴ、ＮＢと第１、第２不揮発性記憶素子２８ａ、２８ｂとの間の距離を短くすることができ、その書き込みサイクル時間を、ＳＲＡＭ部１４の書き込みサイクル時間と同等にすることができる。

また、上記のメモリセル１１Ａ、１１Ｂを配列したメモリセルアレイでは、１組のドレイン側選択ゲート線ＤＧＬ１、メモリゲート線ＭＧＬ１、ソース側選択ゲート線ＳＧＬ１、及び１組のドレイン側選択ゲート線ＤＧＬ２、メモリゲート線ＭＧＬ２、ソース側選択ゲート線ＳＧＬ２が隣接した一対のメモリセルの列で共有されるため、ドレイン側選択ゲート線、メモリゲート線、ソース側選択ゲート線の組数を大幅に少なくすることができる。この結果、メモリセルの小面積化、メモリセルの集積度の向上、不揮発性半導体記憶装置１０の小面積化を図ることができる。

上記の例では、ＳＲＡＭ部１４と第１不揮発性記憶素子２８ａ、第２不揮発性記憶素子２８ｂとを第１メタル層のメタル配線で接続しているが、この接続に第２メタル層のメタル配線を用いてもよい。例えば、図１３に示すように、メモリセル１１Ｂにおいて、第２メタル層のメタル配線（中継メタル配線）Ｍ４１ａは、一端がスルーホールＴ１１を介して第１メタル層のメタル配線（ストレージノードメタル配線）Ｍ４２ａに接続され、他端がスルーホールＴ１２を介して第１メタル層のメタル配線（ドレインメタル配線）４３ａに接続されている。メタル配線Ｍ４２ａは、コンタクトＣ１ａ、Ｃ４ａを介して第１ロードトランジスタ２１ａと第１ドライブトランジスタ２２ａとを接続している。メタル配線Ｍ４３ａは、コンタクトＣ１７ａを介してドレイン側選択トランジスタＤＳＴａのドレインに接続された島状の配線パターンである。これにより、メモリセル１１Ｂに対して第１のゲート電極セットの各ゲート電極となるドレイン側選択ゲート線ＤＧＬ２、メモリゲート線ＭＧＬ２、ソース側選択ゲート線ＳＧＬ２をメタル配線Ｍ４１ａが跨いだ配置となる。メモリセル１１Ｂにおいて、ＳＲＡＭ部１４と第２不揮発性記憶素子２８ｂとを第２メタル層のメタル配線を用いて接続する場合も同様である。

また、例えば、メモリセル１１Ａでは、図１４に示すように、第２メタル層のメタル配線（中継メタル配線）Ｍ５１ａの一端をスルーホールＴ１４を介して第１メタル層のメタル配線（ストレージノードメタル配線）Ｍ５２ａに接続し、他端をスルーホールＴ１５を介して第１メタル層のメタル配線（ドレインメタル配線）５３ａに接続する。メタル配線Ｍ５２ａは、コンタクトＣ１ａ、Ｃ４ａを介して第１ロードトランジスタ２１ａと第１ドライブトランジスタ２２ａとを接続し、メタル配線Ｍ５３ａは、コンタクトＣ１７ａを介してドレイン側選択トランジスタＤＳＴａのドレインに接続された島状の配線パターンである。この場合には、ＳＲＡＭ部１４と第１不揮発性記憶素子２８ａとの間に、メモリセル１１Ａに対して第１のゲート電極セットの各ゲート電極となるドレイン側選択ゲート線ＤＧＬ１、メモリゲート線ＭＧＬ１、ソース側選択ゲート線ＳＧＬ１がないため、メタル配線Ｍ５１ａは第１のゲート電極セットを跨がない配置となる。メモリセル１１Ａにおいて、ＳＲＡＭ部１４と第２不揮発性記憶素子２８ｂとを第２メタル層のメタル配線を用いて接続する場合も同様である。

１０ 不揮発性半導体記憶装置
１１、１１Ａ、１１Ｂ メモリセル
１４ ＳＲＡＭ部
１５ 不揮発性メモリ部
１７ 第１アクセストランジスタ
１８ 第２アクセストランジスタ
２１ａ 第１ロードトランジスタ
２１ｂ 第２ロードトランジスタ
２２ａ 第１ドライブトランジスタ
２２ｂ 第２ドライブトランジスタ
２８ａ 第１不揮発性記憶素子
２８ｂ 第２不揮発性記憶素子
４０、６１Ａ、６１Ｂ メモリセル領域
ＩＮＶ１ 第１インバータ
ＩＮＶ２ 第２インバータ
ＮＷ Ｎウェル
ＰＷａ、ＰＷｂ Ｐウェル

Claims (9)

1. クロスカップルされた第１インバータと第２インバータと、第１アクセストランジスタと、第２アクセストランジスタを有するＳＲＡＭ部と、
   前記第１インバータが出力するデータを不揮発的に保持する第１不揮発性記憶素子と、
   前記第２インバータが出力するデータを不揮発的に保持する第２不揮発性記憶素子と、
   を備える不揮発性ＳＲＡＭメモリセルであって、
   平面レイアウトにおけるメモリセル領域内で、前記ＳＲＡＭ部の両側の一方に前記第１不揮発性記憶素子が配置され、他方に前記第２不揮発性記憶素子が配置されており、
   前記メモリセル領域は、Ｎウェル領域と、前記Ｎウェル領域を挟んで配置された一対のＰウェル領域とを有し、
   前記Ｎウェル領域には、前記ＳＲＡＭ部の前記第１インバータの第１ロードトランジスタ及び前記第２インバータの第２ロードトランジスタが設けられ、
   一方の前記Ｐウェル領域には、前記Ｎウェル領域側の第１の隣接領域に前記第１ロードトランジスタと直列に接続された前記第１インバータの第１ドライブトランジスタと、前記第１アクセストランジスタとが設けられるとともに、前記Ｎウェル領域と反対側の第１の離隔領域に前記第１不揮発性記憶素子が設けられ、
   他方の前記Ｐウェル領域には、前記Ｎウェル領域側の第２の隣接領域に前記第２ロードトランジスタと直列に接続された前記第２インバータの第２ドライブトランジスタと、前記第２アクセストランジスタとが設けられるとともに、前記Ｎウェル領域と反対側の第２の離隔領域に前記第２不揮発性記憶素子が設けられている
   ことを特徴とする不揮発性ＳＲＡＭメモリセル。
2. 前記第１不揮発性記憶素子は、直列に接続された、第１ドレイン側選択トランジスタ、第１メモリトランジスタ、第１ソース側選択トランジスタを有し、
   前記第２不揮発性記憶素子は、直列に接続された、第２ドレイン側選択トランジスタ、第２メモリトランジスタ、第２ソース側選択トランジスタを有し、
   前記第１アクセストランジスタ、前記第２アクセストランジスタ、前記第１ロードトランジスタ、前記第２ロードトランジスタ、前記第１ドライブトランジスタ、及び前記第２ドライブトランジスタの各ゲート電極は、前記Ｎウェル領域と一対の前記Ｐウェル領域が並ぶ第１の方向に延在し、
   前記第１ドレイン側選択トランジスタ、前記第１メモリトランジスタ、前記第１ソース側選択トランジスタ、前記第２ドレイン側選択トランジスタ、前記第２メモリトランジスタ、及び前記第２ソース側選択トランジスタの各ゲート電極は、前記第１の方向に直交する第２の方向に延在する
   ことを特徴とする請求項１に記載の不揮発性ＳＲＡＭメモリセル。
3. 前記第１アクセストランジスタのゲート電極に第１のコンタクトを介して接続され、前記第１の離隔領域まで前記第１の方向に延びた第１のメタル配線と、
   前記第２アクセストランジスタのゲート電極に第２のコンタクトを介して接続され、前記第２の離隔領域まで前記第１の方向に延びた第２のメタル配線と
   を備えることを特徴とする請求項２に記載の不揮発性ＳＲＡＭメモリセル。
4. 前記第１ソース側選択トランジスタのソースに接続された第１ソース線、前記第１アクセストランジスタのゲートに接続された第１ワード線接続配線、前記第１ドライブトランジスタのソースに接続された第１基準電圧線、前記第１ロードトランジスタ及び前記第２ロードトランジスタのソースに接続された電源線、前記第２ドライブトランジスタのソースに接続された第２基準電圧線、前記第２アクセストランジスタのゲートに接続された第２ワード線接続配線、及び前記第２ソース側選択トランジスタのソースに接続された第２ソース線が前記第２の方向に延びるように配置されるとともに、前記第１の方向に等ピッチで配置される
   ことを特徴とする請求項２又は３に記載の不揮発性ＳＲＡＭメモリセル。
5. 前記第１の離隔領域は、前記第１の隣接領域から前記第１の方向に突出し、
   前記第２の離隔領域は、前記第２の隣接領域から前記第１の離隔領域と反対方向に突出している
   ことを特徴とする請求項２に記載の不揮発性ＳＲＡＭメモリセル。
6. 請求項１ないし５のいずれか１項に記載の不揮発性ＳＲＡＭメモリセルを複数備えることを特徴とする不揮発性半導体記憶装置。
7. 請求項５に記載の不揮発性ＳＲＡＭメモリセルが前記第１の方向に複数配置され、
   前記第１の方向に隣接した一対の前記メモリセル領域は、一方の前記メモリセル領域の前記第１の離隔領域と他方の前記メモリセル領域の前記第２の離隔領域とが前記第２の方向に重なった状態に配置されていることを特徴とする不揮発性半導体記憶装置。
8. 前記第１の方向に隣接した一対の前記メモリセル領域には、一方の前記メモリセル領域の前記第１の離隔領域内の前記第１不揮発性記憶素子の各前記ゲート電極及び他方の前記メモリセル領域の前記第２の離隔領域内の前記第２不揮発性記憶素子の各前記ゲート電極となり、前記第２の方向に延在する１組のゲート電極セットが配置されていることを特徴とする請求項７に記載の不揮発性半導体記憶装置。
9. さらに前記不揮発性ＳＲＡＭメモリセルが前記第２の方向に複数配置され、
   一の前記不揮発性ＳＲＡＭメモリセルと前記第２の方向に隣接した他の前記不揮発性ＳＲＡＭメモリセルとは、前記第１の方向を対称軸として、平面レイアウトが互いに線対称であることを特徴とする請求項７または８に記載の不揮発性半導体記憶装置。

Images