JP6596120B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関し、例えば、ＦＩＮＦＥＴを含む半導体装置に適用して有効な技術に関する。

特開２０１３−２６５９４号公報（特許文献１）には、ＳＲＡＭ（Static Random Access Memory）のセルレイアウトに関する技術が記載されている。

特開平１１−１１１８６０号公報（特許文献２）には、メモリセルを備える半導体装置において、動作の高速化を図ると同時に高集積化が可能な半導体装置に関する技術が記載されている。

特開２０１３−２６５９４号公報 特開平１１−１１１８６０号公報

例えば、ＳＲＡＭ（Static Random Access Memory）には、従来のプレーナ型（平面型）ＭＩＳＦＥＴ（（Metal Insulator Semiconductor Field Effect Transistor）が使用されている。このＳＲＡＭでは、例えば、プレーナ型ＭＩＳＦＥＴの上方に配置された第１配線層（コンタクト用配線）と第２配線層（ビット線／電源線）と第３配線層（ワード線／電源線）と第４配線層（電源線）と第５配線層（電源線）とが形成されている。

近年、シリコンを使用したＬＳＩ（Large Scale Integration）において、その構成要素であるＭＩＳＦＥＴの寸法、特に、ゲート電極のゲート長は縮小の一途をたどっている。このＭＩＳＦＥＴの縮小化は、スケーリング則に沿う形で進められてきたが、デバイスの世代が進むごとに種々の問題が見えてきており、ＭＩＳＦＥＴの短チャネル効果の抑制と高い電流駆動力の確保の両立が困難になってきている。したがって、従来のプレーナ型ＭＩＳＦＥＴに代わる新規構造デバイスへの研究開発が盛んに進められている。

ＦＩＮＦＥＴは、上述した新規構造デバイスの１つであり、プレーナ型ＭＩＳＦＥＴとは異なる３次元構造のＭＩＳＦＥＴである。近年、このＦＩＮＦＥＴは、重要なデバイス候補として注目を集めている。

ＦＩＮＦＥＴは、半導体層を加工して形成されたフィンを有している。このフィンは、細い短冊状（直方体状）の形状をした領域であり、このフィンの両側面部をＦＩＮＦＥＴのチャネルとして使用する。そして、ＦＩＮＦＥＴのゲート電極は、フィンを跨ぐような形でフィンの両側面部上に形成されており、いわゆるダブルゲート構造をしている。このように構成されているＦＩＮＦＥＴによれば、従来のシングルゲート構造のＭＩＳＦＥＴに比べて、ゲート電極によるチャネル領域に対するポテンシャル制御性が良好となっている。したがって、ＦＩＮＦＥＴによれば、ソース領域とドレイン領域の間のパンチスルー耐性が高く、より小さなゲート長まで短チャネル効果を抑制できる利点がある。そして、ＦＩＮＦＥＴでは、フィンの両側面部をチャネルとして使用していることから、電流を流すチャネル領域の面積を大きくすることができ、高い電流駆動力を得ることができる。つまり、ＦＩＮＦＥＴによれば、短チャネル効果の抑制と高い電流駆動力の確保を両立できるものと期待されている。

そして、ＦＩＮＦＥＴを使用する場合、プレーナ型ＭＩＳＦＥＴよりも微細化することができることから、第１配線層の下層のＦＩＮＦＥＴと同層に最下層配線層を形成することができる。このことから、ＦＩＮＦＥＴを使用したＳＲＡＭは、最下層配線（第０配線層）と第１配線層（ビット線／電源線）と第２配線層（ワード線／電源線）と第４配線層（電源線）と第５配線層（電源線）とから構成することができる。すなわち、ＦＩＮＦＥＴを使用したＳＲＡＭでは、第３配線層にスペースが形成されることになるため、スペースとなる第３配線層を有効活用することが望まれる。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態における半導体装置は、半導体基板上に形成されたゲート電極を含むＦＩＮＦＥＴと、ゲート電極上に接する直上配線と半導体基板上に形成された基板上配線とを含む最下層配線層とを備える。このとき、最下層配線層内で、直上配線と基板上配線とが電気的に接続されて配線ネットワークを形成することができるため、上方の配線層にスペースが形成され、半導体装置の性能向上を図る観点から、このスペースとなる上方の配線層を有効活用する。

一実施の形態によれば、半導体装置の性能向上を図ることができる。

半導体チップのレイアウト構成を示す図である。 ＳＲＡＭの全体構成を概略的に示す平面ブロック図である。 ＳＲＡＭのメモリセルを示す等価回路図である。 （ａ）は、プレーナ型ＦＥＴの模式的な構造を示す断面図であり、（ｂ）は、ＦＩＮＦＥＴの模式的な構造を示す断面図である。 （ａ）は、プレーナ型ＦＥＴを使用したＳＲＡＭで使用される配線層を示す表であり、（ｂ）は、ＦＩＮＦＥＴを使用したＳＲＡＭで使用される配線層を示す表である。 ＳＲＡＭの読み出し時のワード線電圧と読み出し時間との関係を示す波形図である。 （ａ）は、半導体基板内と第０配線層のレイアウト構成を示す平面図であり、（ｂ）は、第１配線層〜第３配線層のレイアウト構成を示す平面図である。 図７（ｂ）のＡ−Ａ線で切断した断面図である。 図７（ｂ）のＢ−Ｂ線で切断した断面図である。 図８に対応した変形例を示す断面図である。 図９に対応した変形例を示す断面図である。 （ａ）は、プレーナ型ＦＥＴを使用したＳＲＡＭの周辺回路における配線層を示す表であり、（ｂ）は、ＦＩＮＦＥＴを使用したＳＲＡＭの周辺回路における配線層を示す表である。また、（ｃ）は、実施の形態２における基本思想を取り入れた場合において、ＦＩＮＦＥＴを使用したＳＲＡＭの周辺回路における配線層を示す表である。 実施の形態２におけるメモリモジュールのレイアウト構成を示す平面図である。 図１３のＡ−Ａ線で切断した断面図である。 図１３のＢ−Ｂ線で切断した断面図である。 メモリセルアレイとワードドライバとの接続関係の一例を示す断面図である。 メモリセルアレイとＩ／Ｏ回路との接続関係の一例を示す断面図である。 Ｉ／Ｏ回路と制御回路部との接続関係の一例を示す断面図である。 ワードドライバと制御回路部との接続関係の一例を示す断面図である。 実施の形態３におけるメモリモジュールのレイアウト構成を示す平面図である。 デュアルポートＳＲＡＭのメモリセルを示す等価回路図である。 （ａ）は、半導体基板内と第０配線層のレイアウト構成を示す平面図であり、（ｂ）は、第１配線層〜第３配線層のレイアウト構成を示す平面図である。 図２２（ｂ）のＡ−Ａ線で切断した断面図である。 図２２（ｂ）のＢ−Ｂ線で切断した断面図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。

同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。

（実施の形態１）
＜半導体チップのレイアウト構成＞
本実施の形態１における半導体装置について図面を参照しながら説明する。まず、マイクロコンピュータを含むシステムが形成された半導体チップのレイアウト構成について説明する。図１は、本実施の形態１における半導体チップＣＨＰのレイアウト構成を示す図である。半導体チップＣＨＰは、ＣＰＵ（Central Processing Unit）１、ＲＡＭ（Random Access Memory）２、アナログ回路３、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）４、フラッシュメモリ５およびＩ／Ｏ（Input/Output）回路６を有している。

ＣＰＵ（回路）１は、中央演算処理装置とも呼ばれ、コンピュータなどの心臓部にあたる。このＣＰＵ１は、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算や制御を行なうものである。

ＲＡＭ（回路）２は、記憶情報をランダムに、すなわち随時記憶されている記憶情報を読み出したり、記憶情報を新たに書き込んだりすることができるメモリであり、随時書き込み読み出しができるメモリとも呼ばれる。ＩＣメモリとしてのＲＡＭには、ダイナミック回路を用いたＤＲＡＭ（Dynamic RAM）とスタティック回路を用いたＳＲＡＭ（Static RAM）の２種類がある。ＤＲＡＭは、記憶保持動作が必要な随時書き込み読み出しメモリであり、ＳＲＡＭは、記憶保持動作が不要な随時書き込み読み出しメモリである。本実施の形態１では、ＲＡＭ２をＳＲＡＭから構成することとする。

アナログ回路３は、時間的に連続して変化する電圧や電流の信号、すなわちアナログ信号を扱う回路であり、例えば増幅回路、変換回路、変調回路、発振回路、電源回路などから構成されている。

ＥＥＰＲＯＭ４およびフラッシュメモリ５は、書き込み動作および消去動作とも電気的に書き換え可能な不揮発性メモリの一種であり、電気的消去可能なプログラマブル読み出し専用メモリとも呼ばれる。このＥＥＰＲＯＭ４およびフラッシュメモリ５のメモリセルは、記憶（メモリ）用の例えばＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型トランジスタやＭＮＯＳ（Metal Nitride Oxide Semiconductor）型トランジスタから構成される。ＥＥＰＲＯＭ４およびフラッシュメモリ５の書き込み動作および消去動作には、例えばファウラーノルドハイム型トンネル現象を利用する。なお、ホットエレクトロンやホットホールを用いて書き込み動作や消去動作させることも可能である。ＥＥＰＲＯＭ４とフラッシュメモリ５の相違点は、ＥＥＰＲＯＭ４が、例えば、バイト単位で消去のできる不揮発性メモリであるのに対し、フラッシュメモリ５が、例えば、ワード線単位で消去できる不揮発性メモリである点である。一般に、フラッシュメモリ５には、ＣＰＵ１で種々の処理を実行するためのプログラムなどが記憶されている。これに対し、ＥＥＰＲＯＭ４には、書き換え頻度の高い各種データが記憶されている。

Ｉ／Ｏ回路６は、入出力回路であり、半導体チップＣＨＰ内から半導体チップＣＨＰの外部に接続された機器へのデータの出力や、半導体チップＣＨＰの外部に接続された機器から半導体チップ内へのデータの入力を行なうための回路である。

本実施の形態１における半導体チップＣＨＰのレイアウトは上記のように構成されており、以下に、ＲＡＭ２を構成するＳＲＡＭについて説明する。

＜ＳＲＡＭの構成＞
図２は、ＳＲＡＭの全体構成を概略的に示す平面ブロック図である。以下では、図２に示すＳＲＡＭの全体構成について説明する。このＳＲＡＭは、メモリマット回路ＭＭと、Ｉ／Ｏ回路（入出力回路）１００と、ワードドライバＷＤと、行デコーダＲＤと、制御回路部ＣＵと、列デコーダＣＤと、ワード線ＷＬと、ビット線対を構成するビット線ＢＬおよび相補ビット線／ＢＬと、セル電源線ＡＲＶＤＤと、ローカル接地線ＡＲＶＳＳとを有している。ここで、ビット線対（ＢＬ、／ＢＬ）と、セル電源線ＡＲＶＤＤと、ローカル接地線ＡＲＶＳＳとは、それぞれ複数であることが望ましい。

メモリマット回路ＭＭは、メモリセルアレイＭＣＡと、接地線スイッチ回路ＡＲＧＳｗ１と、接地線スイッチ回路ＡＲＧＳｗ２とを有している。メモリセルアレイＭＣＡは、縦横配列で配置された複数のメモリセルＭＣを有している。

Ｉ／Ｏ回路１００は、カラム選択スイッチ回路ＣＳＳと、セル電源電圧線制御回路ＡＲＶＣと、センスアンプ回路ＳＡと、ライトドライバ回路ＷＤＣとを有している。

次に、図２に示すＳＲＡＭの構成要素の接続関係について説明する。セル電源電圧線制御回路ＡＲＶＣと、メモリセルＭＣとは、セル電源線ＡＲＶＤＤを介して接続されている。ここで、図２における横方向に配置された複数のメモリセルＭＣは、例えば、同一のセル電源線ＡＲＶＤＤに接続されている。また、図２における縦方向に配置された複数のメモリセルＭＣは、同一のローカル接地線ＡＲＶＳＳを介して接地されている。

カラム選択スイッチ回路ＣＳＳとメモリセルＭＣとは、ビット線対（ＢＬ、／ＢＬ）を介して接続されている。ここで、例えば、図２における横方向に配置された複数のメモリセルＭＣは、同一のビット線ＢＬを介して接続され、かつ、同一の相補ビット線／ＢＬを介しても接続されている。

ワードドライバＷＤとメモリセルＭＣとは、ワード線ＷＬを介して接続されている。ここで、例えば、図２における縦方向に配置された複数のメモリセルＭＣは、同一のワード線ＷＬに接続されている。

続いて、図２に示すＳＲＡＭの動作について説明する。制御回路部ＣＵは、チップイネーブル信号ＣＥＮと、ライトイネーブル信号ＷＥＮと、アドレス信号Ａｄｄとを入力する。チップイネーブル信号ＣＥＮが非活性状態である場合には、制御回路部ＣＵがオフ状態になる。チップイネーブル信号ＣＥＮが活性状態である場合には、制御回路部ＣＵがオン状態になり、ＳＲＡＭのリード動作およびライト動作が行われる。

ライトイネーブル信号ＷＥＮがデータライトを指示している場合には、制御回路部ＣＵはライトドライバ回路ＷＤＣを活性化する。ライトドライバ回路ＷＤＣは、ライト動作時に活性化し、入力データ信号Ｄｉｎをカラム選択スイッチ回路ＣＳＳに転送する。ライトドライバ回路ＷＤＣは、ライト動作時以外の場合には非活性状態となる。

ライトイネーブル信号ＷＥＮがデータリードを指示している場合には、制御回路部ＣＵはセンスアンプ回路ＳＡを活性化する。センスアンプ回路ＳＡは、リード動作時に活性化し、カラム選択スイッチ回路ＣＳＳから転送される微弱な読み出しデータ信号を増幅して出力データ信号Ｄｏｕｔを生成する。センスアンプ回路ＳＡは、リード動作時以外の場合には非活性状態となる。

制御回路部ＣＵは、アドレス信号Ａｄｄに基づいて、行アドレスＲＡｄｄと、列アドレスＣＡｄｄとを生成する。

行デコーダＲＤは、行アドレスＲＡｄｄを入力してデコードし、そのデコード結果に基づいてワードドライバＷＤを制御する。ワードドライバＷＤは、複数の行にそれぞれ対応する複数のワードドライバを有している。行アドレスＲＡｄｄのデコード結果が示す行に対応するワードドライバが活性化し、対応するワード線ＷＬを駆動する。

列デコーダＣＤは、列アドレスＣＡｄｄを入力してデコードし、そのデコード結果に基づいてカラム選択スイッチ回路ＣＳＳと、セル電源電圧線制御回路ＡＲＶＣとを制御する。

カラム選択スイッチ回路ＣＳＳは、複数の列にそれぞれ対応する複数のビット線対（ＢＬ、／ＢＬ）のうち、列アドレスＣＡｄｄに対応するビット線対（ＢＬ、／ＢＬ）を選択する。選択されたビット線対（ＢＬ、／ＢＬ）は、リード動作時にはセンスアンプ回路ＳＡに接続され、ライト動作時にはライトドライバ回路ＷＤＣに接続される。なお、選択されたビット線対（ＢＬ、／ＢＬ）は、リード動作またはライト動作が実行される前に、図示しないビット線プリチャージ回路によって外部電源電圧Ｖｄｄのレベルまでチャージされる。

セル電源電圧線制御回路ＡＲＶＣは、列毎に設けられたセル電源線ＡＲＶＤＤの電圧レベルを列毎に制御する。ライト動作時において、セル電源電圧線制御回路ＡＲＶＣは、選択された列のセル電源線ＡＲＶＤＤの電圧を外部電源電圧Ｖｄｄレベルから下げ、その他の列のセル電源線ＡＲＶＤＤの電圧を外部電源電圧Ｖｄｄレベルに維持する。また、リード動作時およびスタンバイ時において、セル電源電圧線制御回路ＡＲＶＣは、全てのセル電源線ＡＲＶＤＤの電圧を外部電源電圧Ｖｄｄのレベルに維持する。

＜ＳＲＡＭのメモリセルの構成＞
次に、ＳＲＡＭを構成するメモリセルＭＣの等価回路について説明する。図３は、本実施の形態１におけるＳＲＡＭのメモリセルＭＣを示す等価回路図である。図３に示すように、このメモリセルＭＣは、一対の相補性ビット線（ビット線ＢＬ、ビット線／（バー）ＢＬ）とワード線ＷＬとの交差部に配置され、一対の駆動用ＭＩＳＦＥＴ（Ｑｄ１、Ｑｄ２）、一対の負荷用ＭＩＳＦＥＴ（Ｑｐ１、Ｑｐ２）および一対の転送用ＭＩＳＦＥＴ（Ｑｔ１、Ｑｔ２）により構成されている。駆動用ＭＩＳＦＥＴ（Ｑｄ１、Ｑｄ２）および転送用ＭＩＳＦＥＴ（Ｑｔ１、Ｑｔ２）はｎチャネル型ＭＩＳＦＥＴで構成され、負荷用ＭＩＳＦＥＴ（Ｑｐ１、Ｑｐ２）はｐチャネル型ＭＩＳＦＥＴで構成されている。

メモリセルＭＣを構成する上記６個のＭＩＳＦＥＴのうち、駆動用ＭＩＳＦＥＴＱｄ１および負荷用ＭＩＳＦＥＴＱｐ１は、ＣＭＯＳインバータＩＮＶ１を構成し、駆動用ＭＩＳＦＥＴＱｄ２および負荷用ＭＩＳＦＥＴＱｐ２は、ＣＭＯＳインバータＩＮＶ２を構成している。これら一対のＣＭＯＳインバータＩＮＶ１、ＩＮＶ２の相互の入出力端子（蓄積ノードＡ、Ｂ）は、交差結合され、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。また、このフリップフロップ回路の一方の入出力端子（蓄積ノードＡ）は、転送用ＭＩＳＦＥＴＱｔ１のソース領域、ドレイン領域の一方に接続され、他方の入出力端子（蓄積ノードＢ）は、転送用ＭＩＳＦＥＴＱｔ２のソース領域、ドレイン領域の一方に接続されている。

さらに、転送用ＭＩＳＦＥＴＱｔ１のソース領域、ドレイン領域の他方はビット線ＢＬに接続され、転送用ＭＩＳＦＥＴＱｔ２のソース領域、ドレイン領域の他方はビット線／ＢＬに接続されている。また、フリップフロップ回路の一端（負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２の各ソース領域）は電源電圧（Ｖｃｃ)に接続され、他端（駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の各ソース領域）は基準電圧（Ｖｓｓ)に接続されている。

上記回路の動作を説明すると、一方のＣＭＯＳインバータＩＮＶ１の蓄積ノードＡが高電位（“Ｈ”）であるときには、駆動用ＭＩＳＦＥＴＱｄ２がＯＮになるので、他方のＣＭＯＳインバータＩＮＶ２の蓄積ノードＢが低電位（“Ｌ”）になる。したがって、駆動用ＭＩＳＦＥＴＱｄ１がＯＦＦになり、蓄積ノードＡの高電位（“Ｈ”）が保持される。すなわち、一対のＣＭＯＳインバータＩＮＶ１、ＩＮＶ２を交差結合させたラッチ回路によって相互の蓄積ノードＡ、Ｂの状態が保持され、電源電圧が印加されている間、情報が保存される。

転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２のそれぞれのゲート電極にはワード線ＷＬが接続され、このワード線ＷＬによって転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２の導通、非導通が制御される。すなわち、ワード線ＷＬが高電位（“Ｈ”）であるときには、転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２がＯＮになり、ラッチ回路と相補性ビット線（ビット線ＢＬ，バーＢＬ）とが電気的に接続されるので、蓄積ノードＡ、Ｂの電位状態（“Ｈ”または“Ｌ”）がビット線ＤＬ、／ＤＬに現れ、メモリセルＭＣの情報として読み出される。

メモリセルＭＣに情報を書き込むには、ワード線ＷＬを“Ｈ”電位レベル、転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２をＯＮ状態にしてビット線ＢＬ、／ＢＬの情報を蓄積ノードＡ、Ｂに伝達する。以上のようにして、ＳＲＡＭを動作させることができる。

＜実施の形態１における基本思想＞
続いて、本実施の形態１における基本思想について説明する。図４は、本実施の形態１における基本思想を説明する図である。図４（ａ）は、プレーナ型ＦＥＴの模式的な構造を示す断面図であり、図４（ｂ）は、ＦＩＮＦＥＴの模式的な構造を示す断面図である。

まず、図４（ａ）において、プレーナ型ＦＥＴでは、半導体基板上にゲート絶縁膜を介してゲート電極ＧＥが形成されており、このゲート電極ＧＥを覆うようにコンタクト層間絶縁膜ＣＩＬが形成されている。そして、コンタクト層間絶縁膜ＣＩＬには、コンタクト層間絶縁膜ＣＩＬを貫通するプラグＰＬＧが形成されており、このプラグＰＬＧは、コンタクト層間絶縁膜ＣＩＬ上に配置された配線Ｌ１と接続されている。このように構成されているプレーナ型ＦＥＴを含む半導体装置では、コンタクト層間絶縁膜ＣＩＬに配線は形成されていない。したがって、プレーナ型ＦＥＴを含む半導体装置において、最下層配線層は、コンタクト層間絶縁膜ＣＩＬ上に配置された配線Ｌ１を含む第１配線層である。

一方、図４（ｂ）において、ＦＩＮＦＥＴは、半導体基板１Ｓ上に形成されたフィンＦＩＮを有している。このフィンＦＩＮは、細い短冊状（直方体状）の形状をした領域であり、このフィンＦＩＮの両側面部をＦＩＮＦＥＴのチャネルとして使用する。そして、ＦＩＮＦＥＴのゲート電極ＧＥは、フィンＦＩＮを跨ぐような形でフィンＦＩＮの両側面部上に形成されており、いわゆるダブルゲート構造をしている。このように構成されているＦＩＮＦＥＴによれば、従来のシングルゲート構造（プレーナ構造）のＭＩＳＦＥＴに比べて、ゲート電極ＧＥによるチャネル領域に対するポテンシャル制御性が良好となっている。したがって、ＦＩＮＦＥＴによれば、ソース領域とドレイン領域の間のパンチスルー耐性が高く、より小さなゲート長まで短チャネル効果を抑制できる利点がある。そして、ＦＩＮＦＥＴでは、フィンＦＩＮの両側面部をチャネルとして使用していることから、電流を流すチャネル領域の面積を大きくすることができ、高い電流駆動力を得ることができる。つまり、ＦＩＮＦＥＴによれば、短チャネル効果の抑制と高い電流駆動力の確保を両立できる。

このように構成されているＦＩＮＦＥＴでは、プレーナ型ＦＥＴに比べて、ゲート電極ＧＥの微細化が進んでいることから、コンタクト層間絶縁膜にゲート電極ＧＥ上と接する直上配線ＰＯを形成することができるとともに、半導体基板１Ｓ上に基板上配線ＯＤを設けることができる。そして、ＦＩＮＦＥＴを含む半導体装置では、ＦＩＮＦＥＴの微細化に対応して、直上配線ＰＯと基板上配線ＯＤとをコンタクト層間絶縁膜の内部で電気的に接続することができる。すなわち、ＦＩＮＦＥＴを含む半導体装置では、コンタクト層間絶縁膜の内部に直上配線ＰＯと基板上配線ＯＤからなる配線ネットワークを形成することができる。そして、図４（ｂ）に示すように、直上配線ＰＯおよび基板上配線ＯＤのそれぞれは、プラグＰＬＧを介して、配線Ｌ１と電気的に接続される。

このことから、ＦＩＮＦＥＴを含む半導体装置では、コンタクト層間絶縁膜の内部に形成された直上配線ＰＯと基板上配線ＯＤからなる配線ネットワークが最下層配線層となる。つまり、ＦＩＮＦＥＴを含む半導体装置において、最下層配線層は、コンタクト層間絶縁膜の内部に形成されや直上配線ＰＯおよび基板上配線ＯＤを含む第０配線層である。

以上のことから、ＦＩＮＦＥＴは、プレーナ型ＦＥＴに比べて微細化されることから、ＦＩＮＦＥＴを含む半導体装置では、直上配線ＰＯと基板上配線ＯＤからなる配線ネットワークをコンタクト層間絶縁膜の内部に第０配線層として設けることができるのである。そして、本実施の形態１における基本思想は、ＦＩＮＦＥＴを含む半導体装置では、第０配線層を設けることができる点に基づいている。

以下に、この点について説明する。図５（ａ）は、プレーナ型ＦＥＴを使用したＳＲＡＭで使用される配線層を示す表である。図５（ａ）に示すように、プレーナ型ＦＥＴを使用したＳＲＡＭでは、第０配線層（Ｍ０）を設けることができないため、第１配線層（Ｍ１）〜第５配線層（Ｍ５）が使用されることになる。具体的に、第１配線層（Ｍ１）には、コンタクト用配線が配置され、第２配線層（Ｍ２）には、ビット線および電源線が配置される。そして、第３配線層（Ｍ３）には、ワード線と電源線が配置され、第４配線層（Ｍ４）および第５配線層（Ｍ５）には、電源線が配置される。

これに対し、図５（ｂ）は、ＦＩＮＦＥＴを使用したＳＲＡＭで使用される配線層を示す表である。図５（ｂ）に示すように、ＦＩＮＦＥＴを使用したＳＲＡＭでは、第０配線層（Ｍ０）を設けることができるため、第０配線層（Ｍ０）〜第５配線層（Ｍ５）が使用されることになる。具体的に、第０配線層（Ｍ０）には、コンタクト用配線が配置され、第１配線層（Ｍ１）には、ビット線および電源線が配置される。そして、第２配線層（Ｍ２）には、ワード線と電源線が配置され、第４配線層（Ｍ４）および第５配線層（Ｍ５）には、電源線が配置される。したがって、ＦＩＮＦＥＴを使用したＳＲＡＭでは、ＦＩＮＦＥＴの微細化により、第０配線層を設けることができるため、図５（ｂ）に示すように、例えば、第３配線層（Ｍ３）が未使用となる。言い換えれば、ＦＩＮＦＥＴを使用したＳＲＡＭでは、第３配線層（Ｍ３）にスペースが生まれるのである。

このスペースを有効活用する点に本実施の形態１における基本思想がある。すなわち、本実施の形態１における基本思想は、ＦＩＮＦＥＴの微細化により存在可能となった第０配線層（Ｍ０）により、第３配線層（Ｍ３）に生まれるスペースを有効活用しようとする思想である。つまり、本実施の形態１における基本思想は、ＳＲＡＭを構成する配線層として不要となる第３配線層を有効活用する思想であり、特に、半導体装置の性能向上を図る観点から、第３配線層に生まれるスペースを利用するものである。

以下では、本実施の形態１における基本思想を具現化する例について説明する。具体的には、本発明者が見出した新たな知見に基づき、半導体装置の性能向上を図る観点から、第３配線層に生まれるスペースを有効活用する構成例について説明する。

＜改善の検討＞
ＦＩＮＦＥＴを使用したＳＲＡＭにおいては、高速動作が望まれている。ここで、図６は、ＳＲＡＭの読み出し時のワード線電圧と読み出し時間との関係を示す波形図である。図６において、（１）は、ワードドライバの近端部に配置されるメモリセルでの波形を示しており、（２）は、ワードドライバの遠端部に配置されるメモリセルでの波形を示している。図６に示すように、ワードドライバの遠端部に配置されるメモリセルでは、ワードドライバの近端部に配置されるメモリセルよりも、ワード線電圧の上昇に時間がかかることがわかる。このことから、ビット線電位差を充分に確保するために、読み出しタイミングを遅くする必要があり、ＳＲＡＭの高速動作を阻害する要因となっている。

この点に関し、本発明者は、まず、この阻害要因を改善するため、ワードドライバを構成するトランジスタの駆動能力を高めることを検討したが、この対策では、ワード線電圧の波形の改善には繋がらなかった。そこで、本発明者は、鋭意検討した結果、ワード線の配線抵抗が波形のなまりに影響を及ぼしていることを突き止めた。すなわち、本発明者は、ワード線電圧の立ち上がり時間がワード線の配線抵抗に大きく影響を受けるという新たな知見を得た。したがって、本発明者は、この新たに見出した知見に基づき、ワード線の低抵抗化を図ることができれば、ワード線電圧の波形のなまりを解消することができ、これによって、ＳＲＡＭの高速動作を実現できるという方向性を見出した。そこで、本実施の形態１では、ワード線の低抵抗化によってＳＲＡＭの高速動作が実現可能となるという新たな知見に基づき、ワード線の低抵抗化を図るために、第３配線層に生まれるスペースを有効活用する工夫を施している。以下に、この工夫を施した本実施の形態１における技術的思想について説明する。

＜メモリセルの平面レイアウト構成＞
図７は、本実施の形態１におけるＳＲＡＭのメモリセルの平面レイアウト構成を示す平面図である。特に、図７（ａ）は、半導体基板内と第０配線層のレイアウト構成を示す平面図であり、図７（ｂ）は、第１配線層〜第３配線層のレイアウト構成を示す平面図である。なお、ＳＲＡＭのメモリセルにおいては、第４配線層および第５配線層も存在するが、これらの配線層は、本実施の形態１における技術的思想との関連性が薄いため、以下に示す明細書の記載および図面での図示は省略している。

ＳＲＡＭのメモリセルは、例えば、図７（ａ）に示すように、半導体基板に形成された一対の駆動用ＭＩＳＦＥＴ（Ｑｄ１、Ｑｄ２）、一対の負荷用ＭＩＳＦＥＴ（Ｑｐ１、Ｑｐ２）および一対の転送用ＭＩＳＦＥＴ（Ｑｔ１、Ｑｔ２）の６つのトランジスタ（ＦＩＮＦＥＴ）から構成されている。このとき、一対の駆動用ＭＩＳＦＥＴ（Ｑｄ１、Ｑｄ２）および一対の転送用ＭＩＳＦＥＴ（Ｑｔ１、Ｑｔ２）は、ｎチャネル型ＭＩＳＦＥＴから構成され、一対の負荷用ＭＩＳＦＥＴ（Ｑｐ１、Ｑｐ２）はｐチャネル型ＭＩＳＦＥＴから構成されている。

図７（ａ）に示すように、半導体基板には素子分離領域が形成されており、この素子分離領域でアクティブ領域ＡＣＴ１ｎ、ＡＣＴ１ｐ、ＡＣＴ２ｎ、ＡＣＴ２ｐが区画されている。具体的に、素子分離領域で区画されたアクティブ領域ＡＣＴ１ｎは、ｘ方向に延在するように形成されており、このアクティブ領域ＡＣＴ１ｎの隣りに素子分離領域を介してアクティブ領域ＡＣＴ１ｐがｘ方向に延在するように形成されている。そして、アクティブ領域ＡＣＴ１ｐの隣りに素子分離領域を介してアクティブ領域ＡＣＴ２ｐがｘ方向に延在するように形成されている。さらに、アクティブ領域ＡＣＴ２ｐの隣りに素子分離領域を介してアクティブ領域ＡＣＴ２ｎがｘ方向に延在するように形成されている。このように、ＳＲＡＭにおいては、図７（ａ）に示すように、アクティブ領域ＡＣＴ１ｎ、ＡＣＴ１ｐ、ＡＣＴ２ｐ、ＡＣＴ２ｎが素子分離領域を介してｙ方向に並んで形成されており、それぞれのアクティブ領域ＡＣＴ１ｎ、ＡＣＴ１ｐ、ＡＣＴ２ｐ、ＡＣＴ２ｎはｘ方向に延在するように形成されている。

アクティブ領域ＡＣＴ１ｎ、ＡＣＴ２ｎは、半導体基板内にリンや砒素などのｎ型不純物が導入された半導体領域であり、アクティブ領域ＡＣＴ１ｐ、ＡＣＴ２ｐは、半導体基板内にボロンなどのｐ型不純物が導入された半導体領域となっている。

まず、アクティブ領域ＡＣＴ１ｎに着目すると、ｘ方向に延在するアクティブ領域ＡＣＴ１ｎと立体交差するようにゲート電極ＧＥ１とゲート電極ＧＥ３が形成されている。つまり、ゲート電極ＧＥ１とゲート電極ＧＥ３とは、互いに並行し、かつ、ｙ方向に延在するように配置されている。このとき、ゲート電極ＧＥ１と、ゲート電極ＧＥ１の両側に形成されたアクティブ領域ＡＣＴ１ｎによって、転送用ＭＩＳＦＥＴＱｔ１が形成されている。この転送用ＭＩＳＦＥＴＱｔ１においては、ゲート電極ＧＥ１の両側に形成されているアクティブ領域ＡＣＴ１ｎがソース領域とドレイン領域となり、ソース領域あるいはドレイン領域となるアクティブ領域ＡＣＴ１ｎ上に基板上配線ＯＤが配置されている。

一方、転送用ＭＩＳＦＥＴＱｔ１のゲート電極ＧＥ１は、アクティブ領域ＡＣＴ１ｎ上から素子分離領域上にまで延在している。

さらに、メモリセル内のアクティブ領域ＡＣＴ１ｎに着目すると、ゲート電極ＧＥ３と、ゲート電極ＧＥ３の両側に形成されたアクティブ領域ＡＣＴ１ｎによって、駆動用ＭＩＳＦＥＴＱｄ１が形成されている。この駆動用ＭＩＳＦＥＴＱｄ１においては、ゲート電極ＧＥ３の両側に形成されているアクティブ領域ＡＣＴ１ｎがソース領域とドレイン領域となり、ソース領域あるいはドレイン領域となるアクティブ領域ＡＣＴ１ｎ上に基板上配線ＯＤが配置されている。このようにアクティブ領域ＡＣＴ１ｎには、転送用ＭＩＳＦＥＴＱｔ１と駆動用ＭＩＳＦＥＴＱｄ１が形成されている。

続いて、アクティブ領域ＡＣＴ１ｐに着目すると、ｘ方向に延在するアクティブ領域ＡＣＴ１ｐと立体交差するようにゲート電極ＧＥ３が形成されている。つまり、アクティブ領域ＡＣＴ１ｎ上に配置されているゲート電極ＧＥ３は、さらに、ｙ方向に延在して、アクティブ領域ＡＣＴ１ｐ上にまで形成されている。ゲート電極ＧＥ３と、ゲート電極ＧＥ３の両側に形成されたアクティブ領域ＡＣＴ１ｐによって、負荷用ＭＩＳＦＥＴＱｐ１が形成されている。したがって、ゲート電極ＧＥ３は、アクティブ領域ＡＣＴ１ｎとの関係で駆動用ＭＩＳＦＥＴＱｄ１のゲート電極として機能するとともに、アクティブ領域ＡＣＴ１ｐとの関係で負荷用ＭＩＳＦＥＴＱｐ１のゲート電極として機能することがわかる。

負荷用ＭＩＳＦＥＴＱｐ１においては、ゲート電極ＧＥ３の片側に形成されているアクティブ領域ＡＣＴ１ｐ上に基板上配線ＯＤが配置され、メモリセル内においては、アクティブ領域ＡＣＴ１ｐの左端部に近接する位置にゲート電極ＧＥ４の端部が配置されている。そして、ゲート電極ＧＥ４上に接する直上配線ＰＯが形成されており、この直上配線ＰＯとアクティブ領域ＡＣＴ１ｐ上に配置されている基板上配線ＯＤが接続されている。

次に、アクティブ領域ＡＣＴ２ｐに着目すると、ｘ方向に延在するアクティブ領域ＡＣＴ２ｐと立体交差するようにゲート電極ＧＥ４が形成されている。このゲート電極ＧＥ４は、アクティブ領域ＡＣＴ１ｐの左端部と近接するように配置されているとともに、ｙ方向に延在して、アクティブ領域ＡＣＴ２ｐと立体交差するように形成されている。このゲート電極ＧＥ４と、ゲート電極ＧＥ４の両側に形成されたアクティブ領域ＡＣＴ２ｐによって、負荷用ＭＩＳＦＥＴＱｐ２が形成されている。

負荷用ＭＩＳＦＥＴＱｐ２においては、ゲート電極ＧＥ４の片側に形成されているアクティブ領域ＡＣＴ２ｐ上に基板上配線ＯＤが配置され、この基板上配線ＯＤと直上配線ＰＯとが接続されている。そして、直上配線ＰＯは、ゲート電極ＧＥ３上に接するように配置されている。

さらに、アクティブ領域ＡＣＴ２ｎに着目すると、ｘ方向に延在するアクティブ領域ＡＣＴ２ｎと立体交差するように、ゲート電極ＧＥ４とゲート電極ＧＥ２が形成されている。つまり、ゲート電極ＧＥ４とゲート電極ＧＥ２とは、互いに並行し、かつ、ｙ方向に延在するように配置されている。このとき、ゲート電極ＧＥ４と、ゲート電極ＧＥ４を挟む両側に形成されたアクティブ領域ＡＣＴ２ｎによって、駆動用ＭＩＳＦＥＴＱｄ２が形成されている。この駆動用ＭＩＳＦＥＴＱｄ２においては、ゲート電極ＧＥ４の両側に形成されているアクティブ領域ＡＣＴ２ｎがソース領域とドレイン領域となり、ソース領域あるいはドレイン領域となるアクティブ領域ＡＣＴ２上に基板上配線ＯＤが配置されている。このとき、ゲート電極ＧＥ４は、一端部がアクティブ領域ＡＣＴ１ｐの左端部と近接する位置に配置されながら、ｙ方向に延在し、アクティブ領域ＡＣＴ２ｐとアクティブ領域ＡＣＴ２ｎの両方と立体交差するように延在している。したがって、ゲート電極ＧＥ４は、一端部において、直上配線ＰＯと接続されている。そして、ゲート電極ＧＥ４は、アクティブ領域ＡＣＴ２ｐとの関係で負荷用ＭＩＳＦＥＴＱｐ２のゲート電極として機能するとともに、アクティブ領域ＡＣＴ２ｎとの関係で駆動用ＭＩＳＦＥＴＱｄ２のゲート電極として機能していることがわかる。

一方、ゲート電極ＧＥ２と、ゲート電極ＧＥ２を挟む両側に形成されたアクティブ領域ＡＣＴ２ｎによって、転送用ＭＩＳＦＥＴＱｔ２が形成されている。この転送用ＭＩＳＦＥＴＱｔ２においては、ゲート電極ＧＥ２の両側に形成されているアクティブ領域ＡＣＴ２ｎがソース領域とドレイン領域となり、ソース領域あるいはドレイン領域となるアクティブ領域ＡＣＴ２ｎ上に基板上配線ＯＤが配置されている。また、転送用ＭＩＳＦＥＴＱｔ２のゲート電極ＧＥ２は、アクティブ領域ＡＣＴ２ｎ上から素子分離領域上にまで延在している。以上のようにして、半導体基板内と第０配線層がレイアウト構成されている。

続いて、図７（ｂ）を使用して、第１配線層〜第３配線層のレイアウト構成について説明する。図７（ｂ）に示すように、第１配線層に配置される複数の配線Ｌ１には、例えば、電源線ＶＳＳと、電源線ＶＤＤと、ビット線ＢＬと、相補ビット線／ＢＬとが含まれている。そして、これらの配線は、互いにｙ方向に並んで配置されながら、それぞれ、ｘ方向に延在している。そして、図７（ｂ）に示すように、第３配線層に配置される配線Ｌ３には、例えば、補助線ＡＬと電源線ＶＬとが含まれており、これらの配線は、互いにｘ方向に並んで配置されながら、それぞれ、ｙ方向に延在している。なお、図７（ｂ）において、第２配線層に配置される配線は、第３配線層に配置される配線Ｌ３と重なるように配置されているため、図７（ｂ）には示されないことになる。以上のようにして、第１配線層〜第３配線層がレイアウト構成されていることになる。

＜メモリセルの断面構成＞
次に、図８は、図７（ｂ）のＡ−Ａ線で切断した断面図である。図８において、半導体基板１Ｓ上には、ゲート電極ＧＥ２およびゲート電極ＧＥ４と基板上配線ＯＤとが配置され、ゲート電極ＧＥ２およびゲート電極ＧＥ４と基板上配線ＯＤとを覆うようにコンタクト層間絶縁膜ＣＩＬが形成されている。一方、半導体基板内には、拡散層ＤＬが形成されている。そして、コンタクト層間絶縁膜ＣＩＬには、プラグＰＬＧ１および電源線ＶＳＳが形成されており、例えば、基板上配線ＯＤと電源線ＶＳＳとは、プラグＰＬＧ１で電気的に接続されている。続いて、電源線ＶＳＳ上を含むコンタクト層間絶縁膜ＣＩＬ上には、層間絶縁膜ＩＬ１が形成されており、この層間絶縁膜ＩＬ１にプラグＰＬＧ２と電源線ＶＬ２とワード線ＷＬとが形成されている。このとき、電源線ＶＳＳと電源線ＶＬ２とは、プラグＰＬＧ２で電気的に接続されている。

次に、電源線ＶＬ２上およびワード線ＷＬ上を含む層間絶縁膜ＩＬ１上には、層間絶縁膜ＩＬ２が形成されており、層間絶縁膜ＩＬ２には、電源線ＶＬ３と補助線ＡＬとプラグＰＬＧ３ＡとプラグＰＬＧ３Ｂとが形成されている。そして、電源線ＶＬ２と電源線ＶＬ３とは、プラグＰＬＧ３Ａで電気的に接続され、ワード線ＷＬと補助線ＡＬとは、プラグＰＬＧ３Ｂで電気的に接続されている。

図９は、図７（ｂ）のＢ−Ｂ線で切断した断面図である。図９に示すように、半導体基板１Ｓ上には、フィンＦＩＮとゲート電極ＧＥ２とが形成されており、ゲート電極ＧＥ２を覆うようにコンタクト層間絶縁膜ＣＩＬが形成されている。そして、コンタクト層間絶縁膜ＣＩＬには、複数の配線Ｌ１が形成されており、複数の配線Ｌ１には、電源線ＶＳＳと、ビット線ＢＬと、相補ビット線／ＢＬと、電源線ＶＤＤとが含まれている。

続いて、複数の配線Ｌ１上を含むコンタクト層間絶縁膜ＣＩＬ上には、層間絶縁膜ＩＬ１が形成されており、この層間絶縁膜ＩＬ１には、ワード線ＷＬが形成されている。そして、ワード線ＷＬ上を含む層間絶縁膜ＩＬ１上には、層間絶縁膜ＩＬ２が形成されており、この層間絶縁膜ＩＬ２には、複数のプラグＰＬＧ３Ｂと補助線ＡＬとが形成されている。このとき、ワード線ＷＬと補助線ＡＬとは、複数のプラグＰＬＧ３Ｂで電気的に接続されている。同様に、図９では、図示されないが、例えば、図８に示す電源線ＶＬ２と電源線ＶＬ３とは、複数のプラグＰＬＧ３Ａで電気的に接続されている。

以上のようにして、本実施の形態１におけるメモリセルが構成されている。つまり、本実施の形態１における半導体装置は、情報を記憶するメモリセルが形成されたメモリセル形成領域を含む。このとき、メモリセル形成領域には、半導体基板と、半導体基板上に形成されたゲート電極を含むＦＩＮＦＥＴと、ゲート電極上に接する直上配線と半導体基板上に形成された基板上配線とを含む最下層配線層とが形成されている。さらに、メモリセル形成領域には、記最下層配線層の上方に形成された第１配線層と、第１配線層の上方に形成され、かつ、ワード線を含む第２配線層と、第２配線層の上方に形成され、かつ、第１配線を含む第３配線層とが形成されている。ここで、最下層配線層内で、直上配線と基板上配線とが電気的に接続され、最下層配線層内に直上配線と基板上配線とを含む配線ネットワークが形成されている。

＜実施の形態１における特徴＞
次に、本実施の形態１における特徴点について説明する。本実施の形態１における第１特徴点は、例えば、図８および図９に示すように、第２配線層に形成されたワード線ＷＬと第３配線層に形成された補助線ＡＬとが電気的に接続されている点にある。これにより、本実施の形態１によれば、ワード線ＷＬの低抵抗化を図ることができる。つまり、第２配線層に形成されたワード線ＷＬと第３配線層に形成された補助線ＡＬとを電気的に接続することにより、第３配線層に形成された補助線ＡＬもワード線として機能させることができる。このことは、ワード線として機能する配線が増加することを意味し、この構成の場合、第２配線層に形成されたワード線ＷＬだけを使用する場合よりも、ワード線全体の抵抗値を低減することができることを意味する。すなわち、ワード線を並列接続されるワード線ＷＬと補助線ＡＬから構成することにより、ワード線全体の低抵抗化を図ることができるのである。この結果、ワードドライバから離れた位置に配置されるメモリセルにおいても、ワード線電圧の立ち上がり波形のなまりを改善することができ、これによって、読み出し速度を向上することができる。すなわち、本実施の形態１によれば、ＦＩＮＦＥＴを使用したＳＲＡＭの高速動作を実現することができる。

このように、本実施の形態１では、ＦＩＮＦＥＴの微細化により存在可能となった第０配線層（Ｍ０）により、第３配線層（Ｍ３）に生まれるスペースを有効活用しようとする基本思想に基づき、第３配線層に生まれるスペースに補助線ＡＬを配置して、この補助線ＡＬとワード線ＷＬとを電気的に接続する構成を採用している。これにより、ワード線電圧の立ち上がり時間がワード線の配線抵抗に大きく影響を受けるという新たな知見に基づく対策（工夫）が実現されることになり、ＦＩＮＦＥＴを使用したＳＲＡＭの高速動作が可能となる。つまり、本実施の形態１では、本実施の形態１における基本思想をワード線ＷＬの低抵抗化を実現する観点から利用し、これによって、ＦＩＮＦＥＴを含むＳＲＡＭの性能向上を図っているのである。

特に、ワード線全体の低抵抗化を図る観点からは、例えば、図９に示すように、第２配線層に形成されているワード線ＷＬと第３配線層に形成されている補助線ＡＬとを複数のプラグＰＬＧ３Ｂで電気的に接続することが望ましい。なぜなら、ワード線ＷＬと補助線ＡＬとの電気的接続に複数のプラグＰＬＧ３Ｂを使用することにより、単一のプラグＰＬＧ３Ｂでワード線ＷＬと補助線ＡＬとを接続するよりも、ワード線全体の低抵抗化を図ることができるからである。したがって、少なくとも、ワード線ＷＬと補助線ＡＬとを電気的に接続することにより、ワード線全体の低抵抗化に起因するＳＲＡＭの高速動作を実現することができるが、さらなるワード線全体の低抵抗化を図って、ＳＲＡＭの高速動作性を向上するためには、ワード線ＷＬと補助線ＡＬとの電気的接続に複数のプラグＰＬＧ３Ｂを使用することが望ましいのである。

続いて、本実施の形態１における第２特徴点は、例えば、図８および図９に示すように、第２配線層に形成されている電源線ＶＬ２と第３配線層に形成されている電源線ＶＬ３とを電気的に接続している点にある。これにより、本実施の形態１によれば、電源線の安定性を向上することができる。具体的には、第２配線層に形成されている電源線ＶＬ２と第３配線層に形成されている電源線ＶＬ３とを電気的に接続することにより、電源線全体の抵抗値を低減することができる。このことは、電源線における電源ドロップ（電圧降下）を抑制することができる。この結果、ＳＲＡＭの動作安定性を向上することができる。

特に、ＦＩＮＦＥＴを使用したＳＲＡＭでは、ＦＩＮＦＥＴの微細化に伴って、ＳＲＡＭで使用する電源電圧を低くすることが可能となり、これによって、ＳＲＡＭでの消費電力を削減することができる。一方、電源電圧が低くなるということは、電源ドロップの影響を受けやすくなることも意味し、この場合、電源ドロップが大きくなると、ＳＲＡＭが正常に動作しなくなるおそれが高まる。この点に関し、本実施の形態１では、第２配線層に形成されている電源線ＶＬ２と第３配線層に形成されている電源線ＶＬ３とを並列接続しているため、電源線全体の抵抗値を低減することができる。このことは、本実施の形態１における電源線全体では、寄生抵抗（配線抵抗）に基づく電源ドロップが抑制されることを意味し、これによって、ＳＲＡＭの動作安定性を向上することができる。つまり、本実施の形態１によれば、微細化されたＦＩＮＦＥＴをＳＲＡＭに使用することにより、電源電圧の低下に基づく消費電力の削減を図ることができるとともに、本実施の形態１における第２特徴点によって、電源線全体の低抵抗化を図ることができるため、電源ドロップに起因するＳＲＡＭの動作不安定性を解消することができる。すなわち、本実施の形態１によれば、ＳＡＲＭの消費電力を低減するとともに、ＳＲＡＭの動作安定性を向上することができるという優れた効果を得ることができる。

なお、電源線全体の低抵抗化を図る観点からは、電源線ＶＬ２および電源線ＶＬ３を複数のプラグＰＬＧ３Ａで電気的に接続することが望ましい。なぜなら、電源線ＶＬ２と電源線ＶＬ３とを複数のプラグＰＬＧ３Ａで電気的に接続することにより、電源線ＶＬ２と電源線ＶＬ３とを単一のプラグＰＬＧ３Ａで電気的に接続する構成よりも、電源線全体の低抵抗化を図ることができるからである。この場合、電源線全体の低抵抗化がより図ることができることから、電源ドロップが生じにくくなり、これによって、ＳＲＡＭの動作安定性をより一層向上することができる。

以上のように、本実施の形態１では、本実施の形態１における基本思想をワード線全体の低抵抗化を実現する観点（第１特徴点）と電源線全体の低抵抗化を実現する観点から利用している。具体的には、ワード線全体の低抵抗化を図るために、第３配線層に生じたスペースにワード線ＷＬと電気的に接続される補助線ＡＬを配置し（第１特徴点）、かつ、電源線全体の低抵抗化を図るために、第３配線層に生じたスペースに電源線ＶＬ２と電気的に接続される電源線ＶＬ３を配置している（第２特徴点）。この結果、本実施の形態１によれば、ＦＩＮＦＥＴを含むＳＲＡＭの性能向上を図ることができる。

＜変形例＞
次に、実施の形態１における変形例について説明する。図１０は、図８に対応した図であり、本変形例におけるメモリセルの一断面図である。同様に、図１１は、図９に対応した図であり、本変形例におけるメモリセルの一断面図である。

図１０および図１１に示すように、本変形例における特徴点は、断面視および平面視のいずれにおいても、第２配線層に形成されているワード線ＷＬと第３配線層に形成されている補助線ＡＬとが、電気的に接続されていないが、重なるように配置されている点にある。これにより、ワード線ＷＬを外部からのノイズの影響を受けにくくすることができる。すなわち、ワード線ＷＬと補助線ＡＬとが重なるように配置されている結果、補助線ＡＬが、ワード線ＷＬを外部ノイズから保護するシールド線として機能し、これによって、ワード線ＷＬのノイズ耐性を向上することができる。これにより、本変形例によれば、ワード線ＷＬにノイズが重畳することによるＳＲＡＭの誤動作を抑制することができるため、ＳＲＡＭの動作信頼性を向上することができる。

以上のように、本変形例では、実施の形態１における基本思想をワード線ＷＬのノイズ耐性を向上する観点から利用している。具体的には、ワード線ＷＬのノイズ耐性の向上を図るために、第３配線層に生じたスペースにワード線ＷＬと平面視および断面視において重なる補助線ＡＬを配置している。この結果、本変形例によれば、ワード線ＷＬを外部ノイズから保護するシールドとして補助線ＡＬを機能させることができ、これによって、ワード線ＷＬのノイズ耐性を向上することができる。つまり、本変形例によれば、ＦＩＮＦＥＴを含むＳＲＡＭの動作信頼性を向上することができる。

（実施の形態２）
＜実施の形態２における基本思想＞
図１２（ａ）は、プレーナ型ＦＥＴを使用したＳＲＡＭの周辺回路における配線層を示す表である。図１２（ａ）に示すように、プレーナ型ＦＥＴを使用した周辺回路では、第０配線層（Ｍ０）を設けることができないため、第１配線層（Ｍ１）〜第４配線層（Ｍ４）が使用されることになる。具体的に、第１配線層（Ｍ１）には、コンタクト用配線と信号配線と電源線とが配置され、第２配線層（Ｍ２）には、信号配線および電源線が配置される。そして、第３配線層（Ｍ３）には、信号配線と電源線とが配置され、第４配線層（Ｍ４）には、電源線が配置される。

これに対し、図１２（ｂ）は、ＦＩＮＦＥＴを使用したＳＲＡＭの周辺回路における配線層を示す表である。図１２（ｂ）に示すように、ＦＩＮＦＥＴを使用した周辺回路では、第０配線層（Ｍ０）を設けることができるため、第０配線層（Ｍ０）〜第４配線層（Ｍ４）が使用されることになる。具体的に、第０配線層（Ｍ０）には、コンタクト用配線と信号配線と電源背とが配置され、第１配線層（Ｍ１）には、信号配線および電源線が配置される。そして、第２配線層（Ｍ２）には、信号配線と電源線とが配置され、第４配線層（Ｍ４）には、電源線が配置される。したがって、ＦＩＮＦＥＴを使用した周辺回路では、ＦＩＮＦＥＴの微細化により、第０配線層を設けることができるため、図１２（ｂ）に示すように、例えば、第３配線層（Ｍ３）が未使用となる。言い換えれば、ＦＩＮＦＥＴを使用した周辺回路では、第３配線層（Ｍ３）にスペースが生まれるのである。

ところが、第０配線層（Ｍ０）には、ＦＩＮＦＥＴのゲート電極も形成されており、ＦＩＮＦＥＴのゲート電極を回避するようにして、第０配線層を構成する複数の配線を配置する必要がある。すなわち、第０配線層には、ＦＩＮＦＥＴのゲート電極も存在するため、その他の第１配線層〜第４配線層に比べて、第０配線層の配線のレイアウトには制約が存在する。このことから、ＦＩＮＦＥＴを使用した周辺回路において、第０配線層〜第２配線層および第４配線層で周辺回路を構成する信号配線と電源線とコンタクト用配線とを形成する場合、プレーナ型ＦＥＴを使用した周辺回路において、第１配線層〜第４配線層で周辺回路を構成する信号配線と電源線とコンタクト用配線とを形成する場合よりも、レイアウトに関する制約が多くなる。この結果、ＦＩＮＦＥＴを使用した周辺回路において、第０配線層〜第２配線層および第４配線層で周辺回路を構成する信号配線と電源線とコンタクト用配線とを形成すると、周辺回路の占有面積が大きくなるのである。つまり、プレーナ型ＦＥＴよりも微細化されたＦＩＮＦＥＴを使用するにも関わらず、周辺回路の占有面積を充分に低減することができないのである。

そこで、本実施の形態２では、周辺回路の占有面積を低減するために、第３配線層に生じるスペースを有効活用する。すなわち、本実施の形態２における基本思想は、ＦＩＮＦＥＴの微細化により存在可能となった第０配線層（Ｍ０）により、第３配線層（Ｍ３）に生まれるスペースを有効活用しようとする思想である。つまり、本実施の形態２における基本思想は、周辺回路を構成する配線層として不要となる第３配線層を有効活用する思想であり、特に、周辺回路の面積低減を図る観点から、第３配線層に生まれるスペースを利用するものである。具体的には、ＦＩＮＦＥＴを使用した周辺回路において、図１２（ｃ）に示すように、第０配線層〜第２配線層と第４配線層だけでなく、スペースが生まれる第３配線層も使用して、周辺回路を構成する信号配線と電源線とコンタクト用配線とを形成する。これにより、周辺回路に必要な配線を配置することができる配線層の数を増やすことができるので、周辺回路の平面サイズ（レイアウト面積）を低減することができる。すなわち、図１２（ｃ）は、本実施の形態２における基本思想を取り入れた場合において、ＦＩＮＦＥＴを使用したＳＲＡＭの周辺回路における配線層を示す表である。図１２（ｃ）に示すように、本実施の形態２では、第０配線層〜第２配線層と第４配線層だけでなく、スペースが生まれる第３配線層も使用していることがわかる。この点に本実施の形態２における基本思想があり、以下では、この基本思想を具現化して周辺回路のレイアウトが実現されている。以下では、本実施の形態２における基本思想を具現化する例について説明する。具体的には、ＳＲＡＭの周辺回路の占有面積を低減する観点から、第３配線層に生まれるスペースを有効活用する構成例について説明する。

＜メモリモジュールのレイアウト構成＞
図１３は、本実施の形態２におけるメモリモジュールのレイアウト構成を示す平面図である。図１３に示すように、本実施の形態２におけるメモリモジュールは、メモリセルアレイＭＣＡと、Ｉ／Ｏ回路１００と、制御回路部ＣＵと、ワードドライバＷＤとを有している。図１３において、周辺回路を構成するＩ／Ｏ回路１００と制御回路部ＣＵとワードドライバＷＤのそれぞれは、第０配線層に形成された基板上配線ＯＤと、第１配線層に形成された配線Ｌ１と、第２配線層に形成された配線Ｌ２と、第３配線層に形成された配線Ｌ３とから形成され、本実施の形態２における基本思想が反映されていることがわかる。

特に、図１３に示すレイアウトでは、周辺回路の最下層配線層である第０配線層には、ワード線と並行する方向（ｙ方向）に延在する基板上配線ＯＤから形成されている。これは、図１３では図示されていないが、第０配線層には、ＦＩＮＦＥＴのゲート電極も形成されており、このゲート電極が存在することによる制約によって、第０配線層は、ＦＩＮＦＥＴのゲート電極の延在方向（ｙ方向）と並行する基板上配線ＯＤだけから構成されているものである。また、図１３において、第１配線層に形成されている複数の配線Ｌ１のそれぞれは、ｘ方向に延在しており、複数の配線Ｌ１には、信号配線と電源線とが含まれている。さらに、図１３において、第２配線層に形成されている複数の配線Ｌ２のそれぞれも、ｘ方向に延在しており、複数の配線Ｌ２には、信号配線と電源線とが含まれている。したがって、本実施の形態２においては、第１配線層に形成されている配線Ｌ１と第２配線層に形成されている配線Ｌ２とは、共にｘ方向に延在するように配置されている。

続いて、図１３において、第３配線層に形成されている複数の配線Ｌ３のそれぞれは、ｙ方向に延在しており、複数の配線Ｌ３には、信号配線と電源線とが含まれている。以上のことから、例えば、第２配線層に形成されている信号配線と第３配線層に形成されている信号配線とは互いに交差する方向に延在していることになる。また、第２配線層に形成されている信号配線と第３配線層に形成されている信号配線とは、電気的に接続しないように構成することもできるし、電気的に接続するように構成することもできる。

＜周辺回路の断面構成＞
図１４は、図１３のＡ−Ａ線で切断した断面図である。図１４に示すように、半導体基板１Ｓ内には、半導体領域である拡散層ＤＬが形成されており、半導体基板１Ｓ上には、ＦＩＮＦＥＴのゲート電極ＧＥおよび基板上配線ＯＤが形成されている。そして、ゲート電極ＧＥおよび基板上配線ＯＤを覆うようにコンタクト層間絶縁膜ＣＩＬが形成されており、このコンタクト層間絶縁膜ＣＩＬにプラグＰＬＧ１と配線Ｌ１とが形成されている。例えば、基板上配線ＯＤと配線Ｌ１とは、プラグＰＬＧ１で電気的に接続されている。

次に、図１４に示すように、配線Ｌ１上を含むコンタクト層間絶縁膜ＣＩＬ上には、層間絶縁膜ＩＬ１が形成されており、この層間絶縁膜ＩＬ１にプラグＰＬＧ２と配線Ｌ２とが形成されている。そして、配線Ｌ１と配線Ｌ２とは、例えば、複数のプラグＰＬＧ２によって、互いに電気的に接続されている。さらに、図１４に示すように、配線Ｌ２上を含む層間絶縁膜ＩＬ１上には、層間絶縁膜ＩＬ２が形成されており、この層間絶縁膜ＩＬ２にプラグＰＬＧ３と配線Ｌ３とが形成されている。例えば、配線Ｌ２と配線Ｌ３とは、プラグＰＬＧ３によって、電気的に接続されている。

図１５は、図１３のＢ−Ｂ線で切断した断面図である。図１４に示すように、半導体基板１Ｓ上には、ＦＩＮＦＥＴのフィンＦＩＮおよびゲート電極ＧＥが形成されている。そして、ゲート電極ＧＥを覆うようにコンタクト層間絶縁膜ＣＩＬが形成されており、このコンタクト層間絶縁膜ＣＩＬに配線Ｌ１が形成されている。

次に、図１４に示すように、配線Ｌ１上を含むコンタクト層間絶縁膜ＣＩＬ上には、層間絶縁膜ＩＬ１が形成されており、この層間絶縁膜ＩＬ１にプラグＰＬＧ２と配線Ｌ２とが形成されている。そして、配線Ｌ１と配線Ｌ２とは、例えば、複数のプラグＰＬＧ２によって、互いに電気的に接続されている。さらに、図１４に示すように、配線Ｌ２上を含む層間絶縁膜ＩＬ１上には、層間絶縁膜ＩＬ２が形成されており、この層間絶縁膜ＩＬ２にプラグＰＬＧ３と配線Ｌ３とが形成されている。例えば、配線Ｌ２と配線Ｌ３とは、プラグＰＬＧ３によって、電気的に接続されている。

以上のようにして、本実施の形態２では、第３配線層に配線Ｌ３が形成されていることがわかる。つまり、本実施の形態２では、スペースとなる第３配線層に配線Ｌ３を形成することにより、スペースを有効活用している。この結果、本実施の形態２における周辺回路では、第０配線層〜第４配線層を使用して、信号配線や電源配線を配置していることになる。このため、第３配線層を使用しない場合に比べて、周辺回路のレイアウト面積（平面面積）を低減すことができ、これによって、メモリモジュール全体の占有面積を小さくすることができる。このことは、半導体チップ（例えば、図１参照）の小型化を図ることができることを意味し、これによって、半導体チップを含む半導体装置の小型化を図ることができる。また、半導体チップのサイズを縮小化できるということは、半導体ウェハから取得できる半導体チップ数を増加できることを意味し、このことは、半導体チップ当たりの製造コストを低減できることを意味する。したがって、本実施の形態２によれば、半導体装置の製造コストを削減できるという効果も得ることができる。

＜メモリモジュールの構成要素間の接続関係＞
（１）メモリセルアレイＭＣＡとワードドライバＷＤとの接続関係
図１６は、メモリセルアレイＭＣＡとワードドライバＷＤとの接続関係の一例を示す断面図である。図１６に示すように、メモリセルアレイＭＣＡとワードドライバＷＤとは、例えば、第２配線層に形成されている配線Ｌ２および第３配線層に形成されている配線Ｌ３によって電気的に接続することができる。

（２）メモリセルアレイＭＣＡとＩ／Ｏ回路１００との接続関係
図１７は、メモリセルアレイＭＣＡとＩ／Ｏ回路１００との接続関係の一例を示す断面図である。図１７に示すように、メモリセルアレイＭＣＡとＩ／Ｏ回路１００とは、例えば、メモリセルアレイＭＣＡの第１配線層に形成されている配線Ｌ１とＩ／Ｏ回路１００の第１配線層に形成されている配線Ｌ１とを、プラグＰＬＧ２を介して、第２配線層に形成されている配線Ｌ２で電気的に接続することができる。

（３）Ｉ／Ｏ回路１００と制御回路部ＣＵとの接続関係
図１８は、Ｉ／Ｏ回路１００と制御回路部ＣＵとの接続関係の一例を示す断面図である。図１８に示すように、Ｉ／Ｏ回路１００と制御回路部ＣＵとは、例えば、第３配線層に形成されている配線Ｌ３によって電気的に接続することができる。

（４）ワードドライバＷＤと制御回路部ＣＵとの接続関係
図１９は、ワードドライバＷＤと制御回路部ＣＵとの接続関係の一例を示す断面図である。図１９に示すように、ワードドライバＷＤと制御回路部ＣＵとは、例えば、第２配線層に形成されている配線Ｌ２によって電気的に接続することができる。

（実施の形態３）
＜メモリモジュールのレイアウト構成＞
図２０は、本実施の形態３におけるメモリモジュールのレイアウト構成を示す平面図である。図２０において、メモリセルアレイＭＣＡの第３配線層には、第２配線層に形成されているワード線と重なるようにｙ方向に延在する配線ＨＬ１と、配線ＨＬ１と一直線上に配置され、ワード線と重なるようにｙ方向に延在する配線ＨＬ２と、平面視において、ワード線と交差するｘ方向に延在する配線ＨＬ３とが形成されている。このとき、配線ＨＬ１の一端部と配線ＨＬ２の一端部とは、平面視において、互いに離間して対向配置されており、配線ＨＬ３は、平面視において、配線ＨＬ１の一端部と配線ＨＬ２の一端部との間を通って、ワード線と交差するｘ方向に延在している。すなわち、本実施の形態３では、ワード線と部分的に重なるように、第３配線層に配線ＨＬ１および配線ＨＬ２を形成し、配線ＨＬ１と配線ＨＬ２の間のスペースにワード線と交差するｘ方向に延在する配線ＨＬ３を配置している。これにより、本実施の形態３によれば、第３配線層において、ワード線と交差するｘ方向に延在する配線ＨＬ３を配置しながらも、第３配線層にワード線と電気的に接続される配線ＨＬ１および配線ＨＬ２を形成することができる。このことから、第３配線層にワード線と交差するｘ方向に延在する配線ＨＬ３が存在する場合であっても、平面視において、配線ＨＬ３を挟むようにワード線上に配置される配線ＨＬ１および配線ＨＬ２によって、ワード線全体の低抵抗化を図ることができる。また、ワード線上に配置される配線ＨＬ１および配線ＨＬ２は、ワード線と電気的に接続されていなくても、平面視において、ワード線と重なるように配置されていれば、ワード線を外部ノイズから保護するシールドとして機能することになる。

例えば、ワード線と交差するｘ方向に延在する配線ＨＬ３は、Ｉ／Ｏ回路１００に接続しているネガティブブースト回路の負電位を生成する配線容量として使用される。なお、配線ＨＬ３の幅は、配線ＨＬ１の幅や配線ＨＬ２の幅と同じ必要はなく、細くてもよいし、太くてもよい。また、配線ＨＬ３は、複数存在していてもよい。

（実施の形態４）
＜メモリセルの等価回路＞
図２１は、デュアルポートＳＲＡＭのメモリセルを示す等価回路図である。図２１に示すように、デュアルポートＳＲＡＭは、一対の相補性ビット線（ＡＢＬ、／ＡＢＬ）と一対の相補性ビット線（ＢＢＬ、／ＢＢＬ）と２本のワード線ＡＷＬおよびワード線ＢＷＬとを有する。そして、デュアルポートＳＲＡＭのメモリセルは、一対の駆動用ＭＩＳＦＥＴ（Ｑｄ１、Ｑｄ２）、一対の負荷用ＭＩＳＦＥＴ（Ｑｐ１、Ｑｐ２）、一対の転送用ＭＩＳＦＥＴ（Ｑｔ１Ａ、Ｑｔ２Ａ）および一対の転送用ＭＩＳＦＥＴ（Ｑｔ１Ａ、Ｑｔ２Ａ）により構成されている。駆動用ＭＩＳＦＥＴ（Ｑｄ１、Ｑｄ２）および転送用ＭＩＳＦＥＴ（Ｑｔ１Ａ、Ｑｔ２Ａ、Ｑｔ１Ｂ、Ｑｔ２Ｂ）はｎチャネル型ＭＩＳＦＥＴで構成され、負荷用ＭＩＳＦＥＴ（Ｑｐ１、Ｑｐ２）はｐチャネル型ＭＩＳＦＥＴで構成されている。

このように構成されているデュアルポートＳＲＡＭは、データの入出力のための信号の出入り口（ポート）が２つ設けられており、一方のポートからデータを読み出していても、同時にもう一方のポートからデータを書き込むことが可能であり、高速にデータ処理を行なうことができる利点を有している。

＜メモリセルのレイアウト構成＞
図２２は、メモリセルのレイアウト構成を示す平面図である。特に、図２２（ａ）は、半導体基板内と第０配線層のレイアウト構成を示す平面図であり、図２２（ｂ）は、第１配線層〜第３配線層のレイアウト構成を示す平面図である。なお、ＳＲＡＭのメモリセルにおいては、第４配線層および第５配線層も存在するが、これらの配線層は、以下に示す明細書の記載および図面での図示は省略している。

ＳＲＡＭのメモリセルは、例えば、図２２（ａ）に示すように、半導体基板に形成された一対の駆動用ＭＩＳＦＥＴ（Ｑｄ１、Ｑｄ２）、一対の負荷用ＭＩＳＦＥＴ（Ｑｐ１、Ｑｐ２）、一対の転送用ＭＩＳＦＥＴ（Ｑｔ１Ａ、Ｑｔ２Ａ）および一対の転送用ＭＩＳＦＥＴ（Ｑｔ１Ｂ、Ｑｔ２Ｂ）の８つのトランジスタ（ＦＩＮＦＥＴ）から構成されている。このとき、一対の駆動用ＭＩＳＦＥＴ（Ｑｄ１、Ｑｄ２）、一対の転送用ＭＩＳＦＥＴ（Ｑｔ１Ａ、Ｑｔ２Ａ）および一対の転送用ＭＩＳＦＥＴ（Ｑｔ１Ｂ、Ｑｔ２Ｂ）は、ｎチャネル型ＭＩＳＦＥＴから構成され、一対の負荷用ＭＩＳＦＥＴ（Ｑｐ１、Ｑｐ２）はｐチャネル型ＭＩＳＦＥＴから構成されている。

また、図２２（ａ）に示すように、半導体基板上には、直上配線ＰＯと基板上配線ＯＤとを含む第０配線層が形成され、直上配線ＰＯと基板上配線ＯＤとを電気的に接続することにより、第０配線層に配線ネットワークが形成されている。以上のようにして、半導体基板内と第０配線層がレイアウト構成されている。

続いて、図２２（ｂ）を使用して、第１配線層〜第３配線層のレイアウト構成について説明する。図２２（ｂ）に示すように、第１配線層に配置される複数の配線Ｌ１には、例えば、電源線ＶＳＳと、電源線ＶＤＤと、ビット線（ＡＢＬ、ＢＢＬ）と、相補ビット線（／ＡＢＬ，／ＢＢＬ）とが含まれている。そして、これらの配線は、互いにｙ方向に並んで配置されながら、それぞれ、ｘ方向に延在している。そして、図２２（ｂ）に示すように、第２配線層に配置される配線Ｌ２には、ｘ方向に並びながら、ｙ方向に延在するワード線ＡＷＬとワード線ＢＷＬとが含まれている。さらに、第３配線層に配置される配線Ｌ３には、例えば、補助線ＡＬ１と補助線ＡＬ２とが含まれており、これらの配線は、互いにｘ方向に並んで配置されながら、それぞれ、ｙ方向に延在している。ここで、ワード線ＡＷＬと補助線ＡＬ２とは、電気的に接続され、かつ、ワード線ＢＷＬと補助線ＡＬ１とは、電気的に接続されており、平面視において、補助線ＡＬ１と補助線ＡＬ２とは、互い違いに配置されている。以上のようにして、第１配線層〜第３配線層がレイアウト構成されていることになる。

＜メモリセルの断面構成＞
次に、図２３は、図２２（ｂ）のＡ−Ａ線で切断した断面図である。図２３において、半導体基板１Ｓ内には拡散層が形成されている一方、半導体基板１Ｓ上には、ゲート電極ＧＥと基板上配線ＯＤとが配置され、ゲート電極ＧＥおよび基板上配線ＯＤを覆うようにコンタクト層間絶縁膜ＣＩＬが形成されている。そして、コンタクト層間絶縁膜ＣＩＬには、プラグＰＬＧ１および電源線ＶＳＳが形成されており、例えば、基板上配線ＯＤと電源線ＶＳＳとは、プラグＰＬＧ１で電気的に接続されている。続いて、電源線ＶＳＳ上を含むコンタクト層間絶縁膜ＣＩＬ上には、層間絶縁膜ＩＬ１が形成されており、この層間絶縁膜ＩＬ１にワード線ＡＷＬとワード線ＢＷＬとが形成されている。

次に、ワード線ＡＷＬ上およびワード線ＢＷＬ上を含む層間絶縁膜ＩＬ１上には、層間絶縁膜ＩＬ２が形成されており、層間絶縁膜ＩＬ２には、補助線ＡＬ１とプラグＰＬＧ３とが形成されている。そして、ワード線ＢＷＬと補助線ＡＬ１とは、プラグＰＬＧ３で電気的に接続されている。

図２４は、図２２（ｂ）のＢ−Ｂ線で切断した断面図である。図２４に示すように、半導体基板１Ｓ上には、フィンＦＩＮとゲート電極ＧＥとが形成されており、ゲート電極ＧＥを覆うようにコンタクト層間絶縁膜ＣＩＬが形成されている。そして、コンタクト層間絶縁膜ＣＩＬには、複数の配線Ｌ１が形成されている。

続いて、複数の配線Ｌ１上を含むコンタクト層間絶縁膜ＣＩＬ上には、層間絶縁膜ＩＬ１が形成されており、この層間絶縁膜ＩＬ１には、ワード線ＡＷＬが形成されている。そして、ワード線ＡＷＬ上を含む層間絶縁膜ＩＬ１上には、層間絶縁膜ＩＬ２が形成されており、この層間絶縁膜ＩＬ２には、複数のプラグＰＬＧ３と補助線ＡＬ２とが形成されている。このとき、ワード線ＡＷＬと補助線ＡＬ２とは、複数のプラグＰＬＧ３で電気的に接続されている。

＜実施の形態４における特徴＞
本実施の形態４では、情報の書き込みあるいは読み出しを行なうポートを複数備えるデュアルポートＳＲＡＭのメモリセルを前提とする。そして、本実施の形態４における特徴点は、例えば、図２２に示すように、ワード線ＡＷＬと電気的に接続される補助線ＡＬ２と、ワード線ＢＷＬと電気的に接続される補助線ＡＬ１とを有し、平面視において、補助線ＡＬ１と補助線ＡＬ２とが互い違いに配置されている点にある。

これにより、まず、本実施の形態４では、ワード線ＡＷＬと電気的に接続される補助線ＡＬ２を設けているため、ワード線ＡＷＬの低抵抗化を図ることができる。同様に、本実施の形態４では、ワード線ＢＷＬと電気的に接続される補助線ＡＬ１を設けているため、ワード線ＢＷＬの低抵抗化を図ることができる。したがって、本実施の形態４では、デュアルポートＳＲＡＭのメモリセルに存在する２本のワード線ＡＷＬおよびワード線ＢＷＬのそれぞれの低抵抗化を図ることができる。ここで、デュアルポートＳＲＡＭ自体は、２つのポートを利用して同時に読み出し動作および書き込み動作を行なうことができるので、高速にデータ処理を行なえる利点がある。このことから、本実施の形態４におけるデュアルポートＳＲＡＭも上述した利点が得られるが、さらに、本実施の形態４によれば、２本のワード線ＡＷＬおよびワード線ＢＷＬのそれぞれの低抵抗化を図ることができるため、これによって、さらなる高速動作を実現することができる。

ここで、２本のワード線ＡＷＬおよびワード線ＢＷＬのそれぞれの低抵抗化を図る観点からは、ワード線ＡＷＬ上にわたって完全に補助線ＡＬ２を延在させるとともに、ワード線ＢＷＬ上にわたって完全に補助線ＡＬ１を延在させることが望ましいと考えることができる。この点に関し、本実施の形態４では、このように構成しておらず、例えば、図２２（ｂ）に示すように、平面視において、補助線ＡＬ１と補助線ＡＬ２とを互い違いに配置している。これは、以下に示す理由からである。つまり、デュアルポートＳＲＡＭは、２つのポートを利用して同時に読み出し動作および書き込み動作を行なうため、互いに隣り合う２本のワード線ＡＷＬおよびワード線ＢＷＬに同時に電圧が印加されることが考えられる。この場合、互いに隣り合う２本のワード線ＡＷＬおよびワード線ＢＷＬとの間でクロストークが生じる。すなわち、平面視において、補助線ＡＬ１と補助線ＡＬ２とを互い違いに配置していない場合には、互いに隣り合う２本のワード線ＡＷＬおよびワード線ＢＷＬとの間でクロストークが生じるとともに、補助線ＡＬ１と補助線ＡＬ２との間でもクロストークが生じることになる。この結果、デュアルポートＳＲＡＭの動作信頼性が低下することになる。そこで、本実施の形態４では、ワード線ＡＷＬと電気的に接続される補助線ＡＬ２と、ワード線ＢＷＬと電気的に接続される補助線ＡＬ１とを有しながらも、平面視において、補助線ＡＬ１と補助線ＡＬ２とを互い違いに配置している。この結果、本実施の形態４によれば、補助線ＡＬ１および補助線ＡＬ２の存在によって、ワード線ＡＷＬおよびワード線ＢＷＬのそれぞれの低抵抗化を図ることができるとともに、補助線ＡＬ１と補助線ＡＬ２とを互い違いに配置することにより、補助線ＡＬ１と補助線ＡＬ２との間のクロストークを抑制することができる。

以上のことから、本実施の形態４におけるデュアルポートＳＲＡＭによれば、クロストークに起因する動作信頼性の低下を抑制しながらも、２本のワード線（ＡＷＬ、ＢＷＬ）の低抵抗化による高速動作を実現することができる。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

１Ｓ 半導体基板
ＡＬ 補助線
ＣＩＬ コンタクト層間絶縁膜
ＤＬ 拡散層
ＧＥ２ ゲート電極
ＧＥ４ ゲート電極
ＩＬ１ 層間絶縁膜
ＩＬ２ 層間絶縁膜
ＯＤ 基板上配線
ＰＬＧ１ プラグ
ＰＬＧ２ プラグ
ＰＬＧ３Ａ プラグ
ＰＬＧ３Ｂ プラグ
ＰＯ 直上配線
ＶＬ２ 電源線
ＶＬ３ 電源線
ＶＳＳ 配線
ＷＬ ワード線

Claims (12)

1. 第１フィン型電界効果トランジスタを有するメモリセルと、前記メモリセルに接続されたビット線対と、前記メモリセルに接続されたワード線と、半導体基板と一体に形成された第１突起半導体層を跨ぎ、かつ第１方向に延在し、更に前記第１フィン型電界効果トランジスタのゲート電極として構成される第１ゲート配線と、前記第１ゲート配線に接続された第１配線と、を有するメモリアレイと、
   第２フィン型電界効果トランジスタと、前記半導体基板と一体に形成された第２突起半導体層を跨ぎ、かつ第１方向に延在し、更に前記第２フィン型電界効果トランジスタのゲート電極として構成される第２ゲート配線と、前記第２ゲート配線に接続された第２配線と、前記第２配線に接続された第３配線と、前記第３配線に接続された第４配線と、前記第４配線に接続された第５配線とを有する入出力回路と、
   前記第１ゲート配線および前記第２ゲート配線と前記第１配線および前記第２配線とを覆うように形成されたコンタクト層間絶縁膜と、
   前記コンタクト層間絶縁膜上に形成された第１層間絶縁膜と、
   前記第１層間絶縁膜上に形成された第２層間絶縁膜と、
   を備え、
   前記第１配線および前記第２配線は、前記コンタクト層間絶縁膜内の最下層配線層内に配置され、
   前記ビット線対および前記第３配線は、前記第１方向とは交差する第２方向に延在し、かつ前記コンタクト層間絶縁膜上の第１配線層内に配置され、
   前記ワード線は、前記第１方向に延在し、かつ前記第１層間絶縁膜上の第２配線層内に配置される第６配線と、前記第１方向に延在し、かつ前記第２層間絶縁膜上の第３配線層内に配置される第７配線とを含み、
   前記第６配線と前記第７配線は、前記第２層間絶縁膜内に形成された第１プラグを介して電気的に接続され、
   前記第４配線は、前記第２方向に延在し、前記第２配線層内に配置され、
   前記第５配線は、前記第１方向に延在し、前記第３配線層内に配置される、半導体装置。
2. 請求項１に記載の半導体装置において、
   前記第７配線は、一直線上に配置され、かつ、互いに離間して配置された第１部分配線と第２部分配線から構成されている、半導体装置。
3. 請求項２に記載の半導体装置において、
   前記半導体装置は、前記第３配線層に配置された交差配線を含み、
   前記交差配線は、前記第１部分配線と前記第２部分配線との間を通り、かつ、前記第２方向に延在している、半導体装置。
4. 請求項１に記載の半導体装置において、
   前記第６配線と前記第７配線は、前記第２層間絶縁膜内に形成された第２プラグを介して電気的に接続されている、半導体装置。
5. 請求項１に記載の半導体装置において、
   平面視において、前記第６配線と前記第７配線は、重なるように配置されている、半導体装置。
6. 請求項１に記載の半導体装置において、
   前記メモリセルに接続され、かつ前記メモリセルに第１電圧を供給する第１電源線を有し、
   前記第１電源線は、前記第１方向に延在し、かつ前記第２配線層内に配置されている第８配線を有する、半導体装置。
7. 請求項６に記載の半導体装置において、
   前記第１電源線は、更に、前記第１方向に延在し、かつ前記第３配線層内に配置されている第９配線を有し、
   前記第８配線と前記第９配線は、前記第２層間絶縁膜内に形成された第３プラグを介して電気的に接続されている、半導体装置。
8. 請求項７に記載の半導体装置において、
   前記第８配線と前記第９配線は、前記第２層間絶縁膜内に形成された第４プラグを介して電気的に接続されている、半導体装置。
9. 第１フィン型電界効果トランジスタを有するメモリセルと、前記メモリセルに接続されたビット線対と、前記メモリセルに接続されたワード線と、半導体基板と一体に形成された第１突起半導体層を跨ぎ、かつ第１方向に延在し、更に前記第１フィン型電界効果トランジスタのゲート電極として構成される第１ゲート配線と、前記第１ゲート配線に接続された第１配線と、を有するメモリアレイと、
   第２フィン型電界効果トランジスタと、前記半導体基板と一体に形成された第２突起半導体層を跨ぎ、かつ第１方向に延在し、更に前記第２フィン型電界効果トランジスタのゲート電極として構成される第２ゲート配線と、前記第２ゲート配線に接続された第２配線と、前記第２配線に接続された第３配線と、前記第３配線に接続された第４配線と、前記第４配線に接続された第５配線と、を有する入出力回路と、
   前記第１ゲート配線および前記第２ゲート配線と前記第１配線および前記第２配線とを覆うように形成されたコンタクト層間絶縁膜と、
   前記コンタクト層間絶縁膜上に形成された第１層間絶縁膜と、
   前記第１層間絶縁膜上に形成された第２層間絶縁膜と、
   を備え、
   前記第１配線および前記第２配線は、前記コンタクト層間絶縁膜内の最下層配線層内に配置され、
   前記ビット線対および前記第３配線は、第１方向とは交差する第２方向に延在し、かつ前記コンタクト層間絶縁膜上の第１配線層内に配置され、
   前記ワード線は、前記第１方向に延在し、かつ前記第１層間絶縁膜上の第２配線層内に配置され、
   前記ワード線は、前記第２層間絶縁膜上の第３配線層内に配置された第６配線と平面視で重なるように配置され、かつ前記第６配線と電気的に接続されておらず、
   前記第４配線は、前記第２方向に延在し、前記第２配線層内に配置され、
   前記第５配線は、前記第１方向に延在し、前記第３配線層内に配置される、半導体装置。
10. 請求項９に記載の半導体装置において、
    前記メモリセルに接続され、かつ前記メモリセルに第１電圧を供給する第１電源線を有し、
    前記第１電源線は、前記第１方向に延在し、かつ前記第２配線層内に配置されている第７配線を有する、半導体装置。
11. 請求項１０に記載の半導体装置において、
    前記第１電源線は、更に、前記第１方向に延在し、かつ前記第３配線層内に配置されている第８配線を有し、
    前記第７配線と前記第８配線は、前記第２層間絶縁膜内に形成された第１プラグを介して電気的に接続されている、半導体装置。
12. 請求項１１に記載の半導体装置において、
    前記第７配線と前記第８配線は、前記第２層間絶縁膜内に形成された第２プラグを介して電気的に接続されている、半導体装置。

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