KR20130118173A

KR20130118173A - 반도체 메모리 장치

Info

Publication number: KR20130118173A
Application number: KR1020120041155A
Authority: KR
Inventors: 유한식; 이범재
Original assignee: 삼성전자주식회사
Priority date: 2012-04-19
Filing date: 2012-04-19
Publication date: 2013-10-29
Also published as: US20130279285A1

Abstract

반도체 메모리 장치가 제공된다. 상기 반도체 메모리 장치는 메모리 셀 어레이 영역 및 컬럼 디코더를 포함한다. 상기 메모리 셀 어레이 영역은 로우 방향 및 컬럼 방향으로 배열되는 복수의 메모리 셀 어레이들, 상기 로우 방향으로 상기 복수의 메모리 셀 어레이들 사이에 배치되는 서브 워드라인 드라이버들, 상기 컬럼 방향으로 상기 서브 워드라인 드라이버들 사이에 배치되는 컨정션 영역, 및 상기 컬럼 방향으로 에지에 위치한 상기 서브 워드라인 드라이버들에 인접하게 배치되어 복수의 메모리 셀 어레이들로부터 상기 컬럼 방향으로 돌출되는 돌출 컨정션 영역을 포함한다. 상기 컬럼 디코더는 상기 컬럼 방향으로 상기 메모리 셀 어레이 영역에 인접하게 배치되고, 서로 다른 레이아웃을 갖는 제1 CSL 드라이버 및 제2 CSL 드라이버를 포함한다.

Description

반도체 메모리 장치{Semiconductor memory device}

본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는, 메모리 셀 어레이 영역의 에지(edge)에 돌출부를 갖는 반도체 메모리 장치에 관한 것이다.

메모리 셀 어레이 영역은 복수의 메모리 셀 어레이들을 포함하고, 일반적으로 직사각형의 에지를 갖는다. 어드레스에 대응하여 메모리 셀 어레이 영역 내의 메모리 셀을 선택하기 위하여, 메모리 셀 어레이 영역에 인접하여 로우 디코더 및 컬럼 디코더가 배치된다. 메모리 셀 어레이 영역이 직사각형 에지를 갖지 않고 로우 디코더나 컬럼 디코더를 향하여 돌출된 경우에는, 로우 디코더나 컬럼 디코더가 메모리 셀 어레이 영역에 이격하여 배치되어야 하기 때문에, 전체 칩 면적이 늘어나는 면적 비효용성이 발생한다.

본 발명이 이루고자 하는 기술적 과제는 메모리 셀 어레이 영역의 에지에 돌출부를 갖는 경우에도 메모리 셀 어레이에 인접하게 배치되는 로우 디코더 및/또는 컬럼 디코더를 갖는 반도체 메모리 장치를 제공하는 것이다.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치는 메모리 셀 어레이 영역 및 컬럼 디코더를 포함한다. 상기 메모리 셀 어레이 영역은 로우 방향 및 컬럼 방향으로 배열되는 복수의 메모리 셀 어레이들, 상기 로우 방향으로 상기 복수의 메모리 셀 어레이들 사이에 배치되는 서브 워드라인 드라이버들, 상기 컬럼 방향으로 상기 서브 워드라인 드라이버들 사이에 배치되는 컨정션 영역, 및 상기 컬럼 방향으로 에지에 위치한 상기 서브 워드라인 드라이버들에 인접하게 배치되어 복수의 메모리 셀 어레이들로부터 상기 컬럼 방향으로 돌출되는 돌출 컨정션 영역을 포함한다. 상기 컬럼 디코더는 상기 컬럼 방향으로 상기 메모리 셀 어레이 영역에 인접하게 배치되고, 서로 다른 레이아웃을 갖는 제1 CSL 드라이버 및 제2 CSL 드라이버를 포함한다.

상기 반도체 메모리 장치의 일 예에 따르면, 상기 돌출 컨정션 영역은 상기 메모리 셀 어레이 영역의 에지에 위치한 상기 메모리 셀 어레이들로부터 제1 거리만큼 돌출될 수 있다. 또한, 상기 제1 CSL 드라이버는 상기 메모리 셀 어레이 영역의 에지에 위치한 상기 메모리 셀 어레이들로부터 상기 제1 거리보다 짧은 제2 거리만큼 이격하여 배치될 수 있다. 또한, 상기 제2 CSL 드라이버는 상기 메모리 셀 어레이 영역의 에지에 위치한 상기 메모리 셀 어레이들로부터 상기 제1 거리보다 긴 제3 거리만큼 이격하여 배치될 수 있다.

상기 반도체 메모리 장치의 다른 예에 따르면, 상기 제1 CSL 드라이버는 상기 컬럼 방향으로 정렬되는 트랜지스터들로 구성될 수 있다. 상기 제2 CSL 드라이버는 상기 로우 방향으로 정렬된 적어도 2개의 트랜지스터들을 포함할 수 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치는 메모리 셀 어레이 영역, 로우 디코더 및 컬럼 디코더를 포함한다. 상기 메모리 셀 어레이 영역은 로우 방향 및 컬럼 방향으로 배열되는 복수의 메모리 셀 어레이들을 포함하고, 상기 복수의 메모리 셀 어레이들로부터 상기 로우 방향과 상기 컬럼 방향 중 적어도 한 방향으로 돌출되는 돌출부를 갖는다. 상기 로우 디코더는 상기 로우 방향으로 상기 메모리 셀 어레이 영역에 인접하게 배치된다. 상기 컬럼 디코더는 상기 컬럼 방향으로 상기 메모리 셀 어레이 영역에 인접하게 배치된다. 상기 로우 디코더와 상기 컬럼 디코더 중 적어도 하나는, 서로 다른 레이아웃을 갖는 제1 드라이버 및 제2 드라이버를 포함한다.

상기 반도체 메모리 장치의 일 예에 따르면, 상기 돌출부가 상기 메모리 셀 어레이 영역의 에지에 위치한 상기 메모리 셀 어레이들로부터 제1 거리만큼 돌출되는 경우, 상기 제1 드라이버는 상기 메모리 셀 어레이 영역의 에지에 위치한 상기 메모리 셀 어레이들로부터 상기 제1 거리보다 짧은 거리만큼 이격하여 배치될 수 있고, 상기 제2 드라이버는 상기 메모리 셀 어레이 영역의 에지에 위치한 상기 메모리 셀 어레이들로부터 상기 제1 거리보다 긴 거리만큼 이격하여 배치될 수 있다.

상기 반도체 메모리 장치의 다른 예에 따르면, 상기 돌출부가 상기 복수의 메모리 셀 어레이들로부터 상기 컬럼 방향으로 돌출되는 경우, 상기 제1 드라이버는 상기 돌출부와 상기 로우 방향으로 동일 선 상에 위치하는 부분을 포함할 수 있고, 상기 제2 드라이버는 상기 돌출부와 상기 컬럼 방향으로 동일 선 상에 위치하는 부분을 포함하고 상기 돌출부와 상기 로우 방향으로 동일 선 상에 위치하는 부분을 포함하지 않을 수 있다. 상기 돌출부가 상기 복수의 메모리 셀 어레이들로부터 상기 로우 방향으로 돌출되는 경우, 상기 제1 드라이버는 상기 돌출부와 상기 컬럼 방향으로 동일 선 상에 위치하는 부분을 포함할 수 있고, 상기 제2 드라이버는 상기 돌출부와 상기 로우 방향으로 동일 선 상에 위치하는 부분을 포함하고 상기 돌출부와 상기 컬럼 방향으로 동일 선 상에 위치하는 부분을 포함하지 않을 수 있다.

상기 반도체 메모리 장치의 또 다른 예에 따르면, 상기 돌출부는 상기 메모리 셀 어레이들로부터 상기 로우 방향과 상기 컬럼 방향 중 하나인 제1 방향으로 돌출될 수 있다. 상기 제1 드라이버를 구성하는 트랜지스터들은 모두 상기 제1 방향으로 정렬될 수 있다. 상기 제2 드라이버를 구성하는 트랜지스터들은 상기 제1 방향과 상기 제1 방향에 수직인 제2 방향으로 정렬될 수 있다. 상기 제1 드라이버는 제1 레이아웃을 갖고, 상기 제2 드라이버는 제2 레이아웃을 가질 수 있다. 상기 제1 레이아웃의 상기 제1 방향으로의 길이는 상기 제2 레이아웃의 상기 제1 방향으로의 길이보다 길고, 상기 제1 레이아웃의 상기 제2 방향으로의 폭은 상기 제2 레이아웃의 상기 제2 방향으로의 폭보다 짧을 수 있다. 상기 제1 드라이버는 서로 제1 방향으로 정렬되는 제1 및 제2 트랜지스터들을 포함하고, 상기 제2 드라이버는 서로 제2 방향으로 정렬되는 제3 및 제4 트랜지스터를 포함할 수 있다.

상기 반도체 메모리 장치의 또 다른 예에 따르면, 상기 제1 드라이버는 제1 트랜지스터들로 구성되고, 상기 제2 드라이버는 제2 트랜지스터들로 구성되며, 상기 제1 트랜지스터들과 상기 제2 트랜지스터들은 서로 대응되며, 서로 대응되는 상기 제1 트랜지스터와 상기 제2 트랜지스터는 서로 동일한 채널 길이를 가질 수 있다. 상기 제1 트랜지스터들과 상기 제2 트랜지스터들은 각각 불순물 영역들, 상기 불순물 영역들 사이를 가로지르는 게이트 전극, 및 상기 불순물 영역들에 각각 연결되는 비아 콘택들을 포함할 수 있다. 서로 대응되는 상기 제1 트랜지스터와 상기 제2 트랜지스터는 서로 동일한 상기 게이트 전극와 상기 비아 콘택들 간의 이격 거리를 가질 수 있다.

상기 반도체 메모리 장치의 또 다른 예에 따르면, 상기 메모리 셀 어레이 영역은 상기 로우 방향으로 상기 복수의 메모리 셀 어레이들 사이에 배치되는 서브 워드라인 드라이버들, 상기 컬럼 방향으로 상기 복수의 메모리 셀 어레이들 사이에 배치되는 센스 앰프들, 상기 로우 방향으로 상기 센스 앰프들 사이에 배치되고 상기 컬럼 방향으로 상기 서브 워드라인 드라이버들 사이에 배치되는 컨정션 영역을 포함할 수 있다. 상기 돌출부는 상기 메모리 셀 어레이 영역의 에지에 배치되는 서브 워드라인 드라이버에 상기 컬럼 방향으로 인접하는 제1 돌출 컨정션 영역과 상기 메모리 셀 어레이 영역의 에지에 배치되는 센스 앰프들에 상기 로우 방향으로 인접하는 제2 돌출 컨정션 영역 중 적어도 하나를 포함할 수 있다. 상기 제1 돌출 컨정션 영역에는 상기 제1 돌출 컨정션 영역에 상기 컬럼 방향으로 인접하는 상기 서브 워드라인 드라이버들의 동작을 제어하기 위한 회로들이 배치될 수 있다. 상기 제2 돌출 컨정션 영역에는 상기 제2 돌출 컨정션 영역에 상기 로우 방향으로 인접하는 상기 센스 앰프들의 동작을 제어하기 위한 회로들이 배치될 수 있다.

본 발명에 따른 반도체 메모리 장치의 로우 디코더 및/또는 컬럼 디코더는 서로 다른 레이아웃을 갖는 제1 드라이버와 제2 드라이버를 포함할 수 있다. 이 때, 제2 드라이버는 제1 드라이버와 동일한 기능을 수행하고 동일한 전기적 특성을 갖지만, 제1 드라이버에 비해 더 짧은 길이를 가질 수 있다. 따라서, 메모리 셀 어레이 영역이 로우 디코더 및/또는 컬럼 디코더를 향하여 일부분이 돌출되는 레이아웃을 갖더라도, 로우 디코더 및/또는 컬럼 디코더는 돌출되는 부분에 대응하여 길이가 더 짧은 제2 드라이버를 배치할 수 있다. 그 결과, 메모리 셀 어레이 영역과 로우 디코더 및/또는 컬럼 디코더 사이에 빈 공간을 최소화할 수 있다. 따라서, 공간 효용성이 증가할 수 있으며, 제조 단가를 줄일 수 있다.

도 1은 본 발명의 다양한 실시예에 따른 반도체 메모리 장치의 개략적인 레이아웃을 도시한다.
도 2는 도 1에 도시된 반도체 메모리 장치의 일 예에 따라 반도체 메모리 장치의 레이아웃을 확대한 부분 확대도이다.
도 3은 도 1에 도시된 반도체 메모리 장치의 다른 예에 따라 반도체 메모리 장치의 레이아웃을 확대한 부분 확대도이다.
도 4는 도 1에 도시된 반도체 메모리 장치의 또 다른 예에 따라 반도체 메모리 장치의 레이아웃을 확대한 부분 확대도이다.
도 5a는 도 2 및 도 4에 도시된 메모리 셀 어레이 영역과 컬럼 디코더를 더욱 확대한 부분 확대도의 일 예이다.
도 5b는 도 2 및 도 4에 도시된 메모리 셀 어레이 영역과 컬럼 디코더를 더욱 확대한 부분 확대도의 다른 예이다.
도 6은 도 3 및 도 4에 도시된 메모리 셀 어레이 영역과 로우 디코더를 더욱 확대한 부분 확대도의 일 예이다.
도 7은 본 발명의 일 예에 따라 도 5a와 도 6에 도시된 제1 및 제2 드라이버들의 예시적인 레이아웃들을 도시한다.
도 8은 본 발명의 다른 예에 따라 도 5a와 도 6에 도시된 제1 및 제2 드라이버들의 예시적인 레이아웃들을 도시한다.
도 9는 본 발명의 또 다른 예에 따라 도 5a와 도 6에 도시된 제1 및 제2 드라이버들의 예시적인 레이아웃들을 도시한다.
도 10은 본 발명의 또 다른 예에 따라 도 5a와 도 6에 도시된 제1 및 제2 드라이버들의 예시적인 레이아웃들을 도시한다.
도 11은 본 발명의 또 다른 예에 따라 도 5a와 도 6에 도시된 제1 및 제2 드라이버들의 예시적인 레이아웃들을 도시한다.
도 12은 도 7 내지 도 11에 도시된 트랜지스터의 구조를 개략적으로 도시한다.
도 13은 도 7 내지 도 11에 도시된 드라이버들의 예시적인 회로도를 도시한다.
도 14는 도 13에 도시된 회로도에 따른 제1 CSL 드라이버의 예시적인 레이아웃 도를 도시한다.
도 15는 도 13에 도시된 회로도에 따른 제2 CSL 드라이버의 레이아웃 도로서, 도 7에 도시된 제2 드라이버(DRVb1)의 레이아웃을 예시한다.
도 16은 도 13에 도시된 회로도에 따른 제2 CSL 드라이버의 레이아웃 도로서, 도 7에 도시된 제2 드라이버(DRVb2)의 레이아웃을 예시한다.
도 17은 도 13에 도시된 회로도에 따른 제2 CSL 드라이버의 레이아웃 도로서, 도 7에 도시된 제2 드라이버(DRVb5)의 레이아웃을 예시한다.

이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다. 본 발명의 실시예들은 본 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이다. 아래에 제시되는 실시예들은 여러 다른 형태로 변형될 수 있고, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

첨부된 도면들을 설명하면서 유사한 구성요소에 대해 유사한 참조 부호를 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확한 이해를 돕기 위하여 실제보다 확대하거나 축소하여 도시될 수 있다.

본 명세서에서 사용된 용어는 오로지 특정한 실시예를 설명하기 위해 사용된 것이며, 본 발명을 한정하려는 의도로 사용된 것이 아니다. 단수의 표현은 문맥상 명백히 다른 경우를 제외하고는 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 나열된 특징들의 존재를 특정하는 것이지, 하나 이상의 다른 특징들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 본 명세서에서, 용어 "및/또는"은 열거된 특징들 중 어느 하나 및 하나 이상의 모든 조합들을 포함하기 위해 사용된다. 본 명세서에서, "제1", "제2" 등의 용어가 다양한 특징들을 설명하기 위하여 하나의 특징을 다른 특징과 구별하기 위한 의도로만 사용되며, 이러한 특징들은 이들 용어에 의해 한정되지 않는다. 아래의 설명에서 제1 특징이 제2 특징과 연결, 결합 또는 접속된다고 기재되는 경우, 이는 제1 특징과 제2 특징 사이에 제3 특징이 개재될 수 있다는 것을 배제하지 않는다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

도 1은 본 발명의 다양한 실시예에 따른 반도체 메모리 장치의 개략적인 레이아웃을 도시한다.

도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이 영역(10), 컬럼 디코더(20), 및 로우 디코더(30)를 포함한다. 메모리 셀 어레이 영역(10)은 워드라인(WL)과 비트라인(BL)에 의해 액세스될 수 있는 메모리 셀(MC)들을 포함한다. 메모리 셀(MC)은 휘발성 메모리 셀 또는 비휘발성 메모리 셀일 수 있다. 예컨대, 메모리 셀(MC)은 DRAM(Dynamic Random Access Memory) 셀, 플래시 메모리 셀, MRAM(Magnetoresistive Random Access Memory) 셀, PRAM(Phase-change Random Access Memory) 셀 등일 수 있으며, 특정 종류의 메모리 셀로 한정되지 않는다.

컬럼 디코더(20)는 컬럼 어드레스를 수신하고 상기 컬럼 어드레스에 대응하는 비트라인(BL)을 선택할 수 있다. 또한, 로우 디코더(30)는 로우 어드레스를 수신하고 상기 로우 어드레스에 대응하는 워드라인(WL)을 선택할 수 있다. 선택된 비트라인(BL)과 워드라인(WL)에 연결된 메모리 셀(MC)이 활성화될 수 있으며, 상기 메모리 셀(MC)에 데이터를 기입하거나, 상기 메모리 셀(MC)로부터 데이터를 독출할 수 있다.

도 2 내지 도 4는 도 1에 도시된 반도체 메모리 장치의 다양한 예들에 따라 반도체 메모리 장치의 레이아웃을 확대한 부분 확대도들이다.

도 2 내지 도 4를 참조하면, 메모리 셀 어레이 영역(10a, 10b, 10c)은 로우 방향과 컬럼 방향으로 배열되는 메모리 셀 어레이들(CELL)을 포함한다. 메모리 셀 어레이들(CELL)은 로우 방향과 컬럼 방향으로 배열되는 메모리 셀들(MC)을 포함하며, 아래의 설명에서 메모리 셀들(MC)은 로우 방향으로 m열과 컬럼 방향으로 n행의 매트릭스로 배열되는 것으로 가정한다. 메모리 셀 어레이들(CELL)은 로우 방향으로 연장되는 워드라인들(WL)을 포함하고, 메모리 셀 어레이(CELL) 내의 워드라인들(WL)은 n개일 수 있다. 또한, 메모리 셀 어레이들(CELL)은 컬럼 방향으로 연장되는 비트라인들(BL)을 포함하고, 메모리 셀 어레이(CELL) 내의 비트라인들(BL)은 m개일 수 있다. 메모리 셀 어레이들(CELL)이 오픈 비트라인 구조를 갖는 경우, 메모리 셀 어레이(CELL) 내에 m/2개의 비트라인들(BL)과 m/2개의 상보 비트라인들(BLB)이 존재할 수도 있다.

메모리 셀 어레이 영역(10a, 10b, 10c)은 컬럼 방향으로 메모리 셀 어레이들(CELL) 사이에 배치되는 센스 앰프들(SA)을 포함할 수 있다. 센스 앰프들(SA)은 비트라인(BL)과 상보 비트라인(BLB)에 연결되어, 활성화된 메모리 셀(MC)에 기록된 값을 감지 및 증폭할 수 있다. 센스 앰프들(SA)에 의해 감지된 값은 컬럼 선택 라인(CSL, Column Select Line) 신호(이하, 'CSL 신호'라고 지칭함)에 응답하여, 로컬 입출력 라인(미 도시)에 전달되어, 외부로 출력될 수 있다. 예컨대, 오픈 비트라인 구조를 채용하는 경우, 메모리 셀 어레이들(CELL) 사이에 m/2개의 센스 앰프들(SA)이 존재할 수 있고, 각각의 센스 앰프(SA)는 상측에 배치된 메모리 셀 어레이(CELL) 내의 비트라인(BL)과 하측에 배치된 메모리 셀 어레이(CELL) 내의 상보 비트라인(BLB)에 연결될 수 있다.

컬럼 디코더(20)는 컬럼 선택 라인 신호를 제공하기 위한 CSL 드라이버를 포함할 수 있다. 컬럼 선택 라인은 비트라인과 로컬 입출력 라인의 연결을 제어할 수 있다. 컬럼 선택 라인은 비트라인과 동일 개수로 존재할 수 있다. 따라서, 메모리 셀 어레이(CELL) 내의 메모리 셀들을 제어하기 위해서는 m개의 CSL 드라이버가 필요하다. 또한, 도 1의 배치에서, 컬럼 디코더(20)의 반대쪽에 위치한, 즉, 메모리 셀 어레이 영역(10)에서 상측에 위치한 센스 앰프들에도 CSL 신호를 전달하여야 하므로, CSL 드라이버들은 상당히 큰 전류 구동 능력을 가져야 할 것이다. 또한, 신뢰성을 위해 CSL 드라이버들은 서로 동일한 전기적 특성을 가져야 한다.

메모리 셀 어레이 영역(10a, 10b, 10c)은 로우 방향으로 메모리 셀 어레이들(CELL) 사이에 배치되는 서브 워드라인 드라이버들(SWD)을 포함할 수 있다. 로우 디코더(30)는 메모리 셀 어레이 영역(10) 내에서 로우 방향으로 배열된 메모리 셀들(MC)에 공통으로 연결되는 워드라인(WL)을 구동하기 위한 워드라인 드라이버를 포함한다. 메모리 셀 어레이 영역(10) 내의 워드라인(WL)은 상당히 길기 때문에, 워드라인 신호가 감쇠될 수 있다. 이를 방지하기 위해, 메모리 셀 어레이들(CELL) 사이에 워드라인 신호를 새로 재생하여 다시 전달하기 위해 서브 워드라인 드라이버들(SWD)이 배치될 수 있다. 메모리 셀 어레이들(CELL) 사이에는 n개의 서브 워드라인 드라이버들(SWD)이 존재할 수 있다.

메모리 셀 어레이 영역(10a, 10b, 10c)은 컬럼 방향으로 서브 워드라인 드라이버들(SWD)의 사이와 로우 방향으로 센스 앰프들(SA)의 사이로 한정되는 컨정션 영역(CJT)을 포함할 수 있다. 컨정션 영역(CJT)에는 컬럼 방향으로 양 옆에 배치되는 서브 워드라인 드라이버들(SWD)의 동작을 제어하기 위한 회로가 배치될 수 있다. 예컨대, 컨정션 영역(CJT)에는 서브 워드라인 드라이버(SWD)의 구동 전압(예컨대, VPP)을 제어하기 위한 신호(예컨대, PXID 신호)를 발생시키는 제어 회로가 배치될 수 있다. 또한, 컨정션 영역(CKT)에는 로우 방향으로 양 옆에 배치되는 센스 앰프들(SA)의 동작을 제어하기 위한 회로가 배치될 수 있다. 예컨대, 컨정션 영역(CJT)에는 센스 앰프(SA)에 구동 전압을 제공하기 위한 제어 회로가 배치될 수 있다. 구체적으로, 센스 앰프(SA)는 전원 전압(VDD)에 의해 구동되는 PMOS 센스 앰프와 접지 전압(VSS)에 의해 구동되는 NMOS 센스 앰프를 포함할 수 있으며, 컨정션 영역(CJT)에는 상기 PMOS 센스 앰프에 전원 전압(VDD)을 제공하기 위한 회로 및/또는 상기 NMOS 센스 앰프에 접지 전압(VDD)을 제공하기 위한 회로가 배치될 수 있다.

도 2를 참조하면, 메모리 셀 어레이 영역(10a)은 메모리 셀 어레이 영역(10a)의 에지에 위치한 메모리 셀 어레이들(CELL) 사이로부터 컬럼 방향으로 돌출되는 돌출부들(11)을 더 포함할 수 있다. 그 결과, 메모리 셀 어레이 영역(10a)은 직사각형 형태를 갖지 못하고, 컬럼 디코더(20a)를 향하여 일부분이 돌출될 수 있다. 돌출부(11)는 서브 워드라인 드라이버들(SWD) 사이의 컨정션 영역(CJT)과 실질적으로 동일할 수 있으며, 아래에서 제1 돌출 컨정션 영역(CJTx)으로 지칭될 수 있다.

컬럼 디코더(20a) 내의 로우 방향으로 정렬되는 CSL 드라이버들은 서로 동일한 전기적 특성을 갖는 것을 보장하기 위해 동일한 레이아웃을 갖는 것이 일반적이다. 그러나, CSL 드라이버들의 로우 방향의 폭은 센스 앰프(SA)의 로우 방향의 폭보다 크기 때문에, 돌출부들(11) 사이에 m개의 CSL 드라이버가 모두 배치될 수 없다. 따라서, 돌출부들(11)이 돌출된 거리만큼 메모리 셀 어레이(CELL)로부터 이격하여 CSL 드라이버들이 배치되어야 한다. 이 경우, 메모리 셀 어레이(CELL)와 CSL 드라이버들 사이의 빈 공간으로 인하여, 공간 비효용성이 발생하며, 칩의 제조단가를 높이는 원인이 된다.

본 발명에 따르면, 컬럼 디코더(20a)의 CSL 드라이버들은 서로 상이한 레이아웃을 가지면서도 서로 동일한 전기적 특성을 가질 수 있다. 즉, 컬럼 디코더(20a)는 제1 CSL 드라이버들과 제2 CSL 드라이버들을 포함할 수 있다. 제1 CSL 드라이버들과 제2 CSL 드라이버들은 모두 동일한 전기적 특성을 갖지만, 서로 다른 레이아웃을 가질 수 있다. 예컨대, 제1 CSL 드라이버들은 메모리 셀 어레이(CELL)에 인접하여 배치되고, 컬럼 방향으로 일렬로 정렬되는 트랜지스터들로 구성될 수 있다. 이에 반하여, 제2 CSL 드라이버들은 메모리 셀 어레이(CELL)로부터 돌출부들(11)이 돌출된 거리만큼 이격하여 배치되고, 컬럼 방향과 로우 방향으로 정렬되는 트랜지스터들로 구성될 수 있다. 그 결과, 도 2에 도시된 바와 같이, 컬럼 디코더(20a)는 돌출부들(11)을 포함하는 메모리 셀 어레이 영역(10a)에 대응하여 오목한 부분을 갖도록 배치될 수 있으며, 공간 비효용성이 발생하지 않는다. 제1 및 제2 CSL 드라이버들에 대해서는 아래에서 더욱 자세히 설명한다.

돌출부들(11)은 돌출부들(11)에 인접한 서브 워드라인 드라이버들(SWD)의 동작을 제어하기 위한 회로를 포함할 수 있다. 예컨대, 돌출부들(11)은 상기 서브 워드라인 드라이버들(SWD)의 구동 전압(예컨대, VPP)을 제어하기 위한 신호(예컨대, PXID 신호)를 발생시키는 제어 회로를 포함할 수 있다.

도 3을 참조하면, 메모리 셀 어레이 영역(10b)은 메모리 셀 어레이들(CELL) 사이에서 로우 방향으로 돌출되는 돌출부들(12)을 더 포함할 수 있다. 그 결과, 메모리 셀 어레이 영역(10b)은 직사각형 형태를 갖지 못하고, 로우 디코더(30a)를 향하여 일부분이 돌출될 수 있다. 돌출부(12)는 센스 앰프들(SA) 사이의 컨정션 영역(CJT)과 실질적으로 동일할 수 있으며, 아래에서 제2 돌출 컨정션 영역(CJTy)으로 지칭될 수 있다.

로우 디코더(30a) 내에 컬럼 방향으로 정렬되는 워드라인 드라이버들은 서로 동일한 전기적 특성을 갖는 것을 보장하기 위해 동일한 레이아웃을 갖는 것이 일반적이다. 그러나, 워드라인 드라이버들의 컬럼 방향의 폭은 메모리 셀(MC)의 컬럼 방향의 피치보다 큰 경우에는, 돌출부들(12) 사이에 n개의 워드라인 드라이버들이 모두 배치될 수 없다. 이 경우, 돌출부들(12)이 돌출된 거리만큼 메모리 셀 어레이(CELL)로부터 이격하여 워드라인 드라이버들이 배치되어야 한다. 이 경우, 메모리 셀 어레이(CELL)와 워드라인 드라이버들 사이의 빈 공간으로 인하여, 공간 비효용성이 발생하며, 칩의 제조단가를 높이는 원인이 된다.

본 발명에 따르면, 로우 디코더(30a)의 워드라인 드라이버들은 서로 상이한 레이아웃을 가지면서도 서로 동일한 전기적 특성을 가질 수 있다. 즉, 로우 디코더(30a)는 제1 워드라인 드라이버들과 제2 워드라인 드라이버들을 포함할 수 있다. 제1 워드라인 드라이버들과 제2 워드라인 드라이버들은 모두 동일한 전기적 특성을 갖지만, 서로 다른 레이아웃을 가질 수 있다. 예컨대, 제1 워드라인 드라이버들은 메모리 셀 어레이(CELL)에 인접하여 배치되고, 로우 방향으로 일렬로 정렬되는 트랜지스터들로 구성될 수 있다. 이에 반하여, 제2 워드라인 드라이버들은 메모리 셀 어레이(CELL)로부터 돌출부들(12)이 돌출된 거리만큼 이격하여 배치되고, 컬럼 방향과 로우 방향으로 정렬되는 트랜지스터들로 구성될 수 있다. 그 결과, 도 3에 도시된 바와 같이, 로우 디코더(30a)는 돌출부들(12)을 포함하는 메모리 셀 어레이 영역(10b)에 대응하여 오목한 부분을 갖도록 배치될 수 있으며, 공간 비효용성이 발생하지 않는다.

돌출부들(12)은 돌출부들(12)에 인접한 센스 앰프들(SA)의 동작을 제어하기 위한 회로를 포함할 수 있다. 예컨대, 돌출부들(12)은 PMOS 센스 앰프에 전원 전압(VDD)을 제공하기 위한 회로 및/또는 NMOS 센스 앰프에 접지 전압(VDD)을 제공하기 위한 회로를 포함할 수 있다.

도 4를 참조하면, 메모리 셀 어레이 영역(10c)은 메모리 셀 어레이들(CELL) 사이에서 컬럼 방향으로 돌출되는 돌출부들(11)과 메모리 셀 어레이들(CELL) 사이에서 로우 방향으로 돌출되는 돌출부들(12)을 더 포함할 수 있다. 그 결과, 메모리 셀 어레이 영역(10b)은 직사각형 형태를 갖지 못하고, 컬럼 디코더(20a)와 로우 디코더(30a)를 향하여 일부분이 돌출된 형태를 가질 수 있다.

본 발명에 따르면, 도 2에 도시된 바와 같이, 컬럼 디코더(20a)는 서로 상이한 레이아웃을 가지면서도 서로 동일한 전기적 특성을 갖는 CSL 드라이버들을 포함할 수 있다. 또한, 본 발명에 따르면, 도 3에 도시된 바와 같이, 로우 디코더(30a)는 서로 상이한 레이아웃을 가지면서도 서로 동일한 전기적 특성을 갖는 워드라인 드라이버들을 포함할 수 있다. 그 결과, 컬럼 디코더(20a)와 로우 디코더(30a)는 각각 메모리 셀 어레이 영역(10a)의 돌출부들(11)과 돌출부들(12)에 대응하여 오목한 부분을 가질 수 있다. 따라서, 컬럼 디코더(20a)와 로우 디코더(30a)는 메모리 셀 어레이 영역(10c)에 인접하게 배치될 수 있으며, 공간 효율성을 높일 수 있고 제조 비용을 절감할 수 있다.

도 5a는 도 2 및 도 4에 도시된 메모리 셀 어레이 영역과 컬럼 디코더를 더욱 확대한 부분 확대도의 일 예이다.

도 5a를 참조하면, 메모리 셀 어레이 영역(10a)이 도시된다. 메모리 셀 어레이 영역(10a)은 로우 방향과 컬럼 방향으로 배열되는 메모리 셀 어레이들(CELL), 로우 방향으로 메모리 셀 어레이들(CELL) 사이에 배치되는 서브 워드라인 드라이버들(SWD), 컬럼 방향으로 메모리 셀 어레이들(CELL) 사이에 배치되는 센스 앰프들(SA), 컬럼 방향으로 서브 워드라인 드라이버들(SWD)의 사이와 로우 방향으로 센스 앰프들(SA)의 사이로 한정되는 컨정션 영역(CJT), 메모리 셀 어레이 영역(10a)의 에지에 위치하는 메모리 셀 어레이들(CELL) 사이에서 컬럼 방향으로 돌출된 제1 돌출 컨정션 영역들(CJTx)을 포함한다.

컨정션 영역(CJT)과 제1 돌출 컨정션 영역(CJTx)에는 이들의 위와 아래에 위치하는 서브 워드라인 드라이버들(SWD)에 전원 전압(예컨대, VPP)을 제공하기 위한 제어 신호(예컨대, PXID 신호) 제공 회로가 배치될 수 있다. 도 5a에 도시된 바와 같이, PXID 신호는 컨정션 영역(CJT)과 제1 돌출 컨정션 영역(CJTx)와 컬럼 방향으로 인접한 서브 워드라인 드라이버들(SWD)에 제공된다. 제1 돌출 컨정션 영역(CJTx)에는 도 5a에서 상측에 위치하는 서브 워드라인 드라이버들(SWD)의 동작을 제어하기 위한 제어 회로가 배치될 수 있다. 도 5a에 도시된 바와 같이, 제1 돌출 컨정션 영역(CJTx)은 메모리 셀 어레이 영역(10a)의 에지에 위치하는 메모리 셀 어레이들(CELL)로부터 제1 거리(D1)만큼 돌출될 수 있다.

메모리 셀 어레이들(CELL)과 센스 앰프들(SA) 상에는 컬럼 방향으로 연장되는 컬럼 선택 라인들(CSL)이 배치될 수 있다. 전술한 바와 같이, 컬럼 선택 라인(CSL)을 통해 CSL 신호가 전달되며, 상기 CSL 신호는 센스 앰프(SA)에 의해 감지 및 증폭된 메모리 셀의 값을 로컬 입출력 라인으로 출력하기 위해, 비트라인 쌍과 로컬 입출력 라인 쌍을 연결하는 스위치를 제어하도록 구성된다. 상기 CSL 신호는 제1 및 제2 CSL 드라이버들(CSL DRVa, CSL DRVb)에 의해 구동된다. 도 5a에 도시된 바와 같이, 제1 및 제2 CSL 드라이버들(CSL DRVa, CSL DRVb)을 포함하는 컬럼 디코더(20b)는 메모리 셀 어레이 영역(10a)이 제1 돌출 컨정션 영역들(CJTx)로 인하여 컬럼 디코더(20b)를 향하여 돌출되어 있더라도 컬럼 방향으로 메모리 셀 어레이 영역(10a)에 인접하여 배치된다.

제1 CSL 드라이버들(CSL DRVa)과 제2 CSL 드라이버들(CSL DRVb)은 서로 동일한 기능을 수행하고, 동일한 전기적 특성을 가질 수 있다. 따라서, 제1 CSL 드라이버들(CSL DRVa)과 제2 CSL 드라이버들(CSL DRVb)은 서로 동일한 개수의 트랜지스터들로 구성될 수 있으며, 회로도의 관점에서 제1 CSL 드라이버들(CSL DRVa)과 제2 CSL 드라이버들(CSL DRVb)은 모두 동일할 수 있다. 제1 CSL 드라이버(CSL DRVa)를 구성하는 트랜지스터들과 제2 CSL 드라이버(CSL DRVb)를 구성하는 트랜지스터들은 서로 대응하며, 서로 동일한 기능과 동일한 전기적 특성을 가질 수 있다. 그러나, 제1 CSL 드라이버들(CSL DRVa)과 제2 CSL 드라이버들(CSL DRVb)은 서로 다른 레이아웃을 가질 수 있다. 도 5a에 도시된 바와 같이, 제1 CSL 드라이버들(CSL DRVa)은 컬럼 방향의 제1 길이(L1)와 로우 방향의 제1 폭(W1)의 영역 내에 배치될 수 있다. 이에 반하여, 제2 CSL 드라이버들(CSL DRVb)은 컬럼 방향으로 제1 길이(L1)보다 짧은 제1 길이(L2)와 로우 방향으로 제1 폭(W1)보다 긴 제2 폭(W2)의 영역 내에 배치될 수 있다.

제1 CSL 드라이버들(CSL DRVa)은 제1 돌출 컨정션 영역들(CJTx) 사이에 로우 방향으로 정렬될 수 있다. 또한, 제2 CSL 드라이버들(CSL DRVb)은 연속하여 로우 방향으로 정렬된 제1 CSL 드라이버들(CSL DRVa)의 양 끝에 배치될 수 있다. 제2 CSL 드라이버들(CSL DRVb)은 제1 돌출 컨정션 영역들(CJTx)에 인접하게 배치될 수 있다. 따라서, 제1 CSL 드라이버들(CSL DRVa)은 적어도 제1 돌출 컨정션 영역들(CJTx)과 로우 방향으로 동일 선상에 위치하는 부분을 포함할 수 있고, 제2 CSL 드라이버들(CSL DRVb)은 제1 돌출 컨정션 영역들(CJTx)과 로우 방향으로 동일 선상에 위치하는 부분을 포함하지 않고 제1 돌출 컨정션 영역들(CJTx)과 컬럼 방향으로 동일 선상에 위치하는 부분을 포함할 수 있다.

또한, 제1 CSL 드라이버들(CSL DRVa)은 메모리 셀 어레이 영역(10a)의 에지에 위치하는 메모리 셀 어레이들(CELL)로부터 상기 제1 거리(D1)보다 짧은 제2 거리(D2)만큼 이격하여 배치될 수 있다. 이에 반하여, 제2 CSL 드라이버들(CSL DRVb)은 메모리 셀 어레이 영역(10a)의 에지에 위치하는 메모리 셀 어레이들(CELL)로부터 상기 제1 거리(D1)보다 긴 제3 거리(D3)만큼 이격하여 배치될 수 있다. 이와 같이, 제1 CSL 드라이버들(CSL DRVa)과 제2 CSL 드라이버들(CSL DRVb)이 다른 레이아웃을 가짐에 따라, 메모리 셀 어레이 영역(10a)과 컬럼 디코더(20b) 사이에 빈 공간을 최소화할 수 있다.

도 5b는 도 2 및 도 4에 도시된 메모리 셀 어레이 영역과 컬럼 디코더를 더욱 확대한 부분 확대도의 다른 예이다.

도 5b를 참조하면, 메모리 셀 어레이 영역(10a)과 컬럼 디코더(20c)가 도시된다. 도 5b에 도시된 메모리 셀 어레이 영역(10a)은 도 5a에 도시된 메모리 셀 어레이 영역(10a)과 실질적으로 동일하다. 또한, 도 5b에 도시된 컬럼 디코더(20c)는 제2 CSL 드라이버들(CSL DRVb)이 연속하여 로우 방향으로 정렬된 제1 CSL 드라이버들(CSL DRVa)의 한 쪽 끝에 배치된다는 점을 제외하고는 도 5a에 도시된 컬럼 디코더(20a)와 실질적으로 유사하다. 메모리 셀 어레이 영역(10a)에 대해서는 도 5a를 참조로 위에서 설명되었으므로, 반복하여 설명하지 않는다. 또한, 제1 및 제2 CSL 드라이버들(CSL DRVa, CSL DRVb)에 대해서도 위에서 설명되었으므로 반복하여 설명하지 않는다. 아래에서는 도 5a와 차이가 나는 부분을 중심으로 설명한다.

도 5a에 도시된 바와 같이, 제2 CSL 드라이버들(CSL DRVb)은 연속하여 로우 방향으로 정렬된 제1 CSL 드라이버들(CSL DRVa)의 양 쪽 끝에 배치될 수 있다. 이에 반하여, 도 5에 도시된 바와 같이, 제2 CSL 드라이버들(CSL DRVb)은 연속하여 로우 방향으로 정렬된 제1 CSL 드라이버들(CSL DRVa)의 한 쪽 끝에 배치될 수 있다. 이와 같이, 컬럼 디코더(20c)는 메모리 셀 어레이 영역(10a)과 컬럼 디코더(20c) 사이에 빈 공간을 최소화하면서 다양한 형태로 변형될 수 있다.

도 6은 도 3 및 도 4에 도시된 메모리 셀 어레이 영역과 로우 디코더를 더욱 확대한 부분 확대도의 일 예이다.

도 6을 참조하면, 메모리 셀 어레이 영역(10b)과 로우 디코더(30b)가 도시된다. 도 6에 도시된 메모리 셀 어레이 영역(10b)은 도 5a에 도시된 제1 돌출 컨정션 영역들(CJTx) 대신에 제2 돌출 컨정션 영역들(CJTy)이 도시된다는 점을 제외하고는 도 5a에 도시된 메모리 셀 어레이 영역(10a)과 실질적으로 유사하다. 메모리 셀 어레이 영역(10b) 내의 메모리 셀 어레이(CELL), 센스 앰프들(SA), 서브 워드라인 드라이버들(SWD), 및 컨정션 영역들(CJT)에 대해서는 도 5a를 참조로 위에서 설명되었으므로 반복하여 설명하지 않는다.

컨정션 영역(CJT)과 제2 돌출 컨정션 영역(CJTy)에는 이들의 양 옆에 위치하는 센스 앰프들(SA)의 구동을 제어하기 위한 제어 회로가 배치될 수 있다. 예컨대, 컨정션 영역(CJT)과 제2 돌출 컨정션 영역(CJTy)에는 상기 센스 앰프들(SA)에 구동 전압을 제공하기 위한 제어 회로가 배치될 수 있다. 즉, PMOS 센스 앰프에 전원 전압(VDD)을 제공하기 위한 회로 및/또는 NMOS 센스 앰프에 접지 전압(VDD)을 제공하기 위한 회로가 컨정션 영역(CJT)과 제2 돌출 컨정션 영역(CJTy)에 배치될 수 있다. 또한, 컨정션 영역(CJT)에는 이의 상부 및 하부에 위치하는 서브 워드라인 드라이버들(SWD)에 전원 전압(예컨대, VPP)을 제공하기 위한 제어 신호(예컨대, PXID 신호) 제공 회로가 배치될 수 있다. 도 6에 도시된 바와 같이, 제2 돌출 컨정션 영역(CJTy)은 메모리 셀 어레이 영역(10b)의 에지에 위치하는 메모리 셀 어레이들(CELL)로부터 제4 거리(D4)만큼 돌출될 수 있다.

메모리 셀 어레이(CELL)에는 로우 방향으로 연장되는 워드라인들(WL)이 배치되고, 서브 워드라인 드라이버(SWD)에 의해 그 옆에 위치한 메모리 셀 어레이(CELL)의 워드라인들(WL)과 연결된다. 로우 디코더(30b)는 이러한 워드라인(WL)을 구동하기 위한 제1 및 제2 워드라인 드라이버들(WL DRVa, WL DRVb)을 포함한다. 도 6에 도시된 바와 같이, 제1 및 제2 워드라인 드라이버들(WL DRVa, WL DRVb)을 포함하는 로우 디코더(30b)는 메모리 셀 어레이 영역(10b)이 제2 돌출 컨정션 영역들(CJTy)로 인하여 로우 디코더(30b)를 향하여 돌출되어 있더라도 로우 방향으로 메모리 셀 어레이 영역(10b)에 인접하여 배치된다.

제1 워드라인 드라이버들(WL DRVa)과 제2 워드라인 드라이버들(WL DRVb)은 서로 동일한 기능을 수행하고, 동일한 전기적 특성을 가질 수 있다. 제1 워드라인 드라이버들(WL DRVa)과 제2 워드라인 드라이버들(WL DRVb)은 서로 동일한 개수의 트랜지스터들로 구성될 수 있다. 제1 워드라인 드라이버(WL DRVa)를 구성하는 트랜지스터들과 제2 워드라인 드라이버(WL DRVb)를 구성하는 트랜지스터들은 서로 대응하며, 서로 동일한 기능과 동일한 전기적 특성을 가질 수 있다. 그러나, 제1 워드라인 드라이버들(WL DRVa)과 제2 워드라인 드라이버들(WL DRVb)은 서로 다른 레이아웃을 가질 수 있다. 도 6에 도시된 바와 같이, 제1 워드라인 드라이버들(WL DRVa)은 로우 방향의 제3 길이(L3)와 컬럼 방향의 제3 폭(W3)의 영역 내에 배치될 수 있다. 이에 반하여, 제2 워드라인 드라이버들(WL DRVb)은 로우 방향으로 제3 길이(L3)보다 짧은 제4 길이(L4)와 컬럼 방향으로 제3 폭(W3)보다 긴 제4 폭(W4)의 영역 내에 배치될 수 있다.

제1 워드라인 드라이버들(WL DRVa)은 제2 돌출 컨정션 영역들(CJTy) 사이에 컬럼 방향으로 정렬될 수 있다. 또한, 제2 워드라인 드라이버들(WL DRVb)은 연속하여 컬럼 방향으로 정렬된 제1 워드라인 드라이버들(WL DRVa)의 양 끝에 배치될 수 있다. 제2 워드라인 드라이버들(WL DRVb)은 제2 돌출 컨정션 영역들(CJTy)에 인접하게 배치될 수 있다. 따라서, 제1 워드라인 드라이버들(WL DRVa)은 적어도 제2 돌출 컨정션 영역들(CJTy)과 컬럼 방향으로 동일 선상에 위치하는 부분을 포함할 수 있고, 제2 워드라인 드라이버들(WL DRVb)은 제2 돌출 컨정션 영역들(CJTy)과 컬럼 방향으로 동일 선상에 위치하는 부분을 포함하지 않고 제2 돌출 컨정션 영역들(CJTy)과 로우 방향으로 동일 선상에 위치하는 부분을 포함할 수 있다.

또한, 제1 워드라인 드라이버들(WL DRVa)은 메모리 셀 어레이 영역(10b)의 에지에 위치하는 메모리 셀 어레이들(CELL)로부터 상기 제4 거리(D4)보다 짧은 제5 거리(D5)만큼 이격하여 배치될 수 있다. 이에 반하여, 제2 워드라인 드라이버들(WL DRVb)은 메모리 셀 어레이 영역(10b)의 에지에 위치하는 메모리 셀 어레이들(CELL)로부터 상기 제4 거리(D4)보다 긴 제6 거리(D6)만큼 이격하여 배치될 수 있다. 이와 같이, 제1 워드라인 드라이버들(WL DRVa)과 제2 워드라인 드라이버들(WL DRVb)이 다른 레이아웃을 가짐에 따라, 메모리 셀 어레이 영역(10b)과 로우 디코더(30b) 사이에 빈 공간을 최소화할 수 있다.

도 7 내지 도 11은 도 5a와 도 6에 도시된 제1 및 제2 드라이버들의 예시적인 레이아웃들을 도시한다. 도 7 내지 도 11에 도시되는 제1 및 제2 드라이버들은 각각 도 5a에 도시된 제1 및 제2 CSL 드라이버들, 또는 도 6에 도시된 제1 및 제2 워드라인 드라이버들일 수 있다. 또한, 상기 제1 및 제2 드라이버들은 4개의 트랜지스터들, 예컨대, MOS 트랜지스터들로 구성된다고 가정된다.

도 7을 참조하면, 제1 드라이버(DRVa)와 한 쌍의 제2 드라이버(DRVb1)가 도시된다. 제1 드라이버(DRVa)는 제2 방향으로 일렬로 정렬된 제1 내지 제4 트랜지스터들(MOS1-MOS4)로 구성된다. 제2 드라이버(DRVb1)는 제1 방향과 제2 방향으로 정렬된 제1 내지 제4 트랜지스터들(MOSa-MOSd)로 구성된다. 예컨대, 제2 드라이버(DRVb1)는 제2 방향으로 일렬로 정렬된 3개의 트랜지스터들(MOSa-MOSc), 및 제1 방향으로 제1 트랜지스터(MOSa)에 인접한 제4 트랜지스터(MOSd)를 로 구성될 수 있다. 따라서, 제1 드라이버(DRVa)에 비해 제1 방향으로의 폭은 더 길지만, 제2 방향으로의 길이는 더 짧은 제2 드라이버(DRVb1)가 형성될 수 있다. 따라서, 한 쌍의 제2 드라이버(DRVb1)의 위쪽에 메모리 셀 어레이 영역의 돌출부가 배치될 수 있기 때문에, 공간 효용성을 높일 수 있다.

도 7에 도시된 바와 같이 제1 드라이버(DRVa)와 제2 드라이버(DRVb1)는 서로 다른 레이아웃을 갖지만, 서로 동일한 기능과 동일한 전기적 특성을 가질 수 있다. 또한, 제1 드라이버(DRVa)의 제1 내지 제4 트랜지스터들(MOS1-MOS4)은 제2 드라이버(DRVb1)의 제1 내지 제4 트랜지스터들(MOSa-MOSb)에 각각 대응할 수 있다. 예컨대, 제1 내지 제4 트랜지스터들(MOS1-MOS4)이 각각 제1 내지 제4 트랜지스터들(MOSa-MOSb)에 대응할 수도 있지만, 본 발명은 반드시 이와 같이 한정되는 것은 아니다. 예컨대, 제1 트랜지스터(MOS1)는 제4 트랜지스터(MOSd)에 대응하고, 제2 내지 제4 트랜지스터들(MOS2-MOS4)은 각각 제1 내지 제3 트랜지스터들(MOSa-MOSc)에 대응할 수도 있다.

또한, 도 7에서 제1 내지 제4 트랜지스터들(MOS1-MOS4, MOSa-MOSd)이 모두 동일한 크기를 갖는 것으로 도시되어 있지만, 본 발명은 반드시 이와 같이 한정되는 것은 아니다. 예컨대, 제1 및 제2 트랜지스터들(MOS1, MOS2)은 제3 및 제4 트랜지스터들(MOS3, MOS4)에 비해 더 큰 면적을 차지하거나, 제2 방향으로 더 긴 길이를 가질 수 있다.

도 8을 참조하면, 제1 드라이버(DRVa)와 한 쌍의 제2 드라이버(DRVb2)이 도시된다. 제1 드라이버(DRVa)는 제2 방향으로 일렬로 정렬된 제1 내지 제4 트랜지스터들(MOS1-MOS4)로 구성된다. 제2 드라이버(DRVb2)는 제2 방향으로 정렬된 제1 및 제2 트랜지스터들(MOSa, MOSb), 및 제1 방향으로 제1 및 제2 트랜지스터들(MOSa, MOSb)에 인접한 제3 및 제4 트랜지스터들(MOSc, MOSd)로 구성될 수 있다. 따라서, 제1 드라이버(DRVa)에 비해 제1 방향으로의 폭은 더 길지만, 제2 방향으로의 길이는 더 짧은 제2 드라이버(DRVb2)가 형성될 수 있다. 도 8에 도시된 바와 같이 제1 드라이버(DRVa)와 제2 드라이버(DRVb2)는 서로 다른 레이아웃을 갖지만, 서로 동일한 기능과 동일한 전기적 특성을 가질 수 있다. 도 8에서, 제1 및 제4 트랜지스터들(MOS1, MOS4)은 각각 제3 및 제4 트랜지스터들(MOSc, MOSd)에 대응하고, 제2 및 제3 트랜지스터들(MOS2, MOS3)은 각각 제1 및 제2 트랜지스터들(MOSa, MOSb)에 대응할 수 있다.

도 9 및 도 10을 참조하면, 제1 드라이버(DRVa)와 한 쌍의 제2 드라이버(DRVb3)가 도 9에 도시되고, 제1 드라이버(DRVa)와 한 쌍의 제2 드라이버(DRVb4)가 도 10에 도시된다. 제1 드라이버(DRVa)는 제2 방향으로 일렬로 정렬된 제1 내지 제4 트랜지스터들(MOS1-MOS4)로 구성된다. 도 9에 도시된 제2 드라이버(DRVb3)는 제2 방향으로 정렬된 제1, 제2 및 제4 트랜지스터들(MOSa, MOSb, MOSd), 및 제1 방향으로 제2 트랜지스터(MOSb)에 인접한 제3 트랜지스터(MOSc)로 구성될 수 있다. 또한, 도 10에 도시된 제2 드라이버(DRVb4)는 제2 방향으로 정렬된 제1 내지 제3 트랜지스터들(MOSa-MOSc), 및 제1 방향으로 제3 트랜지스터(MOSc)에 인접한 제4 트랜지스터(MOSd)로 구성될 수 있다.

따라서, 제1 드라이버(DRVa)에 비해 제1 방향으로의 폭은 더 길지만, 제2 방향으로의 길이는 더 짧은 제2 드라이버(DRVb3)가 형성될 수 있거나, 제2 드라이버(DRVb4)가 형성될 수 있다. 도 9와 도 10에 도시된 바와 같이 제1 드라이버(DRVa)와 제2 드라이버(DRVb2)는 서로 다른 레이아웃을 갖지만, 서로 동일한 기능과 동일한 전기적 특성을 가질 수 있다. 도 9에서, 제1, 제2 및 제4 트랜지스터들(MOS1, MOS2, MOS4)은 각각 제1, 제2 및 제4 트랜지스터들(MOSa, MOSb, MOSd)에 대응하고, 제3 트랜지스터(MOS3)는 제3 트랜지스터(MOSc)에 대응할 수 있다. 또한, 도 10에서, 제1 내지 제4 트랜지스터들(MOS1-MOS4)은 각각 제1 내지 제4 트랜지스터들(MOSa-MOSd)에 대응할 수 있다.

도 11을 참조하면, 제1 드라이버(DRVa)와 한 쌍의 제2 드라이버(DRVb5)가 도 11에 도시된다. 제1 드라이버(DRVa)는 제2 방향으로 일렬로 정렬된 제1 내지 제4 트랜지스터들(MOS1-MOS4)로 구성되고, 제2 드라이버(DRVb5)는 제2 방향으로 정렬된 제1 및 제2 트랜지스터들(MOSa, MOSb)과 제3 및 제4 트랜지스터들(MOSc, MOSd)로 구성되고, 제2 및 제3 트랜지스터들(MOSb, MOSc)은 제1 방향으로 정렬될 수 있다. 따라서, 도 11에 도시된 바와 같이, 제2 드라이버(DRVb5)는 제1 드라이버(DRVa)에 비해 제1 방향으로 더 긴 폭과 제2 방향으로 더 짧은 길이를 가질 수 있다. 제1 드라이버(DRVa)와 제2 드라이버(DRVb2)는 서로 다른 레이아웃을 갖지만, 서로 동일한 기능과 동일한 전기적 특성을 가질 수 있다. 도 11에서, 제1 내지 제4 트랜지스터들(MOS1-MOS4)은 각각 제1 내지 제4 트랜지스터들(MOSa-MOSd)에 대응할 수 있다.

도 7 내지 도 11를 참조로 앞에서 설명되는 트랜지스터들(MOS1-MOS4, MOSa-MOSd)의 대응 관계는 예시적이며, 본 발명 사상의 범위 내에서 다양한 형태로 변형될 수 있다. 또한, 제1 드라이버(DRVa)와 한 쌍의 제2 드라이버들(DRVb1-DRVb5)이 제1 및 제2 CSL 드라이버들인 경우, 제1 방향은 로우 방향이고 제2 방향은 컬럼 방향이다. 또한, 제1 드라이버(DRVa)와 한 쌍의 제2 드라이버들(DRVb1-DRVb5)이 제1 및 제2 워드라인 드라이버들인 경우, 제1 방향은 컬럼 방향이고 제2 방향은 로우 방향이다. 아래의 설명에서, 제2 드라이버들(DRVb1-DRVb5)는 제2 드라이버(DRVb)로 통칭될 수 있다

도 12은 도 7 내지 도 11에 도시된 트랜지스터들의 구조를 개략적으로 도시한다.

도 12를 참조하면, 활성 영역(Act) 상에 형성된 게이트 전극(G), 상기 게이트 전극에 의해 한정되는 소스 영역(S)과 드레인 영역(D), 및 상기 소스 영역(S)과 드레인 영역(D)에 각각 연결되는 소스 비아 콘택(SC) 및 드레인 비아 콘택(DC)를 포함하는 MOS 트랜지스터(MOS)가 도시된다. 도 12에 도시되지는 않았지만, 활성 영역(Act)와 게이트 전극(G) 사이에는 게이트 절연층이 배치된다. 또한, 게이트 전극(G)은 제1 거리(G1)의 폭을 가지며, 이 폭은 MOS 트랜지스터의 채널 길이에 해당한다. 또한, 게이트 전극(G)은 소스 비아 콘택(SC) 및 드레인 비아 콘택(DC)과 제2 간격(G2)만큼 이격된다.

본 발명에 따르면, 제1 드라이버(DRVa)와 제2 드라이버(DRVb)는 각각 다른 레이아웃을 갖지만 동일한 기능과 동일한 전기적 특성을 갖는다. 이를 위해, 제1 드라이버(DRVa)를 구성하는 트랜지스터들은 제2 드라이버(DRVb)를 구성하는 트랜지스터들과 각각 대응된다. 본 발명에 따르면, 서로 대응하는 트랜지스터들은 동일한 폭을 갖는 게이트 전극을 갖는다. 예를 들면, 도 7의 제1 트랜지스터(MOS1)와 제4 트랜지스터(MOSd)가 서로 대응할 경우, 제1 트랜지스터(MOS1)의 게이트 전극의 폭은 제4 트랜지스터(MOSd)의 게이트 전극의 폭과 동일하다.

또한, 본 발명에 따르면, 서로 대응하는 트랜지스터들은 동일한 게이트 전극(G)과 소스 및 드레인 비아 콘택들(SC, DC) 사이의 간격을 갖는다. 예를 들면, 도 7의 제1 트랜지스터(MOS1)와 제4 트랜지스터(MOSd)가 서로 대응할 경우, 제1 트랜지스터(MOS1)에서 게이트 전극(G)과 소스 및 드레인 비아 콘택들(SC, DC) 사이가 제2 간격(G2)이라면, 제4 트랜지스터(MOSd)에서 게이트 전극(G)과 소스 및 드레인 비아 콘택들(SC, DC)의 사이도 제2 간격(G2)이다.

따라서, 제1 드라이버(DRVa)와 제2 드라이버(DRVb)에 속하는 서로 대응하는 트랜지스터들의 게이트 전극의 폭 및/또는 게이트 전극과 비아 콘택들 사이의 간격을 동일하게 설계함으로써, 제1 드라이버(DRVa)와 제2 드라이버(DRVb)가 동일한 전기적 특성을 갖는 것을 보장할 수 있다. 따라서, 제1 드라이버(DRVa)와 제2 드라이버(DRVb)가 서로 다른 레이아웃을 갖도록 설계할 수 있다.

도 13은 도 7 내지 도 11에 도시된 드라이버들의 예시적인 회로도를 도시한다.

도 13을 참조하면, 드라이버(DRV)는 4개의 MOS 트랜지스터들(MOS1-MOS4)로 구성될 수 있다. 드라이버(DRV)는 CSL 드라이버일 수 있다. 아래의 설명에서, 드라이버(DRV)가 CSL 드라이버인 것으로 가정하여 설명한다.

제1 트랜지스터(MOS1)는 NMOS 트랜지스터일 수 있으며, 접지 전압(Vss)에 연결되는 소스, 제2 노드(N2)에 연결된 드레인 및 제1 노드(N1)에 연결된 게이트를 가질 수 있다. 제2 트랜지스터(MOS2)는 PMOS 트랜지스터일 수 있으며, 전원 전압(Vdd)에 연결되는 드레인, 제2 노드(N2)에 연결된 소스 및 제1 노드(N1)에 연결된 게이트를 가질 수 있다. 제3 트랜지스터(MOS3)는 PMOS 트랜지스터일 수 있으며, 접원 전압(Vdd)에 연결되는 드레인, 제1 노드(N1)에 연결된 소스 및 디코딩된 어드레스 신호(ADDR)이 입력되는 게이트를 가질 수 있다. 제4 트랜지스터(MOS4)는 NMOS 트랜지스터일 수 있으며, 접지 전압(Vss)에 연결되는 소스, 제1 노드(N1)에 연결된 드레인 및 디코딩된 어드레스 신호(ADDR)이 입력되는 게이트를 가질 수 있다. 제2 노드(N2)는 컬럼 선택 라인(CSL)에 연결되고, CSL 신호를 출력할 수 있다. 전술한 바와 같이, 컬럼 선택 라인을 구동하기 위해, 제1 및 제2 트랜지스터들(MOS1, MOS2)는 제3 및 제4 트랜지스터들(MOS3, MOS4)에 비해 전류 구동 능력이 클 수 있다.

도 14는 도 13에 도시된 회로도에 따른 제1 CSL 드라이버의 예시적인 레이아웃 도를 도시한다.

도 14를 참조하면, 제1 내지 제4 트랜지스터들(MOS1-MOS4)가 일렬로 정렬된다. 또한, PMOS 트랜지스터인 제2 및 제4 트랜지스터들(MOS2, MOS3)을 형성하기 위해, N형 웰(N well)이 배치된다. 제1 내지 제4 트랜지스터들(MOS1-MOS4)의 소스 및 드레인은 비아 콘택을 통해 컬럼 선택 라인(CSL), 전원 전압(Vdd), 접지 전압(Vss) 또는 제1 노드(N1)에 연결된다. 디코딩된 어드레스 신호(ADDR)는 제3 및 제4 트랜지스터들(MOS3, MOS4)의 게이트에 제공된다.

도 14에서 제1 내지 제4 트랜지스터들(MOS1-MOS4)의 크기가 서로 동일한 것으로 도시되어 있지만, 제1 및 제2 트랜지스터들(MOS1, MOS2)이 더 큰 전류 구동 능력을 갖기 위해, 제1 및 제2 트랜지스터들(MOS1, MOS2)의 채널 폭이 제3 및 제4 트랜지스터들(MOS3, MOS4)의 채널 폭보다 클 수 있다. 또한, 도 14에 도시되지 않았지만, 제1 및 제4 트랜지스터들(MOS1, MOS4)은 NMOS 트랜지스터로서, P형 기판(미 도시)에 형성될 수 있다.

도 15 내지 17은 도 13에 도시된 회로도에 따른 제2 CSL 드라이버의 예시적인 레이아웃 도를 도시한다. 도 15는 도 7에 도시된 제2 드라이버(DRVb1)의 레이아웃 도를 예시하고, 도 16은 도 8에 도시된 제2 드라이버(DRVb2)의 레이아웃 도를 예시하고, 도 17는 도 11에 도시된 제2 드라이버(DRVb5)의 레이아웃 도를 예시한다.

도 15를 참조하면, 제2 내지 제4 트랜지스터들(MOS2-MOS4)은 세로 방향으로 일렬로 정렬되고, 제1 트랜지스터(MOS1)는 가로 방향으로 제2 트랜지스터(MOS)의 옆에 배치될 수 있다. 그 결과, 도 14에 도시된 제1 CSL 드라이버의 레이아웃과 비교할 때, 도 15에 도시된 제2 CSL 드라이버의 레이아웃은 가로 방향으로 더 긴 길이를 갖지만, 세로 방향으로 더 짧은 길이를 갖는다. 따라서, 도 15에 도시된 제2 CSL 드라이버의 상측에 메모리 셀 어레이 영역의 볼록부가 배치될 수 있다.

또한, 도 14에 도시된 제1 CSL 드라이버와 비교할 때, 제1 트랜지스터(MOS1)가 제2 트랜지스터(MOS2)의 옆으로 이동하였지만, 도 14 및 도 15에 도시된 바와 같이, 제1 트랜지스터(MOS1)의 채널 길이 및/또는 게이트 전극과 비아 콘택 사이의 간격은 일정하게 유지될 수 있다. 따라서, 도 14에 도시된 제1 CSL 드라이버와 도 15에 도시된 제2 CSL 드라이버가 서로 동일한 전기적 특성을 갖는다는 것을 보장할 수 있다.

도 16을 참조하면, 제2 및 제3 트랜지스터들(MOS2, MOS3)은 세로 방향으로 정렬되고, 제1 트랜지스터(MOS1)는 가로 방향으로 제2 트랜지스터(MOS2)의 우측에 배치되고, 제4 트랜지스터(MOS4)는 가로 방향으로 제3 트랜지스터(MOS3)의 우측에 배치될 수 있다. 그 결과, 도 14에 도시된 제1 CSL 드라이버의 레이아웃과 비교할 때, 도 16에 도시된 제2 CSL 드라이버의 레이아웃은 가로 방향으로 더 긴 길이를 갖지만, 세로 방향으로 더 짧은 길이를 갖는다. 따라서, 도 16에 도시된 제2 CSL 드라이버의 상측에 메모리 셀 어레이 영역의 볼록부가 배치될 수 있다.

또한, 도 14에 도시된 제1 CSL 드라이버와 비교할 때, 제1 트랜지스터(MOS1)와 제4 트랜지스터(MOS4)가 각각 제2 트랜지스터(MOS2)와 제3 트랜지스터(MOS3)의 우측으로 이동하였지만, 도 14 및 도 16에 도시된 바와 같이, 제1 트랜지스터(MOS1) 및 제4 트랜지스터(MOS4)의 채널 길이 및/또는 게이트 전극과 비아 콘택 사이의 간격은 일정하게 유지될 수 있다. 따라서, 도 14에 도시된 제1 CSL 드라이버와 도 16에 도시된 제2 CSL 드라이버가 서로 동일한 전기적 특성을 갖는다는 것을 보장할 수 있다.

도 17을 참조하면, 제1 및 제2 트랜지스터들(MOS1, MOS2)은 세로 방향으로 일렬로 정렬되고, 제3 및 제4 트랜지스터들(MOS3, MOS4)은 제1 및 제2 트랜지스터들(MOS1, MOS2)의 우측에서 세로 방향으로 일렬로 정렬될 수 있다. 도 17에 도시된 바와 같이, 제3 트랜지스터(MOS3)는 제2 트랜지스터(MOS2)의 우측에 배치될 수 있다. 그 결과, 도 14에 도시된 제1 CSL 드라이버의 레이아웃과 비교할 때, 도 17에 도시된 제2 CSL 드라이버의 레이아웃은 가로 방향으로 더 긴 길이를 갖지만, 세로 방향으로 더 짧은 길이를 갖는다. 따라서, 도 17에 도시된 제2 CSL 드라이버의 상측에 메모리 셀 어레이 영역의 볼록부가 배치될 수 있다.

또한, 도 14에 도시된 제1 CSL 드라이버와 비교할 때, 제3 및 제4 트랜지스터들(MOS3, MOS4)이 제2 트랜지스터(MOS2)의 우측으로 이동하고, N 웰(N well)이 가로 방향으로 길게 형성되었지만, 도 14 및 도 17에 도시된 바와 같이, 제3 및 제4 트랜지스터들(MOS3, MOS4)의 채널 길이 및/또는 게이트 전극과 비아 콘택 사이의 간격은 일정하게 유지될 수 있다. 따라서, 도 14에 도시된 제1 CSL 드라이버와 도 17에 도시된 제2 CSL 드라이버가 서로 동일한 전기적 특성을 갖는다는 것을 보장할 수 있다.

본 발명에 따른 반도체 메모리 장치의 로우 디코더 및/또는 컬럼 디코더는, 예컨대, 도 14에 도시된 레이아웃을 갖는 제1 드라이버와 도 15 내지 도 17에 도시된 레이아웃을 갖는 제2 드라이버를 포함할 수 있다. 따라서, 메모리 셀 어레이 영역이 로우 디코더 및/또는 컬럼 디코더를 향하여 일부분이 돌출되는 레이아웃을 갖더라도, 로우 디코더 및/또는 컬럼 디코더는 돌출되는 부분에 대응하여 길이가 더 짧은 제2 드라이버를 배치함으로써, 메모리 셀 어레이 영역과 로우 디코더 및/또는 컬럼 디코더 사이에 빈 공간을 최소화할 수 있다. 따라서, 공간 효용성이 증가할 수 있으며, 제조 단가를 줄일 수 있다.

본 발명은 첨부된 도면들을 참조하여 앞에서 제시된 실시예들로 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명할 것이다.

10, 10a, 10b, 10c: 메모리 셀 어레이 영역
11: 돌출부들
12: 돌출부들
20, 20a, 20b, 20c: 컬럼 디코더
30, 30a, 30b: 로우 디코더
100: 반도체 메모리 장치

Claims

로우 방향 및 컬럼 방향으로 배열되는 복수의 메모리 셀 어레이들을 포함하고, 상기 복수의 메모리 셀 어레이들로부터 상기 로우 방향과 상기 컬럼 방향 중 적어도 한 방향으로 돌출되는 돌출부를 갖는 메모리 셀 어레이 영역;
상기 로우 방향으로 상기 메모리 셀 어레이 영역에 인접하게 배치되는 로우 디코더; 및
상기 컬럼 방향으로 상기 메모리 셀 어레이 영역에 인접하게 배치되는 컬럼 디코더를 포함하고,
상기 로우 디코더와 상기 컬럼 디코더 중 적어도 하나는, 서로 다른 레이아웃을 갖는 제1 드라이버 및 제2 드라이버를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제1 항에 있어서,
상기 돌출부가 상기 메모리 셀 어레이 영역의 에지에 위치한 상기 메모리 셀 어레이들로부터 제1 거리만큼 돌출되는 경우, 상기 제1 드라이버는 상기 메모리 셀 어레이 영역의 에지에 위치한 상기 메모리 셀 어레이들로부터 상기 제1 거리보다 짧은 거리만큼 이격하여 배치되고, 상기 제2 드라이버는 상기 메모리 셀 어레이 영역의 에지에 위치한 상기 메모리 셀 어레이들로부터 상기 제1 거리보다 긴 거리만큼 이격하여 배치되는 것을 특징으로 하는 반도체 메모리 장치.
제1 항에 있어서,
상기 돌출부가 상기 복수의 메모리 셀 어레이들로부터 상기 컬럼 방향으로 돌출되는 경우, 상기 제1 드라이버는 상기 돌출부와 상기 로우 방향으로 동일 선 상에 위치하는 부분을 포함하고, 상기 제2 드라이버는 상기 돌출부와 상기 컬럼 방향으로 동일 선 상에 위치하는 부분을 포함하고 상기 돌출부와 상기 로우 방향으로 동일 선 상에 위치하는 부분을 포함하지 않는 것을 특징으로 하는 반도체 메모리 장치.
제1 항에 있어서,
상기 돌출부가 상기 복수의 메모리 셀 어레이들로부터 상기 로우 방향으로 돌출되는 경우, 상기 제1 드라이버는 상기 돌출부와 상기 컬럼 방향으로 동일 선 상에 위치하는 부분을 포함하고, 상기 제2 드라이버는 상기 돌출부와 상기 로우 방향으로 동일 선 상에 위치하는 부분을 포함하고 상기 돌출부와 상기 컬럼 방향으로 동일 선 상에 위치하는 부분을 포함하지 않는 것을 특징으로 하는 반도체 메모리 장치.
제1 항에 있어서,
상기 제1 드라이버는 제1 트랜지스터들로 구성되고, 상기 제2 드라이버는 제2 트랜지스터들로 구성되며, 상기 제1 트랜지스터들과 상기 제2 트랜지스터들은 서로 대응되며,
서로 대응되는 상기 제1 트랜지스터와 상기 제2 트랜지스터는 서로 동일한 채널 길이를 갖는 것을 특징으로 하는 반도체 메모리 장치.
제5 항에 있어서,
상기 제1 트랜지스터들과 상기 제2 트랜지스터들은 각각 불순물 영역들, 상기 불순물 영역들 사이를 가로지르는 게이트 전극, 및 상기 불순물 영역들에 각각 연결되는 비아 콘택들을 포함하고,
서로 대응되는 상기 제1 트랜지스터와 상기 제2 트랜지스터는 서로 동일한 상기 게이트 전극와 상기 비아 콘택들 간의 이격 거리를 갖는 것을 특징으로 하는 반도체 메모리 장치.
제1 항에 있어서,
상기 메모리 셀 어레이 영역은 상기 로우 방향으로 상기 복수의 메모리 셀 어레이들 사이에 배치되는 서브 워드라인 드라이버들, 상기 컬럼 방향으로 상기 복수의 메모리 셀 어레이들 사이에 배치되는 센스 앰프들, 상기 로우 방향으로 상기 센스 앰프들 사이에 배치되고 상기 컬럼 방향으로 상기 서브 워드라인 드라이버들 사이에 배치되는 컨정션 영역을 포함하고,
상기 돌출부는 상기 메모리 셀 어레이 영역의 에지에 배치되는 서브 워드라인 드라이버에 상기 컬럼 방향으로 인접하는 제1 돌출 컨정션 영역과 상기 메모리 셀 어레이 영역의 에지에 배치되는 센스 앰프들에 상기 로우 방향으로 인접하는 제2 돌출 컨정션 영역 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
로우 방향 및 컬럼 방향으로 배열되는 복수의 메모리 셀 어레이들, 상기 로우 방향으로 상기 복수의 메모리 셀 어레이들 사이에 배치되는 서브 워드라인 드라이버들, 상기 컬럼 방향으로 상기 서브 워드라인 드라이버들 사이에 배치되는 컨정션 영역, 및 상기 컬럼 방향으로 에지에 위치한 상기 서브 워드라인 드라이버들에 인접하게 배치되어 복수의 메모리 셀 어레이들로부터 상기 컬럼 방향으로 돌출되는 돌출 컨정션 영역을 포함하는 메모리 셀 어레이 영역; 및
상기 컬럼 방향으로 상기 메모리 셀 어레이 영역에 인접하게 배치되고, 서로 다른 레이아웃을 갖는 제1 CSL 드라이버 및 제2 CSL 드라이버를 포함하는 컬럼 디코더를 포함하는 반도체 메모리 장치.
제8 항에 있어서,
상기 돌출 컨정션 영역은 상기 메모리 셀 어레이 영역의 에지에 위치한 상기 메모리 셀 어레이들로부터 제1 거리만큼 돌출되고,
상기 제1 CSL 드라이버는 상기 메모리 셀 어레이 영역의 에지에 위치한 상기 메모리 셀 어레이들로부터 상기 제1 거리보다 짧은 제2 거리만큼 이격하여 배치되고,
상기 제2 CSL 드라이버는 상기 메모리 셀 어레이 영역의 에지에 위치한 상기 메모리 셀 어레이들로부터 상기 제1 거리보다 긴 제3 거리만큼 이격하여 배치되는 것을 특징으로 하는 반도체 메모리 장치.
제8 항에 있어서,
상기 제1 CSL 드라이버는 상기 컬럼 방향으로 정렬되는 트랜지스터들로 구성되고, 상기 제2 CSL 드라이버는 상기 로우 방향으로 정렬된 적어도 2개의 트랜지스터들을 포함하는 것을 특징으로 하는 반도체 메모리 장치.