KR20090034006A - 비트라인 센스앰프의 레이아웃 구조 - Google Patents

비트라인 센스앰프의 레이아웃 구조 Download PDF

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Abstract

본 발명은 비트라인 센스앰프의 레이아웃 구조에 관한 것으로서, 비트라인 센스앰프의 래치 트랜지스터를 수직으로 형성하여 트랜지스터의 채널을 형성하기 위한 공간을 충분히 확보할 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 비트라인에 실린 데이터를 증폭하고 래치하는 비트라인 센스앰프의 레이아웃 구조에 있어서, 비트라인 센스앰프에 포함된 래치 트랜지스터의 게이트가 비트라인과 수직 방향으로 형성된다.

Description

비트라인 센스앰프의 레이아웃 구조{Layout pattern of bitline sense amplifier}
본 발명은 비트라인 센스앰프의 레이아웃 구조에 관한 것으로서, 반도체 소자의 비트라인 센스앰프에서 래치 트랜지스터의 특성을 개선할 수 있도록 하는 기술이다.
근래에 컴퓨터가 급속히 보급되면서 반도체 소자들에 대한 수요도 크게 증가 하고 있다. 이러한 반도체 소자들은 그 기능적인 면에 있어 높은 축적 용량을 가지면서 고속 동작이 요구된다. 이를 위하여 반도체 소자는 집적도, 응답 속도 및 신뢰도를 향상시키기 위한 방향으로 제조 기술들이 개발되고 있다.
이와 같은 반도체 소자로서는 정보의 입력과 출력이 자유롭고, 고용량을 갖는 디램(DRAM; Dynamic Random Access Memory) 소자가 범용적으로 이용되고 있다. DRAM 소자는 전하의 형태로 정보 데이터를 저장하는 메모리 셀 영역과 그 정보 데이터의 입력 및 출력을 위한 주변 영역으로 구성된다. 또한, DRAM 소자는 하나의 액세스 트랜지스터(access transistor)와 하나의 축적 커패시터를 포함한다.
이러한 디램에서 데이터를 센싱하기 위한 리드 동작의 중추는 비트라인 센스 앰프(BLSA; Bit Line Sense Amplifier)이다. 대부분의 디램은 비트라인에 실린 미약한 데이터 신호를 감지하기 위하여 비트라인 센스앰프를 사용하고 있다.
메모리 셀이 모여 있는 코어 영역은 메모리 셀 어레이와 비트라인 센스앰프 어레이가 컬럼 방향으로 반복적으로 배치되는 구조를 가진다. 즉, 하나의 비트라인 센스앰프 어레이를 중심으로 하여 그 상/하부에는 항상 메모리 셀 어레이가 존재하게 된다.
이에 따라, 비트라인 센스앰프의 효율을 극대화하고 칩 면적을 줄이기 위하여, 도 1a에서와 같이, 하나의 비트라인 센스앰프가 그 상/하부에 배치된 메모리 셀 어레이에 의해 공동으로 사용되는 공유 비트라인 센스앰프의 구조가 일반화되어 있다.
이러한 비트라인 센스앰프는 크로스 커플드 인버터(Cross Coupled Inverter), 입출력 스위치(IO Switch) 트랜지스터, 비트라인 및 비트라인 바의 균등화 및 프리차지 트랜지스터, 비트라인 선택 스위치 트랜지스터를 모두 포함하게 된다.
도 1b는 도 1a의 회로도에 따른 비트라인 센스앰프의 레이아웃도이다. 여기서는 실질적인 센스앰프 및 래치 기능을 수행하는 크로스 커플드 인버터만을 비트라인 센스앰프로 지칭하여 설명하기로 한다. 그리고, CMOS 래치를 구성하는 NMOS트랜지스터 쌍 N1,N2 및 PMOS트랜지스터 쌍 P1,P2은 경쟁 구도로 동작하게 되므로 가능한 한 동일한 특성을 갖도록 한다.
이러한 비트라인 센스앰프는 비트라인에 인가된 데이터를 증폭 및 래치하는 래치부(10)를 포함한다. 래치부(10)는 크로스 커플드(Cross Coupled) 연결된 NMOS트랜지스터 쌍 N1,N2과, PMOS트랜지스터 쌍 P1,P2를 포함한다.
그런데, 반도체 메모리 장치의 집적도가 증가하고, 셀 사이즈가 축소됨에 따라 센스앰프의 레이아웃 피치가 감소되어 레이아웃 및 공정상에 많은 어려움이 발생되고 있다.
그리고, 디램의 제조에 있어서 생산 단가 관계상 끝없는 쉬링크(Shrink)가 필요하게 된다. 이에 따라, 래치부(10)에서 트랜지스터들 N1,N2,P1,P2의 채널 길이가 계속해서 짧아지게 된다. 이러한 경우 트랜지스터의 특성이 열화 되어 여러가지 불량이 발생하게 되는 결과를 초래한다.
비트라인 센스앰프가 쉬링크 될 경우 특성 열화의 핵심이 되는 소자는 래치 트랜지스터들 N1,N2,P1,P2이다. 래치 트랜지스터들 N1,N2,P1,P2의 근본적인 열화 원인은 채널 길이(Channel Length) 이다. 도 2에서 Lg는 트랜지스터의 채널 길이를 나타내고, W는 채널 폭(Width)을 나타낸다.
래치 트랜지스터들 N1,N2,P1,P2의 사이즈를 계속 축소하여 채널 길이가 특정 길이(예를 들면, 200nm 이하)가 될 경우 쇼트 채널(Short Channel) 효과로 불리는 여러 가지 열화 현상이 나타나게 된다. 이때 발생하게 되는 현상 중 가장 큰 현상이 문턱전압(Threshold Voltage)이 채널 길이를 따르게 되는 롤-오프(Roll-Off) 현상이다.
도 3은 트랜지스터의 게이트의 길이에 따른 문턱전압의 변화율을 나타낸 그래프이다.
일반적으로 트랜지스터는 현상 공정과 식각 공정을 통하여 게이트를 형성하게 되는데, 현 양산 공정에서 보통 채널 길이의 변화율이 ±10nm 정도를 가진다. 이때, 도 3에서와 같이 트랜지스터의 크기가 200nm 이상의 채널 길이를 가질 경우, 문턱전압(Vt)의 변화율이 5% 이내가 된다. 하지만, 트랜지스터의 채널 길이가 100nm 수준일 경우, 문턱전압(Vt)의 변화율이 10%에 육박하게 된다.
래치부(10)의 특징은 도 1a 및 도 1b에서와 같이 래치 트랜지스터들 N1,N2,P1,P2을 교차로 연결하는 데 있다. 그런데, 문턱전압(Vt)의 변화율이 10% 이상이 될 경우 트랜지스터의 턴 온 시 드레인 전류(Drain Current)가 변화되어 비트라인에 실린 데이터가 반대로 증폭될 수 있다.
특히, 비트라인 센스앰프에서 트랜지스터의 사이즈가 한 번 결정되면, 셀 영역의 비트라인-피치(Pitch)를 변경되지 않는 한 이를 변경할 수 있는 방법이 없다. 하지만, 도 4에서와 같이, Y(수직) 방향에서 볼 때 비트라인 센스앰프의 피치가 고정되어 있음을 알 수 있다. 이에 따라, 비트라인 센스앰프에서 한번 결정된 트랜지스터의 사이즈를 변경하는 것은 현실적으로 불가능하다.
도 4와 같이 4 비트라인 피치(4 * Bitline Pitch) 내에서 소자 분리막이 형성되는 공간과 비트라인 콘택 및 스페이서(Spacer)의 두께를 고려할 때 여유 공간이 부족함을 알 수 있다.
도 5는 비트라인 센스앰프의 래치부(10)에서 NMOS트랜지스터 쌍 N1,N2을 나타낸 레이아웃도이다. 설명의 편의상 NMOS트랜지스터 쌍 N1,N2에 관한 레이아웃도만 도시하기로 하며, PMOS트랜지스터 쌍 P1,P2도 동일한 형태로 구현할 수 있다.
각각의 활성영역(11)은 콘택(12)을 통해 비트라인(15)과 연결된다. 그리고, 각각의 게이트(14)는 게이트 콘택(13)을 통해 비트라인(15)과 연결된다.
여기서, 게이트(14) 영역과 비트라인(15)은 동일한 방향으로 평행하게 배치된다. 그리고, 게이트(14)와 비트라인(15)을 연결하기 위한 콘택(13)은 활성영역(11) 외부의 영역에 형성된다.
또한, 메탈 콘택(16)은 비트라인(15)과 연결된다. 메탈 콘택(16)은 NMOS트랜지스터 N1,N2의 경우 접지전압(VSS)을 비트라인(15)에 공급하고, PMOS트랜지스터 P1,P2의 경우 코아전압(Vcore)을 비트라인(15)에 공급한다.
그런데, 종래의 래치부(10)는 NMOS트랜지스터 쌍 N1,N2이 X(수평) 방향으로 배치되어 여유 공간이 부족할 뿐만 아니라 그 채널 길이(Lg)를 증가시키는데 제약이 따르게 된다.
본 발명은 비트라인 센스앰프의 레이아웃 구조에 관한 것으로서, 비트라인 센스앰프의 래치 트랜지스터를 수직으로 형성하여 트랜지스터의 채널을 형성하기 위한 공간을 충분히 확보할 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 비트라인 센스앰프의 레이아웃 구조는, 비트라인에 실린 데이터를 증폭하고 래치하는 비트라인 센스앰프의 레이아웃 구조에 있어서, 비트라인 센스앰프에 포함된 래치 트랜지스터의 게이트가 비트라인과 수직 방향으로 형성되는 것을 특징으로 한다.
본 발명은 다음과 같은 효과를 제공한다.
첫째, 본 발명은 비트라인 센스앰프의 래치 트랜지스터를 수직으로 형성하여 트랜지스터의 채널을 형성하기 위한 공간을 충분히 확보할 수 있도록 한다.
둘째, 본 발명은 활성영역의 외부에 게이트와 비트라인의 연결하는 콘택을 형성하기 위한 공간이 필요 없게 되어 이에 해당하는 패드 공간을 줄일 수 있도록 한다.
셋째, 본 발명은 모든 트랜지스터의 소스(또는 드레인)가 일체화 및 공유되도록 함으로써 센싱 및 증폭 동작시 안정적인 소스(또는 드레인) 전위를 유지할 수 있도록 한다.
넷째, 본 발명은 트랜지스터의 채널 길이를 늘일 수 있는 공간을 충분히 확보함으로써 롤-오프(Roll-Off)를 포함한 쇼트 채널의 영향들과 문턱전압의 변화에 능동적으로 대처할 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 6은 본 발명에 따른 비트라인 센스앰프의 레이아웃도이다.
본 발명에서는 설명의 편의를 위해 NMOS트랜지스터 쌍 N1,N2에 관한 레이아웃도만 도시하였으나, PMOS트랜지스터 쌍 P1,P2인 경우에도 동일하게 적용 가능하다.
본 발명은 반도체 소자의 비트라인 센스앰프에서 래치 트랜지스터 쌍 N1,N2,P1,P2을 수직(Y)으로 형성하여 트랜지스터의 채널을 형성하기 위한 공간을 충분히 확보할 수 있도록 한다.
각각의 활성영역(20)은 콘택(24a,24b,24c)을 통해 비트라인(28)과 연결된다. 콘택(24a,24b,24c)은 소스 영역과 드레인 영역에 각각 떨어져 형성하게 된다. 여기서, 드레인 영역은 전류가 많이 흐르게 되는 부분이므로 2개 이상의 콘 택(24b,24c)을 함께 쓰게 된다. 그리고, 소스 영역에은 하나의 콘택(24a)을 형성하게 된다.
그리고, 래치부는 NMOS트랜지스터 쌍과 N1,N2과 PMOS트랜지스터 쌍 P1,P2이 크로스 커플드 연결된다. 이에 따라, 소스 영역은 공유하고 드레인 영역은 각각 별도로 사용하게 된다.
또한, 각각의 게이트(22)는 게이트 콘택(26)을 통해 비트라인(28)과 연결된다. 여기서, 게이트 콘택(26)은 각 비트라인(28) 당 한 개 씩 형성되어 게이트 전위를 변경시킬 수 있도록 한다.
또한, 소스 영역에 공급되는 소스전압은 제 1메탈영역(M1), 메탈 콘택(30), 비트라인(28) 및 활성영역(20)을 통해 공급된다.
즉, 메탈 콘택(30)은 비트라인(28)과 연결되어 NMOS트랜지스터 N1,N2의 경우 소스 전압으로 접지전압(VSS)을 공급하고, PMOS트랜지스터 P1,P2의 경우 소스 전압으로 코아전압(Vcore)을 공급한다. 그리고, 래치부의 NMOS트랜지스터 쌍 N1,N2과 PMOS트랜지스터 쌍 P1,P2이 크로스 커플드 연결되어 있으므로, 주변 회로 영역에서 비트라인(28)은 배선 골격을 이루게 된다.
여기서, 게이트(22) 영역과 비트라인(28)은 서로 수직한 방향으로 배치된다. 그리고, 게이트(22)와 비트라인(28)을 연결하기 위한 콘택(26)은 활성영역(20)의 내부에 형성된다.
이러한 본 발명은 NMOS트랜지스터 쌍 N1,N2의 게이트가 Y(수직) 방향으로 배치되고, 비트라인(28)과 수직한 방향으로 배치된다. 이에 따라, 동일한 면적에서 동일한 폭(Width)을 유지하면서도 더욱 긴(약 3배) 채널 길이(Lg1)를 구현할 수 있게 된다.
트랜지스터의 채널 길이(Lg1)가 길어질 경우 종래에 따로 할당된 게이트 콘택용 비트라인 콘택(26)이 활성영역(20)의 내부에 형성된다. 이에 따라, 활성영역(20)의 외부에서 콘택(26)을 형성하기 위한 별도의 공간이 필요 없게 되어 이 영역에 해당하는 패드 공간을 줄일 수 있게 된다.
또한, 래치부는 게이트(22)의 전위만 변화시키면 되므로 활성영역(20)의 게이트(22) 영역에서 각 비트라인(28) 당 하나의 콘택(26)만 사용하게 된다. 이에 따라, 기존 기술에 비해 콘택(26) 영역이 차지하게 되는 영역이 확연히 줄어들게 된다.
또한, 게이트(22) 영역이 수직 방향으로 형성되므로 접지전압이 공급되는 래치 트랜지스터의 활성영역(20)에서 모든 트랜지스터의 소스 영역이 일체화 및 공유된다. PMOS트랜지스터인 경우에는 코아전압이 공급되는 활성영역(20)에서 모든 트랜지스터의 드레인 영역이 일체화 및 공유된다. 이에 따라, 전류를 크게 소모하게 되는 센싱 및 증폭 동작시 안정적인 소스 전위를 유지할 수 있게 된다.
즉, 본 발명은 래치 트랜지스터를 수직(Y) 방향으로 형성하여 트랜지스터의 채널 길이를 늘일 수 있는 공간을 충분히 확보할 수 있도록 한다. 이에 따라, 롤-오프(Roll-Off)를 포함한 쇼트 채널의 영향들과 문턱전압의 변화에 능동적으로 대처할 수 있도록 한다.
도 1a 및 도 1b는 종래의 비트라인 센스앰프의 회로도 및 레이아웃도.
도 2는 종래의 비트라인 센스앰프에서 게이트의 채널 길이를 설명하기 위한 도면.
도 3은 종래의 비트라인 센스앰프에서 게이트의 길이에 따른 문턱전압의 변화율을 나타낸 그래프.
도 4는 종래의 비트라인 센스앰프의 레이아웃도.
도 5는 종래의 비트라인 센스앰프에서 래치부에 관한 레이아웃도.
도 6은 본 발명에 따른 비트라인 센스앰프의 레이아웃도.

Claims (6)

  1. 비트라인에 실린 데이터를 증폭하고 래치하는 비트라인 센스앰프의 레이아웃 구조에 있어서,
    상기 비트라인 센스앰프에 포함된 래치 트랜지스터의 게이트가 비트라인과 수직 방향으로 형성되는 것을 특징으로 하는 비트라인 센스앰프의 레이아웃 구조.
  2. 제 1항에 있어서, 상기 게이트와 상기 비트라인을 연결하는 제 1콘택은 동일한 활성영역 내에서 상기 비트라인당 한 개씩 형성됨을 특징으로 하는 센스앰프의 레이아웃 구조.
  3. 제 1항에 있어서, 상기 래치 트랜지스터의 드레인 영역과 상기 비트라인을 연결하는 다수개의 제 2콘택을 포함하는 것을 특징으로 하는 센스앰프의 레이아웃 구조.
  4. 제 1항에 있어서, 상기 래치 트랜지스터의 소스 영역과 상기 비트라인을 연결하는 제 3콘택을 포함하는 것을 특징으로 하는 센스앰프의 레이아웃 구조.
  5. 제 1항에 있어서, 상기 래치 트랜지스터는 활성영역 내에서 소스 영역을 공유하는 것을 특징으로 하는 센스앰프의 레이아웃 구조.
  6. 제 1항에 있어서, 상기 래치 트랜지스터는 활성영역 내에서 드레인 영역을 공유하는 것을 특징으로 하는 센스앰프의 레이아웃 구조.
KR1020070099124A 2007-10-02 2007-10-02 비트라인 센스앰프의 레이아웃 구조 KR20090034006A (ko)

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* Cited by examiner, † Cited by third party
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