KR100804431B1 - 글로벌 비트 라인을 가진 스택틱 램덤 액세스 메모리 - Google Patents

글로벌 비트 라인을 가진 스택틱 램덤 액세스 메모리 Download PDF

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Abstract

본 발명은 소형 구조 및 짧은 로컬 비트 라인을 갖는 SRAM(static random access memory) 셀 레이아웃에 관한 것이다. 상기 SRAM 셀 레이아웃은, 셀의 수직 치수가 셀의 수평 치수에 대하여 감소되는 개선된 종횡비를 가진다. 결과로서 생긴 부가적인 수평 공간은 부가적인 수직 메탈 채널의 사용을 허가한다. SRAM 셀 레이아웃은 하나 이상의 글로벌 비트 라인들을 추가하기 위해 이 부가적인 수직 금속 채널을 사용한다. 글로벌 비트 라인들의 추가에 의해, SRAM 장치상의 SRAM 셀들 사이의 통신이 종래의 한 쌍의 비트 라인들에 한정되지 않는다. 따라서, 종래의 수직 비트 라인들은 보다 짧은 로컬 비트 라인들에 세그먼트화될 수 있다. 이 로컬 비트 라인들은 보다 짧은 길이를 가지며, 저감된 용량 및 저항을 가진다. 저감된 용량 및 저항은 SRAM 장치의 성능을 개선한다.
글로벌 비트 라인, SRAM 장치, 어드레스 래치 디코더, N-채널 액세스 트랜지스터

Description

글로벌 비트 라인을 가진 스택틱 램덤 액세스 메모리{STATIC RANDOM ACCESS MEMORY WITH GLOBAL BIT-LINES}
도 1은 종래 기술의 SRAM 장치의 레이아웃의 개략도.
도 1a는 도 1의 SRAM 셀의 구조의 개략도.
도 2는 도 1 및 도 2의 SRAM 셀에 대하여 사용된 전형적인 레이아웃을 예시하는 도면.
도 3은 본 발명의 일 실시예에 따라 구성된 SRAM 셀 레이아웃의 확산층을 예시하는 도면.
도 4는 본 발명의 일 실시예에 따라 구성된 메탈-1 인터커넥트들 및 수직 메사들(vertical mesas)을 예시하는 SRAM 셀 레이아웃의 다른 도면.
도 5는 본 발명의 일 실시예에 따라 구성된 SRAM 셀 레이아웃의 다른 도면.
도 6은 본 발명의 일 실시예에 따라 구성된 수직 메사들, 크로스 결합 노드들 및 워드 라인을 예시하는 SRAM 셀 레이아웃의 다른 도면.
도 7은 본 발명의 일 실시예에 따라 구성된 SRAM 셀 레이아웃의 포괄적인 도면.
도 8은 본 발명의 일 실시예에 따라 설계된 SRAM 셀 장치의 블록도.
도 9는 4개의 열들의 각 세트에 대하여 4개의 상이한 글로벌 비트 라인들을 갖는 예시적인 경우를 예시하는 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : SRAM 장치 101 : 셀 어레이
106 : 행 서포트 회로 110 : 수직 비트 라인
125 : 크로스 결합 노드 142 : N-채널 액세스 트랜지스터
본 발명은 일반적으로 컴퓨터 하드웨어 특히, 스택틱 램덤 액세스 메모리(SRAM)에 관한 것이다.
도 1은 종래의 기술 SRAM 장치(100)의 레이아웃의 개략도를 도시한다. SRAM 장치(100)는 2개의 셀 어레이(101)로 구성된다. 각 어레이(101)는 SRAM 셀들(102)의 32개의 열과 512개의 행을 포함한다. 각 셀 어레이에서의 셀들의 각 열에 대하여, SRAM 장치(100)는 셀 어레이 바로 아래에 스택된 열 서포트 회로(104)의 세트를 포함한다. 유사하게, 각 셀 어레이에서의 셀들의 각 행에 대하여, SRAM 장치(100)는 행 서포트 회로(column support circuitry)(106)의 세트를 포함한다. 당업자는 행 및 열 서포트 회로가 워드 라인 구동기들, 어드레스 래치들(address latches), 디코더들, 센스 앰프들(sense amps), 데이터 입력 래치들, 데이터 출력 래치들, 기록 구동기들 및 셀들의 어레이에 액세스하는데 필요한 다른 구성요소들을 포함한다는 것을 이해할 수 있다.
도 1a는 도 1의 각 SRAM 셀(102)의 구조의 개략도이다. 도 1a에 도시된 바와 같이, 각 SRAM 셀(102)은 6개의 트랜지스터들을 포함하며, 그 중 래치 소자로서의 2개의 크로스 결합된 인버터들(150, 155) 및 판독 및 기록을 위한 2개의 액세스 트랜지스터들(142, 144)을 가진다. 워드 라인(105)은 N-채널 액세스 트랜지스터들(142 및 144)을 제어하여 수평으로 이동한다. N-채널 트랜지스터들(142 및 144)은 수직 비트 라인 트루(true)(110) 및 수직 비트 라인 컴플리먼트(complement)(115)에 각각 SRAM 셀(102)의 내부 또는 래치 부분을 접속시킨다. 비트 라인들(100 및 115)은 SRAM 장치(100)의 여러 SRAM 셀들(102) 사이의 통신을 촉진(facilitate)한다. 워드 라인(105)은 SRAM 셀들(102)의 각 행을 따라 수평으로 통과하고, SRAM 장치(100)와 외부 장치들 사이의 통신을 촉진한다.
데이터 비트들은 적당한 행에 대응하는 워드 라인(105)을 활성화하고, 또한 적당한 비트 라인들(110 또는 115)을 펄싱함으로써, 워드의 개개의 SRAM 셀들(102)에 평행으로 기록된다. 펄싱하는 비트 라인(110)은 대응하는 셀에 1에 저장하며, 펄싱하는 비트 라인(115)은 0을 저장한다. 마찬가지로, 데이터 비트들은 적당한 행에 대응하는 워드 라인(105)을 활성화함으로써, 워드의 개개의 SRAM 셀들(102)로부터 평행으로 판독된다. 그 행의 각 셀은 SRAM 셀(102)에 저장된 값에 의존하여 비트 라인(110) 또는 비트 라인(115) 중 어느 하나를 구동한다. 저장된 비트값이 1이면, SRAM 셀(102)은 비트 라인(110)을 구동하고, 그렇지 않으면 SRAM 셀(102)은 저장된 비트값 0을 나타내는 비트 라인(115)을 구동한다.
SRAM 셀(102)은 2개의 크로스 결합된 인버터들(150 및 155)을 더 포함한다. 인버터(150)는 P-채널 트랜지스터(151) 및 N-채널 트랜지스터(153)를 포함한다. 인버터(155)는 P-채널 트랜지스터(156) 및 N-채널 트랜지스터(158)를 포함한다. 2개의 크로스 결합 노드들은 노드(123) 및 노드(125)이다. 노드(123)는 N-채널 트랜지스터를 인버터(150)의 공통 노드와 인버터(155)의 게이트 노드에 접속시킨다. 다른 크로스 결합 노드(125)는 N-채널 트랜지스터를 인버터(155)의 공통 노드와 인버터(150)의 게이트 노도에 접속시킨다.
SRAM 셀(102)에 대하여 사용되는 한 종래의 레이아웃(200)은 도 2에 예시되고, 여기서는 4개의 메사들(232 내지 238)이 P-채널 트랜지스터들 P1(도 1의 151) 및 P2(156)과, N-채널 트랜지스터들 N1(142), N2(153), N3(158) 및 N4(144)를 포함한다. 메사(232)는 N1 및 N2를 포함하고, 메사(234)는 N3 및 N4를 포함하고, 메사(236)는 P1을 포함하고, 메사(238)는 P2를 포함한다. 도 1에 도시된 바와 같이 동일한 참조 부호(123 및 125)가 2개의 크로스 결합 노드들에 대해서도 예시된다. 도 2에서, 노드(123)는 접촉부에 대한 것이며, 123-1 및 123-2는 보충부에 대한 것이다. 유사한 표시는 노드(125)에 대하여 사용된다.
도 2의 레이아웃에서, 동일한 극성(polarity)의 트랜지스터들이 동일한 메사 에 있기 때문에, 트랜지스터들을 형성하는데 사용되는 도펀트들(dopants)로부터의 간섭으로 인한 문제점은 존재하지 않는다.
그러나, 도 2에 도시된 바와 같이, 종래 기술의 SRAM 셀 레이아웃(200)은 매우 제한적이다. SRAM 셀 레이아웃(200)은 한 쌍의 비트 라인들(110, 115)의 사용에 따른다. 이 레이아웃이 (도 1의) SRAM 장치(100)에서 사용될 때, 비트 라인들(110, 115)은 하나의 메탈 레벨, 예를 들어 메탈-2 레벨 위를 수직으로 통과하고, 이전에 기재된 워드 라인(105)은 다른 메탈 레벨, 예를 들어 메탈-3 레벨 위를 통과한다. 한 워드 라인이 셀 어레이의 각 행을 위해 요구되고, 한 쌍의 비트 라인이 셀 어레이의 각 열을 위해 요구된다. 열 높이에 상관없이, 동일한 쌍의 비트 라인들은 각 어레이(101)의 하부로부터 상부까지를 수직으로 통과하여 512개의 셀들의 전체 어레이 높이를 커버한다. 이 비트 라인들은 길이가 길며, 결과적으로 비트 라인 용량과 저항이 높아진다.
종래의 SRAM 장치(100)로 인한 다른 문제점은 비트 라인 로딩(bit-line loading)에 관한 것이다. SRAM 장치(100)의 각 비트 라인은 개개의 셀들로부터 개개의 셀들까지 데이터 비트들을 판독 및 기록할 때 지연을 부가하는 용량과 저항을 가진다. 긴 비트 라인들은 데이터 액세스의 속도를 감소시키는 증가된 용량과 저항을 가진다. 종래 기술에서, 한 쌍의 수직 비트 라인들만이 셀 어레이들의 행들의 수에 상관없이 사용된다. 따라서, SRAM 장치(100)가 비교적 다수의 행들을 가질 때, 비트 라인들의 긴 길이로 인해 임피던스가 높게 되어, 허가될 수 없는 저 성능을 야기한다.
셀 레벨에서, 도 2의 레이아웃(200)에 도시된 바와 같이, 종래 기술의 SRAM 셀(102)은 긴 수직 치수와 짧은 수평 치수의 종횡비(aspect ratio)를 가진다.
본 발명은 소형 구조 및 짧은 로컬 비트 라인들을 갖는 SRAM 셀 레이아웃에 관한 것이다. SRAM 셀 레이아웃은, 셀의 수직 치수가 셀의 수평 치수에 대하여 감소되는 종횡비를 가진다. 결과로서 생긴 부가적인 수평 공간은 부가적인 수직 메탈 채널의 사용을 허가한다. SRAM 셀 레이아웃은 이 부가적인 수직 금속 채널이 하나 이상의 글로벌 비트 라인들을 부가하는데 사용되게 한다. 이 글로벌 비트 라인들은 SRAM 장치에 위치된 여러 기록 구동기들 사이의 통신을 촉진한다.
일 실시예에서, 본 발명은 (1) 행들과 열들로 배치된 메모리 셀들의 제 1 어레이, (2) 제 1 어레이를 위한 제 1 열 서포트 회로, (3) 행들과 열들로 배치된 메모리 셀들의 제 2 어레이 및 (4) 제 2 어레이를 위한 제 2 열 서포트 회로를 포함하는 메모리 셀들을 갖는 집적 회로이다. 제 1 어레이의 각 열은 제 2 어레이의 대응하는 열으로 수직으로 정렬된다. 제 1 및 제 2 어레이들의 열에서의 메모리 셀들은 로컬 비트 라인에 의해 접속되고, 상기 제 1 어레이의 각 로컬 비트 라인은 제 2 어레이의 대응하는 로컬 비트 라인과는 상이하다. 제 1 어레이의 각 열 및 제 2 어레이의 대응하는 열은 글로벌 비트 라인을 공유한다. 각 글로벌 비트 라인은 제 1 열 서포트 회로에 의해 제 1 어레이의 대응하는 로컬 비트 라인과 제 2 열 서포트 회로에 의해 제 2 어레이의 대응하는 로컬 비트 라인에 접속되는, 상기 집적 회로이다.
다른 실시예에서, 본 발명은 복수의 SRAM 셀들을 포함하는 SRAM 장치를 갖는 집적 회로이며, 각 SRAM 셀은 (a) 제 1 수직축를 따라서 반도체층에 배치되며, 제 1 N-채널 트랜지스터 및 제 2 N-채널 트랜지스터에 대응하는 제 1 수직 메사; (b) 제 1 수직축에 평행한 제 2 수직축을 따라서 반도체층에 배치되며, 제 1 P-채널 트랜지스터에 대응하는 제 2 수직 메사; (c) 제 2 수직축에 평행한 제 3 수직축을 따라서 반도체층에 배치되며, 제 2 P-채널 트랜지스터에 대응하는 제 3 수직 메사; (d) 제 3 수직축에 평행한 제 4 수직축을 따라 반도체층에 배치되며, 제 3 N-채널 트랜지스터 및 제 4 N-채널 트랜지스터에 대응하는 제 4 수직 메사를 포함하는 레이아웃을 갖는, 상기 집적 회로이다.
또 다른 실시예에서, 본 발명은 복수의 SRAM 셀들을 포함하는 SRAM 장치를 갖는 집적 회로로서, 각 SRAM 셀은 트루 로컬 비트 라인(BLT; true local bit-line), 컴플리먼트 로컬 비트 라인(BLC; complement local bit-line) 및 글로벌 비트 라인에 대응하는 3개의 평행 채널들을 포함하는 레이아웃을 가지며; 상기 BLT 및 BLC는 SRAM 셀에 직접 접속되고, 글로벌 비트 라인은 SRAM 셀에 직접 접속되지 않는, 상기 집적 회로이다.
본 발명은 셀 어레이의 각 열에 글로벌 비트 라인의 추가를 가능하게 하는 SRAM 셀 레이아웃에 관한 것이다. 양호한 실시예에서, 4개의 상이한 글로벌 비트 라인들 --2개의 판독 글로벌 비트 라인들(예를 들면, 트루 및 컴플리먼트) 및 2개 기록 글로벌 비트 라인들(예를 들면, 트루 및 컴플리먼트)-- 은 셀 어레이의 4개의 열의 각 세트에 의해 공유된다. 이 글로벌 비트 라인들은 SRAM 장치에 위치된 여러 기록 구동기들 사이의 통신을 촉진한다.
글로벌 비트 라인들의 추가에 의해, SRAM 장치 상의 SRAM 셀들 사이의 통신은 종래의 한 쌍의 수직 비트 라인들에 한정되지 않고, 종래 기술의 각 셀 어레이는 수직으로 정렬된 2개 이상의 보다 짧은 셀 어레이들로 분할될 수 있다. 그 결과, 종래의 수직 비트 라인들은 보다 짧은 길이 및 저감된 용량 및 저항을 가진 보다 짧은 로컬 비트 라인들로 세그먼트화될 수 있으며, 상기 저감된 용량 및 저항은 SRAM 장치의 성능을 개선한다.
본 발명의 원리에 따라 SRAM 장치는 또한 보다 낮은 전력 사용량을 가질 수 있다. 2개 이상의 보다 짧은 로컬 비트 라인들로 세그먼트화된 수직 비트 라인들에 의해, 전력 사용량은 2배 이상 저감될 수 있다.
이제 도 3을 참조하면, 본 발명의 일 실시예에 따라 구성된 SRAM 셀 레이아웃(300)의 확산층을 예시한다. SRAM 셀 레이아웃(300)의 설명은 벌크 반도체(예를 들면, 실리콘) 물질 및 기술을 포함하는 공지의 상이한 층들에 대하여 제공된다. 최하층은 확산층이며, 여기서 활성 N-채널 및 P-채널 트랜지스터 영역들은 인터섹트 영역들(intersect areas)이고, 폴리실리콘은 확산/혼합된다. 다음의(예를 들면, 상부) 층들은 폴리실리콘 층, 메탈-1 레벨, 메탈-2 레벨 및 메탈-3 레벨을 포함한다. N-채널 및 P-채널 수직 메사들은 도핑된 활성 트랜지스터 영역들로서 확산층에서 생성된다. 로컬 비트 라인들은 메탈-2 레벨에 존재하고, 워드 라인은 메탈-3 레벨에 존재한다. 로컬 비트 라인들은 SRAM 셀내의 통신을 위해 사용되며, 워드 라인은 SRAM 셀(예를 들면, 다른 SRAM 셀들)의 외부의 장치들과 통신하는데 사용된다. 후술되는 바와 같이, SRAM 셀 레이아웃(300)은 또한 종래 기술에서 이용될 수 없는 글로벌 비트 라인을 포함한다. 이 글로벌 비트 라인은 성능을 향상시키고, 전력 사용량을 저감시킨다.
도 3에서, SRAM 셀 레이아웃(300)은 4개의 수직 메사들(332 내지 338)을 포함한다. 수직 메사들(332 내지 338)은 활성 N-채널 및 P-채널 확산 영역들로서 확산층에서 생성된다. 수직 메사(332)는 2개의 N-채널 트랜지스터들(N1 및 N2)을 포함한다. 수직 메사(332)(수평 방향에서)에 인접하여, P-채널 트랜지스터(P1)를 포함하는 수직 메사(334)가 있다. 수직 메사(334)에 인접하여, 다른 P-채널 트랜지스터(P2)를 포함하는 수직 메사(336)가 있다. 수직 메사(336)에 인접하여, 2개의 N-채널 트랜지스터들(N3 및 N4)을 포함하는 수직 메사(338)가 있다. 수직 메사들(334 및 336)은 P-채널 확산 영역들이다. 수직 메사들(332, 338)은 N-채널 확산 영역들이다.
수직 메사의 상단과 하단에서, 수직 메사(332)는 참조 전압원(VSS)의 접지단(ground end)과 BLC로 라벨링된 컴플리먼트 비트 라인에 각각 접속된다. 수직 메사의 상단에서, 수직 메사(334)는 포지티브 참조 전압원(VDD)에 접속된다. 수직 메사의 하단에서, 수직 메사(336)는 포지티브 참조 전압원(VDD)에 접속된다. BLT로 라벨링된 트루 비트 라인과 전압원(VSS)의 접지단은 각각 수직 메사(338)의 상단과 하단에 접속된다.
도 4는 SRAM 셀 레이아웃(300)의 다른 도면이고, 여기에는 수직 메사들과 메탈-1 인터커넥트들(423 및 425) 및 폴리실리콘 인터커넥트들(441 내지 447)이 도시된다.
도 4에서, 메탈-1 인터커넥트들(423 및 425)은 2개의 크로스 결합 노드들이다. 메탈-1 인터커넥트들(423, 425)은 종래 기술의 인터커넥트들(123 및 125)과 유사하다. 폴리실리콘 인터커넥트(441)는 수직 메사들(332 및 334)을 메탈-1 인터커넥트(425)에 결합시킨다. 폴리실리콘 인터커넥트(443)는 수직 메사(332)를 SRAM 셀 레이아웃(300)의 외부 경계(outer boundary)에 결합시킨다. 폴리실리콘 인터커넥트(445)는 수직 메사(336, 338)를 메탈-1 인터커넥트(423)에 결합시킨다. 폴리실리콘 인터커넥트(447)는 수직 메사(338)를 SRAM 셀 레이아웃(300)의 외부 경계에 결합시킨다.
도 5는 SRAM 셀 레이아웃(300)의 다른 도면이다. 도 5에는, SRAM 셀 레이아웃(300)의 메탈-2 레벨에 위치된 6개의 논리 수직 채널들(501 내지 511)이 도시된다. 제 1 논리 채널(501)은 로컬 비트 라인 컴플리먼트(BLC; local bit-line complement)에 대한 것이고, 제 2 논리 채널(503)은 전압원(VSS)의 접지단에 대한 것이고, 제 3 논리 채널(505)은 포지티브 전압원(VDD)(예를 들면, 3.5 볼트 또는 2 볼트)에 대한 것이고, 제 4 논리 채널(507)은 글로벌 비트 라인에 대한 것이고, 제 5 논리 채널(509)은 전압 공급원(VSS)의 다른 접지단에 대한 것이고, 제 6 논리 채널(511)은 트루 로컬 비트 라인(BLT)에 대한 것이다.
도 5에 도시된 바와 같이, SRAM 셀 레이아웃(300)은 수평 방향에서 확대되고, 수직 치수에서 보다 짧아진다. SRAM 셀 레이아웃(300)의 확대된 수평 치수는 종래 기술에서 이용될 수 없는 수직 채널(507)의 추가를 허가한다. 본 발명에서, 수직 채널(507)은 글로벌 비트 라인을 위해 양호하게 사용된다. 상세히 후술된 바와 같이, 부가적인 글로벌 비트 라인은 여러 SRAM 셀들 사이에 더 빠른 통신을 허용하며, 이로 인해 SRAM 장치의 성능을 개선한다.
도 6은 수직 메사들(332 내지 338), 크로스 결합 노드들(423 내지 425) 및 워드 라인(600)을 예시하는 SRAM 셀 레이아웃(300)의 다른 도면이다. 워드 라인(600)은 메탈-3 레벨에 위치되며, N1 및 N3의 게이트들에 접속된다. 워드 라인(600)은 SRAM 셀과 상기 SRAM 셀의 외부에 위치된 장치들 사이의 통신을 촉진한다.
도 7은 SRAM 셀 레이아웃(300)의 포괄적인 도면이다. 메탈-2 레벨에서, 수직 채널들(501 내지 511) 외에, SRAM 셀 레이아웃(300)은 2개의 부가적인 수직 채널들(513, 515)을 가지며, 상기 부가적인 수직 채널들은 SRAM 셀 레이아웃(300)의 각 수직 외부 경계에 각각 위치된다. 수직 채널들(513, 515)은 메탈-2 레벨의 워드 라인(600)의 접속을 돕는다.
인터커넥트들(423, 425)에 부가하여, 메탈-1 레벨은 427 내지 431로 라벨링된 3개의 부가적인 인터커넥트들을 가진다. 메탈-1 인터커넥트(423)는 수직 메사(332, 334)를 폴리실리콘 인터커넥트(445)에 접속시킨다. 메탈-1 인터커넥트(425)는 수직 메사(336, 338)를 폴리실리콘 인터커넥트(441)에 접속시킨다. 메탈-1 인터커넥트(427)는 수직 메사(336)를 전원(VDD) 수직 채널(505)에 접속시킨다. 메탈-1 인터커넥트(429)는 수직 메사(338)를 전원(VSS) 수직 채널(509)에 접속시킨다. 메탈-1 인터커넥트(431)는 수직 메사(332)를 전원(VSS) 수직 채널(503)에 접속시킨다.
도 7은 또한 상이한 층들의 요소들을 함께 접속시키는 여러 접속 포인트들(connect point)(홀을 통해)들을 예시한다. 접속 포인트(703)는 메탈-1 인터커넥트(431)를 수직 메사(332)에 접속시킨다. 접속 포인트(705)는 메탈-1 인터커넥트(423)를 수직 메사(332)에 접속시킨다. 접속 포인트(707)는 메탈-1 인터커넥트(423)를 수직 메사(334)에 접속시킨다. 접속 포인트(709)는 폴리실리콘 인터커넥트(445)에 메탈-1 인터커넥트(423)를 접속시킨다. 접속 포인트(711)는 메탈-1 인터커넥트(427)를 수직 메사(336)에 접속시킨다. 접속 포인트(713)는 메탈-1 인터커넥트(425)를 수직 메사(336)에 접속시킨다. 접속 포인트(715)는 메탈-1 인터커넥트(425)를 폴리실리콘 인터커넥트(441)에 접속시킨다. 접속 포인트(717)는 메탈-1 인터커넥트(425)를 수직 메사(338)에 접속시킨다. 접속 포인트(719)는 메탈-1 인터커넥트(429)를 수직 메사(338)에 접속시킨다. 접속 포인트(721)는 폴리실리콘 인터커넥트(443)를 수직 채널(515)에 접속시킨다. 접속 포인트(723)는 폴리실리콘 인터커넥트(447)을 수직 채널(513)에 접속시킨다.
접속 포인트(761)는 메탈-1 인터커넥트(431)를 수직 채널(503)에 접속시킨다. 접속 포인트(763)는 수직 메사(334)를 수직 채널(505)에 접속시킨다. 접속 포인트(765)는 수직 메사(338)를 수직 채널(511)에 접속시킨다. 접속 포인트(767)는 수직 메사(332)를 수직 채널(501)에 접속시킨다. 접속 포인트(769)는 메탈-1 인터커넥트(427)를 수직 채널(505)에 메탈-1 인터커넥트(427)를 접속시킨다. 접속 포인트(771)는 인터커넥트(429)를 수직 채널(509)에 접속시킨다. 접속 포인트(775)는 수직 채널(515)을 워드 라인(600)에 접속시킨다. 접속 포인트(777)는 수직 채널(513)을 워드 라인(600)에 접속시킨다.
SRAM 셀 레이아웃(300)은 결과적으로 개선된 성능을 갖는다. SRAM 셀 레이아웃(300)에 있어서, 셀의 수평 치수는 셀의 수직 치수에 대하여 확대되어, 비트 라인들 BLC(501) 및 BLT(511)에 대하여 길이가 비교적 짧게 된다. 수직 길이가 비교적 보다 짧아지기 때문에, 로컬 비트 라인들(501, 511)의 용량 및 저항은 또한 저감된다. 각각 확대된 수평 치수는 로컬 비트 라인들(예를 들면, 메탈-2 레벨)과 같은 동일한 레벨상에서 부가적인 수직 메탈 채널(507)의 사용을 허가한다. 이 수직 메탈 채널은 글로벌 비트 라인을 위해 양호하게 사용된다.
실예의 형태로, 도 8은 본 발명의 일 실시예에 따라 설계된 SRAM 셀 장치(800)의 블록도를 예시한다. 도 1과의 비교에의해, 도 8에 있어서, SRAM 셀 장치(800)는 4개의 셀 어레이들(801)을 가진다. 각 셀 어레이(801)는 256 셀 깊이와 32 셀 폭이다. 각 셀 어레이(801)의 셀들의 각 열에 대해, SRAM 장치(800)는 또한 각 셀 어레이 바로 아래에 스택된 열 서포트 회로(804)의 세트를 포함한다. 유사하게, 어레이 셀(801)의 셀들의 각 행에 대하여, SRAM 장치(800)는 인접한 셀 어레이들(801) 사이에 수평으로 위치된 행 서포트 회로(806)를 가진다. 당업자는 센스 앰프들, 데이터 입력 래치들, 데이터 출력 래치들, 워드 라인 구동기들, 디코더들, 어드레스 래치들, 기록 구동기들 및 셀들의 어레이에 액세스하는데 필요한 다른 구성요소를 포함하는 열과 행 서포트 회로를 이해할 수 있다.
종래 기술의 수직 비트 라인들과 달리, SRAM 셀 장치(800)의 셀들의 각 열은 2개의 로컬 비트 라인들(810 및 815)을 포함한다. 로컬 비트 라인들(810 및 815)은 256개의 SRAM 셀들(802)을 커버하는 각 셀 어레이(801)에 따라 이동한다. 따라서, 종래의 수직 비트 라인들과 비해, 본 발명의 비트 라인들은 보다 짧은 비트 라인들로 세그먼트화된다. 본 발명의 로컬 비트 라인들(810, 815)은 길이가 보다 짧아져 용량과 저항이 저감된다.
도 8은 또한 셀 어레이(801)의 각 열을 따라 수직 방향으로 이동하는 단일 글로벌 비트 라인(820)을 예시한다. SRAM 셀내에 위치된 글로벌 비트 라인들의 수는 또한 글로벌 비트 라인들에 할당된 수직 채널들의 수를 증가시킴으로써 증가될 수 있다. 로컬 비트 라인들과는 달리, 글로벌 비트 라인들(820)은 개개의 SRAM 셀들에 결합되지 않고, 열 서포트 회로(804)의 한 세트로부터 열 서포트 회로(804)의 다른 세트까지 집적 이동한다. 셀 레벨에서, 셀 레이아웃을 통해 지남에도 불구하고 로컬 비트 라인들과 글로벌 비트 라인들 사이에 직접 접속하지 않는다. 글로벌 비트 라인들(820)은 사실상(판독 및 기록) 양방향이다. 기록 사이클 동안, 글로벌 비트 라인들(820)은 열 서포트 회로(804)에 위치된 기록 구동기들에 상승 방향의 데이터를 보낸다. 기록 구동기들은 대응하는 로컬 비트 라인(810, 815) 상에 상기 데이터를 기록한다. 판독 사이클 동안, 열 서포트 회로(804)의 센스 앰프는 로컬 비트 라인들 상의 데이터를 감지하고, 이 데이터를 버퍼링하고, 이 데이터를 글로벌 비트 라인(820)에 통과시킨다. 기록 및 판독 사이클들에서, 사용중 워드 라인에 대응하지 않는 세그먼트들의 로컬 비트 라인들은, 사용되지 않고 선충전 상태(precharge state)로 남아있기 있어서, 따라서 어떠한 전력도 사용하지 않는다. 따라서, SRAM 셀 장치(800)는 전력 사용량이 저감된다. 도 8의 예시적인 경우에서, 비트 라인 전력은 2배 이상 감소된다. 성능(예를 들면, 속도)은 약 50% 향상된다.
도 8은 256 셀 깊이 및 32 셀 폭이 될 각 셀 어레이(801)를 예시하고, 로컬 비트 라인들은 256 셀의 높이를 커버한다. 그러나, 실제 수직 로컬 비트 라인들은 수직 방향의 어레이들(801)의 수를 증가시킴으로써 길이가 한층 더 감소될 수 있다.
도 9는 SRAM 셀들의 4개의 열의 각 세트에 대해 4개의 상이한 글로벌 비트 라인들(908, 910, 920, 922)을 갖는 예시적인 경우를 나타내며, 각 열(901)은 또한 컴플리먼트 비트 라인(BLC) 및 트루 비트 라인(BLT)으로 라벨링된 2개의 로컬 비트 라인들을 가진다. 따라서, 전체 기록 멀티플렉서(902)와 판독 멀티플렉서(904)에 결합된 8개의 로컬 비트 라인들이 존재한다. 판독 및 기록 멀티플렉서들은 도 8의 열 서포트 회로(804)의 일부이다.
기록 멀티플렉서(902)는 기록 셀렉트(906)와 두 개의 글로벌 비트 라인들(908, 910)에 결합된다. 글로벌 비트 라인들(908, 910)은 글로벌 기록 데이터 트루 및 글로벌 기록 데이터 컴플리먼트로 각각 공지되어 있다. 판독 멀티플렉서(904)는 판독 셀렉트(912)와 두 개의 비트 라인들(914, 916)에 결합된다. 비트 라인들(914, 916)은 또한 2개의 글로벌 비트 라인들(920, 922)에 결합된 센스 앰프(918)에 결합된다. 글로벌 비트 라인들(920, 922)은 글로벌 판독 데이터 트루와 글로벌 판독 데이터 컴플리먼트에 각각 공지되어 있다.
따라서, SRAM 셀들의 각 열에 대하여, 1개의 글로벌 비트 라인이 대응한다. 4개의 열을 혼합함으로써, 글로벌 기록 데이터 트루, 글로벌 기록 데이터 컴플리먼트, 글로벌 판독 데이터 트루 및 글로벌 판독 데이터 컴플리먼트로 라벨링된 4개의 글로벌 비트 라인들이 존재한다. 본 발명의 원리는, 셀 레이아웃이 부가될 글로벌 비트 라인들의 수를 셀렉팅하기 위해 사용자 유연성(user flexibility)을 제공한다.
본 발명의 특성을 설명하기 위하여, 여러 변화들이 본 발명의 범위에서 벗어나지 않고 본 기술 분야의 숙련된자들에 의해 상세하고 구체적으로 설명된다.

Claims (23)

  1. 복수의 SRAM 셀들을 포함하는 SRAM 장치를 구비한 집적 회로로서, 상기 SRAM 장치는,
    (a) 행들과 열들로 배열된 상기 SRAM 셀들의 제 1 어레이;
    (b) 상기 제 1 어레이를 위한 제 1 열 서포트 회로;
    (c) 행들과 열들로 배열된 상기 SRAM 셀들의 제 2 어레이; 및
    (d) 상기 제 2 어레이를 위한 제 2 열 서포트 회로를 포함하며,
    상기 제 1 어레이의 각 열은 상기 제 2 어레이의 대응하는 열에 수직으로 정렬되고,
    상기 제 1 및 제 2 어레이들의 각 열의 상기 SRAM 셀들은 로컬 비트 라인에 의해 접속되고, 상기 제 1 어레이의 각 로컬 비트 라인은 상기 제 2 어레이의 대응하는 로컬 비트 라인과는 상이하며,
    상기 제 1 어레이의 각 열 및 상기 제 2 어레이의 대응하는 열은 글로벌 비트 라인을 공유하며,
    각 글로벌 비트 라인은, (1) 상기 제 1 열 서포트 회로에 의해 상기 제 1 어레이의 대응하는 로컬 비트 라인에 접속되고, (2) 상기 제 2 열 서포트 회로에 의해 상기 제 2 어레이의 대응하는 로컬 비트 라인에 접속되며,
    적어도 하나의 SRAM 셀은,
    (a) 제 1 수직축을 따라서 반도체층에 배치되며, 제 1 N-채널 트랜지스터 및 제 2 N-채널 트랜지스터에 대응하는 제 1 수직 메사;
    (b) 상기 제 1 수직축에 평행한 제 2 수직축을 따라서 상기 반도체층에 배치되며, 제 1 P-채널 트랜지스터에 대응하는 제 2 수직 메사;
    (c) 상기 제 2 수직축에 평행한 제 3 수직축을 따라서 상기 반도체층에 배치되며, 제 2 P-채널 트랜지스터에 대응하는 제 3 수직 메사; 및
    (d) 상기 제 3 수직축에 평행한 제 4 수직축을 따라서 상기 반도체층에 배치되며, 제 3 N-채널 트랜지스터 및 제 4 N-채널 트랜지스터에 대응하는 제 4 수직 메사를 포함하는 레이아웃을 갖는, 집적 회로.
  2. 제 1 항에 있어서,
    상기 제 1 수직 메사는 제 1 참조 전압에 접속되고,
    상기 제 2 수직 메사는 제 2 참조 전압에 접속되고,
    상기 제 3 수직 메사는 상기 제 2 참조 전압에 접속되고,
    상기 제 4 수직 메사는 상기 제 1 참조 전압에 접속되는, 집적 회로.
  3. 제 1 항에 있어서,
    상기 로컬 비트 라인은 트루 로컬 비트 라인(BLT)이며,
    상기 SRAM 셀 레이아웃은 상기 트루 로컬 비트 라인(BLT), 컴플리먼트 로컬 비트 라인(BLC) 및 글로벌 비트 라인에 대응하는 3개의 평행 채널들을 더 포함하며,
    상기 BLT 및 상기 BLC는 상기 SRAM 셀에 직접 접속되고,
    상기 글로벌 비트 라인은 상기 SRAM 셀에 직접 접속되지 않는, 집적 회로.
  4. 제 3 항에 있어서,
    상기 SRAM 셀 레이아웃은 상기 BLT, BLC 및 글로벌 비트 라인 채널들에 평행한 3개의 참조 전압 채널들을 더 포함하는, 집적 회로.
  5. 삭제
  6. 제 1 항에 있어서,
    메모리 셀들의 각 열은 트루 로컬 비트 라인 및 컴플리먼트 로컬 비트 라인을 포함하고,
    각 열을 위한 상기 트루 및 컴플리먼트 로컬 비트 라인들은 상기 대응하는 열 서포트 회로에 의해 상기 대응하는 글로벌 비트 라인에 접속되는, 집적 회로.
  7. 제 1 항에 있어서,
    각 로컬 비트 라인은, 상기 대응하는 열 서포트 회로의 하나 또는 그 이상의 기록 구동기들 및 하나 또는 그 이상의 센스 앰프를 통하여, 상기 대응하는 글로벌 비트 라인에 접속되는, 집적 회로.
  8. 제 1 항에 있어서,
    상기 제 1 어레이에서의 4개의 열들의 각 세트는 글로벌 기록 데이터 트루 비트 라인, 글로벌 기록 데이터 컴플리먼트 비트 라인, 글로벌 판독 데이터 트루 비트 라인 및 글로벌 판독 데이터 컴플리먼트 비트 라인을 공유하는, 집적 회로.
  9. 삭제
  10. 삭제
  11. 제 1 항에 있어서,
    상기 로컬 비트 라인과 상기 글로벌 비트 라인은 상기 SRAM 셀 레이아웃의 동일 메탈 레벨에서 형성되는, 집적 회로.
  12. 삭제
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