JP2001102464A - グローバルビット線を有するスタティックランダムアクセスメモリ - Google Patents
グローバルビット線を有するスタティックランダムアクセスメモリInfo
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
Abstract
(57)【要約】
【課題】 コンパクトな構成および短いローカルビット
線を有するＳＲＡＭセルのレイアウトを提供する。 【解決手段】 このＳＲＡＭセルレイアウトは、セルの
垂直寸法がセルの水平寸法に対して低減されている改良
されたアスペクト比を有している。その結果として得ら
れる付加的な水平空間によって、追加の垂直メタルチャ
ネルの使用が可能になる。このＳＲＡＭセルレイアウト
によれば、この追加の垂直メタルチャネルを、１本以上
のグローバルビット線を追加するために使用することが
可能になる。グローバルビット線の追加により、ＳＲＡ
Ｍ装置上のＳＲＡＭセル間のコミュニケーションが、従
来のような１対の垂直ビット線に限定されない。したが
って、従来の垂直ビット線を、より短いローカルビット
線にセグメント化し得る。これらのローカルビット線
は、長さがより短く、容量および抵抗が低減されてい
る。これらの低減された容量および抵抗により、ＳＲＡ
Ｍ装置の性能が改善される。
線を有するＳＲＡＭセルのレイアウトを提供する。 【解決手段】 このＳＲＡＭセルレイアウトは、セルの
垂直寸法がセルの水平寸法に対して低減されている改良
されたアスペクト比を有している。その結果として得ら
れる付加的な水平空間によって、追加の垂直メタルチャ
ネルの使用が可能になる。このＳＲＡＭセルレイアウト
によれば、この追加の垂直メタルチャネルを、１本以上
のグローバルビット線を追加するために使用することが
可能になる。グローバルビット線の追加により、ＳＲＡ
Ｍ装置上のＳＲＡＭセル間のコミュニケーションが、従
来のような１対の垂直ビット線に限定されない。したが
って、従来の垂直ビット線を、より短いローカルビット
線にセグメント化し得る。これらのローカルビット線
は、長さがより短く、容量および抵抗が低減されてい
る。これらの低減された容量および抵抗により、ＳＲＡ
Ｍ装置の性能が改善される。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的にはコンピ
ュータ・ハードウエアに関しており、より具体的には、
スタティックランダムアクセスメモリ（ＳＲＡＭ）に関
している。
ュータ・ハードウエアに関しており、より具体的には、
スタティックランダムアクセスメモリ（ＳＲＡＭ）に関
している。
【０００２】
【従来の技術】図１は、従来技術のＳＲＡＭ装置１００
のレイアウトの模式図である。ＳＲＡＭ装置１００は、
２つのセルアレイ１０１からなっている。各アレイ１０
１は、３２列×５１２行のＳＲＡＭセル１０２を備えて
いる。各セルアレイ中の各セル列に対して、ＳＲＡＭ装
置１００は、列サポート回路１０４のセットも有してお
り、この列サポート回路１０４は、セルアレイの直下に
スタックされている。同様に、各セルアレイ中の各セル
行に対して、ＳＲＡＭ装置１００は行サポート回路１０
６のセットを有している。当業者は、行サポート回路お
よび列サポート回路が、ワード線ドライバ、アドレスラ
ッチ、デコーダ、センスアンプ、データ入力ラッチ、デ
ータ出力ラッチ、書き込みドライバ、およびセルアレイ
へのアクセスに必要とされるその他の構成要素を含んで
いることを理解するであろう。
のレイアウトの模式図である。ＳＲＡＭ装置１００は、
２つのセルアレイ１０１からなっている。各アレイ１０
１は、３２列×５１２行のＳＲＡＭセル１０２を備えて
いる。各セルアレイ中の各セル列に対して、ＳＲＡＭ装
置１００は、列サポート回路１０４のセットも有してお
り、この列サポート回路１０４は、セルアレイの直下に
スタックされている。同様に、各セルアレイ中の各セル
行に対して、ＳＲＡＭ装置１００は行サポート回路１０
６のセットを有している。当業者は、行サポート回路お
よび列サポート回路が、ワード線ドライバ、アドレスラ
ッチ、デコーダ、センスアンプ、データ入力ラッチ、デ
ータ出力ラッチ、書き込みドライバ、およびセルアレイ
へのアクセスに必要とされるその他の構成要素を含んで
いることを理解するであろう。
【０００３】図１Ａは、図１の各ＳＲＡＭセル１０２の
構成（アーキテクチュア）の模式図である。図１Ａに示
されているように、各ＳＲＡＭセル１０２は６つのトラ
ンジスタを備えている。そのうちの４つは、ラッチ素子
としての２つのクロス結合されたインバータ１５０およ
び１５５を構成し、他の２つは、読み書き用の２つのア
クセストランジスタ１４２、１４４である。ワード線１
０５が水平に通っていて、Ｎチャネルアクセストランジ
スタ１４２および１４４を制御する。Ｎチャネルトラン
ジスタ１４２および１４４は、ＳＲＡＭセル１０２の内
部、すなわちラッチ部を、垂直真ビット線（ＢＩＴ）１
１０および垂直補ビット線（／ＢＩＴ）１１５にそれぞ
れ接続する。ビット線１１０および１１５は、ＳＲＡＭ
装置１００のさまざまなＳＲＡＭセル１０２間のコミュ
ニケーションを促進する。ワード線１０５は、ＳＲＡＭ
セル１０２の各行の水平アクセスを担っており、ＳＲＡ
Ｍ装置１００と外部装置との間のコミュニケーションを
促進する。
構成（アーキテクチュア）の模式図である。図１Ａに示
されているように、各ＳＲＡＭセル１０２は６つのトラ
ンジスタを備えている。そのうちの４つは、ラッチ素子
としての２つのクロス結合されたインバータ１５０およ
び１５５を構成し、他の２つは、読み書き用の２つのア
クセストランジスタ１４２、１４４である。ワード線１
０５が水平に通っていて、Ｎチャネルアクセストランジ
スタ１４２および１４４を制御する。Ｎチャネルトラン
ジスタ１４２および１４４は、ＳＲＡＭセル１０２の内
部、すなわちラッチ部を、垂直真ビット線（ＢＩＴ）１
１０および垂直補ビット線（／ＢＩＴ）１１５にそれぞ
れ接続する。ビット線１１０および１１５は、ＳＲＡＭ
装置１００のさまざまなＳＲＡＭセル１０２間のコミュ
ニケーションを促進する。ワード線１０５は、ＳＲＡＭ
セル１０２の各行の水平アクセスを担っており、ＳＲＡ
Ｍ装置１００と外部装置との間のコミュニケーションを
促進する。
【０００４】データビットは、適切な行に対応するワー
ド線１０５を活性化し且つ適切なビット線１１０または
１１５にパルスを送ることによって、ワード線の個々の
ＳＲＡＭセル１０２にパラレルに書き込まれる。ビット
線１１０にパルスを送ることで、対応するセルに１が記
憶され、ビット線１１５にパルスを送ることで、対応す
るセルに０が記憶される。同様に、データビットは、適
切な行に対応するワード線１０５を活性化することによ
って、ワード線の個々のＳＲＡＭセル１０２からパラレ
ルに読み出される。その行の各セルはそれから、ＳＲＡ
Ｍセル１０２に記憶された値に基づいて、ビット線１１
０またはビット線１１５のいずれかを駆動する。記憶さ
れたビット値が１であれば、ＳＲＡＭセル１０２はビッ
ト線１１０を駆動し、そうでなければ、ＳＲＡＭセル１
０２はビット線１１５を駆動して、記憶されたビット値
が０であることを示す。
ド線１０５を活性化し且つ適切なビット線１１０または
１１５にパルスを送ることによって、ワード線の個々の
ＳＲＡＭセル１０２にパラレルに書き込まれる。ビット
線１１０にパルスを送ることで、対応するセルに１が記
憶され、ビット線１１５にパルスを送ることで、対応す
るセルに０が記憶される。同様に、データビットは、適
切な行に対応するワード線１０５を活性化することによ
って、ワード線の個々のＳＲＡＭセル１０２からパラレ
ルに読み出される。その行の各セルはそれから、ＳＲＡ
Ｍセル１０２に記憶された値に基づいて、ビット線１１
０またはビット線１１５のいずれかを駆動する。記憶さ
れたビット値が１であれば、ＳＲＡＭセル１０２はビッ
ト線１１０を駆動し、そうでなければ、ＳＲＡＭセル１
０２はビット線１１５を駆動して、記憶されたビット値
が０であることを示す。
【０００５】ＳＲＡＭセル１０２は、２つのクロス結合
されたインバータ１５０および１５５をさらに備えてい
る。インバータ１５０は、Ｐチャネルトランジスタ１５
１およびＮチャネルトランジスタ１５３を備えている。
インバータ１５５は、Ｐチャネルトランジスタ１５６お
よびＮチャネルトランジスタ１５８を備えている。２つ
のクロス結合ノードは、ノード１２３およびノード１２
５である。ノード１２３は、Ｎチャネルトランジスタ１
４２を、インバータ１５０のコモンノードおよびインバ
ータ１５５のゲートノードに接続する。別のクロス結合
ノード１２５は、Ｎチャネルトランジスタ１４４を、イ
ンバータ１５５のコモンノードおよびインバータ１５０
のゲートノードに接続する。
されたインバータ１５０および１５５をさらに備えてい
る。インバータ１５０は、Ｐチャネルトランジスタ１５
１およびＮチャネルトランジスタ１５３を備えている。
インバータ１５５は、Ｐチャネルトランジスタ１５６お
よびＮチャネルトランジスタ１５８を備えている。２つ
のクロス結合ノードは、ノード１２３およびノード１２
５である。ノード１２３は、Ｎチャネルトランジスタ１
４２を、インバータ１５０のコモンノードおよびインバ
ータ１５５のゲートノードに接続する。別のクロス結合
ノード１２５は、Ｎチャネルトランジスタ１４４を、イ
ンバータ１５５のコモンノードおよびインバータ１５０
のゲートノードに接続する。
【０００６】ＳＲＡＭセル１０２に対して使用されるあ
る従来のレイアウト２００が図２に描かれており、ここ
では、４つのメサ２３２〜２３８がＰチャネルトランジ
スタＰ１（図１の１５１）およびＰ２（図１の１５
６）、ならびにＮチャネルトランジスタＮ１（図１の１
４２）、Ｎ２（図１の１５３）、Ｎ３（図１の１５
８）、およびＮ４（図１の１４４）を含んでいる。メサ
２３２はＮ１およびＮ２を備え、メサ２３４はＮ３およ
びＮ４を備え、メサ２３６はＰ１を備え、メサ２３８は
Ｐ２を備えている。２つのクロス結合ノードは同様に、
図１においてと同じ参照番号１２３および１２５を付し
て描かれている。図２において、ノード１２３はコンタ
クト部に対するものであり、ノード１２３−１および１
２３−２は補助部に対するものである。同様の参照番号
が、ノード１２５に対しても付けられている。
る従来のレイアウト２００が図２に描かれており、ここ
では、４つのメサ２３２〜２３８がＰチャネルトランジ
スタＰ１（図１の１５１）およびＰ２（図１の１５
６）、ならびにＮチャネルトランジスタＮ１（図１の１
４２）、Ｎ２（図１の１５３）、Ｎ３（図１の１５
８）、およびＮ４（図１の１４４）を含んでいる。メサ
２３２はＮ１およびＮ２を備え、メサ２３４はＮ３およ
びＮ４を備え、メサ２３６はＰ１を備え、メサ２３８は
Ｐ２を備えている。２つのクロス結合ノードは同様に、
図１においてと同じ参照番号１２３および１２５を付し
て描かれている。図２において、ノード１２３はコンタ
クト部に対するものであり、ノード１２３−１および１
２３−２は補助部に対するものである。同様の参照番号
が、ノード１２５に対しても付けられている。
【０００７】図２のレイアウトにおいて、同じ極性のト
ランジスタが同じメサにあるので、トランジスタを形成
するために使用されるドーパントからの干渉の問題は存
在しない。
ランジスタが同じメサにあるので、トランジスタを形成
するために使用されるドーパントからの干渉の問題は存
在しない。
【０００８】
【発明が解決しようとする課題】しかし、図２に示され
ている従来技術のＳＲＡＭセルレイアウト２００は、非
常に制約されている。ＳＲＡＭセルレイアウト２００
は、１対のビット線１１０、１１５の使用に基づいてい
る。このレイアウトが（図１の）ＳＲＡＭ装置１００で
使用されると、ビット線１１０、１１５は、同じメタル
レベルの上、例えばメタル２レベルの上を垂直に通り、
先に説明したワード線１０５が、他のメタルレベルの
上、例えばメタル３レベルの上を通っている。１つのセ
ルアレイの各行に対して１本のワード線が必要とされ、
１つのセルアレイの各列に対して１対のビット線が必要
とされる。列の高さには無関係に、同じビット線ペア
が、各アレイ１０１の底から一番上まで垂直に通って、
５１２個のセルの全アレイ高さをカバーしている。これ
らのビット線の長さは長く、その結果として、ビット線
容量および抵抗が高くなる。
ている従来技術のＳＲＡＭセルレイアウト２００は、非
常に制約されている。ＳＲＡＭセルレイアウト２００
は、１対のビット線１１０、１１５の使用に基づいてい
る。このレイアウトが（図１の）ＳＲＡＭ装置１００で
使用されると、ビット線１１０、１１５は、同じメタル
レベルの上、例えばメタル２レベルの上を垂直に通り、
先に説明したワード線１０５が、他のメタルレベルの
上、例えばメタル３レベルの上を通っている。１つのセ
ルアレイの各行に対して１本のワード線が必要とされ、
１つのセルアレイの各列に対して１対のビット線が必要
とされる。列の高さには無関係に、同じビット線ペア
が、各アレイ１０１の底から一番上まで垂直に通って、
５１２個のセルの全アレイ高さをカバーしている。これ
らのビット線の長さは長く、その結果として、ビット線
容量および抵抗が高くなる。
【０００９】従来のＳＲＡＭ装置１００に関する別の問
題は、ビット線負荷に関係している。ＳＲＡＭ装置１０
０の各ビット線は容量および抵抗を有しており、これら
は、個々のセルからのデータビットの読み出しや個々の
セルへのデータビットの書き込みに対して、遅延を加え
ることになる。長いビット線では容量および抵抗が増加
し、これらが、結果としてデータアクセス速度を減少さ
せる。従来技術では、セルアレイ中の行の数には無関係
に、１対の垂直ビット線のみが使用されている。これよ
り、ＳＲＡＭ装置１００が比較的多数の行を有している
ときには、ビット線の長さが長くなるためにインピーダ
ンスが非常に高くなり、結果として許容できないほどの
低性能となってしまう。
題は、ビット線負荷に関係している。ＳＲＡＭ装置１０
０の各ビット線は容量および抵抗を有しており、これら
は、個々のセルからのデータビットの読み出しや個々の
セルへのデータビットの書き込みに対して、遅延を加え
ることになる。長いビット線では容量および抵抗が増加
し、これらが、結果としてデータアクセス速度を減少さ
せる。従来技術では、セルアレイ中の行の数には無関係
に、１対の垂直ビット線のみが使用されている。これよ
り、ＳＲＡＭ装置１００が比較的多数の行を有している
ときには、ビット線の長さが長くなるためにインピーダ
ンスが非常に高くなり、結果として許容できないほどの
低性能となってしまう。
【００１０】セルレベルでは、図２のレイアウト２００
に示されているように、従来技術のＳＲＡＭセル１０２
が有するアスペクト比は、垂直寸法が長いのに対して、
水平寸法が短くなっている。このアスペクト比では、ビ
ット線と同じレベルに付加的な垂直メタルチャネルを追
加することができない。
に示されているように、従来技術のＳＲＡＭセル１０２
が有するアスペクト比は、垂直寸法が長いのに対して、
水平寸法が短くなっている。このアスペクト比では、ビ
ット線と同じレベルに付加的な垂直メタルチャネルを追
加することができない。
【００１１】
【課題を解決するための手段】本発明は、コンパクトな
構成（アーキテクチュア）および短いローカルビット線
を有するＳＲＡＭセルレイアウトに関している。このＳ
ＲＡＭセルレイアウトは、セルの垂直寸法がセルの水平
寸法に対して低減されているアスペクト比を有してい
る。その結果として得られる付加的な水平空間によっ
て、追加の垂直メタルチャネルの使用が可能になる。こ
のＳＲＡＭセルレイアウトによれば、この追加垂直メタ
ルチャネルを、１本以上のグローバルビット線を追加す
るために使用することが可能になる。これらのグローバ
ルビット線は、ＳＲＡＭ装置上に位置するさまざまな書
き込みドライバ間のコミュニケーションを促進する。
構成（アーキテクチュア）および短いローカルビット線
を有するＳＲＡＭセルレイアウトに関している。このＳ
ＲＡＭセルレイアウトは、セルの垂直寸法がセルの水平
寸法に対して低減されているアスペクト比を有してい
る。その結果として得られる付加的な水平空間によっ
て、追加の垂直メタルチャネルの使用が可能になる。こ
のＳＲＡＭセルレイアウトによれば、この追加垂直メタ
ルチャネルを、１本以上のグローバルビット線を追加す
るために使用することが可能になる。これらのグローバ
ルビット線は、ＳＲＡＭ装置上に位置するさまざまな書
き込みドライバ間のコミュニケーションを促進する。
【００１２】一実施形態では、本発明はメモリセルを有
する集積回路であり、（ａ）行および列に配列されたメ
モリセルの第１のアレイと、（ｂ）第１のアレイのため
の第１の列サポート回路と、（ｃ）行および列に配列さ
れたメモリセルの第２のアレイと、（ｄ）第２のアレイ
のための第２の列サポート回路と、を備えている。第１
のアレイの各列は、第２のアレイの対応する列に対して
垂直に位置合わせされている。第１および第２のアレイ
の列におけるメモリセルはローカルビット線によって接
続されており、第１のアレイの各ローカルビット線は、
第２のアレイの対応するローカルビット線とは異なって
いる。第１のアレイの各列および第２のアレイの対応す
る列は、１本のグローバルビット線を共有している。各
グルーバルビット線は、（１）第１の列サポート回路に
よって第１のアレイの対応するローカルビット線に接続
され、且つ（２）第２の列サポート回路によって第２の
アレイの対応するローカルビット線に接続されている。
する集積回路であり、（ａ）行および列に配列されたメ
モリセルの第１のアレイと、（ｂ）第１のアレイのため
の第１の列サポート回路と、（ｃ）行および列に配列さ
れたメモリセルの第２のアレイと、（ｄ）第２のアレイ
のための第２の列サポート回路と、を備えている。第１
のアレイの各列は、第２のアレイの対応する列に対して
垂直に位置合わせされている。第１および第２のアレイ
の列におけるメモリセルはローカルビット線によって接
続されており、第１のアレイの各ローカルビット線は、
第２のアレイの対応するローカルビット線とは異なって
いる。第１のアレイの各列および第２のアレイの対応す
る列は、１本のグローバルビット線を共有している。各
グルーバルビット線は、（１）第１の列サポート回路に
よって第１のアレイの対応するローカルビット線に接続
され、且つ（２）第２の列サポート回路によって第２の
アレイの対応するローカルビット線に接続されている。
【００１３】他の実施形態では、本発明は、複数のＳＲ
ＡＭセルを備えるＳＲＡＭ装置を有する集積回路であ
り、各ＳＲＡＭセルは、（ａ）第１の垂直軸に沿って半
導体層に設けられた、第１のＮチャネルトランジスタお
よび第２のＮチャネルトランジスタに対応する第１の垂
直メサと、（ｂ）第１の垂直軸に平行な第２の垂直軸に
沿って前記半導体層に設けられた、第１のＰチャネルト
ランジスタに対応する第２の垂直メサと、（ｃ）第２の
垂直軸に平行な第３の垂直軸に沿って前記半導体層に設
けられた、第２のＰチャネルトランジスタに対応する第
３の垂直メサと、（ｄ）第３の垂直軸に平行な第４の垂
直軸に沿って前記半導体層に設けられた、第３のＮチャ
ネルトランジスタおよび第４のＮチャネルトランジスタ
に対応する第４の垂直メサと、を備えるレイアウトを有
している。
ＡＭセルを備えるＳＲＡＭ装置を有する集積回路であ
り、各ＳＲＡＭセルは、（ａ）第１の垂直軸に沿って半
導体層に設けられた、第１のＮチャネルトランジスタお
よび第２のＮチャネルトランジスタに対応する第１の垂
直メサと、（ｂ）第１の垂直軸に平行な第２の垂直軸に
沿って前記半導体層に設けられた、第１のＰチャネルト
ランジスタに対応する第２の垂直メサと、（ｃ）第２の
垂直軸に平行な第３の垂直軸に沿って前記半導体層に設
けられた、第２のＰチャネルトランジスタに対応する第
３の垂直メサと、（ｄ）第３の垂直軸に平行な第４の垂
直軸に沿って前記半導体層に設けられた、第３のＮチャ
ネルトランジスタおよび第４のＮチャネルトランジスタ
に対応する第４の垂直メサと、を備えるレイアウトを有
している。
【００１４】さらに他の実施形態では、本発明は、複数
のＳＲＡＭセルを備えるＳＲＡＭ装置を有する集積回路
であり、各ＳＲＡＭセルは、真ローカルビット線（ＢＬ
Ｔ）、補ローカルビット線（ＢＬＣ）、およびグローバ
ルビット線に対応する３つの平行なチャネルを備えてお
り、ＢＬＴおよびＢＬＣは、ＳＲＡＭセルに直接に接続
され、グローバルビット線は、ＳＲＡＭセルに直接に接
続されていない、レイアウトを有している。
のＳＲＡＭセルを備えるＳＲＡＭ装置を有する集積回路
であり、各ＳＲＡＭセルは、真ローカルビット線（ＢＬ
Ｔ）、補ローカルビット線（ＢＬＣ）、およびグローバ
ルビット線に対応する３つの平行なチャネルを備えてお
り、ＢＬＴおよびＢＬＣは、ＳＲＡＭセルに直接に接続
され、グローバルビット線は、ＳＲＡＭセルに直接に接
続されていない、レイアウトを有している。
【００１５】本発明の他の態様、特徴、および効果は、
以下の詳細な説明、添付の請求項、および添付の図面か
ら、より完全に明らかになるであろう。
以下の詳細な説明、添付の請求項、および添付の図面か
ら、より完全に明らかになるであろう。
【００１６】
【発明の実施の形態】本発明は、セルアレイの各列への
グローバルビット線の追加を可能にするＳＲＡＭセルレ
イアウトに関している。好適な実施形態では、４本の異
なるグローバルビット線、具体的には２本の（すなわち
真および補）読み出しグローバルビット線および２本の
（すなわち真および補）書き込みグローバルビット線
を、セルアレイ中の４列からなる各セットで共有してい
る。これらのグルーバルビット線は、ＳＲＡＭ装置上に
位置するさまざまな書き込みドライバ間のコミュニケー
ションを促進する。
グローバルビット線の追加を可能にするＳＲＡＭセルレ
イアウトに関している。好適な実施形態では、４本の異
なるグローバルビット線、具体的には２本の（すなわち
真および補）読み出しグローバルビット線および２本の
（すなわち真および補）書き込みグローバルビット線
を、セルアレイ中の４列からなる各セットで共有してい
る。これらのグルーバルビット線は、ＳＲＡＭ装置上に
位置するさまざまな書き込みドライバ間のコミュニケー
ションを促進する。
【００１７】グローバルビット線の追加により、ＳＲＡ
Ｍ装置上のＳＲＡＭセル間のコミュニケーションが、従
来のような１対の垂直ビット線に限定されず、従来技術
の各セルアレイを、垂直に位置合わせされた２つ以上の
短いセルアレイに分割することができる。結果として、
従来の垂直ビット線が、より短く且つ容量および抵抗が
低減された短いローカルビット線にセグメント化され得
る。これにより、ＳＲＡＭ装置の性能が改善される。
Ｍ装置上のＳＲＡＭセル間のコミュニケーションが、従
来のような１対の垂直ビット線に限定されず、従来技術
の各セルアレイを、垂直に位置合わせされた２つ以上の
短いセルアレイに分割することができる。結果として、
従来の垂直ビット線が、より短く且つ容量および抵抗が
低減された短いローカルビット線にセグメント化され得
る。これにより、ＳＲＡＭ装置の性能が改善される。
【００１８】本発明の原理に従ったＳＲＡＭ装置ではま
た、電力使用量がより低くなり得る。垂直ビット線を２
つ以上の短いローカルビット線にセグメント化すること
によって、電力使用量が１／２またはそれ以下に低減さ
れ得る。
た、電力使用量がより低くなり得る。垂直ビット線を２
つ以上の短いローカルビット線にセグメント化すること
によって、電力使用量が１／２またはそれ以下に低減さ
れ得る。
【００１９】ここで図３を参照すると、本発明の一実施
形態にしたがって形成されたＳＲＡＭセルレイアウト３
００の拡散層が描かれている。ＳＲＡＭセルレイアウト
３００の説明は、バルク半導体（例えばシリコン）材料
および技術を備える既知の異なる層に関して示される。
最下層は拡散層であり、ここでは、活性Ｎチャネルおよ
びＰチャネルトランジスタ領域は、ポリシリコンが拡散
／混合されている交差領域である。次の層（すなわち上
部の層）は、ポリシリコン層、メタル１レベル、メタル
２レベル、およびメタル３レベルを含む。Ｎチャネルお
よびＰチャネル垂直メサは、ドープされた活性トランジ
スタ領域として拡散層に生成される。ローカルビット線
はメタル２レベルに存在し、ワード線はメタル３レベル
に存在する。ローカルビット線は、ＳＲＡＭセル内のコ
ミュニケーションに使用され、ワード線は、ＳＲＡＭセ
ルの外部の装置（例えば他のＳＲＡＭセル）とのコミュ
ニケーションのために使用される。後に詳述するよう
に、ＳＲＡＭセルレイアウト３００は、従来技術では利
用することができなかったグルーバルビット線も備えて
いる。このグルーバルビット線は、性能を改善し且つ電
力使用量を低減させる。
形態にしたがって形成されたＳＲＡＭセルレイアウト３
００の拡散層が描かれている。ＳＲＡＭセルレイアウト
３００の説明は、バルク半導体（例えばシリコン）材料
および技術を備える既知の異なる層に関して示される。
最下層は拡散層であり、ここでは、活性Ｎチャネルおよ
びＰチャネルトランジスタ領域は、ポリシリコンが拡散
／混合されている交差領域である。次の層（すなわち上
部の層）は、ポリシリコン層、メタル１レベル、メタル
２レベル、およびメタル３レベルを含む。Ｎチャネルお
よびＰチャネル垂直メサは、ドープされた活性トランジ
スタ領域として拡散層に生成される。ローカルビット線
はメタル２レベルに存在し、ワード線はメタル３レベル
に存在する。ローカルビット線は、ＳＲＡＭセル内のコ
ミュニケーションに使用され、ワード線は、ＳＲＡＭセ
ルの外部の装置（例えば他のＳＲＡＭセル）とのコミュ
ニケーションのために使用される。後に詳述するよう
に、ＳＲＡＭセルレイアウト３００は、従来技術では利
用することができなかったグルーバルビット線も備えて
いる。このグルーバルビット線は、性能を改善し且つ電
力使用量を低減させる。
【００２０】図３において、ＳＲＡＭセルレイアウト３
００は、拡散層において、４つの垂直メサ３３２〜３３
８を備えている。垂直メサ３３２〜３３８は、活性Ｎチ
ャネルまたはＰチャネル拡散領域として拡散層に生成さ
れる。垂直メサ３３２は、２つのＮチャネルトランジス
タＮ１およびＮ２を備える。垂直メサ３３２に（水平方
向で）隣接しているのは、ＰチャネルトランジスタＰ１
を備える垂直メサ３３４である。垂直メサ３３４に隣接
して、別のＰチャネルトランジスタＰ２を備える垂直メ
サ３３６がある。垂直メサ３３６に隣接して、２つのＮ
チャネルトランジスタＮ３およびＮ４を備える垂直メサ
３３８がある。垂直メサ３３４および３３６は、Ｐチャ
ネル拡散領域である。垂直メサ３３２および３３８は、
Ｎチャネル拡散領域である。
００は、拡散層において、４つの垂直メサ３３２〜３３
８を備えている。垂直メサ３３２〜３３８は、活性Ｎチ
ャネルまたはＰチャネル拡散領域として拡散層に生成さ
れる。垂直メサ３３２は、２つのＮチャネルトランジス
タＮ１およびＮ２を備える。垂直メサ３３２に（水平方
向で）隣接しているのは、ＰチャネルトランジスタＰ１
を備える垂直メサ３３４である。垂直メサ３３４に隣接
して、別のＰチャネルトランジスタＰ２を備える垂直メ
サ３３６がある。垂直メサ３３６に隣接して、２つのＮ
チャネルトランジスタＮ３およびＮ４を備える垂直メサ
３３８がある。垂直メサ３３４および３３６は、Ｐチャ
ネル拡散領域である。垂直メサ３３２および３３８は、
Ｎチャネル拡散領域である。
【００２１】垂直メサ３３２は、その頂端部および底端
部において、参照電圧源ＶSSの接地端およびＢＬＣとラ
ベルされた補ビット線にそれぞれ接続されている。垂直
メサ３３４は、その頂端部において、正の参照電圧源Ｖ
DDに接続されている。垂直メサ３３６は、その底端部に
おいて、正の参照電圧源ＶDDに接続されている。ＢＬＴ
とラベルされた真ビット線および参照電圧源ＶSSの接地
端は、垂直メサ３３８の頂端部および底端部にそれぞれ
接続されている。
部において、参照電圧源ＶSSの接地端およびＢＬＣとラ
ベルされた補ビット線にそれぞれ接続されている。垂直
メサ３３４は、その頂端部において、正の参照電圧源Ｖ
DDに接続されている。垂直メサ３３６は、その底端部に
おいて、正の参照電圧源ＶDDに接続されている。ＢＬＴ
とラベルされた真ビット線および参照電圧源ＶSSの接地
端は、垂直メサ３３８の頂端部および底端部にそれぞれ
接続されている。
【００２２】図４は、ＳＲＡＭセルレイアウト３００の
別の図であり、ここでは、垂直メサと共に、メタル１レ
ベル配線４２３および４２５とポリシリコン配線４４１
〜４４７とが示されている。
別の図であり、ここでは、垂直メサと共に、メタル１レ
ベル配線４２３および４２５とポリシリコン配線４４１
〜４４７とが示されている。
【００２３】図４において、メタル１配線４２３および
４２５は、２つのクロス結合ノードである。メタル１配
線４２３および４２５は、従来技術の配線１２３よび１
２５に類似している。ポリシリコン配線４４１は、垂直
メサ３３２および３３４をメタル１配線４２５に結合す
る。ポリシリコン配線４４３は、垂直メサ３３２をＳＲ
ＡＭセルレイアウト３００の外側境界に結合する。ポリ
シリコン配線４４５は、垂直メサ３３８および３３６を
メタル１配線４２３に結合する。ポリシリコン配線４４
７は、垂直メサ３３８をＳＲＡＭセルレイアウト３００
の外側境界に結合する。
４２５は、２つのクロス結合ノードである。メタル１配
線４２３および４２５は、従来技術の配線１２３よび１
２５に類似している。ポリシリコン配線４４１は、垂直
メサ３３２および３３４をメタル１配線４２５に結合す
る。ポリシリコン配線４４３は、垂直メサ３３２をＳＲ
ＡＭセルレイアウト３００の外側境界に結合する。ポリ
シリコン配線４４５は、垂直メサ３３８および３３６を
メタル１配線４２３に結合する。ポリシリコン配線４４
７は、垂直メサ３３８をＳＲＡＭセルレイアウト３００
の外側境界に結合する。
【００２４】図５は、ＳＲＡＭセルレイアウト３００の
別の図である。図５において、ＳＲＡＭセルレイアウト
３００のメタル２レベルに位置する６本の論理垂直チャ
ネル５０１〜５１１が示されている。第１の論理チャネ
ル５０１はローカル補ビット線ＢＬＣに対するものであ
り、第２の論理チャネル５０３は電圧源ＶSSの接地端に
対するものであり、第３の論理チャネル５０５は正の電
圧源ＶDD（例えば３．５Ｖまたは２Ｖ）に対するもので
あり、第４の論理チャネル５０７はグローバルビット線
に対するものであり、第５の論理チャネル５０９は電圧
源ＶSSの別の接地端に対するものであり、第６の論理チ
ャネル５１１はローカル真ビット線ＢＬＴに対するもの
である。
別の図である。図５において、ＳＲＡＭセルレイアウト
３００のメタル２レベルに位置する６本の論理垂直チャ
ネル５０１〜５１１が示されている。第１の論理チャネ
ル５０１はローカル補ビット線ＢＬＣに対するものであ
り、第２の論理チャネル５０３は電圧源ＶSSの接地端に
対するものであり、第３の論理チャネル５０５は正の電
圧源ＶDD（例えば３．５Ｖまたは２Ｖ）に対するもので
あり、第４の論理チャネル５０７はグローバルビット線
に対するものであり、第５の論理チャネル５０９は電圧
源ＶSSの別の接地端に対するものであり、第６の論理チ
ャネル５１１はローカル真ビット線ＢＬＴに対するもの
である。
【００２５】図５に示されているように、ＳＲＡＭセル
レイアウト３００は、水平方向で拡大され、垂直方向で
短縮されている。ＳＲＡＭセルレイアウト３００の拡大
された水平寸法により、従来技術では利用不可能であっ
た垂直チャネル５０７の追加が可能になっている。本発
明では、垂直チャネル５０７は、好ましくはグルーバル
ビット線のために使用される。以下に詳述するように、
追加されるグローバルビット線により、さまざまなＳＲ
ＡＭセル間のより高速なコミュニケーションが可能にな
り、これによって、ＳＲＡＭ装置の性能が改善される。
レイアウト３００は、水平方向で拡大され、垂直方向で
短縮されている。ＳＲＡＭセルレイアウト３００の拡大
された水平寸法により、従来技術では利用不可能であっ
た垂直チャネル５０７の追加が可能になっている。本発
明では、垂直チャネル５０７は、好ましくはグルーバル
ビット線のために使用される。以下に詳述するように、
追加されるグローバルビット線により、さまざまなＳＲ
ＡＭセル間のより高速なコミュニケーションが可能にな
り、これによって、ＳＲＡＭ装置の性能が改善される。
【００２６】図６は、ＳＲＡＭセルレイアウト３００の
別の図であり、垂直メサ３３２〜３３８、クロス結合ノ
ード４２３〜４２５、およびワード線６００を描いてい
る。ワード線６００はメタル３レベルに位置しており、
Ｎ１およびＮ３のゲートに接続されている。ワード線６
００は、ＳＲＡＭセルとＳＲＡＭの外部に位置する装置
との間のコミュニケーションを促進する。
別の図であり、垂直メサ３３２〜３３８、クロス結合ノ
ード４２３〜４２５、およびワード線６００を描いてい
る。ワード線６００はメタル３レベルに位置しており、
Ｎ１およびＮ３のゲートに接続されている。ワード線６
００は、ＳＲＡＭセルとＳＲＡＭの外部に位置する装置
との間のコミュニケーションを促進する。
【００２７】図７は、ＳＲＡＭセルレイアウト３００の
包括的な図である。メタル２レベルにおいて、垂直チャ
ネル５０１〜５１１に加えて、ＳＲＡＭセルレイアウト
３００は２つの追加の垂直チャネル５１３および５１５
を有している。これらの追加垂直チャネル５１３および
５１５は、ＳＲＡＭセルレイアウト３００の各々の垂直
な外側境界にそれぞれ位置している。垂直チャネル５１
３および５１５は、メタル２レベルのワード線６００へ
の接続を補助する。
包括的な図である。メタル２レベルにおいて、垂直チャ
ネル５０１〜５１１に加えて、ＳＲＡＭセルレイアウト
３００は２つの追加の垂直チャネル５１３および５１５
を有している。これらの追加垂直チャネル５１３および
５１５は、ＳＲＡＭセルレイアウト３００の各々の垂直
な外側境界にそれぞれ位置している。垂直チャネル５１
３および５１５は、メタル２レベルのワード線６００へ
の接続を補助する。
【００２８】配線４２３および４２５に加えて、メタル
１レベルは、４２７〜４３１とラベルされた３つの追加
配線を有している。メタル１配線４２３は、垂直メサ３
３２および垂直メサ３３４をポリシリコン配線４４５に
接続する。メタル１配線４２５は、垂直メサ３３６およ
び垂直メサ３３８をポリシリコン配線４４１に接続す
る。メタル１配線４２７は、垂直メサ３３６を電源ＶDD
垂直チャネル５０５に接続する。メタル１配線４２９
は、垂直メサ３３８を電源ＶSS垂直チャネル５０９に接
続する。メタル１配線４３１は、垂直メサ３３２を電源
ＶSS垂直チャネル５０３に接続する。
１レベルは、４２７〜４３１とラベルされた３つの追加
配線を有している。メタル１配線４２３は、垂直メサ３
３２および垂直メサ３３４をポリシリコン配線４４５に
接続する。メタル１配線４２５は、垂直メサ３３６およ
び垂直メサ３３８をポリシリコン配線４４１に接続す
る。メタル１配線４２７は、垂直メサ３３６を電源ＶDD
垂直チャネル５０５に接続する。メタル１配線４２９
は、垂直メサ３３８を電源ＶSS垂直チャネル５０９に接
続する。メタル１配線４３１は、垂直メサ３３２を電源
ＶSS垂直チャネル５０３に接続する。
【００２９】図７はまた、異なる層の素子を一緒に接続
するための（ホールを介した）さまざまな接続点も描い
ている。接続点７０３は、メタル１配線４３１を垂直メ
サ３３２に接続する。接続点７０５は、メタル１配線４
２３を垂直メサ３３２に接続する。接続点７０７は、メ
タル１配線４２３を垂直メサ３３４に接続する。接続点
７０９は、メタル１配線４２３をポリシリコン配線４４
５に接続する。接続点７１１は、メタル１配線４２７を
垂直メサ３３６に接続する。接続点７１３は、メタル１
配線４２５を垂直メサ３３６に接続する。接続点７１５
は、メタル１配線４２５をポリシリコン配線４４１に接
続する。接続点７１７は、メタル１配線４２５を垂直メ
サ３３８に接続する。接続点７１９は、メタル１配線４
２９を垂直メサ３３８に接続する。接続点７２１は、ポ
リシリコン配線４４３を垂直チャネル５１５に接続す
る。接続点７２３は、ポリシリコン配線４４７を垂直チ
ャネル５１３に接続する。
するための（ホールを介した）さまざまな接続点も描い
ている。接続点７０３は、メタル１配線４３１を垂直メ
サ３３２に接続する。接続点７０５は、メタル１配線４
２３を垂直メサ３３２に接続する。接続点７０７は、メ
タル１配線４２３を垂直メサ３３４に接続する。接続点
７０９は、メタル１配線４２３をポリシリコン配線４４
５に接続する。接続点７１１は、メタル１配線４２７を
垂直メサ３３６に接続する。接続点７１３は、メタル１
配線４２５を垂直メサ３３６に接続する。接続点７１５
は、メタル１配線４２５をポリシリコン配線４４１に接
続する。接続点７１７は、メタル１配線４２５を垂直メ
サ３３８に接続する。接続点７１９は、メタル１配線４
２９を垂直メサ３３８に接続する。接続点７２１は、ポ
リシリコン配線４４３を垂直チャネル５１５に接続す
る。接続点７２３は、ポリシリコン配線４４７を垂直チ
ャネル５１３に接続する。
【００３０】接続点７６１は、メタル１配線４３１を垂
直チャネル５０３に接続する。接続点７６３は、垂直メ
サ３３４を垂直チャネル５０５に接続する。接続点７６
５は、垂直メサ３３８を垂直チャネル５１１に接続す
る。接続点７６７は、垂直メサ３３２を垂直チャネル５
０１に接続する。接続点７６９は、メタル１配線４２７
を垂直チャネル５０５に接続する。接続点７７１は、配
線４２９を垂直チャネル５０９に接続する。接続点７７
５は、垂直チャネル５１５をワード線６００に接続す
る。接続点７７７は、垂直チャネル５１３をワード線６
００に接続する。
直チャネル５０３に接続する。接続点７６３は、垂直メ
サ３３４を垂直チャネル５０５に接続する。接続点７６
５は、垂直メサ３３８を垂直チャネル５１１に接続す
る。接続点７６７は、垂直メサ３３２を垂直チャネル５
０１に接続する。接続点７６９は、メタル１配線４２７
を垂直チャネル５０５に接続する。接続点７７１は、配
線４２９を垂直チャネル５０９に接続する。接続点７７
５は、垂直チャネル５１５をワード線６００に接続す
る。接続点７７７は、垂直チャネル５１３をワード線６
００に接続する。
【００３１】ＳＲＡＭセルレイアウト３００は、結果的
に、改良された性能をもたらす。ＳＲＡＭセルレイアウ
ト３００において、セルの水平寸法がセルの垂直寸法に
対して拡大され、この結果として、ビット線ＢＬＣ５０
１およびＢＬＴ５１１の長さが比較的短くなる。垂直長
さが相対的に短いことにより、ローカルビット線５０１
および５１１の容量および抵抗も低減される。水平寸法
が相対的に拡大されていることにより、ローカルビット
線と同じレベル（すなわちメタル２レベル）において、
追加の垂直メタルチャネル５０７の使用が可能になる。
この垂直メタルチャネルは、好ましくはグローバルビッ
ト線のために使用される。
に、改良された性能をもたらす。ＳＲＡＭセルレイアウ
ト３００において、セルの水平寸法がセルの垂直寸法に
対して拡大され、この結果として、ビット線ＢＬＣ５０
１およびＢＬＴ５１１の長さが比較的短くなる。垂直長
さが相対的に短いことにより、ローカルビット線５０１
および５１１の容量および抵抗も低減される。水平寸法
が相対的に拡大されていることにより、ローカルビット
線と同じレベル（すなわちメタル２レベル）において、
追加の垂直メタルチャネル５０７の使用が可能になる。
この垂直メタルチャネルは、好ましくはグローバルビッ
ト線のために使用される。
【００３２】一例として、図８は、本発明の一実施形態
にしたがって設計されたＳＲＡＭセル装置８００のブロ
ック図を示している。図１との比較により、図８におい
ては、ＳＲＡＭセル装置８００は４つのセルアレイ８０
１を有している。各セルアレイ８０１は深さ２５６セル
且つ幅３２セルである。各セルアレイ８０１の各セル列
に対して、ＳＲＡＭ装置８００は、各セルアレイの直下
にスタックされた列サポート回路８０４のセットも有し
ている。同様に、セルアレイ８０１中の各セル行に対し
て、ＳＲＡＭ装置８００は、隣接するセルアレイ８０１
の間に水平に位置する行サポート回路８０６を有してい
る。当業者は、列サポート回路および行サポート回路
が、センスアンプ、データ入力ラッチ、データ出力ラッ
チ、ワード線ドライバ、デコーダ、アドレスラッチ、書
き込みドライバ、およびセルアレイへのアクセスに必要
とされるその他の構成要素を含んでいることを理解する
であろう。
にしたがって設計されたＳＲＡＭセル装置８００のブロ
ック図を示している。図１との比較により、図８におい
ては、ＳＲＡＭセル装置８００は４つのセルアレイ８０
１を有している。各セルアレイ８０１は深さ２５６セル
且つ幅３２セルである。各セルアレイ８０１の各セル列
に対して、ＳＲＡＭ装置８００は、各セルアレイの直下
にスタックされた列サポート回路８０４のセットも有し
ている。同様に、セルアレイ８０１中の各セル行に対し
て、ＳＲＡＭ装置８００は、隣接するセルアレイ８０１
の間に水平に位置する行サポート回路８０６を有してい
る。当業者は、列サポート回路および行サポート回路
が、センスアンプ、データ入力ラッチ、データ出力ラッ
チ、ワード線ドライバ、デコーダ、アドレスラッチ、書
き込みドライバ、およびセルアレイへのアクセスに必要
とされるその他の構成要素を含んでいることを理解する
であろう。
【００３３】従来技術の垂直ビット線とは異なり、ＳＲ
ＡＭセル装置８００の各セル列は、２本のローカルビッ
ト線８１０および８１５を備えている。ローカルビット
線８１０および８１５は、各セルアレイ８０１を横切っ
て垂直に通って、２５６個のＳＲＡＭセル８０２をカバ
ーしている。これより、従来の垂直ビット線に比べて、
本発明のビット線は、より短いローカルビット線にセグ
メント化されている。本発明のローカルビット線８１０
および８１５は、長さがより短く、その容量および抵抗
が低減されている。
ＡＭセル装置８００の各セル列は、２本のローカルビッ
ト線８１０および８１５を備えている。ローカルビット
線８１０および８１５は、各セルアレイ８０１を横切っ
て垂直に通って、２５６個のＳＲＡＭセル８０２をカバ
ーしている。これより、従来の垂直ビット線に比べて、
本発明のビット線は、より短いローカルビット線にセグ
メント化されている。本発明のローカルビット線８１０
および８１５は、長さがより短く、その容量および抵抗
が低減されている。
【００３４】図８は、セルアレイ８０１中の各列を横切
って垂直方向に通っている単一のグローバルビット線８
２０も描いている。ＳＲＡＭセルアレイ内に位置してい
るグローバルビット線の数はまた、グローバルビット線
に割り当てられる垂直チャネルの数を増やすことによっ
て、増加し得る。ローカルビット線とは異なって、グロ
ーバルビット線８２０は個々のＳＲＡＭセルには結合し
ておらず、その代わりに、ある列サポート回路８０４の
セットから別の列サポート回路８０４のセットまで、直
接に通っている。セルレイアウトを通過しているもの
の、セルレベルでは、ローカルビット線とグローバルビ
ット線との間に直接的な接続は存在しない。グローバル
ビット線８２０は、性質上、双方向性（読み取りおよび
書き込み）である。書き込みサイクルの間には、グロー
バルビット線８２０は、列サポート回路８０４に位置す
る書き込みドライバまで、上向きにデータを送る。書き
込みドライバはそれから、このデータを、対応するロー
カルビット線８１０または８１５に書き込む。読み取り
サイクルの間、列サポート回路８０４のセンスアンプ
は、ローカルビット線のデータをセンシングし、そのデ
ータをバッファし、それから、データをグローバルビッ
ト線８２０に送る。書き込みサイクルおよび読み出しサ
イクルの両方において、使用中のワード線に対応してい
ないセグメントのローカルビット線は使用されず、プリ
チャージ状態に維持されている。そのため、全く電力を
使用しない。これより、ＳＲＡＭセル装置８００は、電
力使用量が低減されている。図８の例示的な場合におい
て、ビットの電力は、二つ以上の要因によって低減され
る。性能（すなわち速度）における改善は、約５０％で
ある。
って垂直方向に通っている単一のグローバルビット線８
２０も描いている。ＳＲＡＭセルアレイ内に位置してい
るグローバルビット線の数はまた、グローバルビット線
に割り当てられる垂直チャネルの数を増やすことによっ
て、増加し得る。ローカルビット線とは異なって、グロ
ーバルビット線８２０は個々のＳＲＡＭセルには結合し
ておらず、その代わりに、ある列サポート回路８０４の
セットから別の列サポート回路８０４のセットまで、直
接に通っている。セルレイアウトを通過しているもの
の、セルレベルでは、ローカルビット線とグローバルビ
ット線との間に直接的な接続は存在しない。グローバル
ビット線８２０は、性質上、双方向性（読み取りおよび
書き込み）である。書き込みサイクルの間には、グロー
バルビット線８２０は、列サポート回路８０４に位置す
る書き込みドライバまで、上向きにデータを送る。書き
込みドライバはそれから、このデータを、対応するロー
カルビット線８１０または８１５に書き込む。読み取り
サイクルの間、列サポート回路８０４のセンスアンプ
は、ローカルビット線のデータをセンシングし、そのデ
ータをバッファし、それから、データをグローバルビッ
ト線８２０に送る。書き込みサイクルおよび読み出しサ
イクルの両方において、使用中のワード線に対応してい
ないセグメントのローカルビット線は使用されず、プリ
チャージ状態に維持されている。そのため、全く電力を
使用しない。これより、ＳＲＡＭセル装置８００は、電
力使用量が低減されている。図８の例示的な場合におい
て、ビットの電力は、二つ以上の要因によって低減され
る。性能（すなわち速度）における改善は、約５０％で
ある。
【００３５】図８が描く各セルアレイ８０１は、深さ２
５６セルで幅３２セルであり、ローカルビット線は、２
５６セルのアレイ高さをカバーしている。しかし、実際
には、垂直ローカルビット線は、垂直方向におけるアレ
イ８０１の数を増すことによって、その長さをさらに減
らし得る。
５６セルで幅３２セルであり、ローカルビット線は、２
５６セルのアレイ高さをカバーしている。しかし、実際
には、垂直ローカルビット線は、垂直方向におけるアレ
イ８０１の数を増すことによって、その長さをさらに減
らし得る。
【００３６】図９は、ＳＲＡＭセルの４つの列９０１か
らなる各セットに対して、４本の異なるグローバルビッ
ト線（９０８、９１０、９２０、９２２）を有する例示
的な場合を描いている。この場合、各列９０１は、補ビ
ット線（ＢＬＣ）および真ビット線（ＢＬＴ）とラベル
された２本のローカルビット線も有している。これよ
り、合計として、書き込みマルチプレクサ９０２および
読み取りマルチプレクサ９０４に結合された８本のロー
カルビット線が存在している。書き込みマルチプレクサ
９０２および読み取りマルチプレクサ９０４は、図８の
列サポート回路８０４の一部である。
らなる各セットに対して、４本の異なるグローバルビッ
ト線（９０８、９１０、９２０、９２２）を有する例示
的な場合を描いている。この場合、各列９０１は、補ビ
ット線（ＢＬＣ）および真ビット線（ＢＬＴ）とラベル
された２本のローカルビット線も有している。これよ
り、合計として、書き込みマルチプレクサ９０２および
読み取りマルチプレクサ９０４に結合された８本のロー
カルビット線が存在している。書き込みマルチプレクサ
９０２および読み取りマルチプレクサ９０４は、図８の
列サポート回路８０４の一部である。
【００３７】書き込みマルチプレクサ９０２は、書き込
みセレクト９０６と２本のグローバルビット線９０８お
よび９１０とに結合されている。グローバルビット線９
０８および９１０は、それぞれ、真グローバル書き込み
データおよび補グローバル書き込みデータとして知られ
ている。読み取りマルチプレクサ９０４は、読み取りセ
レクト９１２と２本のビット線９１４および９１６とに
結合されている。ビット線９１４および９１６はセンス
アンプ９１８に結合され、これはさらに２本のグローバ
ルビット線９２０および９２２に結合されている。グロ
ーバルビット線９２０および９２２は、それぞれ真グロ
ーバル読み取りデータおよび補グローバル読み取りデー
タとして知られている。
みセレクト９０６と２本のグローバルビット線９０８お
よび９１０とに結合されている。グローバルビット線９
０８および９１０は、それぞれ、真グローバル書き込み
データおよび補グローバル書き込みデータとして知られ
ている。読み取りマルチプレクサ９０４は、読み取りセ
レクト９１２と２本のビット線９１４および９１６とに
結合されている。ビット線９１４および９１６はセンス
アンプ９１８に結合され、これはさらに２本のグローバ
ルビット線９２０および９２２に結合されている。グロ
ーバルビット線９２０および９２２は、それぞれ真グロ
ーバル読み取りデータおよび補グローバル読み取りデー
タとして知られている。
【００３８】これにより、ＳＲＡＭセルの各列に対し
て、１本のグローバルビット線が対応している。４つの
列を混合することによって、真グローバル書き込みデー
タ、補グローバル書き込みデータ、真グローバル読み取
りデータ、および補グローバル読み取りデータとラベル
された４本のグローバルビット線が存在している。本発
明の原理はフレキシブルであって、セルレイアウトに追
加されるグローバルビット線の数の選択にあたって、ユ
ーザ・フレキシビリティを提供する。
て、１本のグローバルビット線が対応している。４つの
列を混合することによって、真グローバル書き込みデー
タ、補グローバル書き込みデータ、真グローバル読み取
りデータ、および補グローバル読み取りデータとラベル
された４本のグローバルビット線が存在している。本発
明の原理はフレキシブルであって、セルレイアウトに追
加されるグローバルビット線の数の選択にあたって、ユ
ーザ・フレキシビリティを提供する。
【００３９】本発明の性質を説明するために説明され且
つ描かれてきた各部分の詳細、材料、および構成におけ
るさまざまな変更は、当業者によって、添付の請求項に
表された本発明の範囲を逸脱することなく達成され得る
ことが、さらに理解されるであろう。
つ描かれてきた各部分の詳細、材料、および構成におけ
るさまざまな変更は、当業者によって、添付の請求項に
表された本発明の範囲を逸脱することなく達成され得る
ことが、さらに理解されるであろう。
【図１】従来技術によるＳＲＡＭ装置のレイアウトの模
式図。
式図。
【図１Ａ】図１のＳＲＡＭセルの構成（アーキテクチュ
ア）の模式図。
ア）の模式図。
【図２】図１および図２のＳＲＡＭセルに対して使用さ
れる従来のレイアウトを描く図。
れる従来のレイアウトを描く図。
【図３】本発明の一実施形態にしたがって構成されたＳ
ＲＡＭセルレイアウトの拡散層を描く図。
ＲＡＭセルレイアウトの拡散層を描く図。
【図４】本発明の一実施形態にしたがって構成された垂
直メサおよびメタル１配線を描く、ＳＲＡＭセルレイア
ウトの他の図。
直メサおよびメタル１配線を描く、ＳＲＡＭセルレイア
ウトの他の図。
【図５】本発明の一実施形態にしたがって構成されたＳ
ＲＡＭセルレイアウトの他の図。
ＲＡＭセルレイアウトの他の図。
【図６】本発明の一実施形態にしたがって構成された垂
直メサ、クロス結合ノード、およびワード線を描く、Ｓ
ＲＡＭセルレイアウトの他の図。
直メサ、クロス結合ノード、およびワード線を描く、Ｓ
ＲＡＭセルレイアウトの他の図。
【図７】本発明の一実施形態にしたがって構成されたＳ
ＲＡＭセルレイアウトの包括的な図。
ＲＡＭセルレイアウトの包括的な図。
【図８】本発明の一実施形態にしたがって設計されたＳ
ＲＡＭセル装置のブロック図。
ＲＡＭセル装置のブロック図。
【図９】４列の各セットに対して４本の異なるグローバ
ルビット線を有する例示的な場合を示す図。
ルビット線を有する例示的な場合を示す図。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロナルド ジェームス ウォツニアク アメリカ合衆国 18103 ペンシルヴァニ ア，アレンタウン，サウス ハワード ス トリート 2447
Claims (23)
- 【請求項１】 メモリセルを有する集積回路であって、 （ａ）行および列に配列されたメモリセルの第１のアレ
イと、 （ｂ）前記第１のアレイのための第１の列サポート回路
と、 （ｃ）行および列に配列されたメモリセルの第２のアレ
イと、 （ｄ）前記第２のアレイのための第２の列サポート回路
と、を備えており、 前記第１のアレイの各列は、前記第２のアレイの対応す
る列に対して垂直に位置合わせされていて、 前記第１および第２のアレイの列における前記メモリセ
ルは、ローカルビット線によって接続されており、 前記第１のアレイの各ローカルビット線は、前記第２の
アレイの対応するローカルビット線とは異なっていて、 前記第１のアレイの各列および前記第２のアレイの対応
する列は、１本のグローバルビット線を共有しており、 各グルーバルビット線は、（１）前記第１の列サポート
回路によって前記第１のアレイの対応するローカルビッ
ト線に接続され、且つ（２）前記第２の列サポート回路
によって前記第２のアレイの対応するローカルビット線
に接続されている、集積回路。 - 【請求項２】 (ｅ) 行および列に配列されたメモリセ
ルの１つ以上の追加アレイと、 （ｆ）各追加アレイのための追加の列サポート回路と、
をさらに備えており、 各追加アレイの各列は、前記第１および第２のアレイの
対応する列に対して垂直に位置合わせされていて、 各追加アレイの各列における前記メモリセルは、ローカ
ルビット線によって接続されており、 各追加アレイの各列は、対応するグローバルビット線を
前記第１および第２のアレイの対応する列と共有してお
り、 各グルーバルビット線は、対応する前記追加列サポート
回路によって、各追加アレイの対応するローカルビット
線に接続されている、請求項１に記載の集積回路。 - 【請求項３】 メモリセルの各列が、真ローカルビット
線と補ローカルビット線とを備えており、 各列に対する前記真ローカルビット線および前記補ロー
カルビット線は、対応する前記列サポート回路によっ
て、対応するグローバルビット線に接続されている、請
求項１に記載の集積回路。 - 【請求項４】 各ローカルビット線が、対応する前記列
サポート回路の１つ以上のセンスアンプおよび１つ以上
の書き込みドライバを介して、前記対応するグローバル
ビット線に接続されている、請求項１に記載の集積回
路。 - 【請求項５】 各メモリセルのレイアウトが、単一の集
積回路（ＩＣ）レベルに位置する真ローカルビット線
（ＢＬＴ）チャネル、補ローカルビット線（ＢＬＣ）チ
ャネル、およびグローバルビット線チャネルを備えてい
る、請求項１に記載の集積回路。 - 【請求項６】 各メモリセルの前記レイアウトが、前記
単一のＩＣレベルに位置するパワーレベルチャネルと接
地レベルチャネルとをさらに備えている、請求項５に記
載の集積回路。 - 【請求項７】 各メモリセルの前記レイアウトが、前記
グローバルビット線に対する前記メモリセルレイアウト
の内部への垂直チャネルの収納を可能にするアスペクト
比を有している、請求項１に記載の集積回路。 - 【請求項８】 各ローカルビット線の抵抗および容量
が、前記第１および第２のアレイの組み合わせに対応す
る単一のセルアレイを有するメモリ装置に対して組み合
わされたビット線の抵抗および容量よりも小さい、請求
項１に記載の集積回路。 - 【請求項９】 各ローカルビット線が、前記第１および
第２のアレイの組み合わせに対応する単一のセルアレイ
を有するメモリ装置に対して組み合わされたビット線よ
りも、少ない電力でより高速に駆動可能である、請求項
１に記載の集積回路。 - 【請求項１０】 前記第１のアレイにおける４列の各セ
ットは、グローバル書き込みデータ真ビット線、グロー
バル書き込みデータ補ビット線、グローバル読み取りデ
ータ真ビット線、およびグローバル読み取りデータ補ビ
ット線を共有している、請求項１に記載の集積回路。 - 【請求項１１】 前記グローバル書き込みデータ真ビッ
ト線、前記グローバル書き込みデータ補ビット線、前記
グローバル読み取りデータ真ビット線、および前記グロ
ーバル読み取りデータ補ビット線が、前記第２のアレイ
における４列の対応するセットによって共有されてい
る、請求項１０に記載の集積回路。 - 【請求項１２】 各メモリセルがＳＲＡＭセルであっ
て、該ＳＲＡＭセルが、 （ａ）第１の垂直軸に沿って半導体層に設けられた、第
１のＮチャネルトランジスタおよび第２のＮチャネルト
ランジスタに対応する第１の垂直メサと、 （ｂ）前記第１の垂直軸に平行な第２の垂直軸に沿って
前記半導体層に設けられた、第１のＰチャネルトランジ
スタに対応する第２の垂直メサと、 （ｃ）前記第２の垂直軸に平行な第３の垂直軸に沿って
前記半導体層に設けられた、第２のＰチャネルトランジ
スタに対応する第３の垂直メサと、 （ｄ）前記第３の垂直軸に平行な第４の垂直軸に沿って
前記半導体層に設けられた、第３のＮチャネルトランジ
スタおよび第４のＮチャネルトランジスタに対応する第
４の垂直メサと、を備えるレイアウトを有している、請
求項１に記載の集積回路。 - 【請求項１３】 前記第１の垂直メサは、第１の参照電
圧に接続され、前記第２の垂直メサは、第２の参照電圧
に接続され、前記第３の垂直メサは、前記第２の参照電
圧に接続され、前記第４の垂直メサは、前記第１の参照
電圧に接続されている、請求項１２に記載の集積回路。 - 【請求項１４】 前記ＳＲＡＭセルレイアウトは、真ロ
ーカルビット線（ＢＬＴ）、補ローカルビット線（ＢＬ
Ｃ）、およびグローバルビット線に対応する３つの平行
なチャネルをさらに備えており、 前記ＢＬＴおよび前記ＢＬＣは、前記ＳＲＡＭセルに直
接に接続され、 前記グローバルビット線は、前記ＳＲＡＭセルに直接に
接続されていない、請求項１２に記載の集積回路。 - 【請求項１５】 前記ＳＲＡＭセルレイアウトは、前記
ＢＬＴチャネル、前記ＢＬＣチャネル、および前記グロ
ーバルビット線チャネルに平行な３つの参照電圧チャネ
ルをさらに備えている、請求項１４に記載の集積回路。 - 【請求項１６】 各ＳＲＡＭセルが、真ローカルビット
線（ＢＬＴ）、補ローカルビット線（ＢＬＣ）、および
グローバルビット線に対応する３つの平行なチャネルを
備えており、 前記ＢＬＴおよび前記ＢＬＣは前記ＳＲＡＭセルに直接
に接続され、 前記グローバルビット線は前記ＳＲＡＭセルに直接に接
続されていない、レイアウトを有している、請求項１に
記載の集積回路。 - 【請求項１７】 前記ＳＲＡＭセルレイアウトは、前記
ＢＬＴチャネル、前記ＢＬＣチャネル、および前記グロ
ーバルビット線チャネルに平行な３つの参照電圧チャネ
ルをさらに備えている、請求項１６に記載の集積回路。 - 【請求項１８】 複数のＳＲＡＭセルを備えるＳＲＡＭ
装置を有する集積回路であって、各ＳＲＡＭセルは、 （ａ）第１の垂直軸に沿って半導体層に設けられた、第
１のＮチャネルトランジスタおよび第２のＮチャネルト
ランジスタに対応する第１の垂直メサと、 （ｂ）前記第１の垂直軸に平行な第２の垂直軸に沿って
前記半導体層に設けられた、第１のＰチャネルトランジ
スタに対応する第２の垂直メサと、 （ｃ）前記第２の垂直軸に平行な第３の垂直軸に沿って
前記半導体層に設けられた、第２のＰチャネルトランジ
スタに対応する第３の垂直メサと、 （ｄ）前記第３の垂直軸に平行な第４の垂直軸に沿って
前記半導体層に設けられた、第３のＮチャネルトランジ
スタおよび第４のＮチャネルトランジスタに対応する第
４の垂直メサと、を備えるレイアウトを有している、集
積回路。 - 【請求項１９】 前記第１の垂直メサは、第１の参照電
圧に接続され、前記第２の垂直メサは、第２の参照電圧
に接続され、前記第３の垂直メサは、前記第２の参照電
圧に接続され、前記第４の垂直メサは、前記第１の参照
電圧に接続されている、請求項１８に記載の集積回路。 - 【請求項２０】 前記ＳＲＡＭセルレイアウトは、真ロ
ーカルビット線（ＢＬＴ）、補ローカルビット線（ＢＬ
Ｃ）、およびグローバルビット線に対応する３つの平行
なチャネルをさらに備えており、 前記ＢＬＴおよび前記ＢＬＣは、前記ＳＲＡＭセルに直
接に接続され、 前記グローバルビット線は、前記ＳＲＡＭセルに直接に
接続されていない、請求項１８に記載の集積回路。 - 【請求項２１】 前記ＳＲＡＭセルレイアウトは、前記
ＢＬＴチャネル、前記ＢＬＣチャネル、および前記グロ
ーバルビット線チャネルに平行な３つの参照電圧チャネ
ルをさらに備えている、請求項２０に記載の集積回路。 - 【請求項２２】 複数のＳＲＡＭセルを備えるＳＲＡＭ
装置を有する集積回路であって、 各ＳＲＡＭセルは、真ローカルビット線（ＢＬＴ）、補
ローカルビット線（ＢＬＣ）、およびグローバルビット
線に対応する３つの平行なチャネルを備えたレイアウト
を有しており、 前記ＢＬＴおよび前記ＢＬＣは、前記ＳＲＡＭセルに直
接に接続され、 前記グローバルビット線は、前記ＳＲＡＭセルに直接に
接続されていない、集積回路。 - 【請求項２３】 前記ＳＲＡＭセルレイアウトは、前記
ＢＬＴチャネル、前記ＢＬＣチャネル、および前記グロ
ーバルビット線チャネルに平行な３つの参照電圧チャネ
ルをさらに備えている、請求項２２に記載の集積回路。
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| US09/401032 | 1999-09-21 | ||
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|---|---|
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- 1999-09-21 US US09/401,032 patent/US6178134B1/en not_active Expired - Lifetime
-
2000
- 2000-09-14 TW TW089118832A patent/TW490679B/zh not_active IP Right Cessation
- 2000-09-21 KR KR1020000055493A patent/KR100804431B1/ko active IP Right Grant
- 2000-09-21 JP JP2000286247A patent/JP3902389B2/ja not_active Expired - Fee Related
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