CN115565562A - 读出电路结构 - Google Patents

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CN115565562A
CN115565562A CN202110750205.1A CN202110750205A CN115565562A CN 115565562 A CN115565562 A CN 115565562A CN 202110750205 A CN202110750205 A CN 202110750205A CN 115565562 A CN115565562 A CN 115565562A
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tube
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池性洙
金书延
张凤琴
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Changxin Memory Technologies Inc
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Abstract

本申请实施例提供了一种读出电路结构，设置在存储阵列的间隙中，包括：读写转换电路；第一感测放大电路和第二感测放大电路，对称设置在读写转换电路相对两侧，其中，第一感测放大电路通过第一位线耦合相邻存储阵列中的一存储阵列，通过第一互补位线耦合相邻存储阵列中的另一存储阵列，第二感测放大电路通过第二位线耦合相邻存储阵列中的一存储阵列，通过第二互补位线耦合相邻存储阵列中的另一存储阵列；第一均衡管，源极或漏极的其中一者连接第一位线或第一互补位线；第二均衡管，源极或漏极的其中一者连接第二位线或第二互补位线；其中，第一均衡管和第二均衡管对称设置在读写转换电路的相对两侧，以解决存储器预充电速度慢的问题。

Description

读出电路结构
技术领域
本申请涉及存储器版图设计领域，特别涉及一种读出电路结构。
背景技术
动态随机存取存储器(Dynamic Random Access Memory，DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。每个存储单元通常包括电容器和晶体管，晶体管的栅极与字线相连、漏极与位线相连、源极与电容器相连，字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。
DRAM可以分为双倍速率同步(Double Data Rate，DDR)动态随机存储器、GDDR(Graphics Double Data Rate)动态随机存储器、低功耗双倍速率同步(Low Power DoubleData Rate，LPDDR)动态随机存储器。随着DRAM应用的领域越来越多，如DRAM越来越多的应用于移动领域，用户对于DRAM功耗指标的要求越来越高。
然而，目前的DRAM性能仍有待提高。
发明内容
本申请实施例提供一种读出电路结构，以解决存储器预充电速度慢的问题。
为解决上述技术问题，本申请实施例提供了一种读出电路结构，设置在存储阵列的间隙中，包括：读写转换电路，用于将外部数据写入存储阵列的存储单元中，或将存储单元中的数据读出；第一感测放大电路和第二感测放大电路，对称设置在读写转换电路相对两侧，用于感测存储单元的电压并输出对应于电压的逻辑1或0，其中，第一感测放大电路通过第一位线耦合相邻存储阵列中的一存储阵列，通过第一互补位线耦合相邻存储阵列中的另一存储阵列，第二感测放大电路通过第二位线耦合相邻存储阵列中的一存储阵列，通过第二互补位线耦合相邻存储阵列中的另一存储阵列；第一均衡管，源极或漏极的其中一者连接第一位线或第一互补位线，用于根据均衡信号，预充第一位线的电压或预充第一互补位线的电压至预设电压；第二均衡管，源极或漏极的其中一者连接第二位线或第二互补位线，用于根据均衡信号，预充第二位线的电压或预充第二互补位线的电压至预设电压；其中，第一均衡管和第二均衡管对称设置在读写转换电路的相对两侧。
与相关技术相比，第一均衡管源极或漏极的一端直接连接第一位线或第一互补位线，用于为第一位线或第一互补位线直接预充电，第二均衡管源极或漏极的一端直接连接第二位线或第二互补位线，用于为第二位线或第二互补位线直接预充电，即通过均衡管直接连接位线/互补位线，直接为位线/互补位线充电，避免了预充电过程需要开关晶体管的导通才能为位线/互补位线预充电，从而加快了对位线/互补位线的充电速度。
另外，第一均衡管源极或漏极的其中一者连接第一位线，第一均衡管设置在第一感测放大电路远离读写转换电路的一侧；第二均衡管源极或漏极的其中一者连接第二互补位线，第二均衡管设置在第二感测放大电路远离读写转换电路的一侧。第一均衡管设置在第一感测放大电路远离读写转换电路的一侧，第二均衡管设置在第二感测放大电路远离读写转换电路的一侧，即第一均衡管和第二均衡管设置在靠近存储阵列的位置，避免了均衡管与位线/互补位线的版图距离导致的预充电延迟，从而加快了对位线/互补位线的充电速度。
另外，均衡信号包括第一均衡信号和第二均衡信号，预设电压包括第一预充电电压和第二预充电电压；第一均衡管，栅极用于接收第一均衡信号，源极或漏极的其中一者用于接收第一预充电电压，另一者连接第一位线；第二均衡管，栅极用于接收第二均衡信号，源极或漏极的其中一者用于接收第二预充电电压，另一者连接第二互补位线。
另外，若第一均衡管源极或漏极的其中一者连接第一互补位线，第一均衡管设置在第一感测放大电路和读写转换电路之间；若第二均衡管源极或漏极的其中一者连接第二位线，第二均衡管设置在第二感测放大电路和读写转换电路之间。第一均衡管设置在第一感测放大电路和读写转换电路之间，第二均衡管设置在第二感测放大电路和读写转换电路之间，即第一均衡管和第二均衡管设置在读写转换电路的相对两侧，便于第一均衡管和第二均衡管对称设置，从而保证第一均衡管和第二均衡管周围布局结构的一致性，即通过保证第一均衡管和第二均衡管的器件特征，从而保证对位线/互补位线的预充电速度。
另外，均衡信号包括第一均衡信号和第二均衡信号，预设电压包括第一预充电电压和第二预充电电压；第一均衡管，栅极用于接收第二均衡信号，源极或漏极的其中一者用于接收第二预充电电压，另一者连接第一互补位线；第二均衡管，栅极用于接收第一均衡信号，源极或漏极的其中一者用于接收第一预充电电压，另一者连接第二位线。
另外，第一互补位线穿过第二感测放大电路所在区域与第一感测放大电路耦合，且不与第二感测放大电路电连接；第二位线穿过第一感测放大电路所在区域与第二感测放大电路耦合，且不与第一感测放大电路电连接。第一互补位线从第二感测放大电路所在区域穿过与第一感测放大电路耦合，即第一互补位线无需额外占用布局面积完成布线，从而缩小读出电路结构的版图面积，第二位线从第一感测放大电路所在区域穿过与第二感测放大电路耦合，即第二位线无需额外占用布局面积完成布线，从而缩小读出电路结构的版图面积。
另外，第一均衡信号和第二均衡信号为同一均衡信号。
另外，第一预充电电压和第二预充电电压为同一预充电电压。
另外，第一感测放大电路包括：感测放大模块，通过读出位线连接第一位线，通过互补读出位线连接第一互补位线，用于感测存储单元的电压并输出对应于电压的逻辑1或0；隔离模块，连接在互补读出位线与第一互补位线之间，且连接在读出位线与第一位线之间，用于根据隔离信号隔离第一位线、第一互补位线与读出位线、互补读出位线之间的信号交互；偏移消除模块，连接在读出位线与第一互补位线之间，且连接在互补读出位线与第一位线之间，用于根据偏移消除信号调节感测放大模块中NMOS管之间或PMOS管之间的源漏导通差异。
另外，感测放大模块包括：第一感测放大N管，栅极连接第一位线，漏极连接互补读出位线，源极连接第二信号端，当感测放大模块处于放大阶段，第二信号端电连接逻辑0所对应的电压；第二感测放大N管，栅极连接第一互补位线，漏极连接读出位线，源极连接第二信号端；第一感测放大P管，栅极连接读出位线，漏极连接互补读出位线，源极连接第一信号端，当感测放大模块处于放大阶段，第一信号端电连接逻辑1所对应的电压；第二感测放大P管，栅极连接互补读出位线，漏极连接读出位线，源极连接第一信号端。
另外，第一感测放大N管的栅极结构、第二感测放大N管的栅极结构、第一感测放大P管的栅极结构和第二感测放大P管的栅极结构延伸方向相同，隔离模块中MOS管的栅极结构和偏移消除模块中MOS管的栅极结构延伸方向相同，且第一感测放大N管的栅极结构和隔离模块中MOS管的栅极结构延伸方向相互垂直。
另外，第一感测放大P管、第二感测放大P管、隔离模块和偏移消除模块设置在第一感测放大N管和第二感测放大N管之间。
另外，隔离模块包括：第一隔离管，栅极用于接收隔离信号，源极连接第一位线，漏极连接读出位线；第二隔离管，栅极用于接收隔离信号，源极连接第一互补位线，漏极连接互补读出位线。
另外，偏移消除模块包括：第一偏移消除管，栅极用于接收偏移消除信号，源极连接第一位线，漏极连接互补读出位线；第二偏移消除管，栅极用于接收偏移消除信号，源极连接第一互补位线，漏极连接读出位线。
另外，第一隔离管的源极和第一偏移消除管的源极连通，并连接第一位线；第二隔离管的源极和第二偏移消除管的源极连接，并连接第一互补位线。
另外，读出电路结构还包括：第三感测放大电路和第四感测放大电路，对称设置在读写转换电路相对两侧，且第三感测放大电路与第一感测放大电路相邻设置，第四感测放大电路与第二感测放大电路相邻设置，其中，第三感测放大电路通过第三位线耦合相邻存储阵列中的一存储阵列，通过第三互补位线耦合相邻存储阵列中的另一存储阵列，第四感测放大电路通过第四位线耦合相邻存储阵列中的一存储阵列，通过第四互补位线耦合相邻存储阵列中的另一存储阵列；第三均衡管，源极或漏极的其中一者连接第三位线或第三互补位线，用于根据均衡信号，预充第三位线的电压或预充第三互补位线的电压至预设电压；第四均衡管，源极或漏极的其中一者连接第四位线或第四互补位线，用于根据均衡信号，预充第四位线的电压或预充第四互补位线的电压至预设电压；其中，第一均衡管和第三均衡管的部分有源区相连通，用于接收预设电压，第二均衡管和第四均衡管的部分有源区相连通，用于接收预设电压。
另外，第一均衡管和第三均衡管共用同一栅极，用于接收均衡信号；第二均衡管和第四均衡管共用同一栅极，用于接收均衡信号。
附图说明
图1为本申请实施例提供的一种1×2读出电路结构的结构示意图；
图2为本申请实施例提供的一种2×2读出电路结构的结构示意图；
图3为本申请实施例提供的另一种1×2读出电路结构的结构示意图；
图4为本申请实施例提供的另一种2×2读出电路结构的结构示意图；
图5为本申请实施例提供的第一感测放大电路和第三感测放大电路的电路结构示意图；
图6为本申请实施例提供的第二感测放大电路和第四感测放大电路的电路结构示意图；
图7为本申请实施例提供的第一感测放大电路、第二感测放大电路、第三感测放大电路和第四感测放大电路的版图。
具体实施方式
由背景技术可知，现有技术的DRAM性能仍有待提高。
经申请人发现，现有具备失调补偿功能的感测放大器在对位线和互补位线的预充电过程中，包含了开关晶体管的导通过程，导致对位线和互补位线的充电速度不够快，随着晶体管尺寸进一步微缩，开关晶体管的饱和电流减小，这种情况更加严重，不利于提高存储器的读写性能。
为解决上述问题，本申请实施例提供了一种读出电路结构，设置在存储阵列的间隙中，包括：读写转换电路，用于将外部数据写入存储阵列的存储单元中，或将存储单元中的数据读出；第一感测放大电路和第二感测放大电路，对称设置在读写转换电路相对两侧，用于感测存储单元的电压并输出对应于电压的逻辑1或0，其中，第一感测放大电路通过第一位线耦合相邻存储阵列中的一存储阵列，通过第一互补位线耦合相邻存储阵列中的另一存储阵列，第二感测放大电路通过第二位线耦合相邻存储阵列中的一存储阵列，通过第二互补位线耦合相邻存储阵列中的另一存储阵列；第一均衡管，源极或漏极的其中一者连接第一位线或第一互补位线，用于根据均衡信号，预充第一位线的电压或预充第一互补位线的电压至预设电压；第二均衡管，源极或漏极的其中一者连接第二位线或第二互补位线，用于根据均衡信号，预充第二位线的电压或预充第二互补位线的电压至预设电压；其中，第一均衡管和第二均衡管对称设置在读写转换电路的相对两侧。
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合附图对本申请的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本申请各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。以下各个实施例的划分是为了描述方便，不应对本申请的具体实现方式构成任何限定，各个实施例在不矛盾的前提下可以相互结合，相互引用。
图1为本实施例提供的一种1×2读出电路结构的结构示意图，图2为本实施例提供的一种2×2读出电路结构的结构示意图，图3为本实施例提供的另一种1×2读出电路结构的结构示意图，图4为本实施例提供的另一种2×读出电路结构的结构示意图，图5为本实施例提供的第一感测放大电路和第三感测放大电路的电路结构示意图，图6为本实施例提供的第二感测放大电路和第四感测放大电路的电路结构示意图，图7为本实施例提供的第一感测放大电路、第二感测放大电路、第三感测放大电路和第四感测放大电路的版图，以下结合附图对本实施例提供的读出电路结构进一步详细说明：
参考图1～图4，读出电路结构，设置在存储阵列101的间隙中，包括：
读写转换电路102，用于将外部数据写入存储阵列101的存储单元中，或将存储单元中的数据读出。
在本实施例中，读写转换电路102设置在第一感测放大电路113和第二感测放大电路123之间；在其他实施例中，读写转换电路也可以设置在第一感测放大电路与存储阵列之间或第二感测放大电路与存储阵列之间。
存储阵列101中具有n行m列存储单元，每一存储单元都用于存储1bit(比特)数据，即一存储阵列101可以存储n×mbit数据，在数据读出过程中，通过选通具体存储单元，从而读出存储单元中存储数据，或将存储单元中写入数据。
第一感测放大电路113和第二感测放大电路123，对称设置在读写转换电路102相对两侧，用于感测存储单元的电压并输出对应于电压的逻辑1或0；其中，第一感测放大电路113通过第一位线BL1耦合相邻存储阵列101中的一存储阵列101，通过第一互补位线BLB1耦合相邻存储阵列101中的另一存储阵列101；第二感测放大电路123通过第二位线BL2耦合相邻存储阵列101中的一存储阵列101，通过第二互补位线BLB2耦合相邻存储阵列101中的另一存储阵列101。
在本实施例中，为了清楚分辨上述一存储阵列101和另一存储阵列101，在后续的描述中，将第一感测放大电路113通过第一位线BL1连接的存储阵列101称为“第一存储阵列”；将第二感测放大电路123通过第二互补位线BLB2连接的存储阵列101称为“第二存储阵列”。
第一均衡管<N1>，源极或漏极的其中一者连接第一位线BL1或第一互补位线BLB1，用于根据均衡信号，预充第一位线BL1的电压或预充第一互补位线BLB1的电压至预设电压。
第二均衡管<N2>，源极或漏极的其中一者连接第二位线BL2或第二互补位线BLB2，用于根据均衡信号，预充第二位线BL2的电压或预充第二互补位线BLB2的电压至预设电压。
通过第一均衡管源极或漏极的一端直接连接第一位线BL1或第一互补位线BLB1，用于为第一位线BL1或第一互补位线BLB1直接预充电，第二均衡管源极或漏极的一端直接连接第二位线BL2或第二互补位线BLB2，用于为第二位线BL2或第二互补位线BLB2直接预充电，即通过均衡管直接连接位线/互补位线，直接为位线/互补位线充电，避免了预充电过程需要开关晶体管的导通才能为位线/互补位线预充电，从而加快了对位线/互补位线的充电速度。
需要说明的是，上文提及的“预设电压”即存储器预充电阶段中的预充电所需电压，具体电压大小根据存储器正常工作所需的预充电电压进行设定，本实施例并不构成对“预设电压”数值的限定。
其中，第一均衡管<N1>和第二均衡管<N2>对称设置在读写转换电路102的相对两侧。
在一个例子中，参考图1，第一均衡管<N1>的源极或漏极的其中一者连接第一互补位线BLB1，第一均衡管<N1>设置在第一感测放大电路113和读写转换电路102之间；第二均衡管<N2>的源极或漏极的其中一者连接第二位线BL2，第二均衡管<N2>设置在第二感测放大电路123和读写转换电路102之间；即第一均衡管<N1>和第二均衡管<N2>设置在读写转换电路102的相对两侧，便于第一均衡管<N1>和第二均衡管<N2>对称设置，从而保证第一均衡管<N1>和第二均衡管<N2>周围布局结构的一致性，即通过保证第一均衡管<N1>和第二均衡管<N2>的器件特征，从而保证对位线/互补位线的预充电速度。
其中，第一互补位线BLB1穿过第二感测放大电路123所在区域与第一感测放大电路113耦合，且不与第二感测放大电路123电连接；第二位线BL2穿过第一感测放大电路113所在区域与第二感测放大电路123耦合，且不与第一感测放大电路113电连接。第一互补位线BLB1从第二感测放大电路123所在区域穿过与第一感测放大电路113耦合，即第一互补位线BLB1无需额外占用布局面积完成布线，从而进一步缩小读出电路结构的版图面积，第二位线BL2从第一感测放大电路113所在区域穿过与第二感测放大电路123耦合，即第二位线BL2无需额外占用布局面积完成布线，从而缩小读出电路结构的版图面积。
具体地，均衡信号包括第一均衡信号和第二均衡信号，预设电压包括第一预充电电压和第二预充电电压；第一均衡管<N1>栅极用于接收第二均衡信号，源极或漏极的其中一者用于接收第二预充电电压，另一者连接第一互补位线BLB1；第二均衡管<N2>栅极用于接收第一均衡信号，源极或漏极的其中一者用于接收第一预充电电压，另一者连接第二位线BL2。
通过第一均衡管<N1>和第二均衡管<N2>分别接收第一均衡信号和第二均衡信号，实现对第一感测放大电路113所连接第一位线BL1和第一互补位线BLB1独立控制，另外，基于第一均衡信号将第一位线BL1预充电至第一预充电电压，基于第二均衡信号将第一互补位线BLB1预充电至第二预充电电压，实现对第一感测放大电路113所连接第一位线BL1和第一互补位线BLB1独立预充电。
在另一例子中，参考图3，第一均衡管<N1>的源极或漏极的其中一者连接第一位线BL1，第一均衡管<N1>设置在第一感测放大电路113远离读写转换电路102的一侧；第二均衡管<N2>的源极或漏极的其中一者连接第二互补位线BLB2，第二均衡管<N2>设置在第二感测放大电路123远离读写转换电路102的一侧；即第一均衡管<N1>和第二均衡管<N2>设置在靠近存储阵列101的位置，避免了均衡管与位线/互补位线的版图距离导致的预充电延迟，从而加快了对位线/互补位线的充电速度。
具体地，均衡信号包括第一均衡信号和第二均衡信号，预设电压包括第一预充电电压和第二预充电电压；第一均衡管<N1>的栅极用于接收第一均衡信号，源极或漏极的其中一者用于接收第一预充电电压，另一者连接第一位线BL1；第二均衡管<N2>的栅极用于接收第二均衡信号，源极或漏极的其中一者用于接收第二预充电电压，另一者连接第二互补位线BLB2。
在其他实施例中，第一均衡信号和第三均衡信号为同一均衡信号，即用于为第一位线和第二位线预充电的均衡管采用同一信号控制；第二均衡信号和第四均衡信号为同一均衡信号，即用于为第一互补位线和第二互补位线预充电的均衡管采用同一信号控制；进一步地，第一预充电电压和第三预充电电压为同一预充电电压，即用于控制第一位和第二位被预充电至同一预充电电压；第二预充电电压和第四预充电电压为同一预充电电压，即用于控制第一互补位线和第二互补位线被预充电至同一预充电电压。
本领域人员可知，对于相邻存储阵列101之间，具有多个感测放大电路。具体地，多个感测放大电路在读写转换电路102延伸的方向排列，参考图2，本实施例以2×2的感测放大电路布局进一步描述本实施例提供的感测放大电路以及均衡管的布局，在读写转换电路102延伸的方向上，其他感测放大电路结构与图示2×2的感测放大电路布局一致。
类似于第一感测放大电路113的连接结构，第三感测放大电路133通过第三位线BL3耦合“第一存储阵列”或通过第三互补位线BLB3耦合“第二存储阵列”，其中，第三均衡管<N3>用于为第三位线BL3或第三互补位线BLB3预充电；类似于第二感测放大电路123的连接结构，第四感测放大电路143通过第四位线BL4耦合“第二存储阵列”或通过第四互补位线BLB4耦合“第二存储阵列”，其中，第四均衡管<N4>用于为第四位线BL4或第四互补位线BLB4预充电。
具体地，在一个例子中，参考图2，第三感测放大电路133与第一感测放大电路113相邻设置，通过第三互补位线BLB3耦合相邻存储阵列101中的另一存储阵列101；第四感测放大电路143与第二感测放大电路123相邻设置，通过第四位线BL4耦合相邻存储阵列101中的一存储阵列101。
第三均衡管<N3>的源极或漏极的其中一者连接第三互补位线BLB3，第三均衡管<N3>设置在第三感测放大电路133和读写转换电路102之间；第四均衡管<N4>的源极或漏极的其中一者连接第四位线BL4，第四均衡管<N4>设置在第四感测放大电路143和读写转换电路102之间。
其中，第三均衡管<N3>和第四均衡管<N4>对称设置在读写转换电路102的相对两侧。
在另一例子中，参考图4，第三感测放大电路133与第一感测放大电路113相邻设置，通过第三位线BL3耦合相邻存储阵列101中的一存储阵列101；第四感测放大电路143与第二感测放大电路123相邻设置，通过第四互补位线BLB4耦合相邻存储阵列101中的另一存储阵列101。
第三均衡管<N3>的源极或漏极的其中一者连接第三位线BL3，第三均衡管<N3>设置在第三感测放大电路133远离读写转换电路102的一侧；第四均衡管<N4>的源极或漏极的其中一者连接第四互补位线BLB4，第四均衡管<N4>设置在第四感测放大电路143远离读写转换电路102的一侧。
其中，第三均衡管<N3>和第四均衡管<N4>对称设置在读写转换电路102的相对两侧。
本实施例后续以第三均衡管<N3>和第四均衡管<N4>设置在读写转换电路102相邻两侧的示例为例进行具体说明，本领域技术人员理解，下述的特征同样适用于第三均衡管<N3>和第四均衡管<N4>设置在远离读写转换电路102的示例中。
具体地，在预充电过程中，对于第一均衡管<N1>、第二均衡管<N2>、第三均衡管<N3>和第四均衡管<N4>：
在一个例子中，预设电压包括第一预充电电压和第二预充电电压。其中，第一均衡管<N1>栅极用于接收第一均衡信号，源极或漏极的一者用于接收第二预充电电压，另一者连接第一互补位线BLB1；第二均衡管<N2>栅极用于接收第二均衡信号，源极或漏极的一者用于接收第一预充电电压，另一者连接第二位线BL2；第三均衡管<N3>栅极用于接收第一均衡信号，源极或漏极的一者用于接收第二预充电电压，另一者连接第三互补位线BLB3；第四均衡管<N4>栅极用于接收第二均衡信号，源极或漏极的一者用于接收第一预充电电压，另一者连接第四位线BL4。
在另一个例子中，第一预充电电压和第二预充电电压为同一预充电电压，即用于为位线预充电的电压和用于为互补位线预充电的电压为同一预充电电压。进一步地，参考图4和图5，第一预充电电压和第二预充电电压为同一预充电电压，且第一均衡信号和第二均衡信号为同一均衡信号EQ1，即通过同一控制信号为感测放大电路预充电的预充电电压为同一预充电电压VBLP；在本实施例中，预充电电压VBLP＝1/2VDD，其中，VDD为芯片内部电源电压；在其他实施例中，预充电电压VBLP可以根据具体应用场景进行设置。
参考图5和图6，对于位于读写转化电路102和“第一存储阵列”之间的第一感测放大电路113和第三感测放大电路133，下面以第一感测放大电路113为例进行详细说明，第一感测放大电路113(参考图2)，包括：感测放大模块，通过读出位线SABL连接第一位线BL1，通过互补读出位线SABLB连接第一互补位线BLB1，用于感测存储单元的电压并输出对应于电压的逻辑1或0。
具体地，感测放大模块，包括：第一感测放大N管<N1400>，栅极连接第一位线BL1，漏极连接互补读出位线SABLB，源极连接第二信号端NCS，当感测放大模块处于放大阶段，第二信号端NCS电连接逻辑0所对应的电压；第二感测放大N管<N1405>，栅极连接第一互补位线BLB1，漏极连接读出位线SABL，源极连接第二信号端NCS；第一感测放大P管<P1401>，栅极连接读出位线SABL，漏极连接互补读出位线SABLB，源极连接第一信号端PCS，当感测放大模块处于放大阶段，第一信号端PCS电连接逻辑1所对应的电压；第二感测放大P管<P1400>，栅极连接互补读出位线SABLB，漏极连接读出位线SABL，源极连接第一信号端PCS。
隔离模块，连接在互补读出位线SABLB和第一互补位线BLB1之间，且连接在读出位线SABL与第一位线BL1之间，用于根据隔离信号ISO隔离第一位线BL1、第一互补位线BLB1与读出位线SABL和互补读出位线SABLB之间的信号交互。
具体地，隔离模块，包括：第一隔离管<N1402>，栅极用于接收隔离信号ISO，源极连接第一位线BL1，漏极连接读出位线SABL，第二隔离管<N1403>，栅极用于接收隔离信号ISO，源极连接第一互补位线BLB1，漏极连接互补读出位线SABLB。
偏移消除模块，连接在读出位线SABL与第一互补位线BLB1之间，且连接在互补读出位线SABLB与第一位线BL1之间，用于根据偏移消除信号OC调节感测放大模块中NMOS之间或PMOS管之间的源漏导通差异。
需要说明的是，上文提到的“源漏导通差异”指：由于制造工艺、温度等的变化，第一感测放大N管<N1400>和第二感测放大N管<N1405>以及第一感测放大P管<P1401>和第二感测放大P管<P1400>彼此可以具有不同的阈值电压。在这种情况下，感测放大模块可能由于第一感测放大P管<P1401>和第二感测放大P管<P1400>以及第一感测放大N管<N1400>和第二感测放大N管<N1405>的阈值电压之间的差异而导致偏移噪声。
具体地，偏移消除模块，包括：第一偏移消除管<N1401>，栅极用于接收偏移消除信号OC，源极连接第一位线BL1，漏极连接互补读出位线SABLB；第二偏移消除管<N1404>，栅极用于接收偏移消除信号OC，源极连接第一互补位线BLB1，漏极连接读出位线SABL。
本领域技术人员可知，第三感测放大电路133的结构与第一感测放大电路113的结构相同，进行相应结构的特征替换后同样适用于上文说明。具体地，对应结构包括：第一位线BL1对应于BL3、第一互补位线BLB1对应于BLB3、第一均衡管<N1>对应于<N5>、第三均衡管<N3>对应于<N7>、第一感测放大N管<N1400>对应于<N1410>、第二感测放大N管<N1405>对应于<N1415>、第一感测放大P管<P1401>对应于<P1411>、第二感测放大P管<P1400>对应于<P1410>、第一隔离管<N1402>对应于<N1412>、第二隔离管<N1403>对应于<N1413>、第一偏移消除管<N1401>对应于<N1411>、第二偏移消除管<N1404>对应于<N1414>。
参考图5和图6，对于位于读写转化电路102和“第二存储阵列”之间的第二感测放大电路123和第四感测放大电路143，下面以第二感测放大电路123为例进行详细说明，第二感测放大电路123(参考图2)，包括：
感测放大模块，通过读出位线SABL连接第二位线BL2，通过互补读出位线SABLB连接第二互补位线BLB2，用于感测存储单元的电压并输出对应于电压的逻辑1或0。
具体地，感测放大模块，包括：第三感测放大N管<N1425>，栅极连接第二位线BL2，漏极连接互补读出位线SABLB，源极连接第二信号端NCS，当感测放大模块处于放大阶段，第二信号端NCS电连接逻辑0所对应的电压；第四感测放大N管<N1420>，栅极连接第二互补位线BLB2，漏极连接读出位线SABL，源极连接第二信号端NCS；第三感测放大P管<P1421>，栅极连接读出位线SABL，漏极连接互补读出位线SABLB，源极连接第一信号端PCS，当感测放大模块处于放大阶段，第一信号端PCS电连接逻辑1所对应的电压；第四感测放大P管<P1420>，栅极连接互补读出位线SABLB，漏极连接读出位线SABL，源极连接第一信号端PCS。
隔离模块，连接在互补读出位线SABLB和第二互补位线BLB2之间，且连接在读出位线SABL与第二位线BL2之间，用于根据隔离信号ISO隔离第二位线BL2、第二互补位线BLB2与读出位线SABL和互补读出位线SABLB之间的信号交互。
具体地，隔离模块，包括：第一隔离管<N1423>，栅极用于接收隔离信号ISO，源极连接第二位线BL2，漏极连接读出位线SABL，第二隔离管<N1422>，栅极用于接收隔离信号ISO，源极连接第二互补位线BLB2，漏极连接互补读出位线SABLB。
偏移消除模块，连接在读出位线SABL与第二互补位线BLB2之间，且连接在互补读出位线SABLB与第二位线BL2之间，用于根据偏移消除信号OC调节感测放大模块中NMOS之间或PMOS管之间的源漏导通差异。
需要说明的是，上文提到的“源漏导通差异”指：由于制造工艺、温度等的变化，第三感测放大N管<N1425>和第四感测放大N管<N1420>以及第三感测放大P管<P1421>和第四感测放大P管<P1420>彼此可以具有不同的阈值电压。在这种情况下，感测放大模块可能由于第三感测放大P管<P1421>和第四感测放大P管<P1420>以及第三感测放大N管<N1445>和第四感测放大N管<N1420>的阈值电压之间的差异而导致偏移噪声。
具体地，偏移消除模块，包括：第三偏移消除管<N1424>，栅极用于接收偏移消除信号OC，源极连接第二位线BL2，漏极连接互补读出位线SABLB；第四偏移消除管<N1421>，栅极用于接收偏移消除信号OC，源极连接第二互补位线BLB2，漏极连接读出位线SABL。
本领域技术人员可知，第四感测放大电路143的结构与第二感测放大电路123的结构相同，进行相应结构的特征替换后同样适用于上文说明。具体地，对应结构包括：第二位线BL2对应于BL4、第二互补位线BLB2对应于BLB4、第二均衡管<N2>对应于<N6>、第四均衡管<N4>对应于<N8>、第三感测放大N管<N1425>对应于<N1435>、第四感测放大N管<N1420>对应于<N1430>、第三感测放大P管<P1421>对应于<P1431>、第四感测放大P管<P1420>对应于<P1430>、第三隔离管<N1423>对应于<N1433>、第四隔离管<N1422>对应于<N1432>、第三偏移消除管<N1424>对应于<N1434>、第四偏移消除管<N1421>对应于<N1431>。
参考图7，左侧为第一感测放大电路113(参考图2)和第三感测放大电路133(参考图2)的版图，右侧为第二感测放大电路123(参考图2)和第四感测放大电路143(参考图2)的版图。
对于图7，斜框区域为有源层的版图布局，白框区域为栅极层的版图布局，阴影区域为接触层的版图布局。在该图中，实线箭头经过接触层的版图布局，说明实线箭头所表征的结构与接触层相互接触；虚线箭头所经过的任何区域都不相互接触。
对于左侧版图，从上到下依次为：第一感测放大N管版图、第一偏移隔离版图、第一感测放大P管版图、第二感测放大P管版图、第二偏移隔离版图、第二感测放大N管版图和第一三均衡管版图。
由图可知，在本实施例中，第一感测放大N管<N1400>的栅极结构、第二感测放大N管<N1405>的栅极结构、第一感测放大P管<P1401>的栅极结构和第二感测放大P管<P1400>的栅极结构延伸方向相同，隔离模块中MOS管的栅极结构和偏移消除模块中MOS管的栅极结构延伸方向相同，且第一感测放大N管<N1400>的栅极结构和隔离模块中MOS管的栅极结构延伸方向相互垂直。
由图可知，在本实施例中，第一感测放大P管<P1401>、第二感测放大P管<P1400>、隔离模块和偏移消除模块设置在第一感测放大N管<N1400>和第二感测放大N管<N1405>之间。
其中，对于第一三均衡管版图，第一均衡管<N1>和第三均衡管<N3>的部分有源区相连通，用于接收预设电压。具体地，参考图7，在本实施例中，第一均衡管<N1>的源极和第三均衡管<N3>的源极相连通，用于接收预充电电压VBLP，第一均衡管<N1>的漏极以连接第一互补位线BLB1，第三均衡管<N3>的漏极以连接第三互补位线BLB3。
另外，第一均衡管<N1>和第三均衡管<N3>共用同一栅极用于接收均衡信号。
对于第一偏移隔离版图和第二偏移隔离版图，第一隔离管<N1402>的源极和第一偏移消除管<N1401>的源极连通，并连接第一位线BL1；第二隔离管<N1403>的源极和第二偏移消除管<N1404>的源极连接，并连接第一互补位线BLB1。
对于右侧版图，从上到下依次为：第二四均衡管版图、第三感测放大N管版图、第三偏移隔离版图、第四感测放大P管版图、第四感测放大P管版图、第三偏移隔离版图、第三感测放大N管版图和第四均衡管版图。
由图可知，在本实施例中，第三感测放大N管<N1425>的栅极结构、第四感测放大N管<N1420>的栅极结构、第三感测放大P管<P1421>的栅极结构和第四感测放大P管<P1420>的栅极结构延伸方向相同，隔离模块中MOS管的栅极结构和偏移消除模块中MOS管的栅极结构延伸方向相同，且第三感测放大N管<N1425>的栅极结构和隔离模块中MOS管的栅极结构延伸方向相互垂直。
由图可知，在本实施例中，第三感测放大P管<P1421>、第四感测放大P管<P1420>、隔离模块和偏移消除模块设置在第三感测放大N管<N1425>和第四感测放大N管<N1420>之间。
其中，对于第二四均衡管版图，第二均衡管<N2>和第四均衡管<N4>的部分有源区相连通，用于接收预设电压。具体地，参考图7，在本实施例中，第二均衡管<N2>的源极和第四均衡管<N4>的源极相连通，用于接收预充电电压VBLP，第二均衡管<N2>的漏极以连接第二位线BL2，第四均衡管<N4>的漏极以连接第四位线BL4。
另外，第一均衡管<N1>和第三均衡管<N3>共用同一栅极用于接收均衡信号。
对于第三偏移隔离版图和第四偏移隔离版图，第三隔离管<N1423>的源极和第三偏移消除管<N1424>的源极连通，并连接第二位线BL2；第四隔离管<N1422>的源极和第四偏移消除管<N1421>的源极连接，并连接第二互补位线BLB2。
需要说明的是，在感测放大电路中，位线与互补位线会通过读出位线和互补读出位线相连通，即使仅对位线进行预充电，在预充电过程中，由于所有MOS管都会导通，互补位线与位线电连接，从而实现对互补位线的预充电；相应地，即使仅对互补位线进行预充电，在预充电过程中，由于所有MOS管都会导通，互补位线与位线电连接，从而实现对位线的预充电。
与相关技术相比，第一均衡管源极或漏极的一端直接连接第一位线或第一互补位线，用于为第一位线或第一互补位线直接预充电，第二均衡管源极或漏极的一端直接连接第二位线或第二互补位线，用于为第二位线或第二互补位线直接预充电，即通过均衡管直接连接位线/互补位线，直接为位线/互补位线充电，避免了预充电过程需要开关晶体管的导通才能为位线/互补位线预充电，从而加快了对位线/互补位线的充电速度。
本领域的普通技术人员可以理解，上述各实施例是实现本申请的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本申请的精神和范围。

Claims (17)

1.一种读出电路结构，设置在相邻存储阵列的间隙中，其特征在于，包括：
读写转换电路，用于将外部数据写入所述存储阵列的存储单元中，或将所述存储单元中的数据读出；
第一感测放大电路和第二感测放大电路，对称设置在所述读写转换电路相对两侧，用于感测所述存储单元的电压并输出对应于所述电压的逻辑1或0，其中，所述第一感测放大电路通过第一位线耦合相邻存储阵列中的一存储阵列，通过第一互补位线耦合相邻存储阵列中的另一存储阵列，所述第二感测放大电路通过第二位线耦合相邻存储阵列中的一存储阵列，通过第二互补位线耦合相邻存储阵列中的另一存储阵列；
第一均衡管，源极或漏极的其中一者连接所述第一位线或所述第一互补位线，用于根据均衡信号，预充所述第一位线的电压或预充所述第一互补位线的电压至预设电压；
第二均衡管，源极或漏极的其中一者连接所述第二位线或所述第二互补位线，用于根据所述均衡信号，预充所述第二位线的电压或预充所述第二互补位线的电压至预设电压；
其中，所述第一均衡管和所述第二均衡管对称设置在所述读写转换电路的相对两侧。
2.根据权利要求1所述的读出电路结构，其特征在于，包括：
所述第一均衡管源极或漏极的其中一者连接所述第一位线，所述第一均衡管设置在所述第一感测放大电路远离所述读写转换电路的一侧；
所述第二均衡管源极或漏极的其中一者连接所述第二互补位线，所述第二均衡管设置在所述第二感测放大电路远离所述读写转换电路的一侧。
3.根据权利要求2所述的读出电路结构，其特征在于，所述均衡信号包括第一均衡信号和第二均衡信号，所述预设电压包括第一预充电电压和第二预充电电压；
所述第一均衡管，栅极用于接收所述第一均衡信号，源极或漏极的其中一者用于接收所述第一预充电电压，另一者连接所述第一位线；
所述第二均衡管，栅极用于接收所述第二均衡信号，源极或漏极的其中一者用于接收所述第二预充电电压，另一者连接所述第二互补位线。
4.根据权利要求1所述的读出电路结构，其特征在于，包括：
所述第一均衡管源极或漏极的其中一者连接所述第一互补位线，所述第一均衡管设置在所述第一感测放大电路和所述读写转换电路之间；
所述第二均衡管源极或漏极的其中一者连接所述第二位线，所述第二均衡管设置在所述第二感测放大电路和所述读写转换电路之间。
5.根据权利要求4所述的读出电路结构，其特征在于，所述均衡信号包括第一均衡信号和第二均衡信号，所述预设电压包括第一预充电电压和第二预充电电压；
所述第一均衡管，栅极用于接收所述第二均衡信号，源极或漏极的其中一者用于接收所述第二预充电电压，另一者连接所述第一互补位线；
所述第二均衡管，栅极用于接收所述第一均衡信号，源极或漏极的其中一者用于接收所述第一预充电电压，另一者连接所述第二位线。
6.根据权利要求4所述的读出电路结构，其特征在于，所述第一互补位线穿过所述第二感测放大电路所在区域与所述第一感测放大电路耦合，且不与所述第二感测放大电路电连接；所述第二位线穿过所述第一感测放大电路所在区域与所述第二感测放大电路耦合，且不与所述第一感测放大电路电连接。
7.根据权利要求3或5所述的读出电路结构，其特征在于，所述第一均衡信号和所述第二均衡信号为同一均衡信号。
8.根据权利要求7所述的读出电路结构，其特征在于，所述第一预充电电压和所述第二预充电电压为同一预充电电压。
9.根据权利要求1所述的读出电路结构，其特征在于，所述第一感测放大电路包括：
感测放大模块，通过读出位线连接所述第一位线，通过互补读出位线连接所述第一互补位线，用于感测所述存储单元的电压并输出对应于所述电压的逻辑1或0；
隔离模块，连接在所述互补读出位线与所述第一互补位线之间，且连接在所述读出位线与所述第一位线之间，用于根据隔离信号隔离所述第一位线、第一互补位线与所述读出位线、互补读出位线之间的信号交互；
偏移消除模块，连接在所述读出位线与所述第一互补位线之间，且连接在所述互补读出位线与所述第一位线之间，用于根据偏移消除信号调节所述感测放大模块中NMOS管之间或PMOS管之间的源漏导通差异。
10.根据权利要求9所述的读出电路结构，其特征在于，所述感测放大模块包括：
第一感测放大N管，栅极连接所述第一位线，漏极连接所述互补读出位线，源极连接第二信号端，当所述感测放大模块处于放大阶段，所述第二信号端电连接逻辑0所对应的电压；
第二感测放大N管，栅极连接所述第一互补位线，漏极连接所述读出位线，源极连接所述第二信号端；
第一感测放大P管，栅极连接所述读出位线，漏极连接所述互补读出位线，源极连接第一信号端，当所述感测放大模块处于放大阶段，所述第一信号端电连接逻辑1所对应的电压；
第二感测放大P管，栅极连接所述互补读出位线，漏极连接所述读出位线，源极连接所述第一信号端。
11.根据权利要求10所述的读出电路结构，其特征在于，所述第一感测放大N管的栅极结构、所述第二感测放大N管的栅极结构、所述第一感测放大P管的栅极结构和所述第二感测放大P管的栅极结构延伸方向相同，所述隔离模块中MOS管的栅极结构和所述偏移消除模块中MOS管的栅极结构延伸方向相同，且所述第一感测放大N管的栅极结构和所述隔离模块中MOS管的栅极结构延伸方向相互垂直。
12.根据权利要求10所述的读出电路结构，其特征在于，所述第一感测放大P管、所述第二感测放大P管、所述隔离模块和所述偏移消除模块设置在所述第一感测放大N管和所述第二感测放大N管之间。
13.根据权利要求9所述的读出电路结构，其特征在于，所述隔离模块包括：
第一隔离管，栅极用于接收所述隔离信号，源极连接所述第一位线，漏极连接所述读出位线；
第二隔离管，栅极用于接收所述隔离信号，源极连接所述第一互补位线，漏极连接所述互补读出位线。
14.根据权利要求13所述的读出电路结构，其特征在于，所述偏移消除模块包括：
第一偏移消除管，栅极用于接收所述偏移消除信号，源极连接所述第一位线，漏极连接所述互补读出位线；
第二偏移消除管，栅极用于接收所述偏移消除信号，源极连接所述第一互补位线，漏极连接所述读出位线。
15.根据权利要求14所述的读出电路结构，其特征在于，所述第一隔离管的源极和所述第一偏移消除管的源极连通，并连接所述第一位线；所述第二隔离管的源极和所述第二偏移消除管的源极连接，并连接所述第一互补位线。
16.根据权利要求1所述的读出电路结构，其特征在于，还包括：
第三感测放大电路和第四感测放大电路，对称设置在所述读写转换电路相对两侧，且所述第三感测放大电路与所述第一感测放大电路相邻设置，所述第四感测放大电路与所述第二感测放大电路相邻设置，其中，所述第三感测放大电路通过第三位线耦合相邻存储阵列中的一存储阵列，通过第三互补位线耦合相邻存储阵列中的另一存储阵列，所述第四感测放大电路通过第四位线耦合相邻存储阵列中的一存储阵列，通过第四互补位线耦合相邻存储阵列中的另一存储阵列；
第三均衡管，源极或漏极的其中一者连接所述第三位线或所述第三互补位线，用于根据均衡信号，预充所述第三位线的电压或预充所述第三互补位线的电压至预设电压；
第四均衡管，源极或漏极的其中一者连接所述第四位线或所述第四互补位线，用于根据所述均衡信号，预充所述第四位线的电压或预充所述第四互补位线的电压至预设电压；
其中，所述第一均衡管和所述第三均衡管的部分有源区相连通，用于接收所述预设电压，所述第二均衡管和所述第四均衡管的部分有源区相连通，用于接收所述预设电压。
17.根据权利要求16所述的读出电路结构，其特征在于，所述第一均衡管和所述第三均衡管共用同一栅极，用于接收所述均衡信号；所述第二均衡管和所述第四均衡管共用同一栅极，用于接收所述均衡信号。
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