CN212032139U - 读写转换电路以及存储器 - Google Patents

Abstract

本实用新型实施例涉及一种读写转换电路以及存储器，读写转换电路包括：经由列选择模块与位线连接的第一数据线以及经由列选择模块与互补位线连接的第一互补数据线，第二数据线以及第二互补数据线，还包括：读写转换模块，响应于读写控制信号，在读写操作期间，所述第一数据线与所述第二数据线之间传输数据，所述第一互补数据线与所述第二互补数据线之间传输数据；放大模块，连接在所述第一数据线与所述第一互补数据线之间，用于对所述第一数据线的数据以及所述第一互补数据线的数据放大。本实用新型实施例能够提高数据传输速度。

Description

读写转换电路以及存储器

技术领域

本实用新型涉及半导体技术领域，特别涉及一种读写转换电路以及存储器。

背景技术

动态随机存取存储器(Dynamic Random Access Memory，DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。每个存储单元通常包括电容器和晶体管，晶体管的栅极与字线相连、漏极与位线相连、源极与电容器相连，字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。

DRAM可以分为双倍速率同步(Double Data Rate，DDR)动态随机存储器、GDDR(Graphics Double Data Rate)动态随机存储器、低功耗双倍速率同步(Low Power DoubleData Rate，LPDDR)动态随机存储器。随着DRAM应用的领域越来越多，如DRAM越来越多地应用于移动领域，用户对于DRAM速度指标的要求越来越高。

然而，目前的DRAM在读写期间的数据传输速度仍有待提高。

实用新型内容

本实用新型实施例提供一种读写转换电路以及存储器，以解决读写操作期间数据传输速度慢的问题。

为解决上述问题，本实用新型实施例提供一种读写转换电路，包括：经由列选择模块与位线连接的第一数据线以及经由列选择模块与互补位线连接的第一互补数据线，第二数据线以及第二互补数据线，还包括：读写转换模块，响应于读写控制信号，在读写操作期间，所述第一数据线与所述第二数据线之间传输数据，所述第一互补数据线与所述第二互补数据线之间传输数据；放大模块，连接在所述第一数据线与所述第一互补数据线之间，用于对所述第一数据线的数据以及所述第一互补数据线的数据放大。

另外，所述放大模块包括：第一反相器，所述第一反相器的输入端与所述第一数据线电连接，所述第一反相器的输出端与所述第一互补数据线电连接；第二反相器，所述第二反相器的输入端与所述第一反相器的输出端以及所述第一互补数据线电连接，所述第二反相器的输出端与所述第一反相器的输入端以及所述第一数据线电连接。

另外，所述第一反相器包括：第一PMOS管以及第一NMOS管，所述第一PMOS管栅极以及所述第一NMOS管栅极连接且作为所述第一反相器的输入端，所述第一PMOS管源极与工作电源连接，所述第一PMOS管漏极与所述第一NMOS管漏极连接且作为所述第一反相器的输出端；所述第二反相器包括：第二PMOS管以及第二NMOS管，所述第二PMOS管栅极与所述第二NMOS管栅极连接且作为所述第二反相器的输入端，所述第二PMOS管源极与工作电源连接，所述第二PMOS管漏极与所述第二NMOS管漏极连接且作为所述第二反相器的输出端。

另外，所述读写转换模块包括：第一读写单元，响应于所述读写控制信号中的读取控制信号，将所述第一数据线的数据传输至所述第二数据线，或者，响应于所述读写控制信号中的写入控制信号，将所述第二数据线的数据传输至所述第一数据线；第二读写单元，响应于所述读取控制信号，将所述第一互补数据线的数据传输至所述第二互补数据线，或者，响应于所述写入控制信号，将所述第二互补数据线的数据传输至所述第一互补数据线。

另外，所述第一读写单元包括：第三NMOS管、第四NMOS管以及第五NMOS管；所述第三NMOS管栅极接收所述写入控制信号，所述第三NMOS管响应于所述写入控制信号电连接所述第一数据线和所述第二数据线；所述第四NMOS管栅极与所述第一互补数据线电连接，所述第四NMOS管漏极与所述第二数据线电连接，所述第四NMOS管源极与所述第五NMOS管漏极电连接，且所述第五NMOS管栅极接收所述读取控制信号。

另外，所述第二读写单元包括：第七NMOS管、第八NMOS管以及第九NMOS管；所述第七NMOS管栅极接收所述写入控制信号，所述第七NMOS管响应于所述写入控制信号电连接所述第一互补数据线和所述第二互补数据线；所述第八NMOS管栅极与所述第一数据线电连接，所述第八NMOS管漏极与所述第二互补数据线电连接，所述第八NMOS管源极与所述第九NMOS管漏极电连接，且所述第九NMOS管栅极接收所述读取控制信号。

另外，所述读写转换电路还包括：第六NMOS管，所述第六NMOS管栅极接收使能信号，所述第六NMOS管漏极与所述第一反相器以及所述第二反相器连接，且还与所述第五NMOS管源极电连接，所述第六NMOS管源极接地。

另外，所述放大模块还包括：使能NMOS管，所述使能NMOS管漏极与所述第一反相器以及所述第二反相器电连接，所述使能NMOS管栅极接收使能信号，且所述使能NMOS管源极接地。

另外，所述读写转换模块包括：读取单元，响应于所述读写控制信号中的读取控制信号，将所述第一数据线的数据传输至所述第二数据线，将所述第一互补数据线的数据传输至所述第二互补数据线；写入单元，响应于所述读写控制信号中的写入控制信号，将所述第二数据线的数据传输至所述第一数据线，将所述第二互补数据线的数据传输至所述第一互补数据线。

另外，所述写入单元包括：第六NMOS管、第七NMOS管以及第八NMOS管；所述第八NMOS管栅极以及所述第六NMOS管栅极接收所述写入控制信号，所述第八NMOS管响应于所述写入控制信号电连接所述第一数据线和所述第二数据线，所述第七NMOS管栅极与所述第二数据线电连接，所述第七NMOS管漏极与所述第一互补数据线电连接，所述第七NMOS管源极与所述第六NMOS管漏极电连接，所述第六NMOS管源极接地。

另外，所述写入单元还包括：第三NMOS管、第四NMOS管、第五NMOS管；所述第三NMOS管和所述第五NMOS管栅极接收所述写入控制信号，所述第三NMOS管响应于所述写入控制信号电连接所述第一互补数据线和所述第二互补数据线，所述第四NMOS管栅极与所述第二互补数据线电连接，所述第四NMOS管漏极与所述第一数据线电连接，所述第四NMOS管源极与所述第五NMOS管漏极电连接，所述第五NMOS管源极接地。另外，所述读取单元包括：第十NMOS管以及第十二NMOS管；所述第十二NMOS管栅极接收所述读取控制信号；所述第十二NMOS管漏极与所述第二数据线电连接，所述第十二NMOS管源极与所述第十NMOS管漏极电连接，所述第十NMOS管栅极与所述第一互补数据线电连接，所述第十NMOS管源极接地。

另外，所述读取单元还包括：第九NMOS管以及第十一NMOS管；所述第九NMOS管栅极与所述第一数据线电连接，源极接地，漏极与所述第十一NMOS管源极电连接；所述第十一NMOS管栅极接收所述读取控制信号，所述第十一NMOS管漏极与所述第二互补数据线电连接。

另外，还包括：预充电模块，所述预充电模块连接在所述第一数据线与所述第一互补数据线之间，用于响应预充电控制信号，对所述第一数据线以及所述第一互补数据线进行预充电。

另外，所述预充电模块包括：第三PMOS管、第四PMOS管以及第五PMOS管，所述第三PMOS管栅极、所述第四PMOS管栅极以及所述第五PMOS管栅极接收预充电控制信号；所述第三PMOS管源极以及所述第四PMOS管源极接工作电源，所述第三PMOS管漏极与所述第一数据线电连接；所述第四PMOS管漏极与所述第一互补数据线电连接；所述第五PMOS管响应于所述预充电控制信号电连接所述第一数据线和所述第一互补数据线。

相应的，本实用新型实施例还提供一种存储器，包括上述的读写转换电路。

与现有技术相比，本实用新型提供的技术方案具有以下优点：

本实用新型实施例提供一种读写转换电路，包括经由列选择模块与位线连接的第一数据线，经由列选择模块与互补位线连接的第一互补数据线；读写转换模块用于响应于读取控制信号或者写入控制信号，在第一数据线以及第一互补数据线与第二数据线以及第二互补数据线之间传输数据；且还包括连接在第一数据线与第一互补数据线之间的放大模块，用于对第一数据线的数据以及第一互补数据线的数据放大。该放大模块的设置，有利于加速区分第一数据线以及第一互补数据线的数据信号，起到放大数据信号的作用，从而使得读写转换电路中数据传输的速度得到提升。

本实用新型提供的存储器包括上述结构性能优异的读写转换电路，相应的存储器具有传输速度快的优点。此外，由于放大模块的设置，使得存储器中读写转化电路对于存储器的驱动能力需求低，具体地，第一数据线以及第一互补数据线对于存储器中第一级放大器的驱动能力需求低，因而即使第一级放大器的面积减小仍能保证具有足够的驱动能力，满足器件小型化微型化的发展趋势。

附图说明

一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。

图1为本实用新型一实施例提供的读写转换电路的功能模块示意图；

图2为本实用新型一实施例提供的读写转换电路的电路结构示意图；

图3为本实用新型实施例提供的读写转换电路在读取操作期间的电路时序图；

图4为本实用新型另一实施例提供的读写转换电路的一种电路结构示意图；

图5为本实用新型另一实施例提供的读写转换电路的另一种电路结构示意图；

图6为本实用新型一实施例提供的存储器的结构示意图；

图7为图6中区域A局部放大结构示意图。

具体实施方式

由背景技术可知，目前DRAM的数据传输速度仍有待提高。在DRAM读取操作中，选中的字线被激活后，对应存储单元中的数据会被传输至位线中，导致位线上的电压出现微弱地增加或减小。与位线连接的感测放大器，通常称为第一级放大器(FSA，first senseamplifier)，会根据此微弱信号将位线信号拉至0或1。列选择模块会依据列选择信号将选中位线上的0或1信号传输至局部数据线上，接着通过读写转换电路将局部数据线中的信号传输至全局数据线上。

然而，本实用新型人发现，为保证高的数据传输速度，对存储器第一级放大器的驱动性能要求高。例如，在读出数据时，列选择信号线CSL拉高以后，第一级放大器将会直接驱动局部数据线，若第一级放大器驱动能力不足，将极大地影响上拉或下拉局部数据线的速度。然而，随着工艺更新和面积减小的要求，第一级放大器做的越来越小，相应第一级放大器的驱动能力却难以再提高。因此，为保证高数据传输能力，需要考虑如何降低局部数据线对第一级放大器的驱动能力的要求。

为解决上述问题，本实用新型实施例提供一种读写转换电路，第一数据线通过列选择模块与位线连接，第一互补数据线通过列选择模块与互补位线连接，在第一数据线与第一互补数据线之间设置放大模块，用于放大第一数据线以及第一互补数据线的数据信号，以便于加速区分第一数据线以及第一互补数据线，例如使具有更低电压的第一数据线或第一互补数据线更快速地变为0，具有更高电压的第一数据线或第一互补数据线更快速地变为1，从而加速读取操作或者写入操作的数据传输，降低第一数据线以及第一互补数据线对于第一级放大器驱动能力的需求。

为使本实用新型的目的、技术方案和优点更加清楚，下面将结合附图对本实用新型的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本实用新型各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。

图1为本实用新型一实施例提供的读写转换电路的功能模块示意图，图2为本实用新型一实施例提供的电路结构示意图。

结合参考图1及图2，本实施例中，读写转换电路包括：第一数据线Ldat和第一互补数据线Ldat#，第一数据线Ldat经由列选择模块100与位线BL连接，第一互补数据线Ldat#经由列选择模块100与互补位线BL#电连接，第二数据线Gdat#和第二互补数据线Gdat；读写转换模块101，响应于读写控制信号，在读写操作期间，第一数据线Ldat与第二数据线Gdat之间传输数据，第一互补数据线Ldat#与第二互补数据线Gdat#之间传输数据；放大模块102，连接在第一数据线Ldat与第一互补数据线Ldat#之间，用于对第一数据线Ldat的数据以及第一互补数据线Ldat#的数据放大。

放大模块102构成了对第一数据线Ldat信号放大以及第一互补数据线Ldat#信号放大的电路，有助于加速区分第一数据线Ldat与第一互补数据线Ldat#，从而提高数据信号传输的速度，改善数据读写速度。此外，由于第一数据线Ldat和第一互补数据线Ldat#的数据信号得到放大，使得第一数据线Ldat和第一互补数据线Ldat#对于存储器中的第一级放大电路的驱动能力的需求降低，因而即使第一级放大电路的面积逐渐减小，该第一级放大电路对于第一数据线Ldat和第一互补数据线Ldat#而言仍具有足够的驱动能力，以便于在满足器件微型化发展趋势的同时，保证该读写转换电路具有良好的电学性能，进而提高包含该读写转换电路的存储器的存储性能。

以下将结合附图对本实施例提供的读写转换电路进行详细说明。

本实施例中，读取的数据或者写入的数据信号都是成对的，每对数据信号包括两个数据，在进行读写操作过程中，这两个数据中的一个数据为高电平信号，另一数据为低电平信号，因此，读写转换电路至少包括一对第一数据线Ldat以及第一互补数据线Ldat#，至少包括一对第二数据线Gdat以及第二互补数据线Gdat#。具体地，读写转换电路在读取操作期间，数据经由第一数据线Ldat以及第一互补数据线Ldat#传输至第二数据线Gdat以及第二互补数据线Gdat#；读写转换电路在写入操作期间，数据经由第二数据线Gdat以及第二互补数据线Gdat#传输至第一数据线Ldat以及第一互补数据线Ldat#。

第一数据线Ldat为局部数据线(local data line，也称为本地数据线)，第一互补数据线Ldat#为互补局部数据线；第二数据线Gdat为全局数据线(global data line)，第二互补数据线Gdat#为互补全局数据线。

具体地，读写转换电路应用于存储器中，存储器包括列选择模块100，第一数据线Ldat通过列选择模块100与位线BL连接，第一互补数据线Ldat#通过列选择模块100与互补位线BL#连接。通过列选择模块100选中进行读取操作或者写入操作的存储单元，相应的，与该选中的存储单元连接的位线BL与第一数据线Ldat之间传输信号，与该选中的存储单元连接的互补位线BL#与第一互补数据线Ldat#之间传输信号。

读写控制信号包括读取控制信号Rd和写入控制信号Wr。在读写操作期间，响应于读取控制信号Rd，读写转换模块101将第一数据线Ldat以及第一互补数据线Ldat#的数据传输至第二数据线Gdat以及第二互补数据线Gdat#，或者，响应于写入控制信号Wr，读写转换模块101将第二数据线Gdat以及第二互补数据线Gdat#的数据传输至第一数据线Ldat以及第一互补数据线Ldat#。

本实施例中，读写转换模块101包括：第一读写单元111，响应于读取控制信号Rd，将第一数据线Ldat的数据传输至第二数据线Gdat，或者，响应于写入控制信号Wr，将第二数据线Gdat的数据传输至第一数据线Ldat；第二读写单元121，响应于读取控制信号Rd，将第一互补数据线Ldat#的数据传输至第二互补数据线Gdat#，或者，响应于写入控制信号Wr，将第二互补数据线Gdat#的数据传输至第一互补数据线Ldat#。

在一个例子中，第一读写单元111包括：第三NMOS管MN3、第四NMOS管MN4以及第五NMOS管MN5；第三NMOS管MN3栅极接收写入控制信号Wr，第三NMOS管MN3响应于写入控制信号Wr电连接第一数据线Ldat和第二数据线Gdat；第四NMOS管MN4栅极与第一互补数据线Ldat#电连接，第四NMOS管MN4漏极与第二数据线Gdat电连接，第四NMOS管MN4源极与第五NMOS管MN5漏极电连接，且第五NMOS管MN5栅极接收读取控制信号Rd。第二读写单元121包括：第七NMOS管MN7、第八NMOS管MN8以及第九NMOS管MN9；第七NMOS管MN7栅极接收写入控制信号Wr，第七NMOS管MN7响应于写入控制信号Wr电连接第一互补数据线Ldat#和第二互补数据线Gdat#；第八NMOS管MN8栅极与第一数据线Ldat电连接，漏极与第二互补数据线Gdat#电连接，源极与第九NMOS管MN9漏极电连接，且第九NMOS管MN9栅极接收读取控制信号Rd。

本实施例中，第一读写单元111与第二读写单元121的电路结构图相同，在其他实施例中，第一读写单元与第二读写单元的电路结构图也可以不同，只要在读写操作期间能够实现数据传输即可。

在读取操作期间，通过列选择模块，数据首先从被选择的位线与互补位线传输至第一数据线与第一互补数据线。而经由放大模块102的放大，第一数据线与第一互补数据线会快速达到低或高电平。然后数据将从第一数据线Ldat以及第一互补数据线Ldat#传输至第二数据线Gdat以及第二互补数据线Gdat#。读取控制信号Rd为高电平，写入控制信号Wr为低电平，第三NMOS管MN3以及第七NMOS管MN7截止，第五NMOS管MN5以及第九NMOS管MN9导通；当第一数据线Ldat为高电平、第一互补数据线Ldat#为低电平且使能信号En为高电平时，第八NMOS管MN8以及第六NMOS管MN6导通，数据从第一互补数据线Ldat#传输至第二互补数据线Gdat#，第二互补数据线Gdat#变为0，第二数据线Gdat为1；当第一数据线Ldat为低电平且第一互补数据线Ldat#为高电平时，第四NMOS管MN4以及第六NMOS管MN6导通，数据从第一数据线Ldat传输至第二数据线Gdat，第二数据线Gdat变为0，第二互补数据线Gdat#为1。

在写入操作期间，数据传输方向与读取操作期间的数据传输方向相反。

本实施例中，读写转换电路还包括：第六NMOS管MN6，第六NMOS管MN6栅极接收使能信号En，且第六NMOS管MN6漏极与第五NMOS管MN5源极以及第九NMOS管MN9源极电连接，第六NMOS管MN6源极接地。

本实施例中，放大模块102包括：第一反相器，第一反相器的输入端in1与第一数据线Ldat电连接；第二反相器，第二反相器的输入端in2与第一反相器的输出端out1以及第一互补数据线Ldat#电连接，第二反相器的输出端out2与第一反相器的输入端in1以及第一数据线Ldat电连接。

在读取期间，由于放大模块102的设置，使得数据从位线BL传输至第一数据线Ldat的传输速度得到提升，数据从互补位线BL#传输到第一互补数据线Ldat#的传输速度得到提升，存储器对第一级放大器的驱动需求降低。具体地，以位线BL的数据为高电平，互补位线BL#的数据为低电平为例，由于第一反相器的第一输入端in1连接第二反相器的第二输出端out2，第一反相器的第一输出端out1连接第二反相器的第二输入端in2，在位线BL以及互补位线BL#传输至第一数据线Ldat以及第一互补数据线Ldat#期间，放大模块102的设置会使得具备更低电压的第一互补数据线Ldat#更快速地下拉到“0”，或者使得具备更高电压地第一数据线Ldat更快速地上拉到“1”。因此，第一数据线Ldat被上拉的速度得到提高，第一互补数据线Ldat#被下拉的速度也得到提高，因而第一数据线Ldat以及第一互补数据线Ldat#对第一级放大器的驱动需求降低。

同时，由于第一数据线Ldat和第一互补数据线Ldat#可以更快速地达到高电平或低电平，则可以更早地将第一数据线Ldat和第一互补数据线Ldat#传输至第二数据线Gdat和第二互补数据线Gdat#，这样在读出数据时，数据从第一数据线Ldat以及第一互补数据线Ldat#传输至第二数据线Gdat以及第二互补数据线Gdat#的速度得以提高。

相应的，在写入期间，放大模块102也能对第一数据线Ldat以及第一互补数据线Ldat#起到放大的作用，提升数据从第二数据线Gdat以及第二互补数据线Gdat#传输至第一数据线Ldat以及第一互补数据线Ldat#的速度。

具体地，第一反相器包括：第一PMOS管MP1以及第一NMOS管MN1，第一PMOS管MP1栅极以及第一NMOS管MN1栅极电连接且作为第一反相器的输入端in1，第一PMOS管MP1源极与工作电源VDD连接，第一PMOS管MP1漏极与第一NMOS管MN1漏极连接且作为第一反相器的输出端out1。

第二反相器包括：第二PMOS管MP2以及第二NMOS管MN2，第二PMOS管MP2栅极与第二NMOS管MN2栅极连接且作为第二反相器的输入端in2，第二PMOS管MP2源极与工作电源VDD连接，第二PMOS管MP2漏极与第二NMOS管MN2漏极连接且作为第二反相器的输出端out2。

第一PMOS管MP1、第一NMOS管MN1、第二PMOS管MP2以及第二NMOS管MN2构成放大模块102。

此外，第一反相器以及第二反相器还与第六NMOS管漏极连接。具体地，第一NMOS管MN1源极以及第二NMOS管MN2源极与第六NMOS管MN6漏极连接。

本实施例中，读写转换电路还可以包括：预充电模块103，预充电模块103连接在第一数据线Ldat与第一互补数据线Ldat#之间，用于响应于预充电控制信号Eq，对第一数据线Ldat以及第一互补数据线Ldat#线预充电。

具体地，预充电模块103包括：第三PMOS管MP3、第四PMOS管MP4以及第五PMOS管MP5；第三PMOS管MP3栅极、第四PMOS管MP4栅极以及第五PMOS管MP5栅极接收预充电控制信号Eq；第三PMOS管MP3源极以及第四PMOS管MP4源极接工作电源VDD，第三PMOS管MP3漏极与第一数据线Ldat电连接；第四PMOS管MP4漏极与第一互补数据线Ldat#电连接；第五PMOS管MN5响应于预充电控制信号Eq电连接第一数据线Ldat和第一互补数据线Ldat#。

图3为未增加放大模块的读写转换电路与本实施例提供的读写转换电路在读取操作期间的电路时序图，为便于区别，电路时序图中，对于时序有变化的同一信号而言，虚线表征未增加放大模块对应的时序，实线表征本实施例对应的时序，CSL表示列选择信号。

如图3所示，相较于未增加放大模块的读写转换电路而言，本实施例中，第一数据线Ldat和第一互补数据线Ldat#的数据提前t时间达到高电平或低电平，也就是说，本实施例中，数据可提前t时间被传输，读取控制信号Rd的上升沿时刻可以从A1时刻提前至A2时刻，且A2时刻与A1时刻之差为t。

本实用新型另一实施例还提供一种读写转换电路，该实施例中读写转换模块的具体电路结构与前一实施例不同。以下将结合附图对本实施提供的读写转换电路进行说明，需要说明的是，与前一实施例相同或者相应的部分，请参考前一实施例的详细说明，以下将不做详细赘述。

图4为本实用新型另一实施例提供的读写转换电路的一种电路结构示意图。

参考图4，本实施例中，读写转换电路包括：第一数据线Ldat、第一互补数据线Ldat#、第二数据线Gdat、第二互补数据线Gdat#、读写转换模块以及放大模块。

以下将结合附图对本实施例提供的读写转换电路进行详细说明。

放大模块包括第一反相器和第二反相器，第一反相器包括第一PMOS管mp1和第一NMOS管mn1，第二反相器包括第二PMOS管mp2和第二NMOS管mn2。有关第一反相器和第二反相器的详细描述，可参考前述实施例的详细说明。

与前一实施例不同的是，本实施例中，放大模块还包括：使能NMOS管mn，使能NMOS管mn漏极与第一反相器以及第二反相器电连接，使能NMOS管mn栅极接收使能信号En，且使能NMOS管mn源极接地。

具体地，使能NMOS管mn漏极与第一NMOS管mn1源极以及第二NMOS管mn2源极电连接。

第一PMOS管mp1、第一NMOS管mn1、第二PMOS管mp2、第二NMOS管mn2以及使能NMOS管mn构成放大模块，用于对第一数据线Ldat以及第一互补数据线Ldat#的数据放大。

本实施例中，读写转换模块包括：读取单元，响应于读取控制信号Rd，将第一数据线Ldat以及第一互补数据线Ldat#的数据分别传输至第二数据线Gdat以及第二互补数据线Gdat#；写入单元，响应于写入控制信号Wr，将第二数据线Gdat以及第二互补数据线Gdat#的数据分别传输至第一数据线Ldat以及第一互补数据线Ldat#。

具体地，写入单元包括：第三NMOS管mn3、第四NMOS管mn4、第五NMOS管mn5、第六NMOS管mn6、第七NMOS管mn7以及第八NMOS管mn8。

第三NMOS管mn3漏极与第一反相器的输出端out1电连接，第三NMOS管mn3栅极以及第五NMOS管mn5栅极接收写入控制信号Wr，第三NMOS管mn3响应于写入控制信号Wr电连接第一互补数据线Ldat#和第二互补数据线Gdat#，第四NMOS管mn4栅极与第二互补数据线Gdat#电连接，第四NMOS管mn4漏极与第一数据线Ldat电连接；第四NMOS管mn4源极与第五NMOS管漏mn5漏极电连接，第五NMOS管mn5源极接地；第八NMOS管mn8漏极与第二反相器的输出端电连接，第八NMOS管mn8栅极以及第六NMOS管mn6栅极接收写入控制信号Wr，第八NMOS管mn8响应于写入控制信号Wr电连接第一数据线Ldat和第二数据线Gdat；第七NMOS管mn7栅极与第二数据线Gdat电连接，第七NMOS管mn7漏极与第一互补数据线Ldat#电连接，第七NMOS管mn7源极与第六NMOS管mn6漏极电连接，第六NMOS管mn6源极接地。

在写入操作期间，写入单元用于将第二数据线Gdat数据传输到第一数据线Ldat，将第二互补数据线Gdat#数据传输到第一互补数据线Ldat#。

具体地，写入操作期间，写入控制信号Wr为高电平，第三NMOS管mn3、第五NMOS管mn5、第六NMOS管mn6以及第八NMOS管mn8导通，第二互补数据线Gdat#为高电平时第四NMOS管mn4导通且第七NMOS管mn7截止，第二互补数据线Gdat#数据传输至第一互补数据线Ldat#，第一数据线Ldat变为0，第一互补数据线Ldat#变为1。由于放大模块的设置，使得第一数据线Ldat变为0所需的时间缩短，从而加速区分第一数据线Ldat以及第一互补数据线Ldat#的速度，以便于提高将第一数据线Ldat以及第一互补数据线Ldat#数据写入相应存储单元的速度。

第二互补数据线Gdat#为低电平时第二数据线Gdat为高电平，第四NMOS管mn4截止且第七NMOS管mn7导通，第二数据线Gdat数据传输至第一数据线Ldat，第一互补数据线Ldat#变为0，第一数据线Ldat变为1。由于放大模块的设置，使得第一互补数据线Ldat#变为0所需的时间缩短，从而加速区分第一数据线Ldat以及第一互补数据线Ldat#的速度，以便于提高将第一数据线Ldat以及第一互补数据线Ldat#数据写入相应存储单元的速度。

具体地，读取单元包括：第九NMOS管mn9、第十NMOS管mn10、第十一NMOS管mn11以及第十二NMOS管mn12。

第九NMOS管mn9栅极与第一数据线Ldat电连接，源极接地，漏极与第十一NMOS管mn11源极电连接，第十一NMOS管mn11以及第十二NMOS管mn12栅极接收写入控制信号Rd，第十一NMOS管mn11漏极与第二互补数据线Gdat#电连接；

第十二NMOS管mn12栅极接收读取控制信号Rd，第十二NMOS管mn12漏极与第二数据线Gdat电连接，第十二NMOS管mn12源极与第十NMOS管mn10漏极电连接，第十NMOS管mn10栅极与第一互补数据线Ldat#电连接，第十NMOS管mn10源极接地。

在读取操作期间，读取单元用于将第一数据线Ldat数据传输到第二数据线Gdat，将第一互补数据线Ldat#数据传输到第二互补数据线Gdat#。

具体地，在读取操作期间，读取控制信号Rd为高电平，第十一NMOS管mn11以及第十二NMOS管mn12导通，第一数据线Ldat为高电平时第九NMOS管mn9导通且第十NMOS管mn10截止，第一数据线Ldat数据传输至第一数据线Gdat，第二互补数据线Gdat#变为0，第二数据线Gdat变为1；第一数据线Ldat为低电平时第九NMOS管截止且第十NMOS管导通，第一互补数据线Ldat#数据传输至第二互补数据线Gdat#，第二互补数据线Gdat#变为1，第二数据线Gdat变为0。由于放大模块的设置，使得第一数据线Ldat或者第一互补数据线Ldat#由高电平变更为低电平的反应时间缩短，因而第二数据线Gdat以及第二互补数据线Gdat#跟随变化的速度得到提升，从而提升数据传输速度。

需要说的是，图4涉及的电路图也可以有其他合适的变形，例如，第九NMOS管mn9和第十NMOS管mn10栅极接收读取控制信号Rd，第十一NMOS管mn11栅极与第一数据线Ldat连接，第十二NMOS管mn12栅极与第一互补数据线Ldat#连接；或者，第五NMOS管mn5源极以及第六NMOS管mn6源极电连接至使能NMOS管mn的漏极。

可以理解的是，图4所示的例子中，写入单元和读取单元均采用双端式传输模式。在其他实施例中，写入单元或者读取单元中的至少一个也可以采用单端式传输模式，以写入单元和读取单元均采取单端式传输模式为例，图5为本实施例提供的读写转换电路的另一种电路结构示意图。

参考图5，写入单元包括：第六NMOS管mn6、第七NMOS管mn7以及第八NMOS管mn8；第八NMOS管mn8栅极以及第六NMOS管mn6栅极接收写入控制信号Wr，第八NMOS管mn8响应于写入控制信号Wr电连接第一数据线Ldat和所述第二数据线Gdat，第七NMOS管mn7栅极与第二数据线Gdat电连接，第七NMOS管mn7漏极与第一互补数据线Ldat#电连接，第七NMOS管mn7源极与第六NMOS管mn6漏极电连接，第六NMOS管mn6源极接地。

继续参考图5，读取单元包括：第十NMOS管mn10以及第十二NMOS管mn12；第十二NMOS管mn12栅极接收读取控制信号Rd；第十二NMOS管mn12漏极与第二数据线Gdat电连接，第十二NMOS管mn12源极与第十NMOS管mn10漏极电连接，第十NMOS管mn10栅极与第一互补数据线Ldat#电连接，所述第十NMOS管mn10源极接地。

本实施例中，读写转换电路还可以包括：预充电模块。

具体地，预充电模块包括：第三PMOS管mp3、第四PMOS管mp4以及第五PMOS管mp5，第三PMOS管mp3栅极、第四PMOS管mp4栅极以及第五PMOS管mp5栅极接收预充电控制信号Eq；第三PMOS管mp3源极以及第四PMOS管mp4源极接工作电源VDD，第三PMOS管mp3漏极与第一数据线Ldat电连接；第四PMOS管mp4漏极与第一互补数据线Ldat#电连接；第五PMOS管mp5响应于预充电信号Eq电连接第一数据线Ldat与第一互补数据线Ldat#。

可以理解的是，本实施例提供的读写转换电路，可以仅用于读取操作或者写入操作期间中的一者的信号放大，也可以用于读取操作以及写入操作期间的信号放大。

另外，需要说明的是，上述提及的“变为0”或者变为“1”可以包括如下的情况：对于某一数据线(如第一数据线Ldat、第一互补数据线Ldat#、第二数据线Gdat或者第二互补数据线Gdat#)而言，如果预充电后的状态为预充电至0，那么对于该数据线而言对下一个状态描述的“变为0”应理解为“维持为0”，如果预充电后的状态为预充电至1，那么对于该数据线而言对下一个状态描述的“变为1”应理解为“维持为1”。

与前一实施例相比，本实施例提供的读写转换电路中，由于写入单元中的第二互补数据线Gdat#同时影响第一数据线Ldat以及第一互补数据线Ldat#，或者第二数据线Gdat同时影响第一数据线Ldat以及第一互补数据线Ldat#，因而采用该读写转换电路的存储器的写入操作速度更快。

相应的，本实用新型实施例还提供一种存储器，包括上述任一实施例中的读写转换电路。图6为本实用新型一实施例提供的存储器的结构示意图，图7为图6中区域A的局部放大结构示意图。

参考图6及图7，存储器包括：若干个存储模块，每一存储模块包括存储器阵列301以及灵敏放大器阵列302，灵敏放大器阵列302包括多个灵敏放大器312，存储器阵列301包括多个存储单元；列选择信号线CSL；字线WL；读写转换电路300，每一读写转换电路300与对应的灵敏放大器阵列302相连，且读写转换电路302包括第一数据线Ldat、第一互补数据线Ldat#、第二数据线Gdat以及第二互补数据线Gdat#；行译码电路303；列译码电路304；驱动电路305。

以下结合存储器的工作机理对存储器进行说明。

当一根字线WL经行译码电路303选中后，该字线WL对应的存储器阵列301中的数据传输至灵敏放大器312，数据经灵敏放大器312放大后，再回写至选中的字线WL连接的存储单元中。

数据需要写入时，列译码电路304选中相应的灵敏放大器312，数据由第二数据线Gdat以及第二互补数据线Gdat#经过读写转换电路300传输至第一数据线Ldat以及第一互补数据线Ldat#，再写入对应的灵敏放大器312以及相连接的存储单元。在写入期间，读写转换电路300不仅具有信号传输的作用，且还能够对第一数据线Ldat以及第一互补数据线Ldat#进行放大，有利于迅速将第一数据线Ldat以及第一互补数据线Ldat#的信号分开。如此，不仅有利于提高数据传输速度，且还降低了读写转换电路300对于灵敏放大器312驱动能力的要求，使得具有较小面积的灵敏放大器312即可满足驱动能力的要求，大大的降低了灵敏放大器312的工艺难度，且符合器件小型化微型化的发展趋势。

数据读出时，数据传输的方向与数据写入时的传输方向相反。列译码电路304选中相应的灵敏放大器312，数据传输至第一数据线Ldat以及第一互补数据线Ldat#，再经由读写转换电路300传输至第二数据线Gdat以及第二互补数据线Gdat#。同样的，在数据读出时，读写转换电路300可以极大的提升第一数据线Ldat以及第一互补数据线Ldat#的区分速度，数据经由灵敏放大器312、第一数据线Ldat和第一互补数据线Ldat#传输至第二数据线Gdat以及第二互补数据线Gdat#的速度得到提升。

可以理解的是，图6及图7中仅示意出一对第二数据线以及第二互补数据线，在实际使用时，存储器中可以具有多对第二数据线以及第二互补数据线；同样的，实际使用时存储器可以具有多对第一数据线以及第一互补数据线。

该存储器可以为DRAM，SRAM，MRAM，FeRAM，PCRAM，NAND，NOR等存储器。如前述分析可知，本实施例提供的存储器具有数据传输速度快的优势，对于感测放大器的驱动能力的需求低，有利于满足器件微型化的发展趋势。

本领域的普通技术人员可以理解，上述各实施方式是实现本实用新型的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本实用新型的精神和范围。任何本领域技术人员，在不脱离本实用新型的精神和范围内，均可作各自更动与修改，因此本实用新型的保护范围应当以权利要求限定的范围为准。

Claims (16)

1.一种读写转换电路，其特征在于，包括：经由列选择模块与位线连接的第一数据线以及经由列选择模块与互补位线连接的第一互补数据线，第二数据线以及第二互补数据线，还包括：

读写转换模块，响应于读写控制信号，在读写操作期间，所述第一数据线与所述第二数据线之间传输数据，所述第一互补数据线与所述第二互补数据线之间传输数据；

放大模块，连接在所述第一数据线与所述第一互补数据线之间，用于对所述第一数据线的数据以及所述第一互补数据线的数据放大。

2.如权利要求1所述的读写转换电路，其特征在于，所述放大模块包括：第一反相器，所述第一反相器的输入端与所述第一数据线电连接，所述第一反相器的输出端与所述第一互补数据线电连接；第二反相器，所述第二反相器的输入端与所述第一反相器的输出端以及所述第一互补数据线电连接，所述第二反相器的输出端与所述第一反相器的输入端以及所述第一数据线电连接。

3.如权利要求2所述的读写转换电路，其特征在于，所述第一反相器包括：第一PMOS管以及第一NMOS管，所述第一PMOS管栅极以及所述第一NMOS管栅极连接且作为所述第一反相器的输入端，所述第一PMOS管源极与工作电源连接，所述第一PMOS管漏极与所述第一NMOS管漏极连接且作为所述第一反相器的输出端；所述第二反相器包括：第二PMOS管以及第二NMOS管，所述第二PMOS管栅极与所述第二NMOS管栅极连接且作为所述第二反相器的输入端，所述第二PMOS管源极与工作电源连接，所述第二PMOS管漏极与所述第二NMOS管漏极连接且作为所述第二反相器的输出端。

4.如权利要求3所述的读写转换电路，其特征在于，所述读写转换模块包括：第一读写单元，响应于所述读写控制信号中的读取控制信号，将所述第一数据线的数据传输至所述第二数据线，或者，响应于所述读写控制信号中的写入控制信号，将所述第二数据线的数据传输至所述第一数据线；第二读写单元，响应于所述读取控制信号，将所述第一互补数据线的数据传输至所述第二互补数据线，或者，响应于所述写入控制信号，将所述第二互补数据线的数据传输至所述第一互补数据线。

5.如权利要求4所述的读写转换电路，其特征在于，所述第一读写单元包括：第三NMOS管、第四NMOS管以及第五NMOS管；所述第三NMOS管栅极接收所述写入控制信号，所述第三NMOS管响应于所述写入控制信号电连接所述第一数据线和所述第二数据线；所述第四NMOS管栅极与所述第一互补数据线电连接，所述第四NMOS管漏极与所述第二数据线电连接，所述第四NMOS管源极与所述第五NMOS管漏极电连接，且所述第五NMOS管栅极接收所述读取控制信号。

6.如权利要求4所述的读写转换电路，其特征在于，所述第二读写单元包括：第七NMOS管、第八NMOS管以及第九NMOS管；所述第七NMOS管栅极接收所述写入控制信号，所述第七NMOS管响应于所述写入控制信号电连接所述第一互补数据线和所述第二互补数据线；所述第八NMOS管栅极与所述第一数据线电连接，所述第八NMOS管漏极与所述第二互补数据线电连接，所述第八NMOS管源极与所述第九NMOS管漏极电连接，且所述第九NMOS管栅极接收所述读取控制信号。

7.如权利要求5所述的读写转换电路，其特征在于，所述读写转换电路还包括：第六NMOS管，所述第六NMOS管栅极接收使能信号，所述第六NMOS管漏极与所述第一反相器以及所述第二反相器连接，且还与所述第五NMOS管源极电连接，所述第六NMOS管源极接地。

8.如权利要求3所述的读写转换电路，其特征在于，所述放大模块还包括：使能NMOS管，所述使能NMOS管漏极与所述第一反相器以及所述第二反相器电连接，所述使能NMOS管栅极接收使能信号，且所述使能NMOS管源极接地。

9.如权利要求3所述的读写转换电路，其特征在于，所述读写转换模块包括：读取单元，响应于所述读写控制信号中的读取控制信号，将所述第一数据线的数据传输至所述第二数据线，将所述第一互补数据线的数据传输至所述第二互补数据线；写入单元，响应于所述读写控制信号中的写入控制信号，将所述第二数据线的数据传输至所述第一数据线，将所述第二互补数据线的数据传输至所述第一互补数据线。

10.如权利要求9所述的读写转换电路，其特征在于，所述写入单元包括：第六NMOS管、第七NMOS管以及第八NMOS管；所述第八NMOS管栅极以及所述第六NMOS管栅极接收所述写入控制信号，所述第八NMOS管响应于所述写入控制信号电连接所述第一数据线和所述第二数据线，所述第七NMOS管栅极与所述第二数据线电连接，所述第七NMOS管漏极与所述第一互补数据线电连接，所述第七NMOS管源极与所述第六NMOS管漏极电连接，所述第六NMOS管源极接地。

11.如权利要求10所述的读写转换电路，其特征在于，所述写入单元还包括：第三NMOS管、第四NMOS管、第五NMOS管；所述第三NMOS管和所述第五NMOS管栅极接收所述写入控制信号，所述第三NMOS管响应于所述写入控制信号电连接所述第一互补数据线和所述第二互补数据线，所述第四NMOS管栅极与所述第二互补数据线电连接，所述第四NMOS管漏极与所述第一数据线电连接，所述第四NMOS管源极与所述第五NMOS管漏极电连接，所述第五NMOS管源极接地。

12.如权利要求10或11所述的读写转换电路，其特征在于，所述读取单元包括：第十NMOS管以及第十二NMOS管；所述第十二NMOS管栅极接收所述读取控制信号；所述第十二NMOS管漏极与所述第二数据线电连接，所述第十二NMOS管源极与所述第十NMOS管漏极电连接，所述第十NMOS管栅极与所述第一互补数据线电连接，所述第十NMOS管源极接地。

13.如权利要求12所述的读写转换电路，其特征在于，所述读取单元还包括：第九NMOS管以及第十一NMOS管；所述第九NMOS管栅极与所述第一数据线电连接，源极接地，漏极与所述第十一NMOS管源极电连接；所述第十一NMOS管栅极接收所述读取控制信号，所述第十一NMOS管漏极与所述第二互补数据线电连接。

14.如权利要求1所述的读写转换电路，其特征在于，还包括：预充电模块，所述预充电模块连接在所述第一数据线与所述第一互补数据线之间，用于响应预充电控制信号，对所述第一数据线以及所述第一互补数据线进行预充电。

15.如权利要求14所述的读写转换电路，其特征在于，所述预充电模块包括：第三PMOS管、第四PMOS管以及第五PMOS管，所述第三PMOS管栅极、所述第四PMOS管栅极以及所述第五PMOS管栅极接收预充电控制信号；所述第三PMOS管源极以及所述第四PMOS管源极接工作电源，所述第三PMOS管漏极与所述第一数据线电连接；所述第四PMOS管漏极与所述第一互补数据线电连接；所述第五PMOS管响应于所述预充电控制信号电连接所述第一数据线和所述第一互补数据线。

16.一种存储器，其特征在于，包括如权利要求1-15任一项所述的读写转换电路。

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