CN115565564A - 读出电路结构 - Google Patents

读出电路结构 Download PDF

Info

Publication number
CN115565564A
CN115565564A CN202110751254.7A CN202110751254A CN115565564A CN 115565564 A CN115565564 A CN 115565564A CN 202110751254 A CN202110751254 A CN 202110751254A CN 115565564 A CN115565564 A CN 115565564A
Authority
CN
China
Prior art keywords
bit line
equalizing
sensing
tube
complementary
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202110751254.7A
Other languages
English (en)
Other versions
CN115565564B (zh
Inventor
池性洙
金书延
张凤琴
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN202110751254.7A priority Critical patent/CN115565564B/zh
Priority to PCT/CN2022/088701 priority patent/WO2023273554A1/zh
Priority to US17/847,825 priority patent/US12119047B2/en
Publication of CN115565564A publication Critical patent/CN115565564A/zh
Application granted granted Critical
Publication of CN115565564B publication Critical patent/CN115565564B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)

Abstract

本申请实施例提供一种读出电路结构，包括：第一感测放大电路和第二感测放大电路，沿位线延伸方向相邻设置，第一感测放大电路通过第一位线耦合相邻存储阵列中的一存储阵列，通过第一互补位线耦合相邻存储阵列中的另一存储阵列，第二感测放大电路通过第二位线耦合相邻存储阵列中的一存储阵列，通过第二互补位线耦合相邻存储阵列中的另一存储阵列；第一均衡管连接第一位线，第二均衡管连接第一互补位线，第三均衡管连接第二位线，第四均衡管连接第二互补位线；第一均衡管和第三均衡管设置在第一感测放大电路远离第二感测放大电路的一侧，第二均衡管和第四均衡管设置在第二感测放大电路远离第一感测放大电路的一侧。

Description

读出电路结构
技术领域
本申请涉及存储器版图设计领域，特别涉及一种读出电路结构。
背景技术
动态随机存取存储器(Dynamic Random Access Memory，DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。每个存储单元通常包括电容器和晶体管，晶体管的栅极与字线相连、漏极与位线相连、源极与电容器相连，字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。
DRAM可以分为双倍速率同步(Double Data Rate，DDR)动态随机存储器、GDDR(Graphics Double Data Rate)动态随机存储器、低功耗双倍速率同步(Low Power DoubleData Rate，LPDDR)动态随机存储器。随着DRAM应用的领域越来越多，如DRAM越来越多的应用于移动领域，用户对于DRAM功耗指标的要求越来越高。
然而，目前的DRAM性能仍有待提高。
发明内容
本申请实施例提供一种读出电路结构，在解决存储器预充电速度慢的问题的基础上，进一步缩小读出电路结构的版图面积。
为解决上述技术问题，本申请实施例提供了一种读出电路结构，设置在存储阵列的间隙中，包括：第一感测放大电路和第二感测放大电路，沿位线延伸方向相邻设置，用于感测存储单元的电压并输出对应于电压的逻辑1或0，其中，第一感测放大电路通过第一位线耦合相邻存储阵列中的一存储阵列，通过第一互补位线耦合相邻存储阵列中的另一存储阵列，第二感测放大电路通过第二位线耦合相邻存储阵列中的一存储阵列，通过第二互补位线耦合相邻存储阵列中的另一存储阵列；第一均衡管，源极或漏极的其中一者连接第一位线；第二均衡管，源极或漏极的其中一者连接第一互补位线；第一均衡管和第二均衡管用于根据均衡信号，预充第一位线的电压和第一互补位线的电压至预设电压；第三均衡管，源极或漏极的其中一者连接第二位线；第四均衡管，源极或漏极的其中一者连接第二互补位线；第三均衡管和第四均衡管用于根据均衡信号，预充第二位线的电压和第二互补位线的电压至预设电压；其中，第一均衡管和第三均衡管设置在第一感测放大电路远离第二感测放大电路的一侧，第二均衡管和第四均衡管设置在第二感测放大电路远离第一感测放大电路的一侧。
与相关技术相比，第一均衡管源极或漏极的一端直接连接第一位线，用于为第一位线直接预充电，第二均衡管源极或漏极的一端直接连接第一互补位线，用于为第一互补位线直接预充电，第三均衡管源极或漏极的一端直接连接第二位线，用于为第二位线直接预充电，第四均衡管源极或漏极的一端直接连接第二互补位线，用于为第二互补位线直接预充电，即通过均衡管直接连接位线/互补位线，直接为位线和互补位线充电，避免了预充电过程需要开关晶体管的导通才能为位线/互补位线预充电，从而加快了对位线和互补位线的充电速度；另外，为连接第二感测放大电路的第二位线预充电的第三均衡管设置在第一感测放大电路远离第二感测放大电路的一侧，且第一均衡管原先设置在第一感测放大电路远离第二感测放大电路的一侧，即第三均衡管设置在第一均衡管所在区域的间隙中，减小了原第三均衡管布局所需的版图区域，为连接第一感测放大电路的第一互补位线预充电的第二均衡管设置在第二感测放大电路远离第一感测放大电路的一侧，且第四均衡管原先设置在第二感测放大电路远离第一感测放大电路的一侧，即第二均衡管设置在第四均衡管所在区域的间隙中，减少了原第二均衡管布局许所需的版图区域，从而缩小读出电路结构的版图面积。
另外，第一互补位线穿过第二感测放大电路所在区域与第一感测放大电路耦合，且不与第二感测放大电路电连接；第二位线穿过第一感测放大电路所在区域与第二感测放大电路耦合，且不与第一感测放大电路电连接。第一互补位线从第二感测放大电路所在区域穿过与第一感测放大电路耦合，即第一互补位线无需额外占用布局面积完成布线，从而缩小读出电路结构的版图面积，第二位线从第一感测放大电路所在区域穿过与第二感测放大电路耦合，即第二位线无需额外占用布局面积完成布线，从而缩小读出电路结构的版图面积。
另外，均衡信号包括第一均衡信号和第二均衡信号；第一均衡管和第三均衡管共用同一栅极，用于接收第一均衡信号；第二均衡管和第四均衡管共用同一栅极，用于接收第二均衡信号。通过第一均衡管和第三均衡管共用同一栅极，进一步缩小第一均衡管的有源区和第三均衡管的有源区之间的间距，从而缩小第一均衡管和第三均衡管所占面积。
另外，第一均衡信号和第二均衡信号为同一均衡信号。
另外，预设电压包括第一预充电电压、第二预充电压、第三预充电电压和第四预充电电压，包括：第一均衡管，栅极用于接收第一均衡信号，源极或漏极的其中一者用于接收第一预充电电压，另一者连接第一位线；第二均衡管，栅极用于接收第二均衡信号，源极或漏极的其中一者用于接收第二预充电电压，另一者连接第一互补位线；第三均衡管，栅极用于接收第一均衡信号，源极或漏极的其中一者用于接收第三预充电电压，另一者连接第二位线；第四均衡管，栅极用于接收第二均衡信号，源极或漏极的其中一者用于接收第四预充电电压，另一者连接第二互补位线。
另外，第一预充电电压、第二预充电电压、第三预充电电压和第四预充电电压为同一预充电电压。
另外，第一预充电电压和第三预充电电压为同一预充电电压，第二预充电电压和第四预充电电压为同一预充电电压。
另外，第一均衡管连接第一预充电电压的部分有源区和第三均衡管连接第三预充电电压的部分有源区相连通；第二均衡管连接第二预充电电压的部分有源区和第四均衡管连接第四预充电电压的部分有源区相连通。
另外，读出电路结构，还包括：读写转换电路，设置在第一感测放大电路和第二感测放大电路之间，用于将外部数据写入存储阵列的存储单元中，或将存储单元中的数据读出；第一均衡管和第三均衡管基于读写转换电路对称设置；第二均衡管和第四均衡管基于读写转换电路对称设置。
另外，第一感测放大电路包括：感测放大模块，通过读出位线连接第一位线，通过互补读出位线连接第一互补位线，用于感测存储单元的电压并输出对应于电压的逻辑1或0；隔离模块，连接在互补读出位线与第一互补位线之间，且连接在读出位线与第一位线之间，用于根据隔离信号隔离第一位线、第一互补位线与读出位线、互补读出位线之间的信号交互；偏移消除模块，连接在读出位线与第一互补位线之间，且连接在互补读出位线与第一位线之间，用于根据偏移消除信号调节感测放大模块中NMOS管之间或PMOS管之间的源漏导通差异。
另外，感测放大模块包括：第一感测放大N管，栅极连接第一位线，漏极连接互补读出位线，源极连接第二信号端，当感测放大模块处于放大阶段，第二信号端电连接逻辑0所对应的电压；第二感测放大N管，栅极连接第一互补位线，漏极连接读出位线，源极连接第二信号端；第一感测放大P管，栅极连接读出位线，漏极连接互补读出位线，源极连接第一信号端，当感测放大模块处于放大阶段，第一信号端电连接逻辑1所对应的电压；第二感测放大P管，栅极连接互补读出位线，漏极连接读出位线，源极连接第一信号端。
另外，第一感测放大N管的栅极结构、第二感测放大N管的栅极结构、第一感测放大P管的栅极结构和第二感测放大P管的栅极结构延伸方向相同，隔离模块中MOS管的栅极结构和偏移消除模块中MOS管的栅极结构延伸方向相同，且第一感测放大N管的栅极结构和隔离模块中MOS管的栅极结构延伸方向相互垂直。
另外，第一感测放大P管、第二感测放大P管、隔离模块和偏移消除模块设置在第一感测放大N管和第二感测放大N管之间。
另外，隔离模块包括：第一隔离管，栅极用于接收隔离信号，源极连接第一位线，漏极连接读出位线；第二隔离管，栅极用于接收隔离信号，源极连接第一互补位线，漏极连接互补读出位线。
另外，偏移消除模块包括：第一偏移消除管，栅极用于接收偏移消除信号，源极连接第一位线，漏极连接互补读出位线；第二偏移消除管，栅极用于接收偏移消除信号，源极连接第一互补位线，漏极连接读出位线。
另外，第一隔离管的源极和第一偏移消除管的源极连通，并连接第一位线；第二隔离管的源极和第二偏移消除管的源极连接，并连接第一互补位线。
附图说明
图1为本申请实施例提供的1×2读出电路结构的结构示意图；
图2为本申请实施例提供的2×2读出电路结构的结构示意图；
图3为本申请实施例提供的第一感测放大电路和第三感测放大电路的电路结构示意图；
图4为本申请实施例提供的第二感测放大电路和第四感测放大电路的电路结构示意图；
图5为本申请实施例提供的第一感测放大电路、第二感测放大电路、第三感测放大电路和第四感测放大电路的版图。
具体实施方式
由背景技术可知，现有技术的DRAM性能仍有待提高。
经申请人发现，现有具备失调补偿功能的感测放大器在对位线和互补位线的预充电过程中，包含了开关晶体管的导通过程，导致对位线和互补位线的充电速度不够快，随着晶体管尺寸进一步微缩，开关晶体管的饱和电流减小，这种情况更加严重，不利于提高存储器的读写性能。
为解决上述问题，本申请实施例提供了一种读出电路结构，设置在存储阵列的间隙中，包括：第一感测放大电路和第二感测放大电路，沿位线延伸方向相邻设置，用于感测存储单元的电压并输出对应于电压的逻辑1或0，其中，第一感测放大电路通过第一位线耦合相邻存储阵列中的一存储阵列，通过第一互补位线耦合相邻存储阵列中的另一存储阵列，第二感测放大电路通过第二位线耦合相邻存储阵列中的一存储阵列，通过第二互补位线耦合相邻存储阵列中的另一存储阵列；第一均衡管，源极或漏极的其中一者连接第一位线；第二均衡管，源极或漏极的其中一者连接第一互补位线；第一均衡管和第二均衡管用于根据均衡信号，预充第一位线的电压和第一互补位线的电压至预设电压；第三均衡管，源极或漏极的其中一者连接第二位线；第四均衡管，源极或漏极的其中一者连接第二互补位线；第三均衡管和第四均衡管用于根据均衡信号，预充第二位线的电压和第二互补位线的电压至预设电压；其中，第一均衡管和第三均衡管设置在第一感测放大电路远离第二感测放大电路的一侧，第二均衡管和第四均衡管设置在第二感测放大电路远离第一感测放大电路的一侧。
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合附图对本申请的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本申请各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。以下各个实施例的划分是为了描述方便，不应对本申请的具体实现方式构成任何限定，各个实施例在不矛盾的前提下可以相互结合，相互引用。
图1为本实施例提供的1×2读出电路结构的结构示意图，图2为本实施例提供的2×2读出电路结构的结构示意图，图3为本实施例提供的第一感测放大电路和第三感测放大电路的电路结构示意图，图4为本实施例提供的第二感测放大电路和第四感测放大电路的电路结构示意图，图5为本实施例提供的第一感测放大电路、第二感测放大电路、第三感测放大电路和第四感测放大电路的版图，以下结合附图对本实施例提供的读出电路结构进一步详细说明：
参考图1，读出电路结构，设置在存储阵列101的间隙中，包括：
存储阵列101中具有n行m列存储单元，每一存储单元都用于存储1bit(比特)数据，即一存储阵列101可以存储n×m bit数据，在数据读出过程中，通过选通具体存储单元，从而读出存储单元中存储数据，或将存储单元中写入数据。
第一感测放大电路113和第二感测放大电路123，沿位线延伸方向相邻设置，用于感测存储单元的电压并输出对应于电压的逻辑1或0；其中，第一感测放大电路113通过第一位线BL1耦合相邻存储阵列101中的一存储阵列101，通过第一互补位线BLB1耦合相邻存储阵列101中的另一存储阵列101；第二感测放大电路123通过第二位线BL2耦合相邻存储阵列101中的一存储阵列101，通过第二互补位线BLB2耦合相邻存储阵列101中的另一存储阵列101。
在本实施例中，为了清楚分辨上述一存储阵列101和另一存储阵列101，在后续的描述中，将第一感测放大电路113通过第一位线BL1连接的存储阵列101称为“第一存储阵列”；将第二感测放大电路123通过第二互补位线BLB2连接的存储阵列101称为“第二存储阵列”。
在本实施例中，读出电路结构还包括：读写转换电路102，用于将外部数据写入存储阵列101的存储单元中，或将存储单元中的数据读出。
在本实施例中，读写转换电路102设置在第一感测放大电路113和第二感测放大电路123之间；在其他实施例中，读写转换电路也可以设置在第一感测放大电路与存储阵列之间或第二感测放大电路与存储阵列之间。
第一均衡管<N1>，源极或漏极的其中一者连接第一位线BL1，用于根据均衡信号，预充第一位线BL1的电压至预设电压；第二均衡管<N2>，源极或漏极的其中一者连接第一互补位线BLB1，用于根据均衡信号，预充第一互补位线BL1的电压至预设电压；第三均衡管<N3>，源极或漏极的其中一者连接第二位线BL2，用于根据均衡信号，预充第二位线BL2的电压至预设电压；第四均衡管<N4>，源极或漏极的其中一者连接第二互补位线BLB2，用于根据均衡信号，预充第二互补位线BLB2的电压至预设电压。
通过第一均衡管<N1>源极或漏极的一端直接连接第一位线BL1，用于为第一位线BL1直接预充电，第二均衡管<N2>源极或漏极的一端直接连接第一互补位线BLB1，用于为第一互补位线BLB1直接预充电，第三均衡管<N3>源极或漏极的一端直接连接第二位线BL2，用于为第二位线BL2直接预充电，第四均衡管<N4>源极或漏极的一端直接连接第二互补位线BLB2，用于为第二互补位线BLB2直接预充电，即通过均衡管直接连接位线/互补位线，直接为位线和互补位线充电，避免了预充电过程需要开关晶体管的导通才能为位线/互补位线预充电，从而加快了对位线和互补位线的充电速度。
需要说明的是，上文提及的“预设电压”即存储器预充电阶段中的预充电所需电压，具体电压大小根据存储器正常工作所需的预充电电压进行设定，本实施例并不构成对“预设电压”数值的限定。
另外，第一均衡管<N1>和第三均衡管<N3>设置在第一感测放大电路113远离第二感测放大电路123的一侧，即第一均衡管<N1>和第三均衡管<N3>设置在第一感测放大电路113和“第一存储阵列”之间；第二均衡管<N2>和第四均衡管<N4>设置在第二感测放大电路123远离第一感测放大电路113的一侧，即第二均衡管<N2>和第四均衡管<N4>设置在第二感测放大电路123和“第二存储阵列”之间。
在相关技术的示例中，为第一感测放大电路113预充电的第一均衡管<N1>和第三均衡管<N3>分别设置在第一感测放大电路113的两侧；为第二感测放大电路123预充电的第二均衡管<N2>和第四均衡管<N4>分别设置在第二感测放大电路123的两侧。
在本实施例中，为连接第二感测放大电路123的第二位线BL2预充电的第三均衡管<N3>设置在第一感测放大电路113远离第二感测放大电路123的一侧，且第一均衡管<N1>原先设置在第一感测放大电路113远离第二感测放大电路123的一侧，即第三均衡管<N3>设置在第一均衡管<N1>所在区域的间隙中，减小了原第三均衡管<N3>布局所需的版图区域；为连接第一感测放大电路113的第一互补位线BLB1预充电的第二均衡管<N2>设置在第二感测放大电路123远离第一感测放大电路113的一侧，且第四均衡管<N4>原先设置在第二感测放大电路123远离第一感测放大电路113的一侧，即第二均衡管<N2>设置在第四均衡管<N4>所在区域的间隙中，减少了原第二均衡管<N2>布局所需的版图区域，从而缩小读出电路结构的版图面积。
具体地，第一互补位线BLB1穿过第二感测放大电路123所在区域与第一感测放大电路113耦合，且不与第二感测放大电路123电连接；第二位线BL2穿过第一感测放大电路113所在区域与第二感测放大电路123耦合，且不与第一感测放大电路113电连接。第一互补位线BLB1从第二感测放大电路123所在区域穿过与第一感测放大电路113耦合，即第一互补位线BLB1无需额外占用布局面积完成布线，从而进一步缩小读出电路结构的版图面积，第二位线BL2从第一感测放大电路113所在区域穿过与第二感测放大电路123耦合，即第二位线BL2无需额外占用布局面积完成布线，从而进一步缩小读出电路结构的版图面积。
进一步地，在本实施例中，第一均衡管<N1>和第二均衡管<N2>基于读写转换电路102对称设置，第三均衡管<N3>和第四均衡管<N4>基于读写转换电路102对称设置。
对于第一均衡管<N1>、第二均衡管<N2>、第三均衡管<N3>和第四均衡管<N4>：
在一个例子中，均衡信号包括第一均衡信号和第二均衡信号，第一均衡管<N1>和第三均衡管<N3>共用同一栅极，用于接收第一均衡信号；第二均衡管<N2>和第四均衡管<N4>共用同一栅极，用于接收第二均衡信号。即第一均衡信号用于为连接第一感测放大电路113的第一位线BL1和连接第二感测放大电路123的第二位线BL2预充电，第二均衡信号用于为连接第一感测放大电路113和第一互补位线BLB1和连接第二感测放大电路123的第二互补位线BLB2预充电，通过设置在同一区域的第一均衡管<N1>和第三均衡管<N3>共用栅极，通过第一均衡管<N1>和第三均衡管<N3>共用同一栅极，从而进一步缩小第一均衡管<N1>的有源区和第三均衡管<N3>的有源区之间的间距，从而缩小第一均衡管<N1>和第三均衡管<N3>所占面积；设置在同一区域的第二均衡管<N2>和第四均衡管<N4>共用栅极，通过第二均衡管<N2>和第四均衡管<N4>共用同一栅极，从而进一步缩小第二均衡管<N2>的有源区和第四均衡管<N4>的有源区之间的间距，从而缩小第二均衡管<N2>和第四均衡管<N4>所占面积。
在另一例子中，第一均衡信号和第二均衡信号为同一均衡信号。即用于为第一感测放大电路113和第二感测放大电路123预充电的均衡管采用同一信号控制。
本领域人员可知，对于相邻存储阵列101之间，具有多个感测放大电路。具体地，多个感测放大电路在字线延伸方向(其中，字线延伸方向与位线延伸方向相垂直)排列，参考图2，本实施例以2×2的感测放大电路布局进一步描述本实施例提供的感测放大电路以及均衡管的布局，在字线延伸方向上，其他感测放大电路结构与图示2×2的感测放大电路布局一致。
类似于第一感测放大电路113的连接结构，第三感测放大电路133通过第三位线BL3耦合“第一存储阵列”，通过第三互补位线BLB3耦合“第二存储阵列”，其中，第五均衡管<N5>用于为第三位线BL3预充电，第六均衡管<N6>用于为第三互补位线BLB3预充电。
类似于第二感测放大电路123的连接结构，第四感测放大电路143通过第四位线BL4耦合“第二存储阵列”，通过第四互补位线BLB4耦合“第二存储阵列”，其中，第七均衡管<N7>用于为第四位线BL4预充电，第八均衡管<N8>用于为第四互补位线BLB4预充电。
其中，第五均衡管<N5>和第七均衡管<N7>设置在第三感测放大电路133远离第四感测放大电路143的一侧，第六均衡管<N6>和第八均衡管<N8>设置在第四感测放大电路143远离第三感测放大电路133的一侧。
在预充电过程中，对于第一均衡管<N1>、第二均衡管<N2>、第三均衡管<N3>和第四均衡管<N4>：
在一个例子中，预设电压包括第一预充电电压、第二预充电电压、第三预充电电压和第四预充电电压。其中，第一均衡管<N1>栅极用于接收第一均衡信号EQ1，源极或漏极的一者用于接收第一预充电电压，另一者连接第一位线BL1；第二均衡管<N2>栅极用于接收第二均衡信号EQ2，源极或漏极的一者用于接收第二预充电电压，另一者连接第一互补位线BLB1；第三均衡管<N3>栅极用于接收第一均衡信号EQ1，源极或漏极的一者用于接收第三预充电电压，另一者连接第二位线BL2；第四均衡管<N4>栅极用于接收第二均衡信号EQ2，源极或漏极的一者用于接收第四预充电电压，另一者连接第二互补位线BLB2。
在另一个例子中，第一预充电电压和第三预充电电压为同一预充电电压，第二预充电电压和第四预充电电压为同一预充电电压，即用于为位线预充电的电压为同一预充电电压，用于为互补位线预充电的电压为同一预充电电压。进一步地，参考图3和图4，第一预充电电压、第二预充电电压、第三预充电电压和第四预充电电压为同一预充电电压，即用于为感测放大电路预充电的预充电电压为同一预充电电压VBLP；在本实施例中，预充电电压VBLP＝1/2VDD，其中，VDD为芯片内部电源电压；在其他实施例中，预充电电压VBLP可以根据具体应用场景进行设置。
参考图3和图4，对于第一感测放大电路113和第三感测放大电路133，下面以第一感测放大电路113为例进行详细说明，第一感测放大电路113(参考图2)，包括：
感测放大模块，通过读出位线SABL连接第一位线BL1，通过互补读出位线SABLB连接第一互补位线BLB1，用于感测存储单元的电压并输出对应于电压的逻辑1或0。
具体地，感测放大模块，包括：第一感测放大N管<N1400>，栅极连接第一位线BL1，漏极连接互补读出位线SABLB，源极连接第二信号端NCS，当感测放大模块处于放大阶段，第二信号端NCS电连接逻辑0所对应的电压；第二感测放大N管<N1405>，栅极连接第一互补位线BLB1，漏极连接读出位线SABL，源极连接第二信号端NCS；第一感测放大P管<P1401>，栅极连接读出位线SABL，漏极连接互补读出位线SABLB，源极连接第一信号端PCS，当感测放大模块处于放大阶段，第一信号端PCS电连接逻辑1所对应的电压；第二感测放大P管<P1400>，栅极连接互补读出位线SABLB，漏极连接读出位线SABL，源极连接第一信号端PCS。
隔离模块，连接在互补读出位线SABLB和第一互补位线BLB1之间，且连接在读出位线SABL与第一位线BL1之间，用于根据隔离信号ISO隔离第一位线BL1、第一互补位线BLB1与读出位线SABL和互补读出位线SABLB之间的信号交互。
具体地，隔离模块，包括：第一隔离管<N1402>，栅极用于接收隔离信号ISO，源极连接第一位线BL1，漏极连接读出位线SABL，第二隔离管<N1403>，栅极用于接收隔离信号ISO，源极连接第一互补位线BLB1，漏极连接互补读出位线SABLB。
偏移消除模块，连接在读出位线SABL与第一互补位线BLB1之间，且连接在互补读出位线SABLB与第一位线BL1之间，用于根据偏移消除信号OC调节感测放大模块中NMOS之间或PMOS管之间的源漏导通差异。
需要说明的是，上文提到的“源漏导通差异”指：由于制造工艺、温度等的变化，第一感测放大N管<N1400>和第二感测放大N管<N1405>以及第一感测放大P管<P1401>和第二感测放大P管<P1400>彼此可以具有不同的阈值电压。在这种情况下，感测放大模块可能由于第一感测放大P管<P1401>和第二感测放大P管<P1400>以及第一感测放大N管<N1400>和第二感测放大N管<N1405>的阈值电压之间的差异而导致偏移噪声。
具体地，偏移消除模块，包括：第一偏移消除管<N1401>，栅极用于接收偏移消除信号OC，源极连接第一位线BL1，漏极连接互补读出位线SABLB；第二偏移消除管<N1404>，栅极用于接收偏移消除信号OC，源极连接第一互补位线BLB1，漏极连接读出位线SABL。
本领域技术人员可知，第三感测放大电路133的结构与第一感测放大电路113的结构相同，进行相应结构的特征替换后同样适用于上文说明。具体地，对应结构包括：第一位线BL1对应于BL3、第一互补位线BLB1对应于BLB3、第一均衡管<N1>对应于<N5>、第三均衡管<N3>对应于<N7>、第一感测放大N管<N1400>对应于<N1410>、第二感测放大N管<N1405>对应于<N1415>、第一感测放大P管<P1401>对应于<P1411>、第二感测放大P管<P1400>对应于<P1410>、第一隔离管<N1402>对应于<N1412>、第二隔离管<N1403>对应于<N1413>、第一偏移消除管<N1401>对应于<N1411>、第二偏移消除管<N1404>对应于<N1414>。
参考图3和图4，对于第二感测放大电路123和第四感测放大电路143，下面以第二感测放大电路123为例进行详细说明，第二感测放大电路123(参考图2)，包括：
感测放大模块，通过读出位线SABL连接第二位线BL2，通过互补读出位线SABLB连接第二互补位线BLB2，用于感测存储单元的电压并输出对应于电压的逻辑1或0。
具体地，感测放大模块，包括：第三感测放大N管<N1425>，栅极连接第二位线BL2，漏极连接互补读出位线SABLB，源极连接第二信号端NCS，当感测放大模块处于放大阶段，第二信号端NCS电连接逻辑0所对应的电压；第四感测放大N管<N1420>，栅极连接第二互补位线BLB2，漏极连接读出位线SABL，源极连接第二信号端NCS；第三感测放大P管<P1421>，栅极连接读出位线SABL，漏极连接互补读出位线SABLB，源极连接第一信号端PCS，当感测放大模块处于放大阶段，第一信号端PCS电连接逻辑1所对应的电压；第四感测放大P管<P1420>，栅极连接互补读出位线SABLB，漏极连接读出位线SABL，源极连接第一信号端PCS。
隔离模块，连接在互补读出位线SABLB和第二互补位线BLB2之间，且连接在读出位线SABL与第二位线BL2之间，用于根据隔离信号ISO隔离第二位线BL2、第二互补位线BLB2与读出位线SABL和互补读出位线SABLB之间的信号交互。
具体地，隔离模块，包括：第一隔离管<N1423>，栅极用于接收隔离信号ISO，源极连接第二位线BL2，漏极连接读出位线SABL，第二隔离管<N1422>，栅极用于接收隔离信号ISO，源极连接第二互补位线BLB2，漏极连接互补读出位线SABLB。
偏移消除模块，连接在读出位线SABL与第二互补位线BLB2之间，且连接在互补读出位线SABLB与第二位线BL2之间，用于根据偏移消除信号OC调节感测放大模块中NMOS之间或PMOS管之间的源漏导通差异。
需要说明的是，上文提到的“源漏导通差异”指：由于制造工艺、温度等的变化，第三感测放大N管<N1425>和第四感测放大N管<N1420>以及第三感测放大P管<P1421>和第四感测放大P管<P1420>彼此可以具有不同的阈值电压。在这种情况下，感测放大模块可能由于第三感测放大P管<P1421>和第四感测放大P管<P1420>以及第三感测放大N管<N1445>和第四感测放大N管<N1420>的阈值电压之间的差异而导致偏移噪声。
具体地，偏移消除模块，包括：第三偏移消除管<N1424>，栅极用于接收偏移消除信号OC，源极连接第二位线BL2，漏极连接互补读出位线SABLB；第四偏移消除管<N1421>，栅极用于接收偏移消除信号OC，源极连接第二互补位线BLB2，漏极连接读出位线SABL。
本领域技术人员可知，第四感测放大电路143的结构与第二感测放大电路123的结构相同，进行相应结构的特征替换后同样适用于上文说明。具体地，对应结构包括：第二位线BL2对应于BL4、第二互补位线BLB2对应于BLB4、第二均衡管<N2>对应于<N6>、第四均衡管<N4>对应于<N8>、第三感测放大N管<N1425>对应于<N1435>、第四感测放大N管<N1420>对应于<N1430>、第三感测放大P管<P1421>对应于<P1431>、第四感测放大P管<P1420>对应于<P1430>、第三隔离管<N1423>对应于<N1433>、第四隔离管<N1422>对应于<N1432>、第三偏移消除管<N1424>对应于<N1434>、第四偏移消除管<N1421>对应于<N1431>。
参考图5，左侧为第一感测放大电路113(参考图2)和第三感测放大电路133(参考图2)的版图，右侧为第二感测放大电路123(参考图2)和第四感测放大电路143(参考图2)的版图。
对于图5，斜框区域为有源层的版图布局，白框区域为栅极层的版图布局，阴影区域为接触层的版图布局。在该图中，实线箭头经过接触层的版图布局，说明实线箭头所表征的结构与接触层相互接触；虚线箭头所经过的任何区域都不相互接触。
对于左侧版图，从上到下依次为：均衡结构版图、第一感测放大N管版图、第一偏移隔离版图、第一感测放大P管版图、第二感测放大P管版图、第二偏移隔离版图和第二感测放大N管版图。
由图可知，在本实施例中，第一感测放大N管<N1400>的栅极结构、第二感测放大N管<N1405>的栅极结构、第一感测放大P管<P1401>的栅极结构和第二感测放大P管<P1400>的栅极结构延伸方向相同，隔离模块中MOS管的栅极结构和偏移消除模块中MOS管的栅极结构延伸方向相同，且第一感测放大N管<N1400>的栅极结构和隔离模块中MOS管的栅极结构延伸方向相互垂直。
由图可知，在本实施例中，第一感测放大P管<P1401>、第二感测放大P管<P1400>、隔离模块和偏移消除模块设置在第一感测放大N管<N1400>和第二感测放大N管<N1405>之间。
其中，均衡结构版图包括第一均衡管<N1>、第三均衡管<N3>、第五均衡管<N5>和第七均衡管<N7>，在本实施例中，第一均衡管<N1>、第三均衡管<N3>、第五均衡管<N5>和第七均衡管<N7>用于接收同一预充电电压VBLP，即第一均衡管连接第一预充电电压的部分有源区、第二均衡管连接第二预充电电压的部分有源区、第三均衡管连接第三预充电电压的部分有源区和第四均衡管连接第四预充电电压的部分有源区相连通。
在其他实施例中，若第一预充电电压和第三预充电电压为同一预充电电压，第二预充电电压和第四预充电电压为同一预充电电压；此时，第一均衡管连接第一预充电电压的部分有源区和第三均衡管连接第三预充电电压的部分有源区相连通；第二均衡管连接第二预充电电压的部分有源区和第四均衡管连接第四预充电电压的部分有源区相连通。
对于第一偏移隔离版图和第二偏移隔离版图，第一隔离管<N1402>的源极和第一偏移消除管<N1401>的源极连通，并连接第一位线BL1；第二隔离管<N1403>的源极和第二偏移消除管<N1404>的源极连接，并连接第一互补位线BLB1。
对于右侧版图，从上到下依次为：均衡结构版图、第三感测放大N管版图、第三偏移隔离版图、第四感测放大P管版图、第四感测放大P管版图、第三偏移隔离版图和第三感测放大N管版图。
由图可知，在本实施例中，第三感测放大N管<N1425>的栅极结构、第四感测放大N管<N1420>的栅极结构、第三感测放大P管<P1421>的栅极结构和第四感测放大P管<P1420>的栅极结构延伸方向相同，隔离模块中MOS管的栅极结构和偏移消除模块中MOS管的栅极结构延伸方向相同，且第三感测放大N管<N1425>的栅极结构和隔离模块中MOS管的栅极结构延伸方向相互垂直。
由图可知，在本实施例中，第三感测放大P管<P1421>、第四感测放大P管<P1420>、隔离模块和偏移消除模块设置在第三感测放大N管<N1425>和第四感测放大N管<N1420>之间。
其中，均衡结构版图包括第二均衡管<N2>、第四均衡管<N4>、第六均衡管<N6>和第八均衡管<N8>，在本实施例中，第二均衡管<N2>、第四均衡管<N4>、第六均衡管<N6>和第八均衡管<N8>用于接收同一预充电电压VBLP，即第二均衡管<N2>连接第一预充电电压的部分有源区、第四均衡管<N4>连接第二预充电电压的部分有源区、第六均衡管<N6>连接第三预充电电压的部分有源区和第八均衡管<N8>连接第四预充电电压的部分有源区相连通。
在其他实施例中，若第一预充电电压和第三预充电电压为同一预充电电压，第二预充电电压和第四预充电电压为同一预充电电压；此时，第一均衡管连接第一预充电电压的部分有源区和第三均衡管连接第三预充电电压的部分有源区相连通；第二均衡管连接第二预充电电压的部分有源区和第四均衡管连接第四预充电电压的部分有源区相连通。
对于第三偏移隔离版图和第四偏移隔离版图，第三隔离管<N1423>的源极和第三偏移消除管<N1424>的源极连通，并连接第二位线BL2；第四隔离管<N1422>的源极和第四偏移消除管<N1421>的源极连接，并连接第二互补位线BLB2。
与相关技术相比，第一均衡管源极或漏极的一端直接连接第一位线，用于为第一位线直接预充电，第二均衡管源极或漏极的一端直接连接第一互补位线，用于为第一互补位线直接预充电，第三均衡管源极或漏极的一端直接连接第二位线，用于为第二位线直接预充电，第四均衡管源极或漏极的一端直接连接第二互补位线，用于为第二互补位线直接预充电，即通过均衡管直接连接位线/互补位线，直接为位线和互补位线充电，避免了预充电过程需要开关晶体管的导通才能为位线/互补位线预充电，从而加快了对位线和互补位线的充电速度；另外，为连接第二感测放大电路的第二位线预充电的第三均衡管设置在第一感测放大电路远离第二感测放大电路的一侧，且第一均衡管原先设置在第一感测放大电路远离第二感测放大电路的一侧，即第三均衡管设置在第一均衡管所在区域的间隙中，减小了原第三均衡管布局所需的版图区域，为连接第一感测放大电路的第一互补位线预充电的第二均衡管设置在第二感测放大电路远离第一感测放大电路的一侧，且第四均衡管原先设置在第二感测放大电路远离第一感测放大电路的一侧，即第二均衡管设置在第四均衡管所在区域的间隙中，减少了原第二均衡管布局所需的版图区域，从而缩小读出电路结构的版图面积。
本领域的普通技术人员可以理解，上述各实施例是实现本申请的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本申请的精神和范围。

Claims (16)

1.一种读出电路结构，设置在相邻存储阵列的间隙中，其特征在于，包括：
第一感测放大电路和第二感测放大电路，沿位线延伸方向相邻设置，用于感测所述存储单元的电压并输出对应于所述电压的逻辑1或0，其中，所述第一感测放大电路通过第一位线耦合相邻存储阵列中的一存储阵列，通过第一互补位线耦合相邻存储阵列中的另一存储阵列，所述第二感测放大电路通过第二位线耦合相邻存储阵列中的一存储阵列，通过第二互补位线耦合相邻存储阵列中的另一存储阵列；
第一均衡管，源极或漏极的其中一者连接所述第一位线；
第二均衡管，源极或漏极的其中一者连接所述第一互补位线；
所述第一均衡管和所述第二均衡管用于根据均衡信号，预充所述第一位线的电压和所述第一互补位线的电压至预设电压；
第三均衡管，源极或漏极的其中一者连接所述第二位线；
第四均衡管，源极或漏极的其中一者连接所述第二互补位线；
所述第三均衡管和所述第四均衡管用于根据所述均衡信号，预充所述第二位线的电压和所述第二互补位线的电压至预设电压；
其中，所述第一均衡管和所述第三均衡管设置在所述第一感测放大电路远离所述第二感测放大电路的一侧，所述第二均衡管和所述第四均衡管设置在所述第二感测放大电路远离所述第一感测放大电路的一侧。
2.根据权利要求1所述的读出电路结构，其特征在于，所述第一互补位线穿过所述第二感测放大电路所在区域与所述第一感测放大电路耦合，且不与所述第二感测放大电路电连接；所述第二位线穿过所述第一感测放大电路所在区域与所述第二感测放大电路耦合，且不与所述第一感测放大电路电连接。
3.根据权利要求1所述的读出电路结构，其特征在于，所述均衡信号包括第一均衡信号和第二均衡信号；所述第一均衡管和所述第三均衡管共用同一栅极，用于接收所述第一均衡信号；所述第二均衡管和所述第四均衡管共用同一栅极，用于接收所述第二均衡信号。
4.根据权利要求3所述的读出电路结构，其特征在于，所述第一均衡信号和所述第二均衡信号为同一均衡信号。
5.根据权利要求3所述的读出电路结构，其特征在于，所述预设电压包括第一预充电电压、第二预充电压、第三预充电电压和第四预充电电压，包括：
所述第一均衡管，栅极用于接收所述第一均衡信号，源极或漏极的其中一者用于接收第一预充电电压，另一者连接所述第一位线；
所述第二均衡管，栅极用于接收所述第二均衡信号，源极或漏极的其中一者用于接收第二预充电电压，另一者连接所述第一互补位线；
所述第三均衡管，栅极用于接收所述第一均衡信号，源极或漏极的其中一者用于接收第三预充电电压，另一者连接所述第二位线；
所述第四均衡管，栅极用于接收所述第二均衡信号，源极或漏极的其中一者用于接收第四预充电电压，另一者连接所述第二互补位线。
6.根据权利要求5所述的读出电路结构，其特征在于，所述第一预充电电压、所述第二预充电电压、所述第三预充电电压和所述第四预充电电压为同一预充电电压。
7.根据权利要求5所述的读出电路结构，其特征在于，所述第一预充电电压和所述第三预充电电压为同一预充电电压，所述第二预充电电压和所述第四预充电电压为同一预充电电压。
8.根据权利要求7所述的读出电路结构，其特征在于，所述第一均衡管连接所述第一预充电电压的部分有源区和所述第三均衡管连接所述第三预充电电压的部分有源区相连通；所述第二均衡管连接所述第二预充电电压的部分有源区和所述第四均衡管连接所述第四预充电电压的部分有源区相连通。
9.根据权利要求1所述的读出电路结构，其特征在于，还包括：
读写转换电路，设置在所述第一感测放大电路和所述第二感测放大电路之间，用于将外部数据写入所述存储阵列的存储单元中，或将所述存储单元中的数据读出；
所述第一均衡管和所述第三均衡管基于所述读写转换电路对称设置；
所述第二均衡管和所述第四均衡管基于所述读写转换电路对称设置。
10.根据权利要求1所述的读出电路结构，其特征在于，所述第一感测放大电路包括：
感测放大模块，通过读出位线连接所述第一位线，通过互补读出位线连接所述第一互补位线，用于感测所述存储单元的电压并输出对应于所述电压的逻辑1或0；
隔离模块，连接在所述互补读出位线与所述第一互补位线之间，且连接在所述读出位线与所述第一位线之间，用于根据隔离信号隔离所述第一位线、第一互补位线与所述读出位线、互补读出位线之间的信号交互；
偏移消除模块，连接在所述读出位线与所述第一互补位线之间，且连接在所述互补读出位线与所述第一位线之间，用于根据偏移消除信号调节所述感测放大模块中NMOS管之间或PMOS管之间的源漏导通差异。
11.根据权利要求10所述的读出电路结构，其特征在于，所述感测放大模块包括：
第一感测放大N管，栅极连接所述第一位线，漏极连接所述互补读出位线，源极连接第二信号端，当所述感测放大模块处于放大阶段，所述第二信号端电连接逻辑0所对应的电压；
第二感测放大N管，栅极连接所述第一互补位线，漏极连接所述读出位线，源极连接所述第二信号端；
第一感测放大P管，栅极连接所述读出位线，漏极连接所述互补读出位线，源极连接第一信号端，当所述感测放大模块处于放大阶段，所述第一信号端电连接逻辑1所对应的电压；
第二感测放大P管，栅极连接所述互补读出位线，漏极连接所述读出位线，源极连接所述第一信号端。
12.根据权利要求11所述的读出电路结构，其特征在于，所述第一感测放大N管的栅极结构、所述第二感测放大N管的栅极结构、所述第一感测放大P管的栅极结构和所述第二感测放大P管的栅极结构延伸方向相同，所述隔离模块中MOS管的栅极结构和所述偏移消除模块中MOS管的栅极结构延伸方向相同，且所述第一感测放大N管的栅极结构和所述隔离模块中MOS管的栅极结构延伸方向相互垂直。
13.根据权利要求11所述的读出电路结构，其特征在于，所述第一感测放大P管、所述第二感测放大P管、所述隔离模块和所述偏移消除模块设置在所述第一感测放大N管和所述第二感测放大N管之间。
14.根据权利要求10所述的读出电路结构，其特征在于，所述隔离模块包括：
第一隔离管，栅极用于接收所述隔离信号，源极连接所述第一位线，漏极连接所述读出位线；
第二隔离管，栅极用于接收所述隔离信号，源极连接所述第一互补位线，漏极连接所述互补读出位线。
15.根据权利要求14所述的读出电路结构，其特征在于，所述偏移消除模块包括：
第一偏移消除管，栅极用于接收所述偏移消除信号，源极连接所述第一位线，漏极连接所述互补读出位线；
第二偏移消除管，栅极用于接收所述偏移消除信号，源极连接所述第一互补位线，漏极连接所述读出位线。
16.根据权利要求15所述的读出电路结构，其特征在于，所述第一隔离管的源极和所述第一偏移消除管的源极连通，并连接所述第一位线；所述第二隔离管的源极和所述第二偏移消除管的源极连接，并连接所述第一互补位线。
CN202110751254.7A 2021-07-02 2021-07-02 读出电路结构 Active CN115565564B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN202110751254.7A CN115565564B (zh) 2021-07-02 2021-07-02 读出电路结构
PCT/CN2022/088701 WO2023273554A1 (zh) 2021-07-02 2022-04-24 读出电路结构
US17/847,825 US12119047B2 (en) 2021-07-02 2022-06-23 Readout circuit structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110751254.7A CN115565564B (zh) 2021-07-02 2021-07-02 读出电路结构

Publications (2)

Publication Number Publication Date
CN115565564A true CN115565564A (zh) 2023-01-03
CN115565564B CN115565564B (zh) 2024-05-03

Family

ID=84690223

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110751254.7A Active CN115565564B (zh) 2021-07-02 2021-07-02 读出电路结构

Country Status (3)

Country Link
US (1) US12119047B2 (zh)
CN (1) CN115565564B (zh)
WO (1) WO2023273554A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116153360A (zh) * 2023-03-16 2023-05-23 长鑫存储技术有限公司 感测放大电路结构及存储器

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN118380023A (zh) * 2023-01-16 2024-07-23 长鑫存储技术有限公司 半导体器件及存储器

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5768201A (en) * 1995-10-10 1998-06-16 Hyundai Electronics Industries Co., Ltd Bit line sense amplifier array for semiconductor memory device
KR20060038580A (ko) * 2004-10-30 2006-05-04 주식회사 하이닉스반도체 반도체메모리소자
KR20080065346A (ko) * 2007-01-09 2008-07-14 주식회사 하이닉스반도체 반도체 메모리 장치
US20080298111A1 (en) * 2007-06-01 2008-12-04 Samsung Electronics Co., Ltd. Semiconductor memory device
CN102637448A (zh) * 2011-02-14 2012-08-15 台湾积体电路制造股份有限公司 放大器感测
US20130235678A1 (en) * 2012-03-09 2013-09-12 Actel Corporation Non-volatile memory array architecture optimized for hi-reliability and commercial markets
CN107533856A (zh) * 2015-04-22 2018-01-02 高通股份有限公司 用于感测电路的系统、装置和方法
CN108257631A (zh) * 2016-12-28 2018-07-06 三星电子株式会社 具有偏移消除的读出放大器和存储器装置
US20190050169A1 (en) * 2017-08-14 2019-02-14 Toshiba Memory Corporation Semiconductor storage device
CN212032139U (zh) * 2020-06-05 2020-11-27 长鑫存储技术(上海)有限公司 读写转换电路以及存储器
US11024365B1 (en) * 2020-02-05 2021-06-01 Samsung Electronics Co., Ltd. Time interleaved sampling of sense amplifier circuits, memory devices and methods of operating memory devices

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0887887A (ja) * 1994-09-17 1996-04-02 Toshiba Corp 半導体記憶装置
KR100655375B1 (ko) * 2005-11-11 2006-12-08 삼성전자주식회사 메모리 코어 및 이를 구비한 반도체 메모리 장치
US8295111B2 (en) * 2009-09-30 2012-10-23 Samsung Electronics Co., Ltd. Semiconductor memory device comprising sensing circuits with adjacent column selectors
KR20190053676A (ko) 2017-11-10 2019-05-20 삼성전자주식회사 메모리 셀 어레이를 프리차지하는 메모리 회로 및 이를 포함하는 메모리 장치
CN112712837B (zh) * 2021-01-05 2022-04-15 长鑫存储技术有限公司 灵敏放大器、灵敏放大器的控制方法及存储器
CN112767975B (zh) * 2021-02-10 2022-04-12 长鑫存储技术有限公司 灵敏放大器及其控制方法

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5768201A (en) * 1995-10-10 1998-06-16 Hyundai Electronics Industries Co., Ltd Bit line sense amplifier array for semiconductor memory device
KR20060038580A (ko) * 2004-10-30 2006-05-04 주식회사 하이닉스반도체 반도체메모리소자
KR20080065346A (ko) * 2007-01-09 2008-07-14 주식회사 하이닉스반도체 반도체 메모리 장치
US20080298111A1 (en) * 2007-06-01 2008-12-04 Samsung Electronics Co., Ltd. Semiconductor memory device
CN102637448A (zh) * 2011-02-14 2012-08-15 台湾积体电路制造股份有限公司 放大器感测
US20130235678A1 (en) * 2012-03-09 2013-09-12 Actel Corporation Non-volatile memory array architecture optimized for hi-reliability and commercial markets
CN107533856A (zh) * 2015-04-22 2018-01-02 高通股份有限公司 用于感测电路的系统、装置和方法
CN108257631A (zh) * 2016-12-28 2018-07-06 三星电子株式会社 具有偏移消除的读出放大器和存储器装置
US20190050169A1 (en) * 2017-08-14 2019-02-14 Toshiba Memory Corporation Semiconductor storage device
CN109390018A (zh) * 2017-08-14 2019-02-26 东芝存储器株式会社 半导体存储装置
US11024365B1 (en) * 2020-02-05 2021-06-01 Samsung Electronics Co., Ltd. Time interleaved sampling of sense amplifier circuits, memory devices and methods of operating memory devices
CN212032139U (zh) * 2020-06-05 2020-11-27 长鑫存储技术(上海)有限公司 读写转换电路以及存储器

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116153360A (zh) * 2023-03-16 2023-05-23 长鑫存储技术有限公司 感测放大电路结构及存储器
CN116153360B (zh) * 2023-03-16 2023-09-26 长鑫存储技术有限公司 感测放大电路结构及存储器

Also Published As

Publication number Publication date
WO2023273554A1 (zh) 2023-01-05
CN115565564B (zh) 2024-05-03
US12119047B2 (en) 2024-10-15
US20230005522A1 (en) 2023-01-05

Similar Documents

Publication Publication Date Title
US11024365B1 (en) Time interleaved sampling of sense amplifier circuits, memory devices and methods of operating memory devices
US6643163B2 (en) Semiconductor device
KR100646972B1 (ko) 게이트 다이오드를 사용하는 3ｔ1ｄ 메모리 셀 및 그 사용방법
US12119047B2 (en) Readout circuit structure
JP2008257833A (ja) センス増幅回路およびセンス増幅方法
US11594264B1 (en) Readout circuit layout structure and method of reading data
US7158428B2 (en) Semiconductor memory device having hierarchical bit line structure
US6049492A (en) Interleaved sense amplifier with a single-sided precharge device
US5835403A (en) Multiplication of storage capacitance in memory cells by using the Miller effect
US12033691B2 (en) Readout circuit layout structure, readout circuit, and memory layout structure
Meinerzhagen et al. Design and failure analysis of logic-compatible multilevel gain-cell-based DRAM for fault-tolerant VLSI systems
WO2023082548A1 (zh) 读出电路的版图结构和数据读出方法
EP4246520A1 (en) Sensing amplification circuit and data readout method
US8542547B2 (en) Semiconductor device and data processing system
CN115411035A (zh) 读出电路版图、结构以及存储器版图
CN115565568B (zh) 读出电路结构
CN115565562B (zh) 读出电路结构
CN115565567B (zh) 读出电路结构
CN115565566B (zh) 读出电路结构
CN115565561B (zh) 读出电路结构
JP2010020873A (ja) ダイナミック型半導体記憶装置、及びダイナミック型半導体記憶装置の動作方法
US5995410A (en) Multiplication of storage capacitance in memory cells by using the Miller effect
CN115565569A (zh) 读出电路结构
WO2023134009A1 (zh) 一种读出电路架构和感测放大电路
US20230230630A1 (en) Readout circuit architecture and sense amplification circuit

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant