JP2018129551A - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 95
- 239000010410 layer Substances 0.000 claims description 223
- 230000015654 memory Effects 0.000 claims description 102
- 239000011229 interlayer Substances 0.000 claims description 85
- 239000000758 substrate Substances 0.000 claims description 66
- 230000005669 field effect Effects 0.000 claims description 5
- 230000000630 rising effect Effects 0.000 abstract description 2
- 230000002093 peripheral effect Effects 0.000 description 32
- 238000012546 transfer Methods 0.000 description 27
- 230000004048 modification Effects 0.000 description 13
- 238000012986 modification Methods 0.000 description 13
- 238000010586 diagram Methods 0.000 description 12
- 230000009977 dual effect Effects 0.000 description 12
- 230000000295 complement effect Effects 0.000 description 9
- 230000006870 function Effects 0.000 description 9
- 238000002955 isolation Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 7
- 201000006058 Arrhythmogenic right ventricular cardiomyopathy Diseases 0.000 description 6
- 230000008901 benefit Effects 0.000 description 5
- 238000012545 processing Methods 0.000 description 5
- 101150110971 CIN7 gene Proteins 0.000 description 4
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 4
- 101150110298 INV1 gene Proteins 0.000 description 4
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 4
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 230000003068 static effect Effects 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 230000001629 suppression Effects 0.000 description 3
- 230000006872 improvement Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 102100031102 C-C motif chemokine 4 Human genes 0.000 description 1
- 230000005689 Fowler Nordheim tunneling Effects 0.000 description 1
- 101000685982 Homo sapiens NAD(+) hydrolase SARM1 Proteins 0.000 description 1
- -1 Metal Oxide Nitride Chemical class 0.000 description 1
- 101000777470 Mus musculus C-C motif chemokine 4 Proteins 0.000 description 1
- 102100023356 NAD(+) hydrolase SARM1 Human genes 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000004335 scaling law Methods 0.000 description 1
- 239000000849 selective androgen receptor modulator Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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- Semiconductor Memories (AREA)
Abstract
Description
<半導体チップのレイアウト構成>
本実施の形態1における半導体装置について図面を参照しながら説明する。まず、マイクロコンピュータを含むシステムが形成された半導体チップのレイアウト構成について説明する。図1は、本実施の形態1における半導体チップCHPのレイアウト構成を示す図である。半導体チップCHPは、CPU(Central Processing Unit)1、RAM(Random Access Memory)2、アナログ回路3、EEPROM(Electrically Erasable Programmable Read Only Memory)4、フラッシュメモリ5およびI/O(Input/Output)回路6を有している。
図2は、SRAMの全体構成を概略的に示す平面ブロック図である。以下では、図2に示すSRAMの全体構成について説明する。このSRAMは、メモリマット回路MMと、I/O回路(入出力回路)100と、ワードドライバWDと、行デコーダRDと、制御回路部CUと、列デコーダCDと、ワード線WLと、ビット線対を構成するビット線BLおよび相補ビット線/BLと、セル電源線ARVDDと、ローカル接地線ARVSSとを有している。ここで、ビット線対(BL、/BL)と、セル電源線ARVDDと、ローカル接地線ARVSSとは、それぞれ複数であることが望ましい。
次に、SRAMを構成するメモリセルMCの等価回路について説明する。図3は、本実施の形態1におけるSRAMのメモリセルMCを示す等価回路図である。図3に示すように、このメモリセルMCは、一対の相補性ビット線(ビット線BL、ビット線/(バー)BL)とワード線WLとの交差部に配置され、一対の駆動用MISFET(Qd1、Qd2)、一対の負荷用MISFET(Qp1、Qp2)および一対の転送用MISFET(Qt1、Qt2)により構成されている。駆動用MISFET(Qd1、Qd2)および転送用MISFET(Qt1、Qt2)はnチャネル型MISFETで構成され、負荷用MISFET(Qp1、Qp2)はpチャネル型MISFETで構成されている。
続いて、本実施の形態1における基本思想について説明する。図4は、本実施の形態1における基本思想を説明する図である。図4(a)は、プレーナ型FETの模式的な構造を示す断面図であり、図4(b)は、FINFETの模式的な構造を示す断面図である。
FINFETを使用したSRAMにおいては、高速動作が望まれている。ここで、図6は、SRAMの読み出し時のワード線電圧と読み出し時間との関係を示す波形図である。図6において、(1)は、ワードドライバの近端部に配置されるメモリセルでの波形を示しており、(2)は、ワードドライバの遠端部に配置されるメモリセルでの波形を示している。図6に示すように、ワードドライバの遠端部に配置されるメモリセルでは、ワードドライバの近端部に配置されるメモリセルよりも、ワード線電圧の上昇に時間がかかることがわかる。このことから、ビット線電位差を充分に確保するために、読み出しタイミングを遅くする必要があり、SRAMの高速動作を阻害する要因となっている。
図7は、本実施の形態1におけるSRAMのメモリセルの平面レイアウト構成を示す平面図である。特に、図7(a)は、半導体基板内と第0配線層のレイアウト構成を示す平面図であり、図7(b)は、第1配線層〜第3配線層のレイアウト構成を示す平面図である。なお、SRAMのメモリセルにおいては、第4配線層および第5配線層も存在するが、これらの配線層は、本実施の形態1における技術的思想との関連性が薄いため、以下に示す明細書の記載および図面での図示は省略している。
次に、図8は、図7(b)のA−A線で切断した断面図である。図8において、半導体基板1S上には、ゲート電極GE2およびゲート電極GE4と基板上配線ODとが配置され、ゲート電極GE2およびゲート電極GE4と基板上配線ODとを覆うようにコンタクト層間絶縁膜CILが形成されている。一方、半導体基板内には、拡散層DLが形成されている。そして、コンタクト層間絶縁膜CILには、プラグPLG1および電源線VSSが形成されており、例えば、基板上配線ODと電源線VSSとは、プラグPLG1で電気的に接続されている。続いて、電源線VSS上を含むコンタクト層間絶縁膜CIL上には、層間絶縁膜IL1が形成されており、この層間絶縁膜IL1にプラグPLG2と電源線VL2とワード線WLとが形成されている。このとき、電源線VSSと電源線VL2とは、プラグPLG2で電気的に接続されている。
次に、本実施の形態1における特徴点について説明する。本実施の形態1における第1特徴点は、例えば、図8および図9に示すように、第2配線層に形成されたワード線WLと第3配線層に形成された補助線ALとが電気的に接続されている点にある。これにより、本実施の形態1によれば、ワード線WLの低抵抗化を図ることができる。つまり、第2配線層に形成されたワード線WLと第3配線層に形成された補助線ALとを電気的に接続することにより、第3配線層に形成された補助線ALもワード線として機能させることができる。このことは、ワード線として機能する配線が増加することを意味し、この構成の場合、第2配線層に形成されたワード線WLだけを使用する場合よりも、ワード線全体の抵抗値を低減することができることを意味する。すなわち、ワード線を並列接続されるワード線WLと補助線ALから構成することにより、ワード線全体の低抵抗化を図ることができるのである。この結果、ワードドライバから離れた位置に配置されるメモリセルにおいても、ワード線電圧の立ち上がり波形のなまりを改善することができ、これによって、読み出し速度を向上することができる。すなわち、本実施の形態1によれば、FINFETを使用したSRAMの高速動作を実現することができる。
次に、実施の形態1における変形例について説明する。図10は、図8に対応した図であり、本変形例におけるメモリセルの一断面図である。同様に、図11は、図9に対応した図であり、本変形例におけるメモリセルの一断面図である。
<実施の形態2における基本思想>
図12(a)は、プレーナ型FETを使用したSRAMの周辺回路における配線層を示す表である。図12(a)に示すように、プレーナ型FETを使用した周辺回路では、第0配線層(M0)を設けることができないため、第1配線層(M1)〜第4配線層(M4)が使用されることになる。具体的に、第1配線層(M1)には、コンタクト用配線と信号配線と電源線とが配置され、第2配線層(M2)には、信号配線および電源線が配置される。そして、第3配線層(M3)には、信号配線と電源線とが配置され、第4配線層(M4)には、電源線が配置される。
図13は、本実施の形態2におけるメモリモジュールのレイアウト構成を示す平面図である。図13に示すように、本実施の形態2におけるメモリモジュールは、メモリセルアレイMCAと、I/O回路100と、制御回路部CUと、ワードドライバWDとを有している。図13において、周辺回路を構成するI/O回路100と制御回路部CUとワードドライバWDのそれぞれは、第0配線層に形成された基板上配線ODと、第1配線層に形成された配線L1と、第2配線層に形成された配線L2と、第3配線層に形成された配線L3とから形成され、本実施の形態2における基本思想が反映されていることがわかる。
図14は、図13のA−A線で切断した断面図である。図14に示すように、半導体基板1S内には、半導体領域である拡散層DLが形成されており、半導体基板1S上には、FINFETのゲート電極GEおよび基板上配線ODが形成されている。そして、ゲート電極GEおよび基板上配線ODを覆うようにコンタクト層間絶縁膜CILが形成されており、このコンタクト層間絶縁膜CILにプラグPLG1と配線L1とが形成されている。例えば、基板上配線ODと配線L1とは、プラグPLG1で電気的に接続されている。
(1)メモリセルアレイMCAとワードドライバWDとの接続関係
図16は、メモリセルアレイMCAとワードドライバWDとの接続関係の一例を示す断面図である。図16に示すように、メモリセルアレイMCAとワードドライバWDとは、例えば、第2配線層に形成されている配線L2および第3配線層に形成されている配線L3によって電気的に接続することができる。
図17は、メモリセルアレイMCAとI/O回路100との接続関係の一例を示す断面図である。図17に示すように、メモリセルアレイMCAとI/O回路100とは、例えば、メモリセルアレイMCAの第1配線層に形成されている配線L1とI/O回路100の第1配線層に形成されている配線L1とを、プラグPLG2を介して、第2配線層に形成されている配線L2で電気的に接続することができる。
図18は、I/O回路100と制御回路部CUとの接続関係の一例を示す断面図である。図18に示すように、I/O回路100と制御回路部CUとは、例えば、第3配線層に形成されている配線L3によって電気的に接続することができる。
図19は、ワードドライバWDと制御回路部CUとの接続関係の一例を示す断面図である。図19に示すように、ワードドライバWDと制御回路部CUとは、例えば、第2配線層に形成されている配線L2によって電気的に接続することができる。
<メモリモジュールのレイアウト構成>
図20は、本実施の形態3におけるメモリモジュールのレイアウト構成を示す平面図である。図20において、メモリセルアレイMCAの第3配線層には、第2配線層に形成されているワード線と重なるようにy方向に延在する配線HL1と、配線HL1と一直線上に配置され、ワード線と重なるようにy方向に延在する配線HL2と、平面視において、ワード線と交差するx方向に延在する配線HL3とが形成されている。このとき、配線HL1の一端部と配線HL2の一端部とは、平面視において、互いに離間して対向配置されており、配線HL3は、平面視において、配線HL1の一端部と配線HL2の一端部との間を通って、ワード線と交差するx方向に延在している。すなわち、本実施の形態3では、ワード線と部分的に重なるように、第3配線層に配線HL1および配線HL2を形成し、配線HL1と配線HL2の間のスペースにワード線と交差するx方向に延在する配線HL3を配置している。これにより、本実施の形態3によれば、第3配線層において、ワード線と交差するx方向に延在する配線HL3を配置しながらも、第3配線層にワード線と電気的に接続される配線HL1および配線HL2を形成することができる。このことから、第3配線層にワード線と交差するx方向に延在する配線HL3が存在する場合であっても、平面視において、配線HL3を挟むようにワード線上に配置される配線HL1および配線HL2によって、ワード線全体の低抵抗化を図ることができる。また、ワード線上に配置される配線HL1および配線HL2は、ワード線と電気的に接続されていなくても、平面視において、ワード線と重なるように配置されていれば、ワード線を外部ノイズから保護するシールドとして機能することになる。
<メモリセルの等価回路>
図21は、デュアルポートSRAMのメモリセルを示す等価回路図である。図21に示すように、デュアルポートSRAMは、一対の相補性ビット線(ABL、/ABL)と一対の相補性ビット線(BBL、/BBL)と2本のワード線AWLおよびワード線BWLとを有する。そして、デュアルポートSRAMのメモリセルは、一対の駆動用MISFET(Qd1、Qd2)、一対の負荷用MISFET(Qp1、Qp2)、一対の転送用MISFET(Qt1A、Qt2A)および一対の転送用MISFET(Qt1A、Qt2A)により構成されている。駆動用MISFET(Qd1、Qd2)および転送用MISFET(Qt1A、Qt2A、Qt1B、Qt2B)はnチャネル型MISFETで構成され、負荷用MISFET(Qp1、Qp2)はpチャネル型MISFETで構成されている。
図22は、メモリセルのレイアウト構成を示す平面図である。特に、図22(a)は、半導体基板内と第0配線層のレイアウト構成を示す平面図であり、図22(b)は、第1配線層〜第3配線層のレイアウト構成を示す平面図である。なお、SRAMのメモリセルにおいては、第4配線層および第5配線層も存在するが、これらの配線層は、以下に示す明細書の記載および図面での図示は省略している。
次に、図23は、図22(b)のA−A線で切断した断面図である。図23において、半導体基板1S内には拡散層が形成されている一方、半導体基板1S上には、ゲート電極GEと基板上配線ODとが配置され、ゲート電極GEおよび基板上配線ODを覆うようにコンタクト層間絶縁膜CILが形成されている。そして、コンタクト層間絶縁膜CILには、プラグPLG1および電源線VSSが形成されており、例えば、基板上配線ODと電源線VSSとは、プラグPLG1で電気的に接続されている。続いて、電源線VSS上を含むコンタクト層間絶縁膜CIL上には、層間絶縁膜IL1が形成されており、この層間絶縁膜IL1にワード線AWLとワード線BWLとが形成されている。
本実施の形態4では、情報の書き込みあるいは読み出しを行なうポートを複数備えるデュアルポートSRAMのメモリセルを前提とする。そして、本実施の形態4における特徴点は、例えば、図22に示すように、ワード線AWLと電気的に接続される補助線AL2と、ワード線BWLと電気的に接続される補助線AL1とを有し、平面視において、補助線AL1と補助線AL2とが互い違いに配置されている点にある。
AL 補助線
CIL コンタクト層間絶縁膜
DL 拡散層
GE2 ゲート電極
GE4 ゲート電極
IL1 層間絶縁膜
IL2 層間絶縁膜
OD 基板上配線
PLG1 プラグ
PLG2 プラグ
PLG3A プラグ
PLG3B プラグ
PO 直上配線
VL2 電源線
VL3 電源線
VSS 配線
WL ワード線
Claims (10)
- フィン型電界効果トランジスタを有するメモリセルと、
前記メモリセルに接続されたビット線対と、
前記メモリセルに接続されたワード線と、
半導体基板と一体に形成された突起半導体層を跨ぎ、かつ第1方向に延在し、更に前記フィン型電界効果トランジスタのゲート電極として構成されるゲート配線と、
前記ゲート配線を覆うように形成されたコンタクト層間絶縁膜と、
前記コンタクト層間絶縁膜上に形成された第1層間絶縁膜と、
前記第1層間絶縁膜上に形成された第2層間絶縁膜と、
を備え、
前記ビット線対は、前記第1方向とは交差する第2方向に延在し、かつ前記コンタクト層間絶縁膜上の第1配線層内に配置され、
前記ワード線は、前記第1方向に延在し、かつ前記第1層間絶縁膜上の第2配線層内に配置される第1配線と、前記第1方向に延在し、かつ前記第2層間絶縁膜上の第3配線層内に配置される第2配線とを含み、
前記第1配線と前記第2配線は、前記第2層間絶縁膜内に形成された第1プラグを介して電気的に接続されている、半導体装置。 - 請求項1に記載の半導体装置において、
前記第1配線と前記第2配線は、前記第2層間絶縁膜内に形成された第2プラグを介して電気的に接続されている、半導体装置。 - 請求項1に記載の半導体装置において、
平面視において、前記第1配線と前記第2配線は、重なるように配置されている、半導体装置。 - 請求項1に記載の半導体装置において、
前記メモリセルに接続され、かつ前記メモリセルに第1電圧を供給する第1電源線を有し、
前記第1電源線は、前記第1方向に延在し、かつ前記第2配線層内に配置されている第3配線を有する、半導体装置。 - 請求項4に記載の半導体装置において、
前記第1電源線は、更に、前記第1方向に延在し、かつ前記第3配線層内に配置されている第4配線を有し、
前記第3配線と前記第4配線は、前記第2層間絶縁膜内に形成された第3プラグを介して電気的に接続されている、半導体装置。 - 請求項5に記載の半導体装置において、
前記第3配線と前記第4配線は、前記第2層間絶縁膜内に形成された第4プラグを介して電気的に接続されている、半導体装置。 - フィン型電界効果トランジスタを有するメモリセルと、
前記メモリセルに接続されたビット線対と、
前記メモリセルに接続されたワード線と、
半導体基板と一体に形成された突起半導体層を跨ぎ、かつ第1方向に延在し、更に前記フィン型電界効果トランジスタのゲート電極として構成されるゲート配線と、
前記ゲート配線を覆うように形成されたコンタクト層間絶縁膜と、
前記コンタクト層間絶縁膜上に形成された第1層間絶縁膜と、
前記第1層間絶縁膜上に形成された第2層間絶縁膜と、
を備え、
前記ビット線対は、第1方向とは交差する第2方向に延在し、かつ前記コンタクト層間絶縁膜上の第1配線層内に配置され、
前記ワード線は、前記第1方向に延在し、かつ前記第1層間絶縁膜上の第2配線層内に配置され、
前記ワード線は、前記第2層間絶縁膜上の第3配線層内に配置された第1配線と平面視で重なるように配置され、かつ前記第1配線と電気的に接続されていない、半導体装置。 - 請求項7に記載の半導体装置において、
前記メモリセルに接続され、かつ前記メモリセルに第1電圧を供給する第1電源線を有し、
前記第1電源線は、前記第1方向に延在し、かつ前記第2配線層内に配置されている第2配線を有する、半導体装置。 - 請求項8に記載の半導体装置において、
前記第1電源線は、更に、前記第1方向に延在し、かつ前記第3配線層内に配置されている第3配線を有し、
前記第2配線と前記第3配線は、前記第2層間絶縁膜内に形成された第1プラグを介して電気的に接続されている、半導体装置。 - 請求項9に記載の半導体装置において、
前記第2配線と前記第3配線は、前記第2層間絶縁膜内に形成された第2プラグを介して電気的に接続されている、半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018095061A JP6596120B2 (ja) | 2018-05-17 | 2018-05-17 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018095061A JP6596120B2 (ja) | 2018-05-17 | 2018-05-17 | 半導体装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017507302A Division JPWO2016151866A1 (ja) | 2015-03-26 | 2015-03-26 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2018129551A true JP2018129551A (ja) | 2018-08-16 |
JP6596120B2 JP6596120B2 (ja) | 2019-10-23 |
Family
ID=63173258
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018095061A Active JP6596120B2 (ja) | 2018-05-17 | 2018-05-17 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6596120B2 (ja) |
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JP6596120B2 (ja) | 2019-10-23 |
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