JP2015032333A - 半導体記憶装置 - Google Patents

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Abstract

【課題】従来の半導体記憶装置は、回路規模を大きくすることなく書き込み動作マージンを拡大することが出来ない問題がある。【解決手段】半導体記憶装置は、第1、第2の負荷トランジスタと、第1、第2の駆動トランジスタと、第1、第2の転送トランジスタと、記憶ノードとなる第1、第2のセルノード配線NDT、NDBと、を有し、セルノード配線NDT、NDBと当該セルノード配線に対応するビット線BLt、BLbとの間に互いの配線が上面視で重なり合う部分を有する。【選択図】図7

Description

本発明は半導体記憶装置に関し、例えばSRAM(Static Random Access Memory)を記憶セルとする半導体記憶装置に関する。
近年、半導体装置では、プロセスの微細化が進んでいる。しかしながら、プロセスの微細化が進むにつれて、1つのトランジスタの駆動能力が低下しており、例えば、SRAM(Static Random Access Memory)の書き込み特性及びデータ保持能力が悪化する等の問題が起きている。そこで、例えば、特許文献1〜3にSRAMの書き込み或いはデータ保持特性を向上させる技術が開示されている。
特許文献1に記載の半導体記憶装置は、一端がメモリセルを構成するフリップフロップの記憶ノードの片側に接続され、他端がもう一方の記憶ノードと伝達トランジスタを介して接続されるビット線に接続されるコンデンサを有する。しかし、特許文献1では、コンデンサを設けることでデータ保持能力を高めることができるが、このコンデンサを設けても書き込み動作マージンを改善することが出来ない問題がある。
特許文献2に記載の半導体記憶装置は、複数のワード線と複数の相補ビット線に対応して設けられた複数のスタティック型メモリセルを備え、上記複数の相補ビット線のそれぞれに接続される複数からなるメモリセル毎に動作電圧を供給する複数のメモリセル電源線と、メモリセル電源線に対応してそれぞれ電源電圧を供給する抵抗手段からなる複数の電源供給回路と、上記相補ビット線に上記電源電圧に対応したプリチャージ電圧を供給するプリチャージ回路と、上記メモリセル電源線が、対応する相補ビット線の書き込み信号が伝えられる結合容量と、を有する。特許文献2に記載の半導体記憶装置では、結合容量と電源供給回路とにより書き込み動作マージン及びデータ保持能力を向上させる。
特許文献3に記載の半導体記憶装置は、一対のインバータを構成する第1、第2駆動トランジスタを備えたSRAMセルと、前記第1、第2駆動トランジスタの電流経路の一端に接地電圧よりも低いかまたは高い値の電圧を印加する電圧発生回路と、を有する。特許文献3に記載の半導体記憶装置は、この電圧発生回路により書き込み動作マージン及びデータ保持能力を向上させる
特開平8−17186号公報 特開2006−85786号公報 特開2008−90958号公報
しかしながら、特許文献1〜3に開示された従来の半導体記憶装置では、書き込み動作マージンを拡大するために、素子又は回路を追加しなければならず回路規模が大きくなる問題がある。例えば、特許文献2に記載の半導体記憶装置では、電源供給回路が付加されており、特許文献3に記載の半導体記憶装置では、電圧発生回路が付加されている。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体記憶装置は、第1、第2の負荷トランジスタと、第1、第2の駆動トランジスタと、第1、第2の転送トランジスタと、記憶ノードとなる第1、第2のセルノード配線と、を有し、セルノード配線と当該セルノード配線に対応するビット線との間に互いの配線が上面視で重なり合う部分を有する。
前記一実施の形態によれば、半導体記憶装置は、素子或いは回路を追加することなく動作マージン及びデータ保持能力を向上させることができる。
実施の形態1にかかる半導体装置のブロック図である。 実施の形態1にかかる半導体記憶装置のメモリセルの回路図である。 実施の形態1にかかる半導体記憶装置の動作を示すタイミングチャートである。 実施の形態1にかかる半導体記憶装置のメモリセルのコンタクト層までのレイアウトを示す概略図である。 実施の形態1にかかる半導体記憶装置のメモリセルの第1配線層までのレイアウトを示す概略図である。 実施の形態1にかかる半導体記憶装置のメモリセルの第2配線層までのレイアウトを示す概略図である。 実施の形態1にかかる半導体記憶装置のメモリセルに設けられるコンデンサの配置を説明する図である。 図6のVIII−VIII線に沿った実施の形態1にかかる半導体記憶装置のメモリセルの断面図である。 実施の形態2にかかる半導体記憶装置のメモリセルに設けられるコンデンサの配置を説明する図である。 実施の形態3にかかる半導体記憶装置のメモリセルで用いられるトランジスタの形状を説明する図である。 図10に示したXI−XI線に沿ったトランジスタの断面図である。 図10に示したトランジスタを側面視した場合の形状を説明するための図である。 実施の形態3にかかる半導体記憶装置のメモリセルの第2配線層までのレイアウトを示す概略図である。 実施の形態3にかかる半導体記憶装置のメモリセルに設けられるコンデンサの配置を説明する図である。 実施の形態4にかかる半導体記憶装置のメモリセルの回路図である。 実施の形態1にかかる半導体記憶装置のメモリセルのコンタクト層までのレイアウトを示す概略図である。 実施の形態4にかかる半導体記憶装置のメモリセルの第1配線層までのレイアウトを示す概略図である。 実施の形態4にかかる半導体記憶装置のメモリセルの第2配線層までのレイアウトを示す概略図である。 実施の形態4にかかる半導体記憶装置のメモリセルに設けられるコンデンサの配置を説明する図である。 図18のXX−XX線に沿った実施の形態4にかかる半導体記憶装置のメモリセルの断面図である。 実施の形態4にかかる半導体記憶装置のメモリセルのレイアウトの変形例を示す概略図である。 図21に示した変形例におけるコンデンサの配置を説明する図である。 実施の形態5にかかる半導体記憶装置のメモリセルの第1配線層までのレイアウトを示す概略図である。 実施の形態5にかかる半導体記憶装置のメモリセルの第2配線層までのレイアウトを示す概略図である。 実施の形態5にかかる半導体記憶装置のメモリセルに設けられるコンデンサの配置を説明する図である。 実施の形態6にかかる半導体記憶装置のメモリセルに設けられるコンデンサの配置を説明する図である。
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
以下で説明する実施の形態にかかる半導体記憶装置は、横型SRAM(Static Random Access Memory)の記憶セル(以下メモリセルと称す)に関する回路及び当該回路のレイアウトに特徴の1つを有するものである。このメモリセルは、例えば、MCU(Micro Control Unit)等の内蔵記憶装置、SRAMモジュール等の単独で形成されるメモリのメモリセル等の様々な実装形態で利用できるものである。以下の説明では、実施の形態にかかるメモリセルを含む半導体装置を実装例として説明する。
実施の形態1にかかる半導体記憶装置を含む半導体装置1(例えば、MCU)のブロック図を図1に示す。図1に示すように、半導体装置1は、メモリ10、論理回路11を有する。メモリ10は、論理回路11に利用される記憶装置であり、論理回路11は、メモリ10或いは図示していない他の記憶装置から読み出したプログラムを実行する。
メモリ10は、論理回路11が出力する制御信号及びアクセスアドレスADDに基づき、アクセスアドレスADDに対してデータの書き込み処理又はデータの読み出し処理を実施する。メモリ10は、書き込み回路20、列選択回路21、行選択回路22、メモリセルアレイ23、読み出し回路24を有する。
メモリセルアレイ23は、格子状にメモリセルMCが配置される。図1では、メモリセルMCの位置を示すために符号の後ろに位置を示す数字を示した。図1では、例えば、1行目1列目に配置されるメモリセルの符号としてMC00を示した。また、メモリセルアレイ23では、メモリセルアレイの列毎にビット線BLt、BLbにより構成されるビット線対が設けられる。このビット線について、図1では、ビット線の番号を示す数字をビット線の符号に含む。図1では、例えば、1番目のビット線対を構成するビット線の符号としてBL0t、BL0bを付した。さらに、メモリセルアレイ23では、メモリセルアレイの行毎にワード線WLが設けられる。このワード線について、図1では、ワード線の番号を示す数字をビット線の符号に含む。図1では、例えば、1番目のワード線の符号としてWL0を付した。なお、以下の説明では、番号の指定が特に必要がない場合は、ワード線、ビット線、メモリセルについてそれぞれWL、BLt、BLb、MCを符号として用いる。
書き込み回路20は、論理回路11から書き込みデータDinを受信して、ビット線対を駆動してメモリセルMCにデータを書き込む。列選択回路21は、アクセスアドレスADDに対応したビット線対を選択して、選択したビット線対と書き込み回路20又は読み出し回路24と接続する。行選択回路22は、アクセスアドレスADDに対応したワード線を駆動し、駆動したワード線に対応する行に配置されるメモリセルMCを活性化する。読み出し回路24は、列選択回路21を介してメモリセルアレイ23から読み出したデータを読み出しデータDoutとして論理回路11に出力する。
ここで、実施の形態1にかかる半導体記憶装置(例えば、メモリ10)は、メモリセルMCの回路構成及びメモリセルMCのレイアウトに特徴の1つを有する。そこで、実施の形態1にかかる半導体記憶装置のメモリセルMCの回路図を図2に示す。
図2に示すように、メモリセルMCは、第1の負荷トランジスタPM1、第2の負荷トランジスタPM2、第1の駆動トランジスタNM1、第2の駆動トランジスタNM2、第1の転送トランジスタNM3、第2の転送トランジスタNM4を有する、また、メモリセルMCは、第1のセルノード配線NDT、第2のセルノード配線NDB、第1の容量C1、第2の容量C2を有する。
第1の負荷トランジスタPM1のソース及び第2の負荷トランジスタPM2のソースは、第1の電源電圧(例えば、電源電圧VDD)が供給される第1の電源配線(例えば、セル内電源配線VDDC)に接続される。第1の負荷トランジスタPM1のドレインは、第1の駆動トランジスタNM1のドレインと接続される。この第1の負荷トランジスタPM1と第1の駆動トランジスタNM1の接続点は、メモリセルMCの正側データが記憶される第1のセルノードとなる。第2の負荷トランジスタPM2のドレインは、第2の駆動トランジスタNM2のドレインと接続される。この第1の負荷トランジスタPM1と第1の駆動トランジスタNM1の接続点は、メモリセルMCの正側データが記憶される第1のセルノードとなる。第1の駆動トランジスタNM1のソース及び第2の駆動トランジスタNM2のソースは、第2の電源電圧(例えば、接地電圧VSS)が供給される第2の電源配線(例えば、接地配線)に接続される。
第1の負荷トランジスタPM1のゲート及び第1の駆動トランジスタNM1のゲートは、互いに接続される。第1の転送トランジスタNM3は、ソース及びドレインの一方の端子(以下単に一方の端子と称す)が第1の駆動トランジスタのドレインと接続され、ソース及びドレインの他方の端子(以下単に他方の端子と称す)が第1のビット線BLtに接続される。第1の転送トランジスタNM3のゲートは、ワード線WLに接続される。第1のセルノード配線NDTは、第1の負荷トランジスタPM1のドレインと、第1の駆動トランジスタNM1のドレインと、第2の負荷トランジスタPM2のゲートと、第2の駆動トランジスタNM2のゲートと、第1の転送トランジスタNM3の一方の端子と、を接続する。
第2の負荷トランジスタPM2のゲート及び第2の駆動トランジスタNM2のゲートは、互いに接続される。第2の転送トランジスタNM4は、一方の端子が第1の駆動トランジスタのドレインと接続され、他方の端子が第2のビット線BLbに接続される。第2の転送トランジスタNM4のゲートは、ワード線WLに接続される。第2のセルノード配線NDBは、第2の負荷トランジスタPM2のドレインと、第2の駆動トランジスタNM2のドレインと、第1の負荷トランジスタPM1のゲートと、第1の駆動トランジスタNM1のゲートと、第2の転送トランジスタNM4の一方の端子と、を接続する。
第1の容量C1は、第1のセルノード配線NDTと第1のビット線BLtとの間に接続される。第2の容量C2は、第2のセルノード配線NDBと第2のビット線BLbとの間に接続される。詳しくは後述するが、この第1の容量C1及び第2の容量C2は、異なる配線層に形成される配線の間に形成される寄生容量である。
ここで、実施の形態1にかかる半導体記憶装置の動作を説明する。そこで、図3に実施の形態1にかかる半導体記憶装置の動作を示すタイミングチャートを示す。図3に示す例では、1番目のビット線対(ビット線BL0t、BL0b)に接続されるメモリセルMC00、MC01のうちメモリセルMC001に対して書き込み処理及び読み出し処理を実施するものである。
図3に示す例では、タイミングt0〜t1の期間にデータの読み出し処理が行われる。このデータ読み出し処理では、アクセスアドレスADDに応じてワード線WL0及び選択信号Y0がハイレベルとなる。これにより、メモリセルMC00の第1の転送トランジスタNM3及び第2の転送トランジスタが導通した状態となり、メモリセルMC00のセルノードNDTの電圧に応じてビット線BL0tの電位が低下する。そして、読み出し回路24は、ビット線BL0t、BL0bの電圧差を増幅して論理回路11に出力する。
また、図3に示す例では、タイミングt2〜t3の期間にデータの書き込み処理が行われる。データ書き込み処理では、アクセスアドレスADDに応じてワード線WL0及び選択信号Y0がハイレベルとなる。これにより、ビット線BL0t、BL0bが書き込み回路20と接続され、書き込みデータDinの論理レベルに応じてビット線BL0tがハイレベル(例えば、電源電圧レベル)、ビット線BL0bがロウレベル(例えば、接地電圧レベル)へと変化する。また、メモリセルMC00の第1の転送トランジスタNM3及び第2の転送トランジスタNM4が導通した状態となる。
このとき、タイミングt2以前は、メモリセルMC00の第1のセルノード配線NDTの電圧がローレベル、かつ、第2のセルノード配線NDBの電圧がハイレベルであるため、タイミングt2の書き込み処理の開始に応じて、第2のセルノード配線NDBの電圧がビット線BL0bの電圧に応じて低下し、第1のセルノード配線NDTの電圧がビット線BL0tの電圧に応じて上昇する。このとき、実施の形態1にかかる半導体記憶装置では、タイミングt2以前の期間に第2のセルノード配線NDBの電圧とビット線BL0bの電圧とが共にハイレベルであるため第2の容量C2に蓄積されている電荷がゼロになる。そのため、タイミングt2の書き込み開始時に、第2の容量C2により第2のセルノード配線NDBの電圧が強制的に引き下げられる。これにより、実施の形態1にかかる半導体記憶装置では、第1の駆動トランジスタNM1が早急にオフすると共に第1の負荷トランジスタPM1がオンする。そして、第2のセルノード配線NDBの電圧の変化に応じて第1のセルノード配線NDTの電圧変化も促される。そして、書き込み完了時(タイミングt3)には、第1のセルノード配線NDT及び第2のセルノード配線NDBに保持される電圧が書き込み処理の前のタイミングt2とは反転した論理レベルとなる。つまり、タイミングt3では、第1のセルノード配線NDTの電圧はハイレベルとなり、第2のセルノード配線NDBの電圧はローレベルとなる。
ここで、実施の形態1にかかるメモリセルMCにおける書き込み開始時のセルノード電圧の引き下げ効果についてより具体的に説明する。第2の容量C2の容量値をC2と表現し、セルノード配線に接続されるソース又はドレインの寄生容量をCnとした場合、電源電圧をVDDとすると、セルノード電圧の引き下げ電圧をdVは(1)式で表現できる。
dV=(C2/(Cn+C2))×VDD・・・(1)
そして、実施の形態1にかかるメモリセルMCでは、Cn:C2=1:0.03〜0.08とすることが出来る。そのため、実施の形態1にかかるメモリセルMCでは、電源電圧が1Vである場合、dV=30mV〜80mV程度のセルノード電圧の引き下げ効果を得ることができる。
一方、例えば、特許文献2に記載の半導体記憶装置においては電源配線とビット線との間に容量が付加されるが(特許文献2の図3)、この容量の容量値をCとし、(1)式のC2をCとすることで、特許文献2にかかる半導体記憶装置の書き込み開始時のセルノード引き下げ電圧を得ることができる。そして、特許文献2にかかる容量値Cと寄生容量Cnとの比は、Cn:C=1:0.01〜0.02程度である。そのため、特許文献2にかかる半導体記憶装置では、書き込み開始時のセルノード電圧の引き下げ電圧dVは、10mV〜20mV程度である
つまり、実施の形態1にかかるメモリセルMCでは、書き込み開始時のセルノード電圧の引き下げ電圧dVを、特許文献2に対して3〜4倍大きくすることができる。
上記説明より、実施の形態1にかかる半導体記憶装置のメモリセルでは、セルノード配線と、当該セルノード配線と接続されるビット線と、の間に容量を有する。これにより、実施の形態1にかかる半導体記憶装置は、書き込み開始時に、セルノード配線の電圧がハイレベルからロウレベルへの遷移を補助することができる。このように、実施の形態1にかかる半導体記憶装置によれば、メモリセルの書き込みマージンを拡大することができる。
そして、実施の形態1にかかる半導体記憶装置では、容量を配線の寄生容量を用いて実現することで、回路面積を大きくすることなく容量を実装する。そこで、実施の形態1にかかる半導体記憶装置のメモリセルMCのレイアウトについて以下で詳細に説明する。
まず、図4に実施の形態1にかかる半導体記憶装置のメモリセルのコンタクト層までのレイアウトを示す概略図を示す。図4に示すように、実施の形態1にかかるメモリセルMCは、第1の導電型(例えば、P型)の半導体で形成されるPウェルPWと、第2の導電型(例えば、N型)の半導体で形成されるNウェルNWと、が半導体基板に形成される。そして、1つのメモリセルMCが形成領域では、NウェルNWがPウェルPWで挟まれるように形成される。
一方のPウェルPWには、第1の駆動トランジスタNM1及び第1の転送トランジスタNM3が形成される。第1の駆動トランジスタNW1の拡散層と第1の転送トランジスタNM3の拡散層は、同じ列に形成される。また、第1の駆動トランジスタNM1のドレインと第1の転送トランジスタNM3の一方の端子は、1つの拡散層領域に形成される。他方のPウェルPWには、第2の駆動トランジスタNM2及び第2の転送トランジスタNM4が形成される。第2の駆動トランジスタNM2の拡散層と第2の転送トランジスタNM4は、同じ列に形成される。また、第2の駆動トランジスタNM2のドレインと第2の転送トランジスタNM4の一方の端子は、1つの拡散層領域に形成される。
NウェルNWには、第1の負荷トランジスタPM1及び第2の負荷トランジスタPM2が形成される。第1の負荷トランジスタPM1の拡散層と第2の負荷トランジスタPM2の拡散層とは、それぞれ独立して形成される。
メモリセルMCでは、第1の駆動トランジスタNM1のゲートと第1の負荷トランジスタPM1のゲートが一体に形成される。また、第2の駆動トランジスタNM2のゲートと第2の負荷トランジスタPM2のゲートが一体に形成される。第1の転送トランジスタNM3のゲートと第2の転送トランジスタNM4のゲートは、それぞれ独立して形成される。
メモリセルMCでは、各トランジスタのソース及びドレインに、上層に形成される配線と各拡散層とを接続するコンタクトが形成される。ここで、メモリセルMCでは、第1の負荷トランジスタPM1のドレインと、第2の負荷トランジスタPM2及び第2の駆動トランジスタNM2のゲートと、はコンタクトにより接続される。また、第2の負荷トランジスタPM2のドレインと、第1の負荷トランジスタPM1及び第1の駆動トランジスタNM1のゲートと、はコンタクトにより接続される。また、第1の駆動トランジスタNM1のドレインと第1の転送トランジスタNM3の一方の端子とに対しては、2つの端子に共通に用いられるコンタクトが1つ形成される。第2の駆動トランジスタNM2のドレインと第2の転送トランジスタNM4の一方の端子とに対しては、2つの端子に共通に用いられるコンタクトが1つ形成される。
続いて、図5に実施の形態1にかかる半導体記憶装置のメモリセルの第1配線層までのレイアウトを示す概略図を示す。図5に示すように、実施の形態1にかかるメモリセルMCでは、第1配線層に第1のセルノード配線NDT及び第2のセルノード配線NDBが形成される。第1のセルノード配線NDTは、第1の負荷トランジスタPM1のドレインと、第1の駆動トランジスタNM1のドレインと、第2の負荷トランジスタPM2のゲートと、第2の駆動トランジスタNM2のゲートと、第1の転送トランジスタNM3の一方の端子と、を接続するように形成される。第2のセルノード配線NDBは、第2の負荷トランジスタPM2のドレインと、第2の駆動トランジスタNM2のドレインと、第1の負荷トランジスタPM1のゲートと、第1の駆動トランジスタNM1のゲートと、第2の転送トランジスタNM4の一方の端子と、を接続するように形成される。
また、メモリセルMCでは、第1の駆動トランジスタNM1のソースと、第2の駆動トランジスタNM2のソースとには、それぞれ接地配線を引き込むための配線が設けられる。第1の転送トランジスタNM3のゲートと、第2の転送トランジスタNM4のゲートとには、それぞれワード線とゲートとを接続するための配線が設けられる。第1の転送トランジスタNM3の他方の端子と、第2の転送トランジスタNM4の他方の端子とには、それぞれビット線と他方の端子とを接続するための配線が設けられる。第1の負荷トランジスタPM1のソースと、第2の負荷トランジスタPM2のソースとには、ソースと電源配線とを接続するための配線が形成される。
続いて、図6に実施の形態1にかかる半導体記憶装置のメモリセルの第2配線層までのレイアウトを示す概略図に示す。図6に示すように、実施の形態1にかかるメモリセルMCでは、ビアを介して第1配線層の配線と第2配線層の配線とを接続する。第2配線層には、第1のビット線BLt、第2のビット線BLb、第1の電源配線(例えば、セル内電源配線VDDC)、第2の電源配線(例えば、接地配線)、ワード線に接続される配線が形成される。
第1のビット線BLtは、第1の駆動トランジスタNM3の他方の端子に接続されるビアの位置に合わせて形成される。第2のビット線BLtは、第2の駆動トランジスタNM4の他方の端子に接続されるビアの位置に合わせて形成される。第1のビット線BLt及び第2のビット線BLbは、図示していない他のメモリセルのビット線と共通に形成されるものである。また、第1のビット線BLt及び第2のビット線BLbは、第1のセルノード配線NDT及び第2のセルノード配線NDBの長手方向(セルノード配線の延在方向)と直交する方向が長手方向となるように形成される。また、第1のビット線BLtは、1つのメモリセルMCが形成される領域内において第1のセルノード配線NDTと重なる部分に第1の幅広部を有する。この第1の幅広部は、他の部分に比べて配線幅が広く形成される。第2のビット線BLbは、1つのメモリセルMCが形成される領域内において第2のセルノード配線NDBと重なる部分に第2の幅広部を有する。この第2の幅広部は、他の部分に比べて配線幅が広く形成される。
なお、実施の形態の説明では、ビット線の配線幅は、ビット線の長手方向と直交する方向(例えば、図6の左右方向)の配線の距離である。また、セルノード配線については、ビット線と直交する方向が長手方向となるため、セルノード配線では、セルノード配線の長手方向と直交する方向(例えば、図6の上下方向)の配線の距離が配線幅となる。
セル内電源配線VDDCは、第1の負荷トランジスタPM1のソースと第2の負荷トランジスタPM2のソースとを接続するように形成される。セル内電源配線は、上層の電源配線(不図示)とビア(不図示)を介して接続される。接地配線は、第1の駆動トランジスタNM1のソース及び第2の駆動トランジスタNM2のソースに対してそれぞれ形成される。接地配線は、上層の接地配線(不図示)とビア(不図示)を介して接続される。ワード線WLに接続される配線は、第1の転送トランジスタNM3のゲート及び第2の転送トランジスタNM4のゲートに対してそれぞれ形成される。ワード線WLに接続される配線は、上層のワード配線(不図示)とビア(不図示)を介して接続される。
ここで、第1の幅広部及び第2の幅広部の形状について更に詳細に説明する。そこで、図7に実施の形態1にかかる半導体記憶装置のメモリセルMCに設けられるコンデンサの配置を説明する図を示す。図7に示すように、実施の形態1にかかるメモリセルMCでは、第1のセルノード配線NDTと第1のビット線BLtとが重なり合う部分に第1の容量C1が形成される。また、第2のセルノード配線NDBと第2のビット線BLbとが重なり合う部分に第2の容量C2が形成される。
そして、セルノード配線とビット線とが重なり合う部分に幅広部を有する、この幅広部は、電源配線VDDCと対向する第1の辺と、ビット線の幅広部以外の他の部分であって電源配線と対向する第2の辺と、を有する。そして、第1の辺と電源配線VDDCとの間の距離W2は、第2の辺と電源配線VDDCとの間の距離W1に比べて短く形成される。また、幅広部の配線幅W4は、幅広部以外のビット線の幅W3よりも太く形成される。また、ビット線の長手方向を第1の方向とした場合、幅広部の第1の方向の幅W6は、セルノード配線の第1の方向の幅W5よりも広く形成される。また、実施の形態1にかかるメモリセルMCでは、幅広部は、セル内電源配線VDDCとの距離が短くなる方向が凸方向となるように形成される。なお、幅W5は、セルノード配線の配線幅に相当するものであり、幅W6は、ビット線の配線長さのうち幅広部の配線長さに相当するものである。
続いて、図8に図6のVIII−VIII線に沿った実施の形態1にかかる半導体記憶装置のメモリセルMCの断面図を示す。図8に示すように、メモリセルMCでは、半導体基板Subの表層部分にPウェルPW及びNウェルNWが形成される。PウェルPW内には駆動トランジスタ及び転送トランジスタのソース又はドレインとなるN+拡散層が形成される。NウェルNW内には負荷トランジスタのソース又はドレインとなるP+拡散層が形成される。N+拡散層及びP+拡散層は、半導体基板Subの表面に露出するように形成される。N+拡散層及びP+拡散層は、上層に設けられたコンタクトにより第1のセルノード配線NDT及び第2のセルノード配線NDBと接続される。第1のセルノード配線NDT及び第2のセルノード配線NDBは、第1配線層に形成される。この第1配線層の上層には第2配線層が形成される。第2配線層には、少なくとも第1のビット線BLt及び第2のビット線BLbが形成される。図示は省略しているが、この第1配線層と第2配線層との間には配線間の短絡を防止するために層間絶縁膜が形成される。
そして、第1のビット線BLtの第1の幅広部に相当する位置に、第1の容量C1が形成される。この第1の容量C1は、層間絶縁膜を誘電体膜として機能し、第1のセルノード配線NDTと第1のビット線BLtとの間に設けられる。また、第2のビット線BLbの第2の幅広部に相当する位置に、第2の容量C1が形成される。この第2の容量C1は、層間絶縁膜を誘電体膜として機能し、第2のセルノード配線NDBと第2のビット線BLbとの間に設けられる。第1の容量C1および第2の容量C2は、転送トランジスタが導通状態となることで接続されるビット線とセルノード配線との間に形成される。
上記説明より、実施の形態1にかかるメモリセルMCでは、メモリセルに対する書き込みマージを拡大させる第1の容量C1及び第2の容量C2は、配線間容量により実現される。また、実施の形態1にかかるメモリセルMCでは、配線間容量を大きくするためにビット線に幅広部を設けるが、この幅広部を設けるために、トランジスタの配置、或いは、メモリセル内の配線の配置をずらしてメモリセルレイアウト領域を増大させる必要がない。つまり、実施の形態1にかかるメモリセルMCを用いることで、回路面積を増大させることなく、書き込みマージンを拡大したメモリを実現することができる。
実施の形態2
実施の形態2では、実施の形態1にかかるメモリセルMCのレイアウトの別の形態について説明する。そこで、実施の形態2にかかるメモリセルMCにおける第1の容量C1及び第2の容量C2のレイアウトの概略図を図9に示す。
図9に示したレイアウトの概略図は、図7に示した実施の形態1にかかるメモリセルMCに設けられるコンデンサの配置を説明する図に対応するものである。図9に示したように、実施の形態2にかかるメモリセルMCでは、第1のセルノード配線NDT及び第2のセルノード配線NDBの第1の方向(例えば、ビット線の長手方向に並行する方向)の幅W5を、幅広部の第1の方向の幅W6に限りなく近づけたものである。
このように、ビット線の幅広部とセルノード配線の重なり部分の面積を大きくすることで、実施の形態2にかかるメモリセルMCでは第1の容量C1及び第2の容量C2の容量値を大きくすることができる。
実施の形態3
実施の形態3では、メモリセルMCを構成するトランジスタとしてマルチゲート素子を用いる例について説明する。このマルチゲート素子は、複数の面に対して複数のゲートを設けることで、オフステートリーク電流の低減とオンステート電流の増大を実現するものである。以下では、マルチゲート素子の例としてFIN構造のトランジスタを用いたものを説明する。そこで、図10から図12にFIN構造のトランジスタの構造を説明する図を示す。
図10には実施の形態3にかかる半導体記憶装置のメモリセルで用いられるトランジスタの形状を説明する図を示した。図10に示した図はトランジスタを上面視(回路素子形成面を見下ろす方向)した場合のトランジスタの形状を示すものである。図10に示すようにFIN構造のトランジスタは、フィン構造で形成されたソースS及びドレインDが形成される拡散層と、拡散層と直交する方向に延在するゲートGgと、により形成される。
続いて、図11に図10に示したXI−XI線に沿ったトランジスタの断面図を示す。図11に示すように、ゲートGは、半導体基板上に形成された幅広部の幅広部分を囲むように矩形状に形成される。そして、半導体基板とゲートGとの間にはゲート酸化膜Oxが形成される。FIN構造のトランジスタは、幅広部分の上端面の辺の幅Waと、幅広部分の壁面のうちゲートGと平行する長さWbとによりゲート幅が決定される。つまり、図11に示す例では、ゲート幅は、Wa+2Wbとなる。
続いて、図10に示したトランジスタを側面視した場合の形状を説明するための図を図12に示す。図12に示すように、FIN構造のトランジスタは、ゲートGを挟んでソースSとドレインDが形成される。
このFIN構造トランジスタは、ソースS及びドレインDが形成される拡散領域が半導体基板Subと接する面積が小さく、ソースS及びドレインDの寄生容量を小さくすることが出来る。また、FIN構造のトランジスタは、素子の面積に比べてゲート幅を小さくすることが出来るため、微細化した場合に、従来のプレナー型トランジスタに比べてリーク電流を小さくしながら電流駆動能力を高めることが出来る。
実施の形態3にかかるメモリセルMCでは、上記FIN構造のトランジスタを用いて図2に示したメモリセルを構成する。そのため、実施の形態3にかかるメモリセルMCの回路は、図2と同じであり、ここでは説明を省略する。
次に、実施の形態3にかかるメモリセルMCのレイアウトについて説明する。そこで、図13に実施の形態3にかかる半導体記憶装置のメモリセルの第2配線層までのレイアウトを示す概略図を示す。図13に示したように、実施の形態3にかかるメモリセルMCは、PウェルPW及びNウェルNWがないこと以外は、実施の形態1にかかるメモリセルMCのレイアウトと同じである。なお、図13に示した例では、図6に示した実施の形態1にかかるメモリセルMCと、同じ大きさにしたが、実施の形態3にかかるメモリセルMCの方が実施の形態1にかかるメモリセルMCよりも面積は小さい。また、配線間の距離、或いは、配線太さについては、製造プロセス及び設計仕様に応じて適宜変更できるものである。
続いて、図14に実施の形態3にかかる半導体記憶装置のメモリセルに設けられるコンデンサの配置を説明する図を示す。図14に示すように、実施の形態3にかかるメモリセルMCにおいても、実施の形態1にかかるメモリセルMCと同様に、ビット線とセルノード配線との重なり部分に第1の容量C1及び第2の容量C2が形成される。また、第1のビット線BLt及び第2のビット線BLbは、それぞれセルノードと重なる部分に配線幅が広い幅広部を有する。
実施の形態3では、メモリセルMCを構成するトランジスタとしてFIN構造のトランジスタを用いた。FIN構造のトランジスタは、ソース及びドレインの寄生容量が小さいという特徴を有する。つまり、実施の形態3にかかるメモリセルMCでは、ソース及びドレインの寄生容量Cnが実施の形態1にかかるメモリセルMCよりも小さい。そのため、実施の形態3にかかるメモリセルMCでは、(1)式より算出される書き込み開始時のセルノードの引き下げ電圧dVを、実施の形態1にかかるメモリセルMCよりも大きくすることができる。例えば、書き込み開始時のセルノードの引き下げ電圧dVを、80mVから100mV程度まで大きくすることも可能である。
つまり、実施の形態3にかかるメモリセルMCを用いることで、実施の形態1にかかるメモリセルMCよりも高い書き込みマージンを確保することが可能である。
実施の形態4
実施の形態4では、FIN構造のトランジスタを用いたメモリセルMCの別の形態について説明する。そこで、図15に実施の形態4にかかる半導体記憶装置のメモリセルの回路図を示す。図15に示すように、実施の形態4にかかるメモリセルMCは、第1の駆動トランジスタ及び第2の駆動トランジスタがそれぞれ2つのトランジスタにより構成される。
図15に示した例では、第1の駆動トランジスタは、駆動トランジスタNM11、NM12により構成される。また、第2の駆動トランジスタは、駆動トランジスタNM21、NM22により構成される。
FIN構造のトランジスタでは、ゲート幅がソース及びドレインとなる拡散層が形成されるFIN形状の部分(以下FIN部と称す)の高さ及び幅により決定される。このとき、微細化を進める上では、FIN部の幅を広げることは困難である。また、FIN部の形状は、プロセスにより決まるものであり、要求される駆動能力に応じて高さを変更することは困難である。そこで、実施の形態4にかかるメモリセルMCでは、トランジスタを並列接続することで、メモリセルMCの駆動トランジスタ側の電流駆動能力を高める。
また、図15に示すように、実施の形態4にかかるメモリセルでは、第1のセルノード配線NDTと第1のビット線BLtとの間に接続される第1の容量C10を第1の分割容量C11及び第2の分割容量C12の合成容量として実装する。また、実施の形態4にかかるメモリセルでは、第2のセルノード配線NDBと第2のビット線BLbとの間に接続される第2の容量C20を第3の分割容量C21及び第4の分割容量C22の合成容量として実装する。
続いて、実施の形態4にかかるメモリセルMCのレイアウトについてより詳細に説明する。実施の形態4にかかるメモリセルMCのレイアウトは、図4〜図6で示した実施の形態1にかかるメモリセルMCと一部を除いて実質的に同じである。そこで、以下では、実施の形態1にかかるメモリセルMCと実施の形態4にかかるメモリセルMCとで異なる部分についてのみ説明する。
図16に実施の形態4にかかる半導体記憶装置のメモリセルの第1配線層までのレイアウトを示す概略図を示す。図16に示すように、実施の形態4にかかるメモリセルMCでは、図4に示した実施の形態1にかかる第1の駆動トランジスタNM1に代えて駆動トランジスタNM11が配置される。また、駆動トランジスタNM11と第1の負荷トランジスタPM1との間に駆動トランジスタNM12が形成される。そして、駆動トランジスタNM11、NM12及び負荷トランジスタPM1のゲートは、一体に形成される。
また、実施の形態4にかかるメモリセルMCでは、図4に示した実施の形態1にかかる第2の駆動トランジスタNM2に代えて駆動トランジスタNM21が配置される。また、駆動トランジスタNM21と第1の負荷トランジスタPM2との間に駆動トランジスタNM22が形成される。そして、駆動トランジスタNM21、NM22及び負荷トランジスタPM2のゲートは、一体に形成される。
続いて、図17に実施の形態4にかかる半導体記憶装置のメモリセルの第1配線層までのレイアウトを示す概略図を示す。図17に示すように、実施の形態4にかかるメモリセルMCでは、第1のセルノード配線NDTは、第1の負荷トランジスタPM1のドレインと、駆動トランジスタNM11、NM12のドレインと、第2の負荷トランジスタPM2のゲートと、駆動トランジスタNM21、NM21のゲートと、第1の転送トランジスタNM3の一方の端子と、を接続するように形成される。第2のセルノード配線NDBは、第2の負荷トランジスタPM2のドレインと、駆動トランジスタMN21、NM22のドレインと、第1の負荷トランジスタPM1のゲートと、駆動トランジスタNM11、NM12のゲートと、第2の転送トランジスタNM4の一方の端子と、を接続するように形成される。
続いて、図18に実施の形態4にかかる半導体記憶装置のメモリセルの第2配線層までのレイアウトを示す概略図を示す。図18に示すように、実施の形態4にかかるメモリセルMCは、実施の形態1にかかるメモリセルMCに加えて第1の容量配線FLt及び第2の容量配線FLbを有する。第1の容量配線FLtは、第1のビット線BLtと隣り合う位置に第1のビット線BLtと平行する方向が長手方向となるように形成され、第1のセルノード配線NDTとビアを介して接続される。第1の容量配線FLtは、自メモリセルが形成される領域内に形成され、他の領域の配線とは接続されない。また、図18に示す例では、第1の容量配線FLtは、第1のビット線BLtよりもセル内電源配線VDDCに近い位置に配置される。
第2の容量配線FLtは、第2のビット線BLbと隣り合う位置に第2のビット線BLbと平行する方向が長手方向となるように形成され、第1のセルノード配線NDBとビアを介して接続される。第2の容量配線FLbは、自メモリセルが形成される領域内に形成され、他の領域の配線とは接続されない。また、図18に示す例では、第2の容量配線FLbは、第1のビット線BLbよりもセル内電源配線VDDCに近い位置に配置される。
また、第1のビット線BLtは、第1のセルノード配線NDTとは異なる配線層に形成されるものであって、上面視で第1のセルノード配線NDTと重なり合う部分を有する。第2のビット線BLbは、第2のセルノード配線NDBとは異なる配線層に形成されるものであって、上面視で第2のセルノード配線NDBと重なり合う部分を有する。
実施の形態4にかかるメモリセルMCでは、ビット線とセルノード配線とが重なり合う部分に合成容量を構成する一方の容量が形成され、ビット線と容量配線とが平行する部分に合成容量を構成する他方の容量が形成される。そこで、実施の形態4にかかるメモリセルMCで用いられる容量の具体的な構成についてより詳細に説明する。そこで、図19に実施の形態4にかかる半導体記憶装置のメモリセルに設けられるコンデンサの配置を説明する図を示す。
図19に示すように、実施の形態4にかかるメモリセルMCでは、第1のビット線BLtと第1のセルノード配線NDTとが重なり合う部分に第1の容量C10のうち第1の分割容量C11が形成され、第1のビット線BLtと第1の容量配線FLtとの間に第1の容量C10のうち第2の分割容量C12が形成される。ここで、第1の分割容量C11は、第1のセルノード配線NDTと第1のビット線BLtとの間に接続されるものであり、第2の分割容量C12は、一方の端子が第1の容量配線FLtを介して第1のセルノード配線NDTと接続され、他方の端子が第1のビット線BLtに接続される。
また、実施の形態4にかかるメモリセルMCでは、第2のビット線BLbと第2のセルノード配線NDBとが重なり合う部分に第2の容量C20のうち第3の分割容量C21が形成され、第2のビット線BLbと第2の容量配線FLbとの間に第2の容量C20のうち第4の分割容量C22が形成される。ここで、第3の分割容量C21は、第2のセルノード配線NDBと第2のビット線BLbとの間に接続されるものであり、第4の分割容量C22は、一方の端子が第2の容量配線FLbを介して第2のセルノード配線NDTと接続され、他方の端子が第2のビット線BLbに接続される。
続いて、図20に図18のXX−XX線に沿った実施の形態4にかかる半導体記憶装置のメモリセルの断面図を示す。図20に示すように、実施の形態4にかかるメモリセルMCは、第1配線層に、第1のセルノード配線NDT及び第2のセルノード配線NDBが形成される。また、実施の形態4にかかるメモリセルMCでは、第1のビット線BLt、第2のビット線BLb、第1の容量配線FLt及び第2の容量配線FLbが形成される。また、実施の形態4にかかるメモリセルMCでは、図示は省略しているが、第1配線層と第2配線層との間に第1の層間絶縁膜が形成され、第2配線層と第2配線層の上層に形成される第3の配線層(不図示)との間に第2の層間絶縁膜が形成される。
そして、第1のセルノード配線NDTと第1のビット線BLtとが重なり合う部分には、第1の層間絶縁膜を誘電体膜として機能し、第1のセルノード配線NDTと第1のビット線BLtとの間に設けられる第1の容量C10を構成する第1の分割容量C11が形成される。第1のビット線BLtと第1の容量配線FLtとの間には、第2の層間絶縁膜を誘電体膜として機能し、第1のセルノード配線NDTと第1のビット線BLtとの間に設けられる第1の容量C10を構成する第2の分割容量C12が形成される。第2のセルノード配線NDBと第2のビット線BLbとが重なり合う部分には、第1の層間絶縁膜を誘電体膜として機能し、第2のセルノード配線NDBと第2のビット線BLbとの間に設けられる第2の容量C20を構成する第3の分割容量C21が形成される。第2のビット線BLbと第2の容量配線FLbとの間には、第2の層間絶縁膜を誘電体膜として機能し、第2のセルノード配線NDBと第2のビット線BLbとの間に設けられる第2の容量C20を構成する第4の分割容量C22が形成される。
上記説明より、実施の形態4にかかるメモリセルMCでは、駆動トランジスタを複数のトランジスタで構成することで、負荷トランジスタと駆動トランジスタとの駆動能力の比を仕様に応じて適宜設定することができる。
また、実施の形態4にかかるメモリセルMCでは、セルノード配線と接続される容量配線を、ビット線と平行するように形成する。これにより、実施の形態4にかかるメモリセルMCは、実施の形態1にかかるメモリセルMCとは異なる形態で第1の容量C10及び第2の容量C20の容量値を大きくすることができる。FIN構造のトランジスタを用いた製造プロセスでは、配線幅が細く、配線幅よりも配線高さの方が大きくなることがある。このような、製造プロセスでは、上下方向に重なる配線間に形成される寄生容量が小さくなる問題が生じる。しかし、実施の形態4にかかるメモリセルMCのように、隣接する配線間に形成される寄生容量を用いることで、第1の容量C10及び第2の容量C20を大きくし、書き込みマージンを拡大することができる。
また、実施の形態4にかかるメモリセルMCのレイアウトでは、容量配線をビット線よりも外側に形成することもできる。そこで、実施の形態4にかかるメモリセルMCのレイアウトの変形例を図21に示す。図21に示したレイアウトは、図18に示したレイアウトと同様に第2配線層まで形成したメモリセルMCを示すものである。
図21に示す例では、第1の容量配線FLtが第1のビット線よりもセル内電源配線VDDCよりも遠い位置に配置される。また、第2の容量配線FLbは、第2のビット線BLbよりもセル内電源配線VDDCから遠い位置に配置される。また、容量配線の位置に応じて、図21に示す例では、駆動トランジスタNM11、NM12の位置が入れ替えられている。また、図21に示す例では、駆動トランジスタNM21、NM22の位置が入れ替えられている。
また、図21に示した変形例におけるコンデンサの配置を説明する図を図22に示す。図22に示す変形例においても、第1の分割容量C11〜第4の分割容量C22が形成される。具体的には、第1のセルノード配線NDTと第1のビット線BLtとが重なり合う部分には、第1の層間絶縁膜を誘電体膜として機能し、第1のセルノード配線NDTと第1のビット線BLtとの間に設けられる第1の容量C10を構成する第1の分割容量C11が形成される。第1のビット線BLtと第1の容量配線FLtとの間には、第2の層間絶縁膜を誘電体膜として機能し、第1のセルノード配線NDTと第1のビット線BLtとの間に設けられる第1の容量C10を構成する第2の分割容量C12が形成される。第2のセルノード配線NDBと第2のビット線BLbとが重なり合う部分には、第1の層間絶縁膜を誘電体膜として機能し、第2のセルノード配線NDBと第2のビット線BLbとの間に設けられる第2の容量C20を構成する第3の分割容量C21が形成される。第2のビット線BLbと第2の容量配線FLbとの間には、第2の層間絶縁膜を誘電体膜として機能し、第2のセルノード配線NDBと第2のビット線BLbとの間に設けられる第2の容量C20を構成する第4の分割容量C22が形成される。
図21及び図22に示した変形例においても、図19及び図20に示したメモリセルMCと同様に、第1の容量C10及び第2の容量C20が形成されるため、容量値を大きくして書き込みマージンを拡大することができる。
実施の形態5
実施の形態5では、第1の容量C1及び第2の容量C2を形成する領域の形状の別の形態について説明する。なお、実施の形態5の説明において、他の実施の形態と同じ構成については説明を省略する。
まず図23に実施の形態5にかかる半導体記憶装置のメモリセルMCの第1配線層までのレイアウトを示す概略図を示す。図23に示すように、実施の形態5にかかるメモリセルMCでは、第1のセルノード配線NDT及び第2のセルノード配線NDBの形状が他の実施の形態とは異なる。実施の形態5にかかるメモリセルMCでは、第1のセルノード配線NDTが、駆動トランジスタNM1及び転送トランジスタNM3が形成される拡散層の上層に、当該拡散層が延在する方向と平行する方向に延在する第1の幅広部を有する。また、第2のセルノード配線NDBが、駆動トランジスタNM2及び転送トランジスタNM4が形成される拡散層の上層に、当該拡散層が延在する方向と平行する方向に延在する第2の幅広部を有する。
また、第1のセルノード配線NDTの第1の幅広部は、上層に形成される第1のビット線BLtの下部に、第1のビット線BLtが延在する方向に延在するように形成される。第2のセルノード配線NDBの第2の幅広部は、上層に形成される第2のビット線BLbの下部に、第2のビット線BLbが延在する方向に延在するように形成される。
続いて、図24に実施の形態5にかかる半導体記憶装置のメモリセルMCの第2配線層までのレイアウトを示す概略図を示す。図24に示すように、実施の形態5にかかるメモリセルMCは、第1のビット線BLt及び第2のビット線BLbは、幅広部を有さず、同じ配線幅で延在するように形成される。
続いて、このような配線を有する実施の形態5にかかるメモリセルMCにおいて形成される第1の容量C1及び第2の容量C2の形状について説明する。そこで、図25に、実施の形態5にかかる半導体記憶装置のメモリセルに設けられるコンデンサの配置を説明する図を示す。図25に示すように、実施の形態5にかかるメモリセルMCでは、第1の容量C1及び第2の容量C2は、ビット線の下部において、ビット線の延在方向に長く、ビット線の延在方向と直交する方向に短くなる形状で形成される。この第1の容量C1及び第2の容量C2は、セルノード配線において、駆動トランジスタ及び転送トランジスタと、負荷トランジスタと、を接続する配線部分の幅よりも広い幅で形成される。
上記説明より、実施の形態5にかかるメモリセルMCにおいても、セルノード配線とビット線との間に形成される容量の面積を大きくすることができるため、他の実施の形態と同様に回路面積を増大させることなく、書き込みマージンを拡大したメモリを実現することができる。
実施の形態6
実施の形態6においても、第1の容量C1及び第2の容量C2を形成する領域の形状の別の形態について説明する。実施の形態6では、実施の形態5で説明したセルノード配線の形状と実施の形態1で説明したビット線の形状とを組み合わせた場合の容量の形状について説明する。なお、実施の形態6の説明において、他の実施の形態と同じ構成については説明を省略する。
そこで、実施の形態6にかかる半導体記憶装置のメモリセルMCに設けられるコンデンサの配置を説明する図を図26に示す。図26に示すように、実施の形態6にかかるメモリセルMCでは、第1の容量C1及び第2の容量C2がT字状に形成される。
この実施の形態6にかかるメモリセルMCでは、他の実施の形態よりも大きな面積で第1の容量C1及び第2の容量C2が形成できる。そのため、実施の形態6にかかるメモリセルMCを用いることで、他の実施の形態よりも書き込みマージンを拡大することができる。一方、実施の形態6にかかるメモリセルMCでは、他の実施の形態と同様に第1の容量C1及び第2の容量C2を形成するために別途容量のための領域を設ける必要がないため、メモリセルMCの面積が大きくなるという弊害はない。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
例えば、上記実施の形態の説明では、幅広部について、ビット線からセル内電源配線VDDCに向かって凸部を有するものを説明したが、幅広部の形状は、例えば、ビット線の配線幅方向の両側に凸部を有するものでも良く、また、セル内電源配線VDDCの反対側のビット線に凸部を有するもであっても良い。また、ここではシングルポートSRAMを示したが、もちろんデュアルポートSRAM等であってもよい。
1 半導体装置
10 メモリ
11 論理回路
20 書き込み回路
21 列選択回路
22 行選択回路
23 メモリセルアレイ
24 読み出し回路
MC メモリセル
PM 負荷トランジスタ
NM1 駆動トランジスタ
MN3 転送トランジスタ
C1、C2 容量
NDT 第1のセルノード配線
NDB 第2のセルノード配線
BLt 第1のビット線
BLb 第2のビット線
FL 容量配線

Claims (12)

  1. ソースが第1の電源配線に接続される第1、第2の負荷トランジスタと、
    ソースが第2の電源配線に接続される第1、第2の駆動トランジスタと、
    一方の端子が前記第1の駆動トランジスタのドレインと接続され、他方の端子が第1のビット線に接続される第1の転送トランジスタと、
    一方の端子が前記第2の駆動トランジスタのドレインと接続され、他方の端子が第2のビット線に接続される第2の転送トランジスタと、
    前記第1の負荷トランジスタのドレインと、前記第1の駆動トランジスタのドレインと、前記第2の負荷トランジスタのゲートと、前記第2の駆動トランジスタのゲートと、前記第1の転送トランジスタの一方の端子と、を接続する第1のセルノード配線と、
    前記第2の負荷トランジスタのドレインと、前記第2の駆動トランジスタのドレインと、前記第1の負荷トランジスタのゲートと、前記第1の駆動トランジスタのゲートと、前記第2の転送トランジスタの一方の端子と、を接続する第2のセルノード配線と、を有し、
    前記第1のセルノード配線と前記第1のビット線とは、異なる配線層に形成され、上面視で重なり合う部分に第1の幅広部を有し、
    前記第2のセルノード配線と前記第2のビット線とは、異なる配線層に形成され、上面視で重なり合う部分に第2の幅広部を有し、
    前記第1の幅広部は、前記第1のビット線の他の部分に比べて配線幅が広く形成され、
    前記第2の幅広部は、前記第2のビット線の他の部分に比べて配線幅が広く形成される半導体記憶装置。
  2. 前記第1のビット線は、前記第1のセルノード配線の長手方向と直交する方向が長手方向となるように形成され、
    前記第2のビット線は、前記第2のセルノード配線の長手方向と直交する方向が長手方向となるように形成される請求項1に記載の半導体記憶装置。
  3. 前記第1のセルノード配線及び前記第2のセルノード配線が形成される第1配線層と、
    前記第1のビット線及び前記第2のビット線が形成される第2配線層と、
    前記第1配線層と前記第2配線層との間に形成される層間絶縁膜と、を有し、
    前記第1の幅広部には、前記層間絶縁膜を誘電体膜として機能し、前記第1のセルノード配線と前記第1のビット線との間に設けられる第1の容量が形成され、
    前記第2の幅広部には、前記層間絶縁膜を誘電体膜として機能し、前記第2のセルノード配線と前記第2のビット線との間に設けられる第2の容量が形成される請求項1に記載の半導体記憶装置。
  4. 前記第1の幅広部において前記第1の電源配線と対向する第1の辺と前記第1の電源配線との間の距離は、前記第1のビット線の前記第1の幅広部以外の他の部分において前記第1の電源配線と対向する第2の辺と前記第1の電源配線との間の距離に比べて短い請求項1に記載の半導体記憶装置。
  5. 前記第1のビット線の長手方向を第1の方向とした場合、前記第1の幅広部の前記第1の方向の幅は、前記第1のセルノード配線の前記第1の方向の幅よりも広く形成される請求項1に記載の半導体記憶装置。
  6. ソースが第1の電源配線に接続される第1、第2の負荷トランジスタと、
    ソースが第2の電源配線に接続される第1、第2の駆動トランジスタと、
    一方の端子が前記第1の駆動トランジスタのドレインと接続され、他方の端子が第1のビット線に接続される第1の転送トランジスタと、
    一方の端子が前記第2の駆動トランジスタのドレインと接続され、他方の端子が第2のビット線に接続される第2の転送トランジスタと、
    前記第1の負荷トランジスタのドレインと、前記第1の駆動トランジスタのドレインと、前記第2の負荷トランジスタのゲートと、前記第2の駆動トランジスタのゲートと、前記第1の転送トランジスタの一方の端子と、を接続する第1のセルノード配線と、
    前記第2の負荷トランジスタのドレインと、前記第2の駆動トランジスタのドレインと、前記第1の負荷トランジスタのゲートと、前記第1の駆動トランジスタのゲートと、前記第2の転送トランジスタの一方の端子と、を接続する第2のセルノード配線と、
    前記第1のビット線と同じ配線層において前記第1のビット線と隣り合う位置に前記第1のビット線と平行する方向が長手方向となるように形成され、前記第1のセルノード配線とビアを介して接続される第1の容量配線と、
    前記第2のビット線と同じ配線層において前記第2のビット線と隣り合う位置に前記第1のビット線と平行する方向が長手方向となるように形成され、前記第2のセルノード配線とビアを介して接続される第2の容量配線と、を有し、
    前記第1のセルノード配線と前記第1のビット線とは、異なる配線層に形成され、上面視で重なり合う部分を有し、
    前記第2のセルノード配線と前記第2のビット線とは、異なる配線層に形成され、上面視で重なり合う部分を有する半導体記憶装置。
  7. 前記第1のビット線は、前記第1のセルノード配線の長手方向と直交する方向が長手方向となるように形成され、
    前記第2のビット線は、前記第2のセルノード配線の長手方向と直交する方向が長手方向となるように形成される請求項6に記載の半導体記憶装置。
  8. 前記第1のセルノード配線及び前記第2のセルノード配線が形成される第1配線層と、
    前記第1のビット線、前記第2のビット線、第1の容量配線及び第2の容量配線が形成される第2配線層と、
    前記第1配線層と前記第2配線層との間に形成される第1の層間絶縁膜と、
    前記第2配線層と前記第2配線層の上層に形成される第3の配線層との間に形成される第2の層間絶縁膜と、を有し、
    前記第1のセルノード配線と前記第1のビット線とが重なり合う部分には、前記第1の層間絶縁膜を誘電体膜として機能し、前記第1のセルノード配線と前記第1のビット線との間に設けられる第1の容量を構成する第1の分割容量が形成され、
    前記第1のビット線と前記第1の容量配線との間には、前記第2の層間絶縁膜を誘電体膜として機能し、前記第1のセルノード配線と前記第1のビット線との間に設けられる第1の容量を構成する第2の分割容量が形成され、
    前記第2のセルノード配線と前記第2のビット線とが重なり合う部分には、前記第1の層間絶縁膜を誘電体膜として機能し、前記第2のセルノード配線と前記第2のビット線との間に設けられる第2の容量を構成する第3の分割容量が形成され、
    前記第2のビット線と前記第2の容量配線との間には、前記第2の層間絶縁膜を誘電体膜として機能し、前記第2のセルノード配線と前記第2のビット線との間に設けられる第2の容量を構成する第4の分割容量が形成される請求項6に記載の半導体記憶装置。
  9. 前記第1の容量配線及び前記第2の容量配線は、自記憶セルが形成される領域内に形成される請求項6に記載の半導体記憶装置。
  10. 前記第1の容量配線及び前記第2の容量配線は、前記第1のビット線及び前記第2のビット線よりも前記第1の電源配線に近い位置に配置される請求項6に記載の半導体記憶装置。
  11. 前記第1の容量配線及び前記第2の容量配線は、前記第1のビット線及び前記第2のビット線よりも前記第1の電源配線から遠い位置に配置される請求項6に記載の半導体記憶装置。
  12. ソースが第1の電源配線に接続される第1、第2の負荷トランジスタと、
    ソースが第2の電源配線に接続される第1、第2の駆動トランジスタと、
    一方の端子が前記第1の駆動トランジスタのドレインと接続され、他方の端子が第1のビット線に接続される第1の転送トランジスタと、
    一方の端子が前記第2の駆動トランジスタのドレインと接続され、他方の端子が第2のビット線に接続される第2の転送トランジスタと、
    前記第1の負荷トランジスタのドレインと、前記第1の駆動トランジスタのドレインと、前記第2の負荷トランジスタのゲートと、前記第2の駆動トランジスタのゲートと、前記第1の転送トランジスタの一方の端子と、を接続する第1のセルノード配線と、
    前記第2の負荷トランジスタのドレインと、前記第2の駆動トランジスタのドレインと、前記第1の負荷トランジスタのゲートと、前記第1の駆動トランジスタのゲートと、前記第2の転送トランジスタの一方の端子と、を接続する第2のセルノード配線と、を有し、
    前記第1のセルノード配線と前記第1のビット線とは、異なる配線層に形成され、上面視で重なり合う部分に第1の幅広部を有し、
    前記第2のセルノード配線と前記第2のビット線とは、異なる配線層に形成され、上面視で重なり合う部分に第2の幅広部を有し、
    前記第1の幅広部は、前記第1のセルノード配線において前記第1のビット線の下部に、前記第1のビット線が延在する方向に延在するように形成され、
    前記第2の幅広部は、前記第2のセルノード配線において前記第2のビット線の下部に、前記第2のビット線が延在する方向に延在するように形成される半導体記憶装置。
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