JP2015032333A - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP2015032333A JP2015032333A JP2013162107A JP2013162107A JP2015032333A JP 2015032333 A JP2015032333 A JP 2015032333A JP 2013162107 A JP2013162107 A JP 2013162107A JP 2013162107 A JP2013162107 A JP 2013162107A JP 2015032333 A JP2015032333 A JP 2015032333A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- bit line
- cell node
- transistor
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 98
- 238000012546 transfer Methods 0.000 claims abstract description 55
- 239000003990 capacitor Substances 0.000 claims description 155
- 239000010410 layer Substances 0.000 claims description 86
- 239000011229 interlayer Substances 0.000 claims description 22
- 230000006870 function Effects 0.000 claims description 16
- 210000004027 cell Anatomy 0.000 description 285
- 238000010586 diagram Methods 0.000 description 41
- 238000009792 diffusion process Methods 0.000 description 22
- 238000000034 method Methods 0.000 description 11
- 230000008569 process Effects 0.000 description 10
- 230000003071 parasitic effect Effects 0.000 description 9
- 230000004048 modification Effects 0.000 description 7
- 238000012986 modification Methods 0.000 description 7
- 230000014759 maintenance of location Effects 0.000 description 5
- 230000009467 reduction Effects 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 230000003068 static effect Effects 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 231100000989 no adverse effect Toxicity 0.000 description 1
- 210000000352 storage cell Anatomy 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
Description
dV=(C2/(Cn+C2))×VDD・・・(1)
実施の形態2では、実施の形態1にかかるメモリセルMCのレイアウトの別の形態について説明する。そこで、実施の形態2にかかるメモリセルMCにおける第1の容量C1及び第2の容量C2のレイアウトの概略図を図9に示す。
実施の形態3では、メモリセルMCを構成するトランジスタとしてマルチゲート素子を用いる例について説明する。このマルチゲート素子は、複数の面に対して複数のゲートを設けることで、オフステートリーク電流の低減とオンステート電流の増大を実現するものである。以下では、マルチゲート素子の例としてFIN構造のトランジスタを用いたものを説明する。そこで、図10から図12にFIN構造のトランジスタの構造を説明する図を示す。
実施の形態4では、FIN構造のトランジスタを用いたメモリセルMCの別の形態について説明する。そこで、図15に実施の形態4にかかる半導体記憶装置のメモリセルの回路図を示す。図15に示すように、実施の形態4にかかるメモリセルMCは、第1の駆動トランジスタ及び第2の駆動トランジスタがそれぞれ2つのトランジスタにより構成される。
実施の形態5では、第1の容量C1及び第2の容量C2を形成する領域の形状の別の形態について説明する。なお、実施の形態5の説明において、他の実施の形態と同じ構成については説明を省略する。
実施の形態6においても、第1の容量C1及び第2の容量C2を形成する領域の形状の別の形態について説明する。実施の形態6では、実施の形態5で説明したセルノード配線の形状と実施の形態1で説明したビット線の形状とを組み合わせた場合の容量の形状について説明する。なお、実施の形態6の説明において、他の実施の形態と同じ構成については説明を省略する。
10 メモリ
11 論理回路
20 書き込み回路
21 列選択回路
22 行選択回路
23 メモリセルアレイ
24 読み出し回路
MC メモリセル
PM 負荷トランジスタ
NM1 駆動トランジスタ
MN3 転送トランジスタ
C1、C2 容量
NDT 第1のセルノード配線
NDB 第2のセルノード配線
BLt 第1のビット線
BLb 第2のビット線
FL 容量配線
Claims (12)
- ソースが第1の電源配線に接続される第1、第2の負荷トランジスタと、
ソースが第2の電源配線に接続される第1、第2の駆動トランジスタと、
一方の端子が前記第1の駆動トランジスタのドレインと接続され、他方の端子が第1のビット線に接続される第1の転送トランジスタと、
一方の端子が前記第2の駆動トランジスタのドレインと接続され、他方の端子が第2のビット線に接続される第2の転送トランジスタと、
前記第1の負荷トランジスタのドレインと、前記第1の駆動トランジスタのドレインと、前記第2の負荷トランジスタのゲートと、前記第2の駆動トランジスタのゲートと、前記第1の転送トランジスタの一方の端子と、を接続する第1のセルノード配線と、
前記第2の負荷トランジスタのドレインと、前記第2の駆動トランジスタのドレインと、前記第1の負荷トランジスタのゲートと、前記第1の駆動トランジスタのゲートと、前記第2の転送トランジスタの一方の端子と、を接続する第2のセルノード配線と、を有し、
前記第1のセルノード配線と前記第1のビット線とは、異なる配線層に形成され、上面視で重なり合う部分に第1の幅広部を有し、
前記第2のセルノード配線と前記第2のビット線とは、異なる配線層に形成され、上面視で重なり合う部分に第2の幅広部を有し、
前記第1の幅広部は、前記第1のビット線の他の部分に比べて配線幅が広く形成され、
前記第2の幅広部は、前記第2のビット線の他の部分に比べて配線幅が広く形成される半導体記憶装置。 - 前記第1のビット線は、前記第1のセルノード配線の長手方向と直交する方向が長手方向となるように形成され、
前記第2のビット線は、前記第2のセルノード配線の長手方向と直交する方向が長手方向となるように形成される請求項1に記載の半導体記憶装置。 - 前記第1のセルノード配線及び前記第2のセルノード配線が形成される第1配線層と、
前記第1のビット線及び前記第2のビット線が形成される第2配線層と、
前記第1配線層と前記第2配線層との間に形成される層間絶縁膜と、を有し、
前記第1の幅広部には、前記層間絶縁膜を誘電体膜として機能し、前記第1のセルノード配線と前記第1のビット線との間に設けられる第1の容量が形成され、
前記第2の幅広部には、前記層間絶縁膜を誘電体膜として機能し、前記第2のセルノード配線と前記第2のビット線との間に設けられる第2の容量が形成される請求項1に記載の半導体記憶装置。 - 前記第1の幅広部において前記第1の電源配線と対向する第1の辺と前記第1の電源配線との間の距離は、前記第1のビット線の前記第1の幅広部以外の他の部分において前記第1の電源配線と対向する第2の辺と前記第1の電源配線との間の距離に比べて短い請求項1に記載の半導体記憶装置。
- 前記第1のビット線の長手方向を第1の方向とした場合、前記第1の幅広部の前記第1の方向の幅は、前記第1のセルノード配線の前記第1の方向の幅よりも広く形成される請求項1に記載の半導体記憶装置。
- ソースが第1の電源配線に接続される第1、第2の負荷トランジスタと、
ソースが第2の電源配線に接続される第1、第2の駆動トランジスタと、
一方の端子が前記第1の駆動トランジスタのドレインと接続され、他方の端子が第1のビット線に接続される第1の転送トランジスタと、
一方の端子が前記第2の駆動トランジスタのドレインと接続され、他方の端子が第2のビット線に接続される第2の転送トランジスタと、
前記第1の負荷トランジスタのドレインと、前記第1の駆動トランジスタのドレインと、前記第2の負荷トランジスタのゲートと、前記第2の駆動トランジスタのゲートと、前記第1の転送トランジスタの一方の端子と、を接続する第1のセルノード配線と、
前記第2の負荷トランジスタのドレインと、前記第2の駆動トランジスタのドレインと、前記第1の負荷トランジスタのゲートと、前記第1の駆動トランジスタのゲートと、前記第2の転送トランジスタの一方の端子と、を接続する第2のセルノード配線と、
前記第1のビット線と同じ配線層において前記第1のビット線と隣り合う位置に前記第1のビット線と平行する方向が長手方向となるように形成され、前記第1のセルノード配線とビアを介して接続される第1の容量配線と、
前記第2のビット線と同じ配線層において前記第2のビット線と隣り合う位置に前記第1のビット線と平行する方向が長手方向となるように形成され、前記第2のセルノード配線とビアを介して接続される第2の容量配線と、を有し、
前記第1のセルノード配線と前記第1のビット線とは、異なる配線層に形成され、上面視で重なり合う部分を有し、
前記第2のセルノード配線と前記第2のビット線とは、異なる配線層に形成され、上面視で重なり合う部分を有する半導体記憶装置。 - 前記第1のビット線は、前記第1のセルノード配線の長手方向と直交する方向が長手方向となるように形成され、
前記第2のビット線は、前記第2のセルノード配線の長手方向と直交する方向が長手方向となるように形成される請求項6に記載の半導体記憶装置。 - 前記第1のセルノード配線及び前記第2のセルノード配線が形成される第1配線層と、
前記第1のビット線、前記第2のビット線、第1の容量配線及び第2の容量配線が形成される第2配線層と、
前記第1配線層と前記第2配線層との間に形成される第1の層間絶縁膜と、
前記第2配線層と前記第2配線層の上層に形成される第3の配線層との間に形成される第2の層間絶縁膜と、を有し、
前記第1のセルノード配線と前記第1のビット線とが重なり合う部分には、前記第1の層間絶縁膜を誘電体膜として機能し、前記第1のセルノード配線と前記第1のビット線との間に設けられる第1の容量を構成する第1の分割容量が形成され、
前記第1のビット線と前記第1の容量配線との間には、前記第2の層間絶縁膜を誘電体膜として機能し、前記第1のセルノード配線と前記第1のビット線との間に設けられる第1の容量を構成する第2の分割容量が形成され、
前記第2のセルノード配線と前記第2のビット線とが重なり合う部分には、前記第1の層間絶縁膜を誘電体膜として機能し、前記第2のセルノード配線と前記第2のビット線との間に設けられる第2の容量を構成する第3の分割容量が形成され、
前記第2のビット線と前記第2の容量配線との間には、前記第2の層間絶縁膜を誘電体膜として機能し、前記第2のセルノード配線と前記第2のビット線との間に設けられる第2の容量を構成する第4の分割容量が形成される請求項6に記載の半導体記憶装置。 - 前記第1の容量配線及び前記第2の容量配線は、自記憶セルが形成される領域内に形成される請求項6に記載の半導体記憶装置。
- 前記第1の容量配線及び前記第2の容量配線は、前記第1のビット線及び前記第2のビット線よりも前記第1の電源配線に近い位置に配置される請求項6に記載の半導体記憶装置。
- 前記第1の容量配線及び前記第2の容量配線は、前記第1のビット線及び前記第2のビット線よりも前記第1の電源配線から遠い位置に配置される請求項6に記載の半導体記憶装置。
- ソースが第1の電源配線に接続される第1、第2の負荷トランジスタと、
ソースが第2の電源配線に接続される第1、第2の駆動トランジスタと、
一方の端子が前記第1の駆動トランジスタのドレインと接続され、他方の端子が第1のビット線に接続される第1の転送トランジスタと、
一方の端子が前記第2の駆動トランジスタのドレインと接続され、他方の端子が第2のビット線に接続される第2の転送トランジスタと、
前記第1の負荷トランジスタのドレインと、前記第1の駆動トランジスタのドレインと、前記第2の負荷トランジスタのゲートと、前記第2の駆動トランジスタのゲートと、前記第1の転送トランジスタの一方の端子と、を接続する第1のセルノード配線と、
前記第2の負荷トランジスタのドレインと、前記第2の駆動トランジスタのドレインと、前記第1の負荷トランジスタのゲートと、前記第1の駆動トランジスタのゲートと、前記第2の転送トランジスタの一方の端子と、を接続する第2のセルノード配線と、を有し、
前記第1のセルノード配線と前記第1のビット線とは、異なる配線層に形成され、上面視で重なり合う部分に第1の幅広部を有し、
前記第2のセルノード配線と前記第2のビット線とは、異なる配線層に形成され、上面視で重なり合う部分に第2の幅広部を有し、
前記第1の幅広部は、前記第1のセルノード配線において前記第1のビット線の下部に、前記第1のビット線が延在する方向に延在するように形成され、
前記第2の幅広部は、前記第2のセルノード配線において前記第2のビット線の下部に、前記第2のビット線が延在する方向に延在するように形成される半導体記憶装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013162107A JP6034764B2 (ja) | 2013-08-05 | 2013-08-05 | 半導体記憶装置 |
TW103123052A TWI614761B (zh) | 2013-08-05 | 2014-07-03 | 半導體記憶裝置 |
US14/332,219 US9202553B2 (en) | 2013-08-05 | 2014-07-15 | Semiconductor storage device |
CN201410380778.XA CN104347110B (zh) | 2013-08-05 | 2014-08-05 | 半导体存储器件 |
US14/927,262 US20160111141A1 (en) | 2013-08-05 | 2015-10-29 | Semiconductor storage device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013162107A JP6034764B2 (ja) | 2013-08-05 | 2013-08-05 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2015032333A true JP2015032333A (ja) | 2015-02-16 |
JP6034764B2 JP6034764B2 (ja) | 2016-11-30 |
Family
ID=52427537
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013162107A Expired - Fee Related JP6034764B2 (ja) | 2013-08-05 | 2013-08-05 | 半導体記憶装置 |
Country Status (4)
Country | Link |
---|---|
US (2) | US9202553B2 (ja) |
JP (1) | JP6034764B2 (ja) |
CN (1) | CN104347110B (ja) |
TW (1) | TWI614761B (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2018129551A (ja) * | 2018-05-17 | 2018-08-16 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US10424575B2 (en) | 2015-03-26 | 2019-09-24 | Renesas Electronics Corporation | Semiconductor device |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10163494B1 (en) * | 2017-05-31 | 2018-12-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Memory device and fabrication method thereof |
US11152376B2 (en) | 2017-12-26 | 2021-10-19 | Stmicroelectronics International N.V. | Dual port memory cell with improved access resistance |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05234378A (ja) * | 1992-02-25 | 1993-09-10 | Sharp Corp | スタティック型メモリセル |
JPH0817186A (ja) * | 1994-06-28 | 1996-01-19 | Seiko Epson Corp | 半導体記憶装置 |
JP2006085786A (ja) * | 2004-09-15 | 2006-03-30 | Renesas Technology Corp | 半導体集積回路装置 |
JP2010109232A (ja) * | 2008-10-31 | 2010-05-13 | Renesas Technology Corp | 半導体集積回路装置 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3526553B2 (ja) * | 2001-01-26 | 2004-05-17 | 松下電器産業株式会社 | Sram装置 |
JP4278338B2 (ja) * | 2002-04-01 | 2009-06-10 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
JP2004200598A (ja) * | 2002-12-20 | 2004-07-15 | Renesas Technology Corp | 半導体記憶装置および半導体装置 |
US6992916B2 (en) * | 2003-06-13 | 2006-01-31 | Taiwan Semiconductor Manufacturing Co., Ltd. | SRAM cell design with high resistor CMOS gate structure for soft error rate improvement |
JP2005142289A (ja) * | 2003-11-05 | 2005-06-02 | Toshiba Corp | 半導体記憶装置 |
JP5149617B2 (ja) * | 2004-04-01 | 2013-02-20 | エーアールエム リミテッド | 改良されたレイアウトのsramメモリセル |
KR100618833B1 (ko) * | 2004-06-12 | 2006-08-31 | 삼성전자주식회사 | 비대칭 sram 소자 및 그 제조방법 |
US7177177B2 (en) * | 2005-04-07 | 2007-02-13 | International Business Machines Corporation | Back-gate controlled read SRAM cell |
JP5076462B2 (ja) * | 2005-12-28 | 2012-11-21 | ソニー株式会社 | 半導体メモリデバイス |
JP5057739B2 (ja) | 2006-10-03 | 2012-10-24 | 株式会社東芝 | 半導体記憶装置 |
US7755924B2 (en) * | 2008-01-04 | 2010-07-13 | Texas Instruments Incorporated | SRAM employing a read-enabling capacitance |
US8189368B2 (en) * | 2009-07-31 | 2012-05-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Cell structure for dual port SRAM |
JP5596335B2 (ja) * | 2009-12-24 | 2014-09-24 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US8315084B2 (en) * | 2010-03-10 | 2012-11-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fully balanced dual-port memory cell |
US9006841B2 (en) * | 2011-12-30 | 2015-04-14 | Stmicroelectronics International N.V. | Dual port SRAM having reduced cell size and rectangular shape |
-
2013
- 2013-08-05 JP JP2013162107A patent/JP6034764B2/ja not_active Expired - Fee Related
-
2014
- 2014-07-03 TW TW103123052A patent/TWI614761B/zh not_active IP Right Cessation
- 2014-07-15 US US14/332,219 patent/US9202553B2/en not_active Expired - Fee Related
- 2014-08-05 CN CN201410380778.XA patent/CN104347110B/zh not_active Expired - Fee Related
-
2015
- 2015-10-29 US US14/927,262 patent/US20160111141A1/en not_active Abandoned
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05234378A (ja) * | 1992-02-25 | 1993-09-10 | Sharp Corp | スタティック型メモリセル |
JPH0817186A (ja) * | 1994-06-28 | 1996-01-19 | Seiko Epson Corp | 半導体記憶装置 |
JP2006085786A (ja) * | 2004-09-15 | 2006-03-30 | Renesas Technology Corp | 半導体集積回路装置 |
JP2010109232A (ja) * | 2008-10-31 | 2010-05-13 | Renesas Technology Corp | 半導体集積回路装置 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10424575B2 (en) | 2015-03-26 | 2019-09-24 | Renesas Electronics Corporation | Semiconductor device |
US10811405B2 (en) | 2015-03-26 | 2020-10-20 | Renesas Electronics Corporation | Semiconductor device |
JP2018129551A (ja) * | 2018-05-17 | 2018-08-16 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
US9202553B2 (en) | 2015-12-01 |
TWI614761B (zh) | 2018-02-11 |
CN104347110B (zh) | 2018-07-31 |
TW201519248A (zh) | 2015-05-16 |
JP6034764B2 (ja) | 2016-11-30 |
CN104347110A (zh) | 2015-02-11 |
US20160111141A1 (en) | 2016-04-21 |
US20150036420A1 (en) | 2015-02-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11222898B2 (en) | Two-port SRAM structure | |
US9041117B2 (en) | SRAM cell connection structure | |
US9305633B2 (en) | SRAM cell and cell layout method | |
TWI527159B (zh) | 靜態隨機存取記憶胞及結構 | |
US10811405B2 (en) | Semiconductor device | |
US10515691B2 (en) | Memory array with bit-lines connected to different sub-arrays through jumper structures | |
US8499272B2 (en) | Semiconductor device based on power gating in multilevel wiring structure | |
WO2016117288A1 (ja) | 半導体集積回路装置 | |
JP6034764B2 (ja) | 半導体記憶装置 | |
JP5129309B2 (ja) | 半導体記憶装置 | |
US10153287B1 (en) | Layout pattern for static random access memory | |
US10559573B2 (en) | Static random access memory structure | |
US20070241370A1 (en) | Semiconductor memory device | |
JP6596120B2 (ja) | 半導体装置 | |
JP2005183533A (ja) | 半導体記憶装置 | |
WO2014112476A1 (ja) | 半導体記憶装置 | |
JP2014011439A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20160201 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20160916 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20161011 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20161028 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6034764 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |