JPH0817186A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0817186A JPH0817186A JP6146098A JP14609894A JPH0817186A JP H0817186 A JPH0817186 A JP H0817186A JP 6146098 A JP6146098 A JP 6146098A JP 14609894 A JP14609894 A JP 14609894A JP H0817186 A JPH0817186 A JP H0817186A
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Abstract
(57)【要約】
【構成】半導体記憶装置、特にスタティックＲＡＭにお
いて、メモリセルの記憶ノードと、もう一方の記憶ノー
ド側のビット線との間にコンデンサＣ３，Ｃ４を設け
る。ビット線ＸＢＬがＨからＬレベルに変化し、伝達ト
ランジスタＱ４を通してメモリセルにデータが書き込ま
れる。この直後に、ビット線のデータがＨリセットさ
れ、接地レベルであったビット線ＸＢＬの電位が引き上
げられる。するとビット線ＸＢＬに接続されているコン
デンサＣ３のカップリングにより他端のＨ側記憶ノード
Ｎ１の電位は速やかに上昇し、書き込みデータの反転を
防ぐ。 【効果】書き込み終了後メモリセルのＨレベル側の記憶
ノードが速やかに電源電圧レベルまで到達するので、電
源電圧が低い場合における誤動作を低く抑えることがで
き低電圧動作が可能となる。またα線によるソフトエラ
ーの防止にも大きな効果が期待でき、半導体記憶装置と
しての信頼性の向上にも有効である。
いて、メモリセルの記憶ノードと、もう一方の記憶ノー
ド側のビット線との間にコンデンサＣ３，Ｃ４を設け
る。ビット線ＸＢＬがＨからＬレベルに変化し、伝達ト
ランジスタＱ４を通してメモリセルにデータが書き込ま
れる。この直後に、ビット線のデータがＨリセットさ
れ、接地レベルであったビット線ＸＢＬの電位が引き上
げられる。するとビット線ＸＢＬに接続されているコン
デンサＣ３のカップリングにより他端のＨ側記憶ノード
Ｎ１の電位は速やかに上昇し、書き込みデータの反転を
防ぐ。 【効果】書き込み終了後メモリセルのＨレベル側の記憶
ノードが速やかに電源電圧レベルまで到達するので、電
源電圧が低い場合における誤動作を低く抑えることがで
き低電圧動作が可能となる。またα線によるソフトエラ
ーの防止にも大きな効果が期待でき、半導体記憶装置と
しての信頼性の向上にも有効である。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関わり、特
に随時読み出し書き込み可能でデータをリフレッシュす
る必要のない記憶装置であるスタティックＲＡＭの低電
圧動作に関する。
に随時読み出し書き込み可能でデータをリフレッシュす
る必要のない記憶装置であるスタティックＲＡＭの低電
圧動作に関する。
【０００２】
【従来の技術】従来負荷素子を用いたスタティックＲＡ
Ｍのメモリセル周りは図３に示す回路のものが多く用い
られている。図３でＬ１，Ｌ２は、多結晶シリコン高抵
抗またはＴＦＴ素子でありＱ１〜Ｑ１０はＮチャネル型
トランジスタ、Ｃ１，Ｃ２は記憶ノードに付加する等価
的な容量、ＷＬはワード線、ＣＯＬはカラムデコード信
号、ＷＧはライトゲート制御信号、ＢＬ，ＸＢＬは一対
のビット線、ＤＢ，ＸＤＢは一対のデータ線、ＩＮ１，
ＩＮ２は書き込みデータのドライバの働きをするインバ
ータ回路である。
Ｍのメモリセル周りは図３に示す回路のものが多く用い
られている。図３でＬ１，Ｌ２は、多結晶シリコン高抵
抗またはＴＦＴ素子でありＱ１〜Ｑ１０はＮチャネル型
トランジスタ、Ｃ１，Ｃ２は記憶ノードに付加する等価
的な容量、ＷＬはワード線、ＣＯＬはカラムデコード信
号、ＷＧはライトゲート制御信号、ＢＬ，ＸＢＬは一対
のビット線、ＤＢ，ＸＤＢは一対のデータ線、ＩＮ１，
ＩＮ２は書き込みデータのドライバの働きをするインバ
ータ回路である。
【０００３】従来の半導体記憶装置のメモリセルの動作
を図４を用いて説明する。図４は、図３の回路で書き込
み動作を行ったときの各回路接点の電圧波形図である。
ここでＤ１，Ｄ２はそれぞれメモリセルに書き込まれる
データを出力するインバータＩＮ１，ＩＮ２に入力され
る信号の電圧波形であり、Ｎ１，Ｎ２はメモリセルの記
憶ノードの電圧波形である。
を図４を用いて説明する。図４は、図３の回路で書き込
み動作を行ったときの各回路接点の電圧波形図である。
ここでＤ１，Ｄ２はそれぞれメモリセルに書き込まれる
データを出力するインバータＩＮ１，ＩＮ２に入力され
る信号の電圧波形であり、Ｎ１，Ｎ２はメモリセルの記
憶ノードの電圧波形である。
【０００４】時刻ｔ０にて半導体記憶装置の外部より書
き込み制御信号が入力されると読み出しから書き込み状
態に変化するわけであるが、まずカラムデコード信号Ｃ
ＯＬが”Ｌ”レベルから”Ｈ”レベルとなりＱ７，Ｑ８
のトランジスタがオンし、カラムゲートが開くことによ
りデータ線とビット線とを接続する。次にアドレス入力
信号の一部がデコードされ、１本のワード線ＷＬが時刻
ｔ１において”Ｌ”から”Ｈ”に立ち上がりメモリセル
の伝達トランジスタＱ３およびＱ４をオンし、ビット線
とメモリセルの記憶ノードを接続する。
き込み制御信号が入力されると読み出しから書き込み状
態に変化するわけであるが、まずカラムデコード信号Ｃ
ＯＬが”Ｌ”レベルから”Ｈ”レベルとなりＱ７，Ｑ８
のトランジスタがオンし、カラムゲートが開くことによ
りデータ線とビット線とを接続する。次にアドレス入力
信号の一部がデコードされ、１本のワード線ＷＬが時刻
ｔ１において”Ｌ”から”Ｈ”に立ち上がりメモリセル
の伝達トランジスタＱ３およびＱ４をオンし、ビット線
とメモリセルの記憶ノードを接続する。
【０００５】ここまでは読みだし動作と同様であるが、
書き込み動作では次の時刻ｔ２においてライトゲート制
御信号ＷＧが”Ｌ”から”Ｈ”に立ち上がってライトゲ
ートが開き、インバータＩＮ１およびＩＮ２に入力され
た電圧波形Ｄ１およびＤ２の反転信号がメモリセルまで
伝達される。するとメモリセルに記憶ノードＮ１，Ｎ２
がこれに追従して変化し、Ｎ１は”Ｌ”から”Ｈ”へ、
Ｎ２は”Ｈ”から”Ｌ”に変化する。次に時刻ｔ３にお
いてインバータＩＮ１，ＩＮ２への入力信号Ｄ１，Ｄ２
が”Ｌ”レベルにリセットされ、次の時刻ｔ４において
ライトゲート制御信号ＷＧが”Ｈ”から”Ｌ”に変化
し、ライトゲートが閉じて書き込み動作が完了する。
書き込み動作では次の時刻ｔ２においてライトゲート制
御信号ＷＧが”Ｌ”から”Ｈ”に立ち上がってライトゲ
ートが開き、インバータＩＮ１およびＩＮ２に入力され
た電圧波形Ｄ１およびＤ２の反転信号がメモリセルまで
伝達される。するとメモリセルに記憶ノードＮ１，Ｎ２
がこれに追従して変化し、Ｎ１は”Ｌ”から”Ｈ”へ、
Ｎ２は”Ｈ”から”Ｌ”に変化する。次に時刻ｔ３にお
いてインバータＩＮ１，ＩＮ２への入力信号Ｄ１，Ｄ２
が”Ｌ”レベルにリセットされ、次の時刻ｔ４において
ライトゲート制御信号ＷＧが”Ｈ”から”Ｌ”に変化
し、ライトゲートが閉じて書き込み動作が完了する。
【０００６】ここで注目すべきことは書き込みが完了し
たときのメモリセルの記憶ノードＮ１の”Ｈ”レベルが
電源電圧ＶｄｄレベルよりＮチャネル型トランジスタの
しきい値電圧Ｖｔ分だけ低いレベルにまでしか達してい
ないことである。ライトゲートおよびカラムゲートをＰ
チャネル型およびＮチャネル型トランジスタを用いたト
ランスファゲートに置き換えたとしても、メモリセルの
伝達トランジスタＱ３およびＱ４にＮチャネル型トラン
ジスタを用いる限りこの電圧低下は免れない。そしてこ
のレベルからＶｄｄレベルまで上昇させるのはメモリセ
ル負荷の高抵抗またはＰチャネル型ＴＦＴ素子Ｌ１を通
して記憶ノードの容量Ｃ２を充電することによるわけで
あるが、例えば高抵抗を負荷として用いた場合この抵抗
値はメモリ容量が１メガビット程度のスタティックＲＡ
Ｍでは消費電流削減のため１×１０12オームのオーダま
で高くしており、メモリセルの記憶ノードに付加する容
量が１×１０-15ファラドのオーダとすると数ミリ秒と
いう大きな時定数を持つことになる。ＴＦＴ素子をメモ
リセルの負荷に使用した場合でもＰチャネル型トランジ
スタなのでＶｄｄレベルまでは上昇するものの、電流能
力が極めて小さいので高抵抗を使用した場合より改善さ
れるものの大きな時定数を持つことに変わりない。通常
スタティックＲＡＭの動作速度は中速品で１００ナノ秒
程度であるからこの時間はその１万倍程度になり非常に
長いことがわかる。
たときのメモリセルの記憶ノードＮ１の”Ｈ”レベルが
電源電圧ＶｄｄレベルよりＮチャネル型トランジスタの
しきい値電圧Ｖｔ分だけ低いレベルにまでしか達してい
ないことである。ライトゲートおよびカラムゲートをＰ
チャネル型およびＮチャネル型トランジスタを用いたト
ランスファゲートに置き換えたとしても、メモリセルの
伝達トランジスタＱ３およびＱ４にＮチャネル型トラン
ジスタを用いる限りこの電圧低下は免れない。そしてこ
のレベルからＶｄｄレベルまで上昇させるのはメモリセ
ル負荷の高抵抗またはＰチャネル型ＴＦＴ素子Ｌ１を通
して記憶ノードの容量Ｃ２を充電することによるわけで
あるが、例えば高抵抗を負荷として用いた場合この抵抗
値はメモリ容量が１メガビット程度のスタティックＲＡ
Ｍでは消費電流削減のため１×１０12オームのオーダま
で高くしており、メモリセルの記憶ノードに付加する容
量が１×１０-15ファラドのオーダとすると数ミリ秒と
いう大きな時定数を持つことになる。ＴＦＴ素子をメモ
リセルの負荷に使用した場合でもＰチャネル型トランジ
スタなのでＶｄｄレベルまでは上昇するものの、電流能
力が極めて小さいので高抵抗を使用した場合より改善さ
れるものの大きな時定数を持つことに変わりない。通常
スタティックＲＡＭの動作速度は中速品で１００ナノ秒
程度であるからこの時間はその１万倍程度になり非常に
長いことがわかる。
【０００７】また、さらに注目されることは時刻ｔ３に
おいてインバータＩＮ１，ＩＮ２への入力信号Ｄ１，Ｄ
２が”Ｌ”レベルにリセットされるとビット線電位が”
Ｈ”レベル方向に上昇するためメモリセルの”Ｌ”側の
記憶ノードＮ２の電位もこれに追従して上昇傾向を見せ
る点である。メモリセルの”Ｈ”側の記憶ノードのレベ
ルが充分高ければこの傾向はある程度抑えられるが、前
述のように電源電圧よりＮチャネル型トランジスタのし
きい値分程度低くなってしまうのでこの現象を回避する
事はできない。このことはメモリセルの記憶ノード間の
電位差が減少することに他ならず、電源電圧が低い場合
にはこの傾向が顕著になる。さらにα線による電子注入
を考えてみると、”Ｌ”側の記憶ノードの電位Ｎ２がさ
らに上昇する可能性が出てくる。
おいてインバータＩＮ１，ＩＮ２への入力信号Ｄ１，Ｄ
２が”Ｌ”レベルにリセットされるとビット線電位が”
Ｈ”レベル方向に上昇するためメモリセルの”Ｌ”側の
記憶ノードＮ２の電位もこれに追従して上昇傾向を見せ
る点である。メモリセルの”Ｈ”側の記憶ノードのレベ
ルが充分高ければこの傾向はある程度抑えられるが、前
述のように電源電圧よりＮチャネル型トランジスタのし
きい値分程度低くなってしまうのでこの現象を回避する
事はできない。このことはメモリセルの記憶ノード間の
電位差が減少することに他ならず、電源電圧が低い場合
にはこの傾向が顕著になる。さらにα線による電子注入
を考えてみると、”Ｌ”側の記憶ノードの電位Ｎ２がさ
らに上昇する可能性が出てくる。
【０００８】
【発明が解決しようとする課題】以上のようなメモリセ
ルの記憶ノード間の電位差の減少はそれ自体書き込まれ
たデータが反転する可能性を増加させることを意味し、
電源電圧が低い場合の動作すなわち低電圧動作が不可能
になるばかりではなく、半導体記憶装置としての信頼性
の悪化にも繋がる。
ルの記憶ノード間の電位差の減少はそれ自体書き込まれ
たデータが反転する可能性を増加させることを意味し、
電源電圧が低い場合の動作すなわち低電圧動作が不可能
になるばかりではなく、半導体記憶装置としての信頼性
の悪化にも繋がる。
【０００９】そこで本発明はこのような問題を解決する
もので、その目的とするところはメモリセルにデータを
書き込んだ直後に、メモリセルの”Ｈ”側の記憶ノード
の電圧を電源電圧程度に昇圧して書き込みデータの反転
を防ぎ低電圧でも動作可能な半導体記憶装置を提供する
ことにある。
もので、その目的とするところはメモリセルにデータを
書き込んだ直後に、メモリセルの”Ｈ”側の記憶ノード
の電圧を電源電圧程度に昇圧して書き込みデータの反転
を防ぎ低電圧でも動作可能な半導体記憶装置を提供する
ことにある。
【００１０】
【課題を解決するための手段】本発明の半導体記憶装置
は、一端がメモリセルを構成するフリップフロップの記
憶ノードの片側に接続され、他端がもう一方の記憶ノー
ドと伝達トランジスタを介して接続されるビット線に接
続されるコンデンサを有することを特徴とする。
は、一端がメモリセルを構成するフリップフロップの記
憶ノードの片側に接続され、他端がもう一方の記憶ノー
ドと伝達トランジスタを介して接続されるビット線に接
続されるコンデンサを有することを特徴とする。
【００１１】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の実施例であるところの半導体記憶装
置におけるメモリセル周辺の回路図である。図１におい
て従来例で示した図３と異なるのは、メモリセルに関し
ては記憶ノードにコンデンサＣ３，Ｃ４が付加され、そ
のコンデンサの対極が各々の記憶ノードと反対側のビッ
ト線に接続されていることである。またメモリセルの周
辺においてはカラムデコード信号で制御されるカラムゲ
ートがＰチャネル型およびＮチャネル型トランジスタで
構成されるトランスファゲートになっており、同様にラ
イトゲート制御信号により制御されるライトゲートもＰ
チャネル型およびＮチャネル型トランジスタにより構成
されており、さらに読み出し動作時にビット線電位を引
き上げておくビット線負荷Ｑ１５，Ｑ１６がＮチャネル
型ではなくＰチャネル型トランジスタで構成されている
ことである。また追加されている入力信号についてはＸ
ＣＯＬがカラムデコード信号ＣＯＬの反転信号、ＸＷＧ
はライトゲート制御信号ＷＧの反転信号である。またメ
モリセルの負荷であるＬ１，Ｌ２は従来例と同様に高抵
抗またはＴＦＴ素子による負荷であることをつけ加えて
おく。
る。図１は本発明の実施例であるところの半導体記憶装
置におけるメモリセル周辺の回路図である。図１におい
て従来例で示した図３と異なるのは、メモリセルに関し
ては記憶ノードにコンデンサＣ３，Ｃ４が付加され、そ
のコンデンサの対極が各々の記憶ノードと反対側のビッ
ト線に接続されていることである。またメモリセルの周
辺においてはカラムデコード信号で制御されるカラムゲ
ートがＰチャネル型およびＮチャネル型トランジスタで
構成されるトランスファゲートになっており、同様にラ
イトゲート制御信号により制御されるライトゲートもＰ
チャネル型およびＮチャネル型トランジスタにより構成
されており、さらに読み出し動作時にビット線電位を引
き上げておくビット線負荷Ｑ１５，Ｑ１６がＮチャネル
型ではなくＰチャネル型トランジスタで構成されている
ことである。また追加されている入力信号についてはＸ
ＣＯＬがカラムデコード信号ＣＯＬの反転信号、ＸＷＧ
はライトゲート制御信号ＷＧの反転信号である。またメ
モリセルの負荷であるＬ１，Ｌ２は従来例と同様に高抵
抗またはＴＦＴ素子による負荷であることをつけ加えて
おく。
【００１２】次に本発明の実施例であるところの図１の
回路図の動作を図２を用いて説明する。図２は図１の回
路で書き込み動作を行ったときの各回路接点の電圧波形
であり、各制御信号の入力タイミングは従来例のものと
同一である。時刻ｔ０において半導体記憶装置の外部よ
り書き込み制御信号が入力されると、同様に外部から入
力されているアドレス信号の一部がデコードされ、カラ
ムデコード信号ＣＯＬが”Ｌ”レベルから”Ｈ”レベル
となりＮチャネル型トランジスタＱ７，Ｑ８がオンし、
同時にＣＯＬの反転信号ＸＣＯＬが”Ｈ”から”Ｌ”と
なるためＰチャネル型トランジスタＱ１１，Ｑ１２がオ
ンし、カラムゲートが開くことによりデータ線とビット
線との間を接地レベルから電源電圧レベルまでのフルス
イングの信号を伝送可能な状態にする。
回路図の動作を図２を用いて説明する。図２は図１の回
路で書き込み動作を行ったときの各回路接点の電圧波形
であり、各制御信号の入力タイミングは従来例のものと
同一である。時刻ｔ０において半導体記憶装置の外部よ
り書き込み制御信号が入力されると、同様に外部から入
力されているアドレス信号の一部がデコードされ、カラ
ムデコード信号ＣＯＬが”Ｌ”レベルから”Ｈ”レベル
となりＮチャネル型トランジスタＱ７，Ｑ８がオンし、
同時にＣＯＬの反転信号ＸＣＯＬが”Ｈ”から”Ｌ”と
なるためＰチャネル型トランジスタＱ１１，Ｑ１２がオ
ンし、カラムゲートが開くことによりデータ線とビット
線との間を接地レベルから電源電圧レベルまでのフルス
イングの信号を伝送可能な状態にする。
【００１３】次にアドレス信号の一部がデコードされ１
本のワード線ＷＬが時刻ｔ１において”Ｌ”から”Ｈ”
に立ち上がり、メモリセルの伝達トランジスタＱ３およ
びＱ４をオンし、ビット線ＢＬ，ＸＢＬとメモリセルの
記憶ノードＮ１，Ｎ２を接続する。この時点でメモリセ
ルの”Ｌ”側記憶ノードＮ１の電位が接地レベルから多
少上昇するのは、ビット線ＢＬの”Ｈ”レベルの電位が
伝達トランジスタＱ３を通して伝達されるためである
が、この電位上昇はビット線の負荷トランジスタＱ１５
とメモリセルの駆動トランジスタＱ５の電流能力および
ビット線に付加する容量により決まり、動作に影響を及
ぼすほどではない。
本のワード線ＷＬが時刻ｔ１において”Ｌ”から”Ｈ”
に立ち上がり、メモリセルの伝達トランジスタＱ３およ
びＱ４をオンし、ビット線ＢＬ，ＸＢＬとメモリセルの
記憶ノードＮ１，Ｎ２を接続する。この時点でメモリセ
ルの”Ｌ”側記憶ノードＮ１の電位が接地レベルから多
少上昇するのは、ビット線ＢＬの”Ｈ”レベルの電位が
伝達トランジスタＱ３を通して伝達されるためである
が、この電位上昇はビット線の負荷トランジスタＱ１５
とメモリセルの駆動トランジスタＱ５の電流能力および
ビット線に付加する容量により決まり、動作に影響を及
ぼすほどではない。
【００１４】次に時刻ｔ２でライトゲート制御信号ＷＧ
が”Ｌ”から”Ｈ”に立ち上がってライトゲートが開
き、インバータＩＮ１およびＩＮ２に入力された電圧波
形Ｄ１およびＤ２の反転信号がメモリセルまでフルスイ
ングのレベルで伝達される。ライトゲートが開くのに多
少遅れてインバータＩＮ２の入力信号であるＤ２が”
Ｌ”から”Ｈ”に変化すると、ＩＮ２の出力がライトゲ
ートを通り、データ線を経由してカラムゲートを通り、
ビット線ＸＢＬの電位を”Ｈ”から”Ｌ”に変化させ
る。この電位の変化のなだらかさはビット線にメモリセ
ルが多数接続されているために付加する容量も多くなる
ためである。さて、ビット線ＸＢＬが”Ｈ”から”Ｌ”
レベルに変化すると、この電位がメモリセルの伝達トラ
ンジスタＱ４を通して記憶ノードＮ２に付加する等価容
量Ｃ１に充電されていた電荷を抜く。すると、この記憶
ノードはＮチャネル型の駆動トランジスタＱ５のゲート
電圧でもあるのでトランジスタＱ５がオフし、今度は”
Ｈ”レベルのビット線ＢＬから伝達トランジスタＱ３を
通して記憶ノードＮ１に付加する等価容量Ｃ２に電荷が
流れ込む。
が”Ｌ”から”Ｈ”に立ち上がってライトゲートが開
き、インバータＩＮ１およびＩＮ２に入力された電圧波
形Ｄ１およびＤ２の反転信号がメモリセルまでフルスイ
ングのレベルで伝達される。ライトゲートが開くのに多
少遅れてインバータＩＮ２の入力信号であるＤ２が”
Ｌ”から”Ｈ”に変化すると、ＩＮ２の出力がライトゲ
ートを通り、データ線を経由してカラムゲートを通り、
ビット線ＸＢＬの電位を”Ｈ”から”Ｌ”に変化させ
る。この電位の変化のなだらかさはビット線にメモリセ
ルが多数接続されているために付加する容量も多くなる
ためである。さて、ビット線ＸＢＬが”Ｈ”から”Ｌ”
レベルに変化すると、この電位がメモリセルの伝達トラ
ンジスタＱ４を通して記憶ノードＮ２に付加する等価容
量Ｃ１に充電されていた電荷を抜く。すると、この記憶
ノードはＮチャネル型の駆動トランジスタＱ５のゲート
電圧でもあるのでトランジスタＱ５がオフし、今度は”
Ｈ”レベルのビット線ＢＬから伝達トランジスタＱ３を
通して記憶ノードＮ１に付加する等価容量Ｃ２に電荷が
流れ込む。
【００１５】以上の動作により記憶ノードＮ１とＮ２の
電位が反転するわけであるが、ここまでの動作および状
態変化はビット線の電位レベルが高くなっていることを
除けば従来例と変わりない。すなわち反転して”Ｈ”レ
ベルになった記憶ノードＮ１の電位は電源電圧Ｖｄｄよ
り伝達トランジスタＱ３のしきい値電圧Ｖｔ分だけ低い
レベルになる。
電位が反転するわけであるが、ここまでの動作および状
態変化はビット線の電位レベルが高くなっていることを
除けば従来例と変わりない。すなわち反転して”Ｈ”レ
ベルになった記憶ノードＮ１の電位は電源電圧Ｖｄｄよ
り伝達トランジスタＱ３のしきい値電圧Ｖｔ分だけ低い
レベルになる。
【００１６】次にライトゲートが開いた状態のままイン
バータＩＮの入力信号であるＤ２が”Ｈ”から”Ｌ”と
なりデータ線およびビット線のデータが”Ｈ”リセット
され、この電位変化により接地レベルであったビット線
ＸＢＬの電位がほぼ電源電圧Ｖｄｄのレベルにまで引き
上げられる。するとビット線ＸＢＬに接続されているコ
ンデンサＣ３のカップリングにより他端の”Ｈ”側記憶
ノードＮ１の電位は速やかにＶｄｄレベルまたはそれ以
上まで上昇する。この時どこまでＮ１の電位レベルが上
昇するかはビット線ＸＢＬの”Ｌ”から”Ｈ”へ移行す
る振幅およびカップリング用コンデンサＣ３の容量と記
憶ノードの容量Ｃ２の容量比によって決まる。
バータＩＮの入力信号であるＤ２が”Ｈ”から”Ｌ”と
なりデータ線およびビット線のデータが”Ｈ”リセット
され、この電位変化により接地レベルであったビット線
ＸＢＬの電位がほぼ電源電圧Ｖｄｄのレベルにまで引き
上げられる。するとビット線ＸＢＬに接続されているコ
ンデンサＣ３のカップリングにより他端の”Ｈ”側記憶
ノードＮ１の電位は速やかにＶｄｄレベルまたはそれ以
上まで上昇する。この時どこまでＮ１の電位レベルが上
昇するかはビット線ＸＢＬの”Ｌ”から”Ｈ”へ移行す
る振幅およびカップリング用コンデンサＣ３の容量と記
憶ノードの容量Ｃ２の容量比によって決まる。
【００１７】ビット線の電圧変化の振幅は従来のＮチャ
ネル型トランジスタで構成されたライトゲートおよびカ
ラムゲートを用いれば”Ｈ”レベルの電位がどうしても
Ｎチャネル型トランジスタのしきい値電圧Ｖｔ分は落ち
てしまうので、実施例の図１の回路のようにＰチャネル
型およびＮチャネル型トランジスタで構成されたトラン
スファゲート型のライトゲートおよびカラムゲートを用
いるのが好ましく、この場合ビット線の電圧は接地レベ
ルから電源電圧レベルまでフルスイングする。例えばい
まＣ２＝Ｃ３＝１０ｆＦで電源電圧Ｖｄｄが２Ｖとする
と記憶ノードＮ１の電位上昇は Ｖｄｄ×（Ｃ３／（Ｃ２＋Ｃ３）） ＝２Ｖ×（１０ｆＦ／（１０ｆＦ＋１０ｆＦ）） ＝１Ｖ となる。従ってＶｄｄ−Ｖｔの値が１．３Ｖであればビ
ット線ＸＢＬの電位レベルが”Ｌ”から”Ｈ”になった
後は、１．３Ｖ＋１Ｖ＝２．３Ｖとなり電源電圧以上ま
で上昇する。
ネル型トランジスタで構成されたライトゲートおよびカ
ラムゲートを用いれば”Ｈ”レベルの電位がどうしても
Ｎチャネル型トランジスタのしきい値電圧Ｖｔ分は落ち
てしまうので、実施例の図１の回路のようにＰチャネル
型およびＮチャネル型トランジスタで構成されたトラン
スファゲート型のライトゲートおよびカラムゲートを用
いるのが好ましく、この場合ビット線の電圧は接地レベ
ルから電源電圧レベルまでフルスイングする。例えばい
まＣ２＝Ｃ３＝１０ｆＦで電源電圧Ｖｄｄが２Ｖとする
と記憶ノードＮ１の電位上昇は Ｖｄｄ×（Ｃ３／（Ｃ２＋Ｃ３）） ＝２Ｖ×（１０ｆＦ／（１０ｆＦ＋１０ｆＦ）） ＝１Ｖ となる。従ってＶｄｄ−Ｖｔの値が１．３Ｖであればビ
ット線ＸＢＬの電位レベルが”Ｌ”から”Ｈ”になった
後は、１．３Ｖ＋１Ｖ＝２．３Ｖとなり電源電圧以上ま
で上昇する。
【００１８】ここでもう一つ注目されることは、ビット
線の電位が”Ｈ”リセットされた後の”Ｌ”側記憶ノー
ドＮ２の電位上昇であり、従来例の電圧波形の図４と比
較すると低く抑えられていることがわかる。これは”
Ｈ”側記憶ノードＮ１の電位が充分高いレベルまで引き
上げられているので、このＮ１の電位をゲート電位とし
ている駆動トランジスタＱ６が完全にオンするためにＱ
６のドレイン端子である記憶ノードＮ２の電位を低いレ
ベルまで引き下げることができるためである。従って、
書き込み終了後のメモリセルの記憶ノード間の電位差が
カップリングによる”Ｈ”側記憶ノード電位の上昇以上
に大きくとれることがわかる。このことはメモリセルの
安定度に大きな改善効果を与える。
線の電位が”Ｈ”リセットされた後の”Ｌ”側記憶ノー
ドＮ２の電位上昇であり、従来例の電圧波形の図４と比
較すると低く抑えられていることがわかる。これは”
Ｈ”側記憶ノードＮ１の電位が充分高いレベルまで引き
上げられているので、このＮ１の電位をゲート電位とし
ている駆動トランジスタＱ６が完全にオンするためにＱ
６のドレイン端子である記憶ノードＮ２の電位を低いレ
ベルまで引き下げることができるためである。従って、
書き込み終了後のメモリセルの記憶ノード間の電位差が
カップリングによる”Ｈ”側記憶ノード電位の上昇以上
に大きくとれることがわかる。このことはメモリセルの
安定度に大きな改善効果を与える。
【００１９】次に、”Ｈ”側記憶ノードの電位の上昇が
完了してからライトゲート制御信号ＷＧが”Ｈ”から”
Ｌ”へ変化し、ライトゲートが閉じて書き込み動作が終
了するわけであるが、この状態からは読み出し状態と同
じであり、従来例のようにビット線の負荷がＮチャネル
型トランジスタのみであるとビット線の電位は電源電圧
ＶｄｄよりＮチャネル型トランジスタのしきい値電圧Ｖ
ｔ分低くなる方向へ向かうので、メモリセルの”Ｈ”側
記憶ノードＮ１の電位は速やかに電源電圧より低いレベ
ルに下がろうとする。しかし、ビット線の負荷をＱ１５
およびＱ１６のようにＰチャネル型トランジスタにする
とこの電位の下降現象は起こらず、メモリセルの負荷Ｌ
１，Ｌ２を通して記憶ノードの電荷は放電され、最終的
には電源電圧のレベルに落ちつく。
完了してからライトゲート制御信号ＷＧが”Ｈ”から”
Ｌ”へ変化し、ライトゲートが閉じて書き込み動作が終
了するわけであるが、この状態からは読み出し状態と同
じであり、従来例のようにビット線の負荷がＮチャネル
型トランジスタのみであるとビット線の電位は電源電圧
ＶｄｄよりＮチャネル型トランジスタのしきい値電圧Ｖ
ｔ分低くなる方向へ向かうので、メモリセルの”Ｈ”側
記憶ノードＮ１の電位は速やかに電源電圧より低いレベ
ルに下がろうとする。しかし、ビット線の負荷をＱ１５
およびＱ１６のようにＰチャネル型トランジスタにする
とこの電位の下降現象は起こらず、メモリセルの負荷Ｌ
１，Ｌ２を通して記憶ノードの電荷は放電され、最終的
には電源電圧のレベルに落ちつく。
【００２０】
【発明の効果】以上説明したように本発明はメモリセル
の記憶ノードの一端が接続され、他端がもう一方の記憶
ノードと伝達トランジスタを介して接続されるビット線
に接続されるコンデンサを設けることにより、書き込み
終了後メモリセルの”Ｈ”レベルが速やかに電源電圧レ
ベルまで到達するので、電源電圧が低い場合における誤
動作を低く抑えることができるため低電圧動作が可能と
なるばかりではなく、α線によるソフトエラーの防止に
も大きな効果が期待でき、半導体記憶装置としての信頼
性の向上にも有効である。
の記憶ノードの一端が接続され、他端がもう一方の記憶
ノードと伝達トランジスタを介して接続されるビット線
に接続されるコンデンサを設けることにより、書き込み
終了後メモリセルの”Ｈ”レベルが速やかに電源電圧レ
ベルまで到達するので、電源電圧が低い場合における誤
動作を低く抑えることができるため低電圧動作が可能と
なるばかりではなく、α線によるソフトエラーの防止に
も大きな効果が期待でき、半導体記憶装置としての信頼
性の向上にも有効である。
【図１】 本発明の実施例における半導体記憶装置のメ
モリセル周辺の回路図。
モリセル周辺の回路図。
【図２】 同上の回路図の書き込み動作時の各回路接点
における電圧波形図。
における電圧波形図。
【図３】 従来例における半導体記憶装置のメモリセル
周辺の回路図。
周辺の回路図。
【図４】 同上の回路図の書き込み動作時の各回路接点
における電圧波形図。
における電圧波形図。
Ｑ１〜Ｑ１０ Ｎチャネル型トランジスタ Ｑ１１〜Ｑ１６ Ｐチャネル型トランジスタ Ｃ１〜Ｃ４ コンデンサ Ｌ１，Ｌ２ メモリセルの負荷素子 ＩＮ１，ＩＮ２ インバータ回路
Claims (5)
- 【請求項１】フリップフロップをメモリセルとして用い
た半導体記憶装置において、一端が前記フリップフロッ
プの記憶ノードの片側に接続され、他端がもう一方の記
憶ノードと伝達トランジスタを介して接続されるビット
線に接続されるコンデンサを有することを特徴とする半
導体記憶装置。 - 【請求項２】請求項１記載のフリップフロップの負荷素
子が高抵抗素子により構成されることを特徴とする半導
体記憶装置。 - 【請求項３】請求項１記載のフリップフロップの負荷素
子がＴＦＴ素子により構成されることを特徴とする半導
体記憶装置。 - 【請求項４】請求項１記載の半導体記憶装置において、
メモリセルが伝達トランジスタを介して接続されるビッ
ト線と書き込みおよび読み出しデータの共通バス線とを
接続制御するカラムゲートおよび、前記バス線と書き込
みデータを出力するドライバとを接続制御するライトゲ
ートがＰチャネル型およびＮチャネル型トランジスタで
構成されることを特徴とする半導体記憶装置。 - 【請求項５】請求項１記載のビット線の負荷素子がＰチ
ャネル型トランジスタにより構成されることを特徴とす
る半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6146098A JPH0817186A (ja) | 1994-06-28 | 1994-06-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6146098A JPH0817186A (ja) | 1994-06-28 | 1994-06-28 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0817186A true JPH0817186A (ja) | 1996-01-19 |
Family
ID=15400102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6146098A Pending JPH0817186A (ja) | 1994-06-28 | 1994-06-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0817186A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100388868B1 (ko) * | 1996-03-29 | 2003-11-17 | 산요 덴키 가부시키가이샤 | 반도체메모리장치 |
| JP2015032333A (ja) * | 2013-08-05 | 2015-02-16 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
-
1994
- 1994-06-28 JP JP6146098A patent/JPH0817186A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100388868B1 (ko) * | 1996-03-29 | 2003-11-17 | 산요 덴키 가부시키가이샤 | 반도체메모리장치 |
| JP2015032333A (ja) * | 2013-08-05 | 2015-02-16 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| US9202553B2 (en) | 2013-08-05 | 2015-12-01 | Renesas Electronics Corporation | Semiconductor storage device |
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Legal Events
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